JP4509486B2 - Semiconductor device manufacturing method, semiconductor device, and electronic apparatus - Google Patents

Semiconductor device manufacturing method, semiconductor device, and electronic apparatus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method capable of manufacturing a highly reliable semiconductor device by preventing the generation of warps and cracks on a semiconductor chip due to the contraction of resin for sealing the semiconductor chip and capable of filling a sealing resin at a high filling rate and to provide a semiconductor device and an electronic apparatus provided with the semiconductor device. <P>SOLUTION: Supporting balls 46 having a diameter almost equal to a gap between an interposer 40 and a semiconductor chip C1 to be laminated and electric insulation are loaded on the interposer 40 on which connection electrodes 42 are formed and the semiconductor chip C1 is laminated on the face loaded with the supporting balls 46. In the case of laminating another semiconductor chip on the semiconductor chip C1, supporting balls 48 having a diameter almost equal to a gap between both the semiconductor chips and electric insulation are similarly loaded on the semiconductor chip C1 and the other semiconductor chip is laminated on the face load with the supporting balls 48. <P>COPYRIGHT: (C)2005,JPO&amp;NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、半導体装置、及び当該半導体装置を備える電子機器に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。
【０００３】
電子部品の小型化を図るための技術として、ＣＳＰ（Chip Scale Package）技術及びＷ−ＣＳＰ（Wafer level Chip Scale Package）技術が有望視されている。ＣＳＰ技術はパッケージの面積がウェハ状態にある個々のチップと同程度である半導体チップ（半導体装置）を製造する技術である。また、Ｗ−ＣＳＰ技術とはＣＳＰ技術と同様なパッケージ面積を有する半導体チップを製造する技術であるが、ウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離する技術である。これらの技術においては、通常チップ又はウェハの薄板化が行われるため、パッケージング後の半導体チップの厚みも低減することができる。
【０００４】
また、更なる高集積化のために、同様の機能を有する薄板化した半導体チップ同士又は異なる機能を有する薄板化した半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。これらの技術においては薄板化された半導体チップを用いるため、半導体チップを封止した際に生ずる応力による半導体チップのクラックが生ずることがある。
【０００５】
この不具合を解消するために、半導体チップと基板（インターポーザ）との間に、中空のフィラーが混入された樹脂（アンダーフィル）を充填して半導体チップを基板に固定することで、発生する応力や外部からの応力を吸収する技術が以下の特許文献１に開示されている。また、粒子径が５μｍ程度のＳｉＯ２からなる無機フィラーを高含有率で含ませて熱膨張係数を低下させた樹脂（アンダーフィル）を半導体チップと基板との間に充填することで、半導体チップの熱膨張係数と樹脂との熱膨張係数の差を低減させる技術が以下の引用文献２に開示されている。
【０００６】
【特許文献１】
特開２００１−６８６０４号公報
【特許文献２】
特開２００２−１５１５５１号公報
【０００７】
【発明が解決しようとする課題】
ところで、上述した三次元実装技術においては、薄板化された半導体チップを積層した構造であるため、特に半導体チップの熱膨張係数と封止樹脂の熱膨張係数の差により半導体チップが撓みやすく、クラックが生じやすいという問題がある。これは、三次元実装技術において用いられる半導体チップは周辺部に突起状の電極が形成された構造であり、各半導体チップの電極同士を接合して多段構成とすると半導体チップ間の中央部に大きな空間が生じるためである。
【０００８】
また、半導体チップを積層した後、半導体チップ間に封止樹脂を充填するときに、半導体チップの周辺部には電極が形成されているため、封止樹脂は電極を伝って半導体チップの周辺部を取り囲むように広がってから半導体チップの間の中央部に向かって充填される傾向がある。このため、半導体チップ間の中央部において気泡又はボイドが生じやすく、製造された半導体装置の信頼性の低下を引き起こす虞があるという問題があった。
【０００９】
本発明は上記事情に鑑みてなされたものであり、半導体チップを封止する樹脂の収縮による半導体チップの撓み及びクラックを防止し、高い充填率で封止樹脂を充填することができ、高信頼性を有する半導体装置を製造することができる半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の観点による半導体装置の製造方法は、周辺部に突起状の第１接続端子が配列形成された薄板状の第１半導体チップと周辺部に突起状の第２接続端子が配列形成された薄板状の第２半導体チップとを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、前記第１半導体チップの前記第１接続端子が形成された面上の少なくとも中央部に、積層された前記第１半導体チップと前記第２半導体チップとの間隔と同程度の大きさを有し、前記第１半導体チップ及び第２半導体チップを支持するための支持部材を配置する配置工程と、前記第１半導体チップの前記支持部材が配置された面上に、前記第１接続端子と前記第２接続端子との位置を合わせて前記第２半導体チップを積層する積層工程と、前記支持部材による毛細管現象を利用して、積層した前記第１半導体チップと前記第２半導体チップとの間に封止樹脂を充填する充填工程とを含むことを特徴としている。
この発明によれば、薄板化された第１半導体チップ上に支持部材を配置し、支持部材が配置された第１半導体チップ上に第２半導体チップを積層し、積層された第１半導体チップと第２半導体チップとの間に封止樹脂を充填しているため、第１半導体チップと第２半導体チップとの間が支持部材で支持され、封止樹脂の収縮による各々の半導体チップの撓み及びクラックを防止することができる。ここで、第１半導体チップと第２半導体チップとの間に配置する支持部材は半導体チップ間の間隔と同程度の大きさであるため、第１半導体チップ及び第２半導体チップの撓みが生じることは殆ど無い。また、第１半導体チップと第２半導体チップとの間に封止樹脂を充填する際に、これらの半導体チップ間に配置された支持部材により封止樹脂が毛細管現象により半導体チップ間に充填されやすくなるため、残存気泡及びボイドの発生が抑えられ封止樹脂の充填率を高めることができる。この結果、半導体装置の信頼性を高めることができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記第２半導体チップに形成された第２接続端子の先端部にはハンダが設けられており、前記積層工程は、前記ハンダによるハンダ付けにより前記第１接続端子と前記第２接続端子とを接合する接合工程を含むことを特徴としている。
この発明によれば、第１半導体チップに形成された第１接続端子と第２半導体チップに形成された第２接続端子とをハンダ付けにより接合しているため、加圧により第１電極と第２電極とを接合する場合に比べて、半導体チップを損傷させずに接合することができる。この結果、高い歩留まりで高信頼性を有する半導体装置を製造することができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記ハンダ上にフラックスを塗布する塗布工程と、前記積層工程と前記充填工程との間に行われ、前記フラックスを洗浄する洗浄工程とを含むことを特徴としている。
この発明によれば、第２半導体チップに形成された第２接続端子の先端部に設けられたハンダにフラックスを塗布して第１半導体チップと第２半導体チップとを積層しているため、フラックスが有する洗浄作用により第１接続端子及び第２接続端子の表面の酸化物が遊離されて確実に第１半導体チップの第１接続端子と第２半導体チップの第２接続端子とを接合することができる。また、第１半導体チップと第２半導体チップとを積層する際に、フラックスの粘度により第１半導体チップと第２半導体チップとが保持された状態となるため、第１半導体チップと第２半導体チップとを積層した後、第１接続端子と第２接続端子とを接合するまでに、これらの半導体チップの位置ずれが生ずることがなく、製造効率を向上させることができる。更に、積層工程が終了した後で、塗布したフラックスを洗浄しているため、フラックスが残存した状態で封止樹脂が封止されることはなく半導体装置の信頼性を向上させることができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記支持部材が、電気的絶縁性を有する部材であり、前記配置工程は、前記第１半導体チップの前記第１接続端子が形成された面上に複数の前記支持部材を一度に搭載する搭載工程を含むことを特徴としている。
この発明によれば、支持部材が電気的絶縁性を有しているため、支持部材を介して接続端子が短絡されることはない。また、複数の支持部材を一度に第１半導体チップ上に搭載しているため、大幅な製造効率の低下を招くとこなく効率的に支持部材を配置することができる。
また、本発明の第１の観点による半導体装置の製造方法は、前記配置工程が、積層される前記第１半導体チップと前記第２半導体チップとの間隔と同程度の厚みに樹脂を塗布する樹脂塗布工程と、前記樹脂を所定形状にパターニングして前記支持部材を形成する形成工程とを含むことを特徴としている。
この発明によれば、積層される第１半導体チップと第２半導体チップとの間隔と同程度の厚みに樹脂を塗布し、樹脂をパターニングして支持部材を形成しているため、第１半導体チップ及び第２半導体チップの撓みが生じることは殆どなく、しかも支持部材の形状を任意に設定することができるため、支持部材の形状を例えば樹脂の粘性等に応じて充填率を高める形状にするといったことも可能になる。
上記課題を解決するため、本発明の第２の観点による半導体装置の製造方法は、接続電極が配列形成された基板上に、周辺部に突起状の接続端子が配列形成された薄板状の半導体チップを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、前記基板の前記接続電極が形成された面上の少なくとも中央部に、積層された前記基板と半導体チップとの間隔と同程度の大きさを有し、前記半導体チップを支持するための支持部材を配置する配置工程と、前記基板の前記支持部材が配置された面上に、前記接続電極と前記接続端子との位置を合わせて前記半導体チップを積層する積層工程と、前記支持部材による毛細管現象を利用して、積層した前記基板と前記半導体チップとの間に封止樹脂を充填する充填工程とを含むことを特徴としている。
この発明によれば、基板上に支持部材を配置し、支持部材が配置された基板上に半導体チップを積層し、積層された基板と半導体チップとの間に封止樹脂を充填しているため、基板と半導体チップとの間が支持部材で支持され、封止樹脂の収縮による各々の半導体チップの撓み及びクラックを防止することができる。ここで、基板と半導体チップとの間に配置する支持部材は基板と半導体チップとの間隔と同程度の大きさであるため、半導体チップの撓みが生じることは殆ど無い。また、基板と半導体チップとの間に封止樹脂を充填する際に、基板と半導体チップとの間に配置された支持部材により封止樹脂が毛細管現象により基板と半導体チップとの間に充填されやすくなるため、残存気泡及びボイドの発生が抑えられ封止樹脂の充填率を高めることができる。この結果、半導体装置の信頼性を高めることができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記半導体チップに形成された接続端子の先端部にはハンダが設けられており、前記積層工程は、前記ハンダによるハンダ付けにより前記接続電極と前記接続端子とを接合する接合工程を含むことを特徴としている。
この発明によれば、基板に形成された接続電極と半導体チップに形成された接続端子とをハンダ付けにより接合しているため、加圧により接続電極と接続端子とを接合する場合に比べて、半導体チップを損傷させずに接合することができる。この結果、高い歩留まりで高信頼性を有する半導体装置を製造することができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記ハンダ上にフラックスを塗布する塗布工程と、前記積層工程と前記充填工程との間に行われ、前記フラックスを洗浄する洗浄工程とを含むことを特徴としている。
この発明によれば、半導体チップに形成された接続端子の先端部に設けられたハンダにフラックスを塗布して基板と半導体チップとを積層しているため、フラックスが有する洗浄作用により接続電極及び接続端子の酸化物が遊離されて確実に基板の接続電極と半導体チップの接続端子とを接合することができる。また、基板上に半導体チップを積層する際に、フラックスの粘度により基板上に半導体チップが保持された状態となるため、基板上に半導体チップを積層した後、接続電極と接続端子とを接合するまでに、基板と半導体チップとの位置ずれが生ずることがなく、製造効率を向上させることができる。更に、積層工程が終了した後で、塗布したフラックスを洗浄しているため、フラックスが残存した状態で封止樹脂が封止されることはなく半導体装置の信頼性を向上させることができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記支持部材が、電気的絶縁性を有する部材であり、前記配置工程は、前記基板の前記接続電極が形成された面上に複数の前記支持部材を一度に搭載する搭載工程を含むことを特徴としている。
この発明によれば、支持部材は電気的絶縁性を有しているため、支持部材を介して接続端子が短絡されることはない。また、複数の支持部材を一度に基板上に搭載しているため、大幅な製造効率の低下を招くとこなく効率的に支持部材を配置することができる。
また、本発明の第２の観点による半導体装置の製造方法は、前記配置工程が、積層される前記基板と前記半導体チップとの間隔と同程度の厚みに樹脂を塗布する樹脂塗布工程と、前記樹脂を所定形状にパターニングして前記支持部材を形成する形成工程とを含むことを特徴としている。
この発明によれば、積層される基板と半導体チップとの間隔と同程度の厚みに樹脂を塗布し、樹脂をパターニングして支持部材を形成しているため、半導体チップの撓みが生じることは殆どなく、しかも支持部材の形状を任意に設定することができるため、支持部材の形状を例えば樹脂の粘性等に応じて充填率を高める形状にするといったことも可能になる。
本発明の半導体装置は、上記の何れかに記載の半導体装置の製造方法により製造されたことを特徴とする。
本発明の電子機器は、上記の半導体装置を有することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器について詳細に説明する。図１は、本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの外観斜視図であって、（ａ）は上面図であり、（ｂ）は底面図である。図１に示す通り、半導体チップ１は、例えばＳｉ（シリコン）からなる基板１０を有し、基板１０の周辺部には複数の接続端子１６が配列形成されている。
【００１２】
基板１０は、その能動面１０ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッド２６（図７参照）からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。各々の接続端子１６は基板１０を貫通して基板１０の能動面１０ａ及び基板１０の裏面１０ｂから突出した形状に形成されている。
【００１３】
接続端子１６の能動面１０ａ側への突出部分及び裏面１０ｂ側への突出部分は略円柱状に形成されており、その径は裏面１０ｂ側への突出部分よりも能動面１０ａ側への突出部分の方が大きくなるよう形成されている。接続端子１６は基板１０にＣｕ（銅）を埋め込むことにより形成されている。また、能動面１０ｂ側へ突出した接続端子１６の先端部には無鉛ハンダ（Ｓｎ／Ａｇ）１８が形成されている。この無鉛ハンダ１８は、半導体チップ１を後述する基板上に又は他の半導体チップ上に積層する際に、接続電極１６を基板上に形成された接続電極又は他の半導体チップに形成された接続電極と接合するために設けられる。
【００１４】
〔半導体チップ１の製造方法〕
ここで、図１に示す半導体チップ１の製造方法について説明する。図２は、本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップ１の製造方法の概略を示す工程図である。また、図３〜図６は、本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【００１５】
半導体チップ１は、ウェハ状態にある基板（例えば、Ｓｉ（シリコン）基板）を用いて製造される。図２（ａ）はウェハ状態にある基板１０の一部を示す断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、基板１０の能動面１０ａ側の構成の一部を詳細に示す断面図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜２２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜２４が順に形成されている。
【００１６】
また、層間絶縁膜２４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド２６が形成されている。この電極パッド２６は、Ｔｉ（チタン）からなる第１層２６ａ、ＴｉＮ（窒化チタン）からなる第２層２６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層２６ｃ、及びＴｉＮからなる第４層（キャップ層）２６ｄを順に積層して形成したものである。尚、電極パッド２６の下方には電子回路が形成されていない点に注意されたい。
【００１７】
電極パッド２６は、例えばスパッタリングにより第１層２６ａ〜第４層２６ｄからなる積層構造を層間絶縁膜２４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド２６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド２６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド２６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１８】
また、上記層間絶縁膜２４上には電極パッド２６を覆うように、パッシベーション膜２８が形成されている。このパッシベーション膜２８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜２８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１９】
この基板１０に対して、まず能動面１０ａ側に形成された電極パッドを開口するとともに基板１０を穿孔して孔部Ｈ３を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。ここで、孔部Ｈ３を形成するまでの工程を図３〜図４を参照して詳細に説明する。
【００２０】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜２８上の全面に塗布する。尚、このレジストは、電極パッド２６上を覆っているパッシベーション膜２８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２１】
パッシベーション膜２８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド２６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド２６を覆うパッシベーション膜２８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜２８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２２】
尚、パッシベーション膜２８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜２８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜２８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド２６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド２６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２３】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜２８上のレジストをマスクとして、ドライエッチングにより電極パッド２６を開口する。図３（ｃ）は、電極パッド２６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜２８に形成された開口部Ｈ１の径と電極パッド２６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２４】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜２４及び絶縁膜２２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜２４及び絶縁膜２２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜２８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２５】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド２６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド２６の最表面のＴｉＮをマスクにして、層間絶縁膜２４及び絶縁膜２２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２６】
以上の工程が終了すると、パッシベーション膜２８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２７】
図４（ｂ）に示す通り、パッシベーション膜２８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜２８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜２８に形成された開口部Ｈ１の径、電極パッド２６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２８】
また、図４（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜２８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜２８が除去されて、電極パッド２６又は層間絶縁膜２４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜２８の膜厚が２μｍ以上に設定される。
【００２９】
以上の工程が終了すると、次に、パッシベーション膜２８上並びに孔部Ｈ３の内壁及び底面に絶縁膜１２を形成する。図２（ｃ）及び図５（ａ）は、電極パッド２６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜１２を形成した状態を示す断面図である。この絶縁膜１２は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜１２の厚みは、例えば１μｍである。
【００３０】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）を絶縁膜１２上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド２６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３１】
絶縁膜１２上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド２６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド２６の一部を覆う絶縁膜１２及びパッシベーション膜２８を除去し、電極パッド２６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド２６を構成する第４層２６ｄも併せて除去する。
【００３２】
図５（ｂ）は、電極パッド２６を覆う絶縁膜１２及びパッシベーション膜２８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド２６の上方は開口部Ｈ４となり、電極パッド２６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）１６と電極パッド２６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３３】
本実施形態では、電極パッド２６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド２６の露出面積を大きくすることが電極パッド２６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド２６を覆う絶縁膜１２及びパッシベーション膜２８の一部を除去して、電極パッド２６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３４】
以上の工程が終了すると、次に下地膜を形成する工程が行われる。図６（ａ）は、孔部Ｈ３内に下地膜３０を形成した状態を示す断面図である。尚、図２においては下地膜３０の図示は省略している。下地膜３０は基板１０の上面全面に形成されるため、電極パッド２６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜３０が形成される。ここで、下地膜３０は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。
【００３５】
図６（ａ）に示すように、下地膜３０は、電極パッド２６と絶縁膜１２との段差ＳＴを十分にカバーして、電極パッド２６上と絶縁膜１２上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜３０を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。
【００３６】
下地膜３０の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子１６を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン１４を形成する。図２（ｄ）は、メッキレジストパターン１４を形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って図２（ｅ）に示す通り、基板１０の開口部Ｈ３及びメッキレジストパターン１４の開口部にＣｕ（銅）を埋め込み、接続端子１６を形成する。図２（ｅ）は、Ｃｕ電解メッキを行って接続端子１６を形成した状態を示す断面図である。
【００３７】
接続端子１６が形成されると、図２（ｆ）に示す通り、基板１０上に形成されているメッキレジストパターン１４を剥離する。図２（ｆ）は、接続端子１６を形成した後にメッキレジストパターン１４を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子１６の構成の詳細を示す断面図である。図６（ｂ）に示す通り、接続端子１６は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、符号Ｃを付した箇所において、接続端子１６は電極パッド２６と電気的に接続されている。
【００３８】
以上の工程が完了すると、図２（ｇ）に示す通り、形成した接続端子１６上に無鉛ハンダ（Ｓｎ／Ａｇ）１８を形成する。次に、基板１０の裏面１０ｂを研磨して基板１０の厚みを減ずる工程、及び基板１０を切断して個々の半導体チップ１に分離する工程が行われる。図２（ｇ）及び図７は、本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。基板１０の裏面を研磨すると、基板１０の厚みが５０μｍ程度に薄板化され、基板１０の能動面１０ａ及び裏面１０ｂから接続端子１６の一部が２０μｍ程度突出した形状となる。以上の工程を経て半導体チップ１が製造される。
【００３９】
〔半導体チップ１を用いた半導体装置の製造方法〕
次に、半導体チップ１を用いて半導体装置を製造する方法について説明する。図８〜図１０は、本発明の一実施形態による半導体装置の製造方法を示す工程図である。本実施形態においては、インターポーザ上に２つの半導体チップ１を積層した構造を有する半導体装置を製造する場合を例に挙げて説明する。尚、以下の説明においては、説明の便宜上、インターポーザ上に積層する２つの半導体チップ１を区別する場合には、半導体チップＣ１、半導体チップＣ２とする。
【００４０】
図８（ａ）は、本発明にいう基板としてのインターポーザ４０の一部の断面図である。インターポーザ上には、電気配線からなる電気回路が形成されており、この電気回路の外部電極となる接続電極４２が半導体チップ１の接続端子１６の配列と同様の配列で形成されている。この接続電極４２はインターポーザ４０上に２０μｍ程度突出した形状に形成されている。また、インターポーザ４０上であって半導体チップ１が積層されない箇所にはインターポーザ４０上に形成された電気配線を保護する部材４４が形成されている。
【００４１】
まず、図８（ｂ）に示す通り、インターポーザ４０上であって半導体チップＣ１を積層する箇所に支持部材としての支持球４６を搭載する（配置工程、搭載工程）。この支持球４６はガラス又はセラミックスにより形成された電気的絶縁性を有するものであり、その径はインターポーザ４０上に半導体チップＣ１（図８（ｃ）参照）を積層したときの、インターポーザ４０と半導体チップＣ１との間隔よりも僅かに（２〜３μｍ程度）小さな径に設定されている。
【００４２】
前述のように、半導体チップＣ１の接続端子１６が能動面１０ａ側及び裏面１０ｂ側にそれぞれ２０μｍ程度突出した状態に形成され、接続電極４２がインターポーザ４０上に２０μｍ程度突出した形状に形成された場合には、支持球４６の径は３８μｍ前後に設定される。図１１は、インターポーザ４０上又は半導体チップＣ１上に支持球４６を搭載した状態を示す斜視図である。
【００４３】
図１１（ａ）を参照すると、複数の支持球４６がインターポーザ４０の接続電極４２が形成された箇所以外の箇所（半導体チップＣ１が積層される箇所）にほぼ均一に配置されていることが分かる。インターポーザ４０上に複数の支持球４６を搭載するときには、搭載に要する時間を短縮するため、複数の支持球４６を吸着する吸着孔が形成されたマウンターを用いることが好ましい。このとき、搭載時の不具合（例えば、接続電極４２上に支持球４６が配置されること）を防止するため、マウンターが基板４０上に位置したときに接続電極４２の上方位置には吸着孔が形成されていないものを用いることが好適である。
【００４４】
インターポーザ４０上への支持球４６の配置が完了すると、インターポーザ４０上に積層する半導体チップＣ１の接続電極１６の一端に形成された無鉛ハンダ１８にフラックスを塗布する工程が行われる（塗布工程）。このフラックスは、インターポーザ４０上に半導体チップＣ１を積層するときに、積層した半導体チップＣ１の位置ずれが生じないように粘着力で保持するとともに、半導体チップＣ１に形成された接続端子１６及びインターポーザ４０に形成された接続電極４２の表面の酸化膜を遊離させるためのものである。
【００４５】
フラックスの塗布の塗布を終えると、半導体チップＣ１の能動面１０ａ側をインターポーザ４０に対面させて（フェースダウンの状態で）、インターポーザ４０に形成された接続電極４２各々の位置と半導体チップＣ１に形成された接続端子１６各々の位置とが合致するよう位置合わせを行い、半導体チップＣ１をインターポーザ４０上に積層する（積層工程）。このとき、インターポーザ４０上に形成された接続電極４２の直上には半導体チップＣ１に形成された接続端子１６の先端に設けられた無鉛ハンダ１８が位置し、この無鉛ハンダ１８にはフラックスが塗布されているため、フラックスの粘着力により半導体チップＣ１が位置ずれせずに保持される。
【００４６】
図８（ｃ）は、インターポーザ４０上に半導体チップＣ１を積層した状態を示す断面図である。図８（ｃ）を参照すると、支持球４６の径がインターポーザ４０と半導体チップＣ１との間隔にほぼ等しいため、支持球４６は半導体チップＣ１に対して僅かな間隔をもって半導体チップＣ１とインターポーザ４０との間に配置される。尚、インターポーザ４０は水平に保たれているため、搭載した支持球４６が大きく転がることはない。
【００４７】
以上の工程が終了すると、積層した半導体チップＣ１上に支持球４８を搭載する（配置工程、搭載工程）。この支持球４８はインターポーザ４０上に搭載した支持球４６と同様の材質により形成され、その径は第１半導体チップとしての半導体チップＣ１と、半導体チップＣ１上に積層される第２半導体チップとしての半導体チップＣ２（図９（ｂ）参照）を積層したときの、半導体チップＣ１と半導体チップＣ２との間隔よりも僅かに（２〜３μｍ程度）小さな径に設定されている。インターポーザ４０と半導体チップＣ１との間隔と半導体チップＣ１と半導体チップＣ２との間隔とが同一であれば、支持球４８は支持球４６と同じものを用いることができる。
【００４８】
図１１（ｂ）は、半導体チップＣ１に支持球４８を搭載した状態を示す斜視図である。図１１（ｂ）を参照すると、複数の支持球４８が半導体チップＣ１上にほぼ均一に配置されていることが分かる。半導体チップＣ１上に支持球４８を搭載するときも、搭載に要する時間を短縮するため、複数の支持球４８を吸着する吸着孔が形成されたマウンターを用いることが好ましい。マウンターは上述した支持球４６を搭載したときのものと同じものを用いれば、搭載時の不具合（例えば、接続端子１６上に支持球４８が配置されること）を防止することができる。
【００４９】
半導体チップＣ１上への支持球４８の配置が完了すると、半導体チップＣ１上に積層する第２半導体チップとしての半導体チップＣ２の接続電極１６の一端に形成された無鉛ハンダ１８にフラックスを塗布する工程が行われる（塗布工程）。フラックスの塗布の塗布を終えると、半導体チップＣ２の能動面１０ａ側を半導体チップＣ２に対面させて（フェースダウンの状態で）、半導体チップＣ１に形成された接続端子１６の各々の位置と半導体チップＣ２に形成された接続端子１６各々の位置とが合致するよう位置合わせを行い、半導体チップＣ２を半導体チップＣ１上に積層する（積層工程）。
【００５０】
このとき、半導体チップＣ１と半導体チップＣ２とは、半導体チップＣ２の先端に設けられた無鉛ハンダ１８に塗布されたフラックスの粘着力により保持され、位置ずれせずに保持される。図９（ｂ）は、半導体チップＣ１上に半導体チップＣ２を積層した状態を示す断面図である。以上の工程が終了すると、図９（ｂ）に示す積層したインターポーザ４０及び半導体チップＣ１，Ｃ２等をリフロー装置内に配置し、半導体チップＣ１，Ｃ２に形成された接続端子１６の先端に設けられた無鉛ハンダ１８を溶融させ、インターポーザ４０に形成された接続電極４２と半導体チップＣ１に形成された接続端子１６とを接合するとともに、半導体チップＣ１，Ｃ２に形成された接続端子１６を接合する（接合工程）。
【００５１】
以上の工程が終了すると、塗布したフラックスを洗浄する工程が行われる（洗浄工程）。製造された半導体装にフラックスが残存していると信頼性の低下を引き起こす虞があるため、洗浄によりフラックスを除去している。ここで、インターポーザ４０、半導体チップＣ１、及び半導体チップＣ２間の間隔は５０μｍ以下であるため、フラックスの洗浄には揮発性の高い有機溶剤を用いることが好ましい。
【００５２】
以上の工程が終了すると、インターポーザ４０と半導体チップＣ１との間、及び、半導体チップＣ１と半導体チップＣ２との間に封止樹脂（アンダーフィル）５０を注入して充填する（充填工程）。ここで、インターポーザ４０と半導体チップＣ１との間には多数の支持球４６が配置されており、半導体チップＣ１と半導体チップＣ２との間には多数の支持球４８が配置されている。
【００５３】
このため、注入された封止樹脂５０は毛細管現象によりインターポーザ４０と半導体チップＣ１との間、及び半導体チップＣ１と半導体チップＣ２との間に効率的に注入される。よって、気泡及びボイドの発生を抑えることができて封止樹脂５０の充填率を高めることができ、製造された半導体装置の信頼性を高めることができる。封止樹脂５０の充填が完了すると、封止樹脂５０を硬化させることで、半導体装置が製造される。図１０は、封止樹脂５０を充填して硬化させた状態を示す断面図である。
【００５４】
以上、説明した本発明の一実施形態による半導体装置の製造方法においては、ガラス又はセラミックス等の電気的絶縁性を有する材質から形成され、径がインターポーザ４０と半導体チップＣ１との間隔よりも僅かに（２〜３μｍ程度）小さい支持球４６をインターポーザ４０と半導体チップＣ１との間に配置し、また半導体チップＣ１，Ｃ２間にも同様の支持球４８を配置して、インターポーザ４０上に、半導体チップＣ１，Ｃ２を積層していた。本発明は、この実施形態以外にも以下に説明する他の実施形態を用いることができる。
【００５５】
〔他の半導体装置の製造方法〕
本発明は、インターポーザ４０上への支持球４６の配置及び半導体チップＣ１上への支持球４８の配置に代えて、インターポーザ４０及び半導体チップＣ１上に支持部材をパターニングして形成することもできる。図１２は、本発明の他の実施形態において、支持部材をパターニングにより形成した状態を示す斜視図である。尚、図１２においては、半導体チップＣ１上に支持部材としての支持柱５２，５４を形成した場合を例に挙げて図示しているが、同様の支持柱５２，５４をインターポーザ４０上に形成することもできる。
【００５６】
図１２（ａ）は半導体チップＣ１上に複数の支持柱５２を形成した状態を示す斜視図であり、図１２（ｂ）は半導体チップＣ１上に１つの支持柱を形成した状態を示す斜視図である。図１２（ａ）に示した例では、半導体チップＣ１の能動面１０ａ側であって接続端子１６が形成された領域の内側に、形状が円柱状であって、高さが半導体チップＣ１と積層される半導体チップＣ２との間隔よりも僅か（２〜３μｍ程度）に小さく設定された支持柱１６が複数個形成されている。
【００５７】
また、図１２（ｂ）に示した例では、半導体チップＣ１の能動面１０ａのほぼ中央部に、径が半導体チップＣ１の大きさの３分の１程度に設定された円柱状の支持柱５２が１つ形成されている。図１２（ａ）に示す支持柱５２の数及び断面形状、並びに、図１２（ｂ）に示す支持柱５２の径及び断面形状は使用する封止樹脂５０の粘度等に応じて適宜設定することができる。支持柱５２，５４は電気的絶縁性を有する樹脂、例えばポリイミドを用いて形成される。
【００５８】
これらの支持柱５２，５４は、半導体チップＣ１毎に形成するのは非効率であるため、ウェハ状態にある状態において形成されることが好ましい。つまり、前述した半導体チップ１の製造方法において、基板１０の能動面１０ａ側の全面にポリイミド等の樹脂を塗布し（樹脂塗布工程）、フォトマスク等を用いてパターニングし、現像処理を行うことで形成する（形成工程）。その後で、基板１０の裏面１０ｂを薄板化する。また、インターポーザ４０上に支持柱５２，５４を形成する場合には、半導体チップＣ１を積層する前、即ち図８（ａ）にある状態のときに形成しておくことが好ましい。
【００５９】
尚、前述した支持球４６，４８は、ガラス又はセラミックス以外にポリイミド等の樹脂で形成されたものを用いることができる。樹脂で形成された支持球４６，４８を用いる場合、及び、樹脂で形成された支持柱５２，５４を用いる場合には弾力性があるため、これらの高さをインターポーザ４０と半導体チップＣ１との間隔、又は、半導体チップＣ１，Ｃ２の間隔よりも僅かに高くなるように設定しても良い。このときは、支持球４６，４８、支持柱５２，５４はインターポーザ４０と半導体チップＣ１との間、又は、半導体チップＣ１，Ｃ２間において変形保持されることになる。
【００６０】
また、上記実施形態においては、インターポーザ４０上に半導体チップＣ１，Ｃ２を積層する場合を例に挙げて説明したが、インターポーザ４０上に積層する半導体チップは１つ以上であれば良い。また、図１０に示す形態においては、半導体チップＣ２について、半導体チップＣ１との間及び側面を封止樹脂５０で封止した形態を例示しているが、電気的な絶縁を考慮すると半導体チップＣ２の上面も封止樹脂５０にて封止することが好ましい。
【００６１】
また、上記実施形態においては、インターポーザ４０上に半導体チップＣ１，Ｃ２を積層する場合を説明したが、インターポーザ４０に代えてＷ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層するようにしても良い。図１３は、Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。図１３に示す通り、Ｗ−ＣＳＰ技術を用いて処理された基板６０上に支持球４６を介して半導体チップＣ１が積層され、更に半導体チップＣ１上には支持球４８を介して半導体チップＣ２が積層されている。
【００６２】
Ｗ−ＣＳＰ技術を用いて処理された処理基板６０は、例えばＳｉ（シリコン）からなる基板６２を有し、基板６２の周辺部には複数の接続端子６４が配列形成されている。基板６２は、その能動面６２ａ側にトランジスタ、メモリ素子、その他の電子素子、並びに電気配線及び電子回路の外部電極となる電極パッドからなる電子回路が形成されている。一方、基板６２の裏面６２ｂにはこれらの電子回路は形成されていない。
【００６３】
半導体チップＣ１，Ｃ２と同様に、基板６２は５０μｍ程度に薄板化されている。基板６２に形成された不図示の電極パッドを貫通するように接続端子６４が形成されており、この接続端子６４は基板６２を貫通して基板６２の能動面６２ａ及び基板６２の裏面６２ｂから突出した形状に形成されている。接続端子６４の能動面６２ａ及び裏面６２ｂへの突出量は２０μｍ程度である。接続端子６４は基板６２にＣｕ（銅）を埋め込むことにより形成されている。
【００６４】
また、基板６２の能動面６２ａ側の一部には、ポリイミド等の樹脂により応力緩和層６６が形成されている。この応力緩和層６６上には、再配置配線６８が形成されている。尚、再配置配線６８は、応力緩和層６６上のみに形成される訳ではなく、応力緩和層６６から接続端子６４の形成位置まで延在した形状に形成され、接続端子６４と電気的に接続される。
【００６５】
また、応力緩和層６６上に形成された再配置配線６８の一部には、外部接続端子となるバンプ７０が形成されている。このように、接続端子６４と電気的に接続された再配置配線６８及びバンプ７０を形成することで、接続端子６４のピッチ及び配列を変換している。尚、図１３中において、７２は、再配置配線６８に対するバンプ７０の固着強度を高めるために形成された根本補強樹脂である。
【００６６】
図１３に示す形態の半導体装置は、薄板化した基板６２上に薄板化した半導体チップＣ１，Ｃ２を積層しているため半導体装置の高さを抑えつつ高集積化が可能である。更に、基板１０に再配置配線６８及びバンプ７０を形成しているため、基板１０に形成された接続端子２６のピッチ及び配列の変換か可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能である。
【００６７】
〔電子機器〕
本発明の実施形態による半導体装置を有する電子機器として、図１４にはノート型パーソナルコンピュータ２００、図１５には携帯電話３００が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００６８】
以上、本発明の一実施形態及び他の実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、上記実施形態においては、１つのインターポーザ４０又は処理基板６０に対して、半導体チップを積層する場合を例に挙げて説明したが、インターポーザ４０又はウェハ状態にある処理基板６０の異なる位置に半導体チップを積層して封止樹脂５０により封止した後でインターポーザ４０又は処理基板６０を切断して個々の半導体装置に分離するようにしても良い。
【００６９】
また、上記実施形態においては、無鉛ハンダ１８を用いて基板４０又は処理基板６０と半導体チップＣ１及び半導体チップＣ２とを接合するようにしていたが、無鉛ハンダに代えて金等の金属又は合金を用い、金属接合によりこれらを接合するようにしても良い。更には、基板４０又は処理基板６０と半導体チップＣ１及び半導体チップＣ２との接合は、フリップチップボンディングにより行っても良い。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの外観斜視図である。
【図２】 本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップ１の製造方法の概略を示す工程図である。
【図３】 本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図４】 本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図５】 本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図６】 本発明の一実施形態による半導体装置の製造方法に用いられる半導体チップ１を加工する際の表面部分の詳細を示す断面図である。
【図７】 本発明の一実施形態による半導体装置の製造方法で用いられる半導体チップの厚みを減じた工程を行った後の基板１０の断面図である。
【図８】 本発明の一実施形態による半導体装置の製造方法を示す工程図である。
【図９】 本発明の一実施形態による半導体装置の製造方法を示す工程図である。
【図１０】 本発明の一実施形態による半導体装置の製造方法を示す工程図である。
【図１１】 インターポーザ４０上又は半導体チップＣ１上に支持球４６を搭載した状態を示す斜視図である。
【図１２】 本発明の他の実施形態において、支持部材をパターニングにより形成した状態を示す斜視図である。
【図１３】 Ｗ−ＣＳＰ技術を用いて処理された基板上に半導体チップを積層した状態を示す断面図である。
【図１４】 本発明の一実施形態による電子機器の一例を示す図である。
【図１５】 本発明の一実施形態による電子機器の他の例を示す図である。
【符号の説明】
１６……接続端子（第１接続端子、第２接続端子）
１８……無鉛ハンダ（ハンダ）
４０……インターポーザ（基板）
４４……接続電極
４６……支持球（支持部材）
４８……支持球（支持部材）
５２……支持柱（支持部材）
５４……支持柱（支持部材）
６０……処理基板（基板）
Ｃ１……半導体チップ
Ｃ２……半導体チップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, a semiconductor device, and an electronic apparatus including the semiconductor device.
[0002]
[Prior art]
Currently, in order to reduce the size and weight of portable electronic devices such as mobile phones, notebook personal computers, PDAs (Personal data assistance), sensors, micromachines, and printer heads, they are installed inside the devices. Research and development for reducing the size of various electronic components such as semiconductor chips have been actively conducted.
[0003]
CSP (Chip Scale Package) technology and W-CSP (Wafer level Chip Scale Package) technology are promising technologies for reducing the size of electronic components. The CSP technology is a technology for manufacturing a semiconductor chip (semiconductor device) whose package area is about the same as that of each chip in a wafer state. The W-CSP technology is a technology for manufacturing a semiconductor chip having the same package area as that of the CSP technology. However, after the rearrangement wiring (rewiring) and the resin sealing are collectively performed in the wafer state, the W-CSP technology is used. This is a technology of separating into semiconductor chips. In these techniques, since the chip or wafer is usually thinned, the thickness of the semiconductor chip after packaging can also be reduced.
[0004]
In addition, for further high integration, thin semiconductor chips having the same function or thin semiconductor chips having different functions are stacked, and electrical connection is made between the semiconductor chips. A three-dimensional mounting technology for high-density mounting of chips has also been devised. Since these techniques use a thinned semiconductor chip, the semiconductor chip may be cracked due to stress generated when the semiconductor chip is sealed.
[0005]
In order to solve this problem, a resin (underfill) mixed with a hollow filler is filled between the semiconductor chip and the substrate (interposer), and the semiconductor chip is fixed to the substrate. A technique for absorbing external stress is disclosed in Patent Document 1 below. In addition, SiO having a particle size of about 5 μm 2 The thermal expansion coefficient of the semiconductor chip and the thermal expansion of the resin are filled between the semiconductor chip and the substrate with a resin (underfill) that contains an inorganic filler at a high content to reduce the thermal expansion coefficient. A technique for reducing the difference in coefficients is disclosed in the following cited document 2.
[0006]
[Patent Document 1]
JP 2001-68604 A
[Patent Document 2]
JP 2002-151551 A
[0007]
[Problems to be solved by the invention]
By the way, in the above-described three-dimensional mounting technology, since it is a structure in which thin semiconductor chips are laminated, the semiconductor chip is easily bent due to the difference between the thermal expansion coefficient of the semiconductor chip and the thermal expansion coefficient of the sealing resin. There is a problem that is likely to occur. This is because the semiconductor chip used in the three-dimensional mounting technique has a structure in which protruding electrodes are formed in the peripheral part. When the electrodes of each semiconductor chip are joined to form a multistage structure, the semiconductor chip is large in the central part between the semiconductor chips. This is because space is created.
[0008]
Further, when the sealing resin is filled between the semiconductor chips after stacking the semiconductor chips, since the electrodes are formed in the peripheral part of the semiconductor chip, the sealing resin passes through the electrodes and the peripheral part of the semiconductor chip. Tends to be filled toward the central portion between the semiconductor chips. For this reason, there is a problem that bubbles or voids are likely to occur in the central portion between the semiconductor chips, which may cause a decrease in the reliability of the manufactured semiconductor device.
[0009]
The present invention has been made in view of the above circumstances, and prevents bending and cracking of the semiconductor chip due to shrinkage of the resin for sealing the semiconductor chip, and can be filled with the sealing resin at a high filling rate. An object of the present invention is to provide a semiconductor device manufacturing method, a semiconductor device, and an electronic device including the semiconductor device, which can manufacture a semiconductor device having high performance.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problem, a semiconductor device manufacturing method according to a first aspect of the present invention includes a thin plate-like first semiconductor chip in which protrusion-like first connection terminals are arranged and formed in the peripheral portion, and a protrusion in the peripheral portion. In a method of manufacturing a semiconductor device having a structure in which a thin plate-like second semiconductor chip in which a plurality of second connection terminals are arranged is laminated, the first connection terminal of the first semiconductor chip is formed. At least in the center of the surface Having the same size as the interval between the stacked first semiconductor chip and the second semiconductor chip; A disposing step of disposing a supporting member for supporting the first semiconductor chip and the second semiconductor chip; and the first connection terminal and the second on the surface of the first semiconductor chip on which the supporting member is disposed. Sealing is performed between the stacked first semiconductor chip and the second semiconductor chip by using a stacking process in which the second semiconductor chip is stacked in alignment with the connection terminal and capillary action by the support member. And a filling step of filling the resin.
According to the present invention, the supporting member is disposed on the thinned first semiconductor chip, the second semiconductor chip is stacked on the first semiconductor chip on which the supporting member is disposed, and the stacked first semiconductor chip and Since the sealing resin is filled between the second semiconductor chip and the first semiconductor chip and the second semiconductor chip are supported by the support member, the bending of each semiconductor chip due to the shrinkage of the sealing resin and Cracks can be prevented. Here, since the support member disposed between the first semiconductor chip and the second semiconductor chip has the same size as the interval between the semiconductor chips, the first semiconductor chip and the second semiconductor chip bend. There is almost no. Further, when the sealing resin is filled between the first semiconductor chip and the second semiconductor chip, the sealing resin is easily filled between the semiconductor chips by a capillary phenomenon by the support member disposed between the semiconductor chips. Therefore, the generation of residual bubbles and voids can be suppressed, and the filling rate of the sealing resin can be increased. As a result, the reliability of the semiconductor device can be improved.
In the semiconductor device manufacturing method according to the first aspect of the present invention, solder is provided at the tip of the second connection terminal formed on the second semiconductor chip, and the stacking step is performed by the solder. It includes a joining step of joining the first connection terminal and the second connection terminal by soldering.
According to the present invention, the first connection terminal formed on the first semiconductor chip and the second connection terminal formed on the second semiconductor chip are joined by soldering. Compared to the case of joining two electrodes, the semiconductor chip can be joined without damaging it. As a result, a highly reliable semiconductor device can be manufactured with a high yield.
In addition, a semiconductor device manufacturing method according to the first aspect of the present invention includes a coating process for applying flux on the solder, and a cleaning process for cleaning the flux, which is performed between the stacking process and the filling process. It is characterized by including.
According to the present invention, since the flux is applied to the solder provided at the tip of the second connection terminal formed on the second semiconductor chip and the first semiconductor chip and the second semiconductor chip are laminated, the flux Oxide on the surfaces of the first connection terminal and the second connection terminal is liberated by the cleaning action of the first connection terminal, and the first connection terminal of the first semiconductor chip and the second connection terminal of the second semiconductor chip can be reliably bonded. it can. In addition, since the first semiconductor chip and the second semiconductor chip are held by the viscosity of the flux when the first semiconductor chip and the second semiconductor chip are stacked, the first semiconductor chip and the second semiconductor chip The semiconductor chips are not displaced from each other until the first connection terminal and the second connection terminal are joined, and the manufacturing efficiency can be improved. Furthermore, since the applied flux is washed after the lamination process is completed, the sealing resin is not sealed with the flux remaining, and the reliability of the semiconductor device can be improved.
Moreover, in the method for manufacturing a semiconductor device according to the first aspect of the present invention, the support member includes , It is a member having electrical insulation, and the arranging step includes a mounting step of mounting a plurality of the supporting members at a time on a surface of the first semiconductor chip on which the first connection terminals are formed. It is said.
According to this invention The support member is Since it has electrical insulation, the connection terminal is not short-circuited through the support member. Also, Since the plurality of support members are mounted on the first semiconductor chip at a time, the support members can be efficiently arranged without causing a significant decrease in manufacturing efficiency.
Further, in the method of manufacturing a semiconductor device according to the first aspect of the present invention, the placing step is a resin in which a resin is applied to a thickness approximately equal to the interval between the first semiconductor chip and the second semiconductor chip to be stacked. It includes an application step and a forming step of patterning the resin into a predetermined shape to form the support member.
According to the present invention, since the resin is applied to the same thickness as the interval between the first semiconductor chip and the second semiconductor chip to be stacked, and the support member is formed by patterning the resin, the first semiconductor chip is formed. In addition, the second semiconductor chip is hardly bent, and the shape of the support member can be arbitrarily set. For example, the shape of the support member is made to increase the filling rate according to the viscosity of the resin. It becomes possible.
In order to solve the above-mentioned problem, a semiconductor device manufacturing method according to a second aspect of the present invention is a thin-plate semiconductor in which protrusion-like connection terminals are arranged in the periphery on a substrate on which connection electrodes are arranged. In a semiconductor device manufacturing method for manufacturing a semiconductor device having a structure in which chips are stacked, at least in a central portion on a surface of the substrate on which the connection electrode is formed, Having the same size as the interval between the laminated substrate and the semiconductor chip, An arrangement step of arranging a support member for supporting the semiconductor chip, and a position of the connection electrode and the connection terminal are aligned on the surface of the substrate on which the support member is arranged, and the semiconductor chip is stacked. The method includes a stacking step and a filling step of filling a sealing resin between the stacked substrate and the semiconductor chip using a capillary phenomenon by the support member.
According to this invention, the support member is disposed on the substrate, the semiconductor chip is stacked on the substrate on which the support member is disposed, and the sealing resin is filled between the stacked substrate and the semiconductor chip. The space between the substrate and the semiconductor chip is supported by a support member, and bending and cracking of each semiconductor chip due to shrinkage of the sealing resin can be prevented. Here, since the supporting member disposed between the substrate and the semiconductor chip has the same size as the distance between the substrate and the semiconductor chip, the semiconductor chip is hardly bent. Further, when the sealing resin is filled between the substrate and the semiconductor chip, the sealing resin is filled between the substrate and the semiconductor chip by a capillary phenomenon by a support member disposed between the substrate and the semiconductor chip. Since it becomes easy, generation | occurrence | production of a residual bubble and a void is suppressed and the filling rate of sealing resin can be raised. As a result, the reliability of the semiconductor device can be improved.
Further, in the method for manufacturing a semiconductor device according to the second aspect of the present invention, solder is provided at the tip of the connection terminal formed on the semiconductor chip, and the stacking step is performed by soldering with the solder. It includes a joining step of joining the connection electrode and the connection terminal.
According to this invention, since the connection electrode formed on the substrate and the connection terminal formed on the semiconductor chip are joined by soldering, compared to the case where the connection electrode and the connection terminal are joined by pressurization, Bonding can be performed without damaging the semiconductor chip. As a result, a highly reliable semiconductor device can be manufactured with a high yield.
In addition, a method for manufacturing a semiconductor device according to the second aspect of the present invention includes a coating process for applying flux on the solder, and a cleaning process for cleaning the flux, which is performed between the stacking process and the filling process. It is characterized by including.
According to the present invention, since the flux is applied to the solder provided at the tip of the connection terminal formed on the semiconductor chip and the substrate and the semiconductor chip are laminated, the connection electrode and the connection are provided by the cleaning action of the flux. The terminal oxide is released, and the connection electrode of the substrate and the connection terminal of the semiconductor chip can be reliably bonded. In addition, when the semiconductor chip is stacked on the substrate, the semiconductor chip is held on the substrate due to the viscosity of the flux. Therefore, after the semiconductor chip is stacked on the substrate, the connection electrode and the connection terminal are joined. By the time, the positional deviation between the substrate and the semiconductor chip does not occur, and the manufacturing efficiency can be improved. Furthermore, since the applied flux is washed after the lamination process is completed, the sealing resin is not sealed with the flux remaining, and the reliability of the semiconductor device can be improved.
Further, in the method of manufacturing a semiconductor device according to the second aspect of the present invention, the support member is , It is a member having electrical insulation, and the arranging step includes a mounting step of mounting a plurality of the supporting members on the surface of the substrate on which the connection electrodes are formed.
According to this invention , Since the support member has electrical insulation, the connection terminal is not short-circuited through the support member. Also, Since the plurality of support members are mounted on the substrate at one time, the support members can be efficiently arranged without causing a significant decrease in manufacturing efficiency.
Further, in the method of manufacturing a semiconductor device according to the second aspect of the present invention, the placing step includes a resin coating step in which a resin is applied to a thickness approximately equal to the interval between the substrate and the semiconductor chip to be stacked, Forming a support member by patterning a resin into a predetermined shape.
According to the present invention, since the resin is applied to the same thickness as the interval between the substrate to be laminated and the semiconductor chip, and the support member is formed by patterning the resin, the semiconductor chip is hardly bent. In addition, since the shape of the support member can be arbitrarily set, it is possible to make the shape of the support member a shape that increases the filling rate according to, for example, the viscosity of the resin.
A semiconductor device of the present invention is manufactured by any one of the semiconductor device manufacturing methods described above.
An electronic apparatus according to the present invention includes the above-described semiconductor device.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor device manufacturing method, a semiconductor device, and an electronic apparatus according to an embodiment of the present invention will be described in detail with reference to the drawings. 1A and 1B are external perspective views of a semiconductor chip used in a method for manufacturing a semiconductor device according to an embodiment of the present invention, wherein FIG. 1A is a top view and FIG. 1B is a bottom view. As shown in FIG. 1, the semiconductor chip 1 includes a substrate 10 made of, for example, Si (silicon), and a plurality of connection terminals 16 are arrayed on the periphery of the substrate 10.
[0012]
The substrate 10 has an electronic circuit formed of transistors, memory elements, other electronic elements, and electrical wiring and electrode pads 26 (see FIG. 7) serving as external electrodes of the electronic circuit on the active surface 10a side. On the other hand, these electronic circuits are not formed on the back surface 10 b of the substrate 10. Each connection terminal 16 penetrates the substrate 10 and is formed in a shape protruding from the active surface 10 a of the substrate 10 and the back surface 10 b of the substrate 10.
[0013]
The projecting portion of the connection terminal 16 toward the active surface 10a and the projecting portion toward the back surface 10b are formed in a substantially cylindrical shape, and its diameter is a projecting portion toward the active surface 10a rather than the projecting portion toward the back surface 10b. Is formed to be larger. The connection terminal 16 is formed by embedding Cu (copper) in the substrate 10. Further, lead-free solder (Sn / Ag) 18 is formed at the tip of the connection terminal 16 protruding toward the active surface 10b. This lead-free solder 18 is used when the semiconductor chip 1 is laminated on a substrate to be described later or on another semiconductor chip, and the connection electrode 16 is formed on the substrate or the connection electrode formed on the other semiconductor chip. It is provided for joining.
[0014]
[Method for Manufacturing Semiconductor Chip 1]
Here, a method for manufacturing the semiconductor chip 1 shown in FIG. 1 will be described. FIG. 2 is a process diagram showing an outline of a method for manufacturing a semiconductor chip 1 used in a method for manufacturing a semiconductor device according to an embodiment of the present invention. 3 to 6 are cross-sectional views showing details of the surface portion when processing the semiconductor chip 1 used in the method for manufacturing a semiconductor device according to one embodiment of the present invention.
[0015]
The semiconductor chip 1 is manufactured using a substrate in a wafer state (for example, a Si (silicon) substrate). FIG. 2A is a cross-sectional view showing a part of the substrate 10 in a wafer state. The thickness of the substrate 10 is, for example, about 500 μm. Here, the configuration of the active surface 10a side of the substrate 10 will be described in detail. FIG. 3A is a sectional view showing a part of the configuration of the substrate 10 on the active surface 10a side in detail. As shown in FIG. 3A, an Si oxide film (SiO 2) which is a basic material of the substrate 10 is formed on the substrate 10. 2 ) And an interlayer insulating film 24 made of borophosphosilicate glass (BPSG).
[0016]
In addition, an electrode pad 26 electrically connected to an electronic circuit formed on the active surface 10a of the substrate 10 is formed on a part of the interlayer insulating film 24 at a location not shown. The electrode pad 26 includes a first layer 26a made of Ti (titanium), a second layer 26b made of TiN (titanium nitride), a third layer 26c made of AlCu (aluminum / copper), and a fourth layer made of TiN ( Cap layer) 26d is formed in this order. It should be noted that no electronic circuit is formed below the electrode pad 26.
[0017]
The electrode pad 26 is formed, for example, by sputtering to form a laminated structure including the first layer 26a to the fourth layer 26d on the entire surface of the interlayer insulating film 24, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. Is formed. In the present embodiment, the case where the electrode pad 26 is formed by the above laminated structure will be described as an example. However, the electrode pad 26 may be formed of only Al, but copper having a low electrical resistance. It is preferable to form using. Further, the electrode pad 26 is not limited to the above configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics.
[0018]
A passivation film 28 is formed on the interlayer insulating film 24 so as to cover the electrode pads 26. The passivation film 28 is made of SiO. 2 (Silicon oxide), SiN (silicon nitride), polyimide resin or the like, or SiO on SiN 2 It is preferable that the structure is laminated or vice versa. The thickness of the passivation film 28 is preferably about 2 μm or more and about 6 μm or less.
[0019]
The substrate 10 is first subjected to a process of opening an electrode pad formed on the active surface 10a side and drilling the substrate 10 to form a hole H3. FIG. 2B is a cross-sectional view showing a state in which the hole H3 is formed in the substrate 10. Here, the process until the hole H3 is formed will be described in detail with reference to FIGS.
[0020]
First, a resist (not shown) is applied on the entire surface of the passivation film 28 by a method such as spin coating, dipping, or spray coating. This resist is used to open the passivation film 28 covering the electrode pad 26, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and is a positive type or a negative type. Any of these may be used.
[0021]
When a resist is applied onto the passivation film 28, after pre-baking, exposure and development are performed using a mask on which a predetermined pattern is formed, and the resist is patterned into a predetermined shape. The shape of the resist is set according to the opening shape of the electrode pad 26 and the cross-sectional shape of the hole formed in the substrate 10. When the resist patterning is completed, after the post-baking, as shown in FIG. 3B, a part of the passivation film 28 covering the electrode pad 26 is etched to form an opening H1. FIG. 3B is a cross-sectional view showing a state in which the passivation film 28 is opened to form the opening H1.
[0022]
Note that dry etching is preferably applied to the etching of the passivation film 28. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as the etching of the passivation film 28. The cross-sectional shape of the opening H1 formed in the passivation film 28 is set according to the opening shape of the electrode pad 26 formed in the process described later and the cross-sectional shape of the hole formed in the substrate 10, and its diameter is the electrode pad. The diameter of the opening formed in the hole 26 and the diameter of the hole formed in the substrate 10 are set to about the same, for example, about 50 μm.
[0023]
When the above steps are completed, the electrode pad 26 is opened by dry etching using the resist on the passivation film 28 having the opening H1 as a mask. FIG. 3C is a cross-sectional view showing a state where the electrode pad 26 is opened to form the opening H2. Note that the resist is omitted in FIGS. 3A to 3C. As shown in FIG. 3C, the diameter of the opening H1 formed in the passivation film 28 and the diameter of the opening H2 formed in the electrode pad 26 are approximately the same. Note that RIE can be used as the dry etching.
[0024]
Further, using the resist used in the above steps as a mask, the interlayer insulating film 24 and the insulating film 22 are then etched to expose the substrate 10 as shown in FIG. FIG. 4A is a cross-sectional view showing a state in which a part of the substrate 10 is exposed by etching the interlayer insulating film 24 and the insulating film 22. Thereafter, the resist formed on the passivation film 28 that has been used as the opening mask is peeled off by a peeling solution or ashing.
[0025]
In the above process, the etching is repeated using the same resist mask. However, the resist may be patterned again after each etching step. Further, after opening the opening H2 formed in the electrode pad 26, the resist is peeled off, and the interlayer insulating film 24 and the insulating film 22 are etched using TiN on the outermost surface of the electrode pad 26 as a mask. It is also possible to expose the substrate 10 as shown in FIG. In addition, it is necessary to increase the thickness of the resist in consideration of the selectivity during each etching.
[0026]
When the above steps are completed, the substrate 10 is punched by dry etching using the passivation film 28 as a mask as shown in FIG. Here, in addition to RIE, ICP (Inductively Coupled Plasma) can be used as dry etching. FIG. 4B is a cross-sectional view showing a state where the hole 10 is formed by drilling the substrate 10.
[0027]
As shown in FIG. 4B, since the substrate 10 is punched using the passivation film 28 as a mask, the diameter of the hole H3 formed in the substrate 10 is the same as the diameter of the opening H1 formed in the passivation film 28. It will be about. As a result, the diameter of the opening H1 formed in the passivation film 28, the diameter of the opening H2 formed in the electrode pad 26, and the diameter of the hole H3 formed in the substrate 10 are substantially the same. The depth of the hole H3 is appropriately set according to the thickness of the semiconductor chip to be finally formed.
[0028]
Further, as shown in FIG. 4B, it can be seen that when the hole H3 is formed in the substrate 10, a part of the passivation film 28 is etched by dry etching, and the film thickness is reduced. Here, when the hole H3 is formed, if the passivation film 28 is removed by etching and the electrode pad 26 or the interlayer insulating film 24 is exposed, it is necessary to proceed with a later process or as a semiconductor device. It is not preferable for ensuring reliability. For this reason, in the state shown in FIG. 3A, the thickness of the passivation film 28 is set to 2 μm or more.
[0029]
When the above steps are completed, the insulating film 12 is then formed on the passivation film 28 and on the inner wall and bottom surface of the hole H3. 2C and 5A are cross-sectional views showing a state in which the insulating film 12 is formed above the electrode pad 26 and on the inner wall and bottom surface of the hole H3. This insulating film 12 is provided to prevent the occurrence of current leakage, erosion of the substrate 10 due to oxygen, moisture, etc., and is formed by using tetraethyl silicate (Tetra Ethyl Ortho) formed by PECVD (Plasma Enhanced Chemical Vapor Deposition). Silicate: Si (OC 2 H 5 ) 4 : Hereinafter referred to as TEOS), ie, PE-TEOS, and TEOS formed using ozone CVD, ie, O 3 -Silicon oxide formed using TEOS or CVD can be used. The insulating film 12 has a thickness of 1 μm, for example.
[0030]
Subsequently, a resist (not shown) is applied on the entire surface of the insulating film 12 by a method such as spin coating, dipping, or spray coating. Alternatively, a dry film resist may be used. This resist is used for opening a part of the electrode pad 26, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and may be either a positive type or a negative type. There may be.
[0031]
When a resist is applied onto the insulating film 12, after pre-baking, exposure processing and development processing are performed using a mask on which a predetermined pattern is formed. The resist is patterned into a shape in which the resist is left only at the peripheral portion, for example, an annular shape with the hole H3 as the center. When the resist patterning is completed, post-baking is performed, and then the insulating film 12 and the passivation film 28 covering a part of the electrode pad 26 are removed by etching, and a part of the electrode pad 26 is opened. Note that dry etching is preferably applied to the etching. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as etching. At this time, the fourth layer 26d constituting the electrode pad 26 is also removed.
[0032]
FIG. 5B is a cross-sectional view showing a state where a part of the insulating film 12 and the passivation film 28 covering the electrode pad 26 is removed. As shown in FIG. 5B, the upper part of the electrode pad 26 is an opening H4, and a part of the electrode pad 26 is exposed. Through the opening H4, the connection terminal (electrode part) 16 and the electrode pad 26 formed in a later process can be connected. Accordingly, the opening H4 only needs to be formed at a site other than the site where the hole H3 is formed. Moreover, you may adjoin.
[0033]
In this embodiment, the case where the hole H3 (opening H1) is formed in the approximate center of the electrode pad 26 is taken as an example. Therefore, in order to reduce the connection resistance between the electrode pad 26 and the connection terminal to be formed later, it is preferable that the opening H4 surround the hole H3, that is, the exposed area of the electrode pad 26 is increased. Further, the hole H3 may not be formed at the substantially center of the electrode pad, and a plurality of holes may be formed. Note that when a part of the insulating film 12 and the passivation film 28 covering the electrode pad 26 is removed and a part of the electrode pad 26 is exposed, the resist used for the removal is stripped with a stripping solution.
[0034]
When the above steps are completed, a step of forming a base film is performed next. FIG. 6A is a cross-sectional view showing a state in which the base film 30 is formed in the hole H3. Note that the base film 30 is not shown in FIG. Since the base film 30 is formed on the entire upper surface of the substrate 10, the base film 30 is also formed on the exposed portion of the electrode pad 26 and the inner wall and bottom of the hole H3. Here, the base film 30 includes a barrier layer and a seed layer, and is formed by first forming a barrier layer and then forming a seed layer on the barrier layer. The barrier layer is made of, for example, TiW, and the seed layer is made of Cu. These are formed by, for example, an IMP (ion metal plasma) method or a PVD (Physical Vapor Deposition) method such as vacuum deposition, sputtering, or ion plating.
[0035]
As shown in FIG. 6A, the base film 30 sufficiently covers the step ST between the electrode pad 26 and the insulating film 12, and includes the electrode pad 26 and the insulating film 12 (including the inside of the hole H3). ) Continuously formed. The film thickness of the barrier layer constituting the base film 30 is, for example, about 100 nm, and the film thickness of the seed layer is, for example, about several hundred nm.
[0036]
When the formation of the base film 30 is completed, a plating resist is applied on the active surface 10a of the substrate 10, and the plating resist pattern 14 is formed by patterning in a state where only the portions where the connection terminals 16 are formed are opened. FIG. 2D is a cross-sectional view showing a state in which the plating resist pattern 14 is formed. Thereafter, Cu electrolytic plating is performed to bury Cu (copper) in the opening H3 of the substrate 10 and the opening of the plating resist pattern 14 as shown in FIG. FIG. 2E is a cross-sectional view showing a state in which the connection terminals 16 are formed by performing Cu electrolytic plating.
[0037]
When the connection terminal 16 is formed, the plating resist pattern 14 formed on the substrate 10 is peeled off as shown in FIG. FIG. 2F is a cross-sectional view showing a state where the plating resist pattern 14 is peeled off after the connection terminals 16 are formed. FIG. 6B is a cross-sectional view showing details of the configuration of the formed connection terminal 16. As shown in FIG. 6B, the connection terminal 16 has a protruding shape protruding from the active surface 10 a of the substrate 10, and a part of the connection terminal 16 is embedded in the substrate 10. In addition, the connection terminal 16 is electrically connected to the electrode pad 26 at a location denoted by reference symbol C.
[0038]
When the above steps are completed, lead-free solder (Sn / Ag) 18 is formed on the formed connection terminals 16 as shown in FIG. Next, a process of reducing the thickness of the substrate 10 by polishing the back surface 10b of the substrate 10 and a process of cutting the substrate 10 and separating it into individual semiconductor chips 1 are performed. FIG. 2G and FIG. 7 are cross-sectional views of the substrate 10 after performing the process of reducing the thickness of the semiconductor chip used in the method for manufacturing a semiconductor device according to one embodiment of the present invention. When the back surface of the substrate 10 is polished, the thickness of the substrate 10 is reduced to about 50 μm, and a part of the connection terminal 16 protrudes from the active surface 10 a and the back surface 10 b of the substrate 10 by about 20 μm. The semiconductor chip 1 is manufactured through the above steps.
[0039]
[Method of Manufacturing Semiconductor Device Using Semiconductor Chip 1]
Next, a method for manufacturing a semiconductor device using the semiconductor chip 1 will be described. 8 to 10 are process diagrams illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention. In the present embodiment, a case where a semiconductor device having a structure in which two semiconductor chips 1 are stacked on an interposer will be described as an example. In the following description, for convenience of description, when two semiconductor chips 1 stacked on the interposer are distinguished, they are referred to as a semiconductor chip C1 and a semiconductor chip C2.
[0040]
FIG. 8A is a cross-sectional view of a part of the interposer 40 as a substrate according to the present invention. On the interposer, an electric circuit made of electric wiring is formed, and connection electrodes 42 serving as external electrodes of the electric circuit are formed in an arrangement similar to the arrangement of the connection terminals 16 of the semiconductor chip 1. The connection electrode 42 is formed on the interposer 40 so as to protrude about 20 μm. In addition, a member 44 for protecting the electrical wiring formed on the interposer 40 is formed on the interposer 40 where the semiconductor chip 1 is not stacked.
[0041]
First, as shown in FIG. 8B, a support ball 46 as a support member is mounted on the interposer 40 where the semiconductor chip C1 is stacked (arrangement process, mounting process). The support balls 46 are made of glass or ceramics and have an electrical insulation property. The diameter of the support balls 46 is obtained by stacking the semiconductor chip C1 (see FIG. 8C) on the interposer 40 and the semiconductor. The diameter is set slightly smaller (about 2 to 3 μm) than the distance from the chip C1.
[0042]
As described above, when the connection terminal 16 of the semiconductor chip C1 is formed to protrude about 20 μm on the active surface 10a side and the back surface 10b side, and the connection electrode 42 is formed on the interposer 40 so as to protrude about 20 μm. The diameter of the support sphere 46 is set to about 38 μm. FIG. 11 is a perspective view showing a state where the support ball 46 is mounted on the interposer 40 or the semiconductor chip C1.
[0043]
Referring to FIG. 11A, it can be seen that the plurality of support spheres 46 are substantially uniformly arranged at locations other than the location where the connection electrode 42 of the interposer 40 is formed (location where the semiconductor chip C1 is laminated). . When mounting a plurality of support balls 46 on the interposer 40, it is preferable to use a mounter in which suction holes for sucking the support balls 46 are formed in order to reduce the time required for mounting. At this time, in order to prevent a trouble at the time of mounting (for example, the support ball 46 is disposed on the connection electrode 42), when the mounter is positioned on the substrate 40, an adsorption hole is formed at a position above the connection electrode 42. It is preferable to use one that is not formed.
[0044]
When the arrangement of the support spheres 46 on the interposer 40 is completed, a step of applying flux to the lead-free solder 18 formed at one end of the connection electrode 16 of the semiconductor chip C1 stacked on the interposer 40 is performed (application step). When the semiconductor chip C1 is stacked on the interposer 40, the flux is held with adhesive force so that the stacked semiconductor chip C1 is not displaced, and the connection terminal 16 and the interposer 40 formed on the semiconductor chip C1. This is for liberating the oxide film on the surface of the connection electrode 42 formed in (1).
[0045]
When the application of the flux is finished, the active surface 10a side of the semiconductor chip C1 faces the interposer 40 (in a face-down state), and the positions of the connection electrodes 42 formed on the interposer 40 and the semiconductor chip C1 are formed. Positioning is performed so that the positions of the respective connection terminals 16 coincide with each other, and the semiconductor chip C1 is stacked on the interposer 40 (stacking step). At this time, the lead-free solder 18 provided at the tip of the connection terminal 16 formed on the semiconductor chip C1 is located immediately above the connection electrode 42 formed on the interposer 40, and flux is applied to the lead-free solder 18. Therefore, the semiconductor chip C1 is held without being displaced due to the adhesive force of the flux.
[0046]
FIG. 8C is a cross-sectional view showing a state in which the semiconductor chip C1 is stacked on the interposer 40. FIG. Referring to FIG. 8C, since the diameter of the support sphere 46 is substantially equal to the distance between the interposer 40 and the semiconductor chip C1, the support sphere 46 has a slight distance from the semiconductor chip C1 and the semiconductor chip C1 and the interposer 40. It is arranged between. In addition, since the interposer 40 is kept horizontal, the mounted support ball 46 does not roll greatly.
[0047]
When the above steps are completed, the support balls 48 are mounted on the stacked semiconductor chips C1 (arrangement step, mounting step). The support sphere 48 is formed of the same material as the support sphere 46 mounted on the interposer 40, and the diameter thereof is the semiconductor chip C1 as the first semiconductor chip and the second semiconductor chip stacked on the semiconductor chip C1. The diameter is set slightly smaller (about 2 to 3 μm) than the distance between the semiconductor chip C1 and the semiconductor chip C2 when the semiconductor chip C2 (see FIG. 9B) is stacked. If the distance between the interposer 40 and the semiconductor chip C1 and the distance between the semiconductor chip C1 and the semiconductor chip C2 are the same, the same support sphere 48 as the support sphere 46 can be used.
[0048]
FIG. 11B is a perspective view showing a state where the support ball 48 is mounted on the semiconductor chip C1. Referring to FIG. 11B, it can be seen that the plurality of support balls 48 are arranged substantially uniformly on the semiconductor chip C1. When mounting the support ball 48 on the semiconductor chip C1, it is preferable to use a mounter in which suction holes for sucking the plurality of support balls 48 are formed in order to shorten the time required for mounting. If the same mounter as that used when mounting the support ball 46 described above is used, it is possible to prevent problems during mounting (for example, the support ball 48 is disposed on the connection terminal 16).
[0049]
When the placement of the support balls 48 on the semiconductor chip C1 is completed, a step of applying flux to the lead-free solder 18 formed at one end of the connection electrode 16 of the semiconductor chip C2 as the second semiconductor chip stacked on the semiconductor chip C1. Is performed (application process). When the application of the flux is finished, the active surface 10a side of the semiconductor chip C2 faces the semiconductor chip C2 (in a face-down state), and each position of the connection terminal 16 formed on the semiconductor chip C1 and the semiconductor chip Positioning is performed so that the positions of the connection terminals 16 formed on C2 coincide with each other, and the semiconductor chip C2 is stacked on the semiconductor chip C1 (stacking step).
[0050]
At this time, the semiconductor chip C1 and the semiconductor chip C2 are held by the adhesive force of the flux applied to the lead-free solder 18 provided at the tip of the semiconductor chip C2, and are held without being displaced. FIG. 9B is a cross-sectional view showing a state in which the semiconductor chip C2 is stacked on the semiconductor chip C1. When the above steps are completed, the stacked interposer 40 and the semiconductor chips C1, C2 and the like shown in FIG. 9B are arranged in the reflow apparatus, and are provided at the tips of the connection terminals 16 formed on the semiconductor chips C1, C2. The lead-free solder 18 is melted and the connection electrode 42 formed on the interposer 40 and the connection terminal 16 formed on the semiconductor chip C1 are bonded together, and the connection terminal 16 formed on the semiconductor chips C1 and C2 is bonded ( Joining process).
[0051]
When the above steps are completed, a step of cleaning the applied flux is performed (cleaning step). If flux remains in the manufactured semiconductor device, the reliability may be lowered. Therefore, the flux is removed by cleaning. Here, since the distance between the interposer 40, the semiconductor chip C1, and the semiconductor chip C2 is 50 μm or less, it is preferable to use a highly volatile organic solvent for cleaning the flux.
[0052]
When the above steps are completed, a sealing resin (underfill) 50 is injected and filled between the interposer 40 and the semiconductor chip C1 and between the semiconductor chip C1 and the semiconductor chip C2 (filling step). Here, a large number of support balls 46 are disposed between the interposer 40 and the semiconductor chip C1, and a large number of support balls 48 are disposed between the semiconductor chip C1 and the semiconductor chip C2.
[0053]
Therefore, the injected sealing resin 50 is efficiently injected between the interposer 40 and the semiconductor chip C1 and between the semiconductor chip C1 and the semiconductor chip C2 by capillary action. Therefore, generation | occurrence | production of a bubble and a void can be suppressed, the filling rate of the sealing resin 50 can be raised, and the reliability of the manufactured semiconductor device can be improved. When the filling of the sealing resin 50 is completed, the semiconductor device is manufactured by curing the sealing resin 50. FIG. 10 is a cross-sectional view showing a state in which the sealing resin 50 is filled and cured.
[0054]
As described above, in the manufacturing method of the semiconductor device according to the embodiment of the present invention described above, it is made of an electrically insulating material such as glass or ceramics, and its diameter is slightly smaller than the interval between the interposer 40 and the semiconductor chip C1. A small support sphere 46 (about 2 to 3 μm) is disposed between the interposer 40 and the semiconductor chip C1, and a similar support sphere 48 is also disposed between the semiconductor chips C1 and C2. C1 and C2 were laminated. In addition to this embodiment, the present invention can use other embodiments described below.
[0055]
[Other semiconductor device manufacturing methods]
In the present invention, instead of the arrangement of the support spheres 46 on the interposer 40 and the arrangement of the support spheres 48 on the semiconductor chip C1, the support members can be formed by patterning on the interposer 40 and the semiconductor chip C1. FIG. 12 is a perspective view showing a state in which a support member is formed by patterning in another embodiment of the present invention. In FIG. 12, a case where support columns 52 and 54 as support members are formed on the semiconductor chip C1 is shown as an example, but similar support columns 52 and 54 are formed on the interposer 40. You can also.
[0056]
12A is a perspective view showing a state in which a plurality of support pillars 52 are formed on the semiconductor chip C1, and FIG. 12B is a perspective view showing a state in which one support pillar is formed on the semiconductor chip C1. It is. In the example shown in FIG. 12A, the semiconductor chip C1 is on the active surface 10a side and inside the region where the connection terminals 16 are formed, the shape is cylindrical, and the height is stacked with the semiconductor chip C1. A plurality of support pillars 16 are formed which are set slightly smaller (about 2 to 3 μm) than the distance from the semiconductor chip C2 to be formed.
[0057]
In the example shown in FIG. 12B, a columnar support column 52 having a diameter set to about one third of the size of the semiconductor chip C1 is provided at the substantially central portion of the active surface 10a of the semiconductor chip C1. One is formed. The number and cross-sectional shape of the support columns 52 shown in FIG. 12A and the diameter and cross-sectional shape of the support columns 52 shown in FIG. 12B should be set appropriately according to the viscosity of the sealing resin 50 used. Can do. The support columns 52 and 54 are formed using an electrically insulating resin such as polyimide.
[0058]
Since these support pillars 52 and 54 are inefficient to form for each semiconductor chip C1, they are preferably formed in a wafer state. That is, in the method for manufacturing the semiconductor chip 1 described above, a resin such as polyimide is applied to the entire surface of the substrate 10 on the active surface 10a side (resin application process), patterned using a photomask or the like, and developed. Form (formation process). Thereafter, the back surface 10b of the substrate 10 is thinned. Further, when forming the support pillars 52 and 54 on the interposer 40, it is preferable to form them before the semiconductor chip C1 is stacked, that is, in the state shown in FIG.
[0059]
The support balls 46 and 48 described above can be made of resin such as polyimide other than glass or ceramics. When the support balls 46 and 48 formed of resin are used and when the support pillars 52 and 54 formed of resin are used, the heights of the interposer 40 and the semiconductor chip C1 are determined. The interval may be set to be slightly higher than the interval between the semiconductor chips C1 and C2. At this time, the support balls 46 and 48 and the support columns 52 and 54 are deformed and held between the interposer 40 and the semiconductor chip C1 or between the semiconductor chips C1 and C2.
[0060]
In the above embodiment, the case where the semiconductor chips C1 and C2 are stacked on the interposer 40 has been described as an example. However, the number of semiconductor chips stacked on the interposer 40 may be one or more. Further, in the embodiment shown in FIG. 10, the semiconductor chip C2 is illustrated with the semiconductor chip C1 and the side surface sealed with the sealing resin 50, but the semiconductor chip C2 is considered in view of electrical insulation. It is preferable to seal the upper surface of the substrate with the sealing resin 50.
[0061]
In the above embodiment, the case where the semiconductor chips C1 and C2 are stacked on the interposer 40 has been described. However, instead of the interposer 40, the semiconductor chip is stacked on a substrate processed using the W-CSP technology. Anyway. FIG. 13 is a cross-sectional view showing a state where semiconductor chips are stacked on a substrate processed using the W-CSP technology. As shown in FIG. 13, a semiconductor chip C1 is stacked via a support ball 46 on a substrate 60 processed using the W-CSP technology, and further, a semiconductor chip C2 is mounted on the semiconductor chip C1 via a support ball 48. Are stacked.
[0062]
The processing substrate 60 processed using the W-CSP technology includes a substrate 62 made of, for example, Si (silicon), and a plurality of connection terminals 64 are arranged on the periphery of the substrate 62. The substrate 62 has an electronic circuit formed of transistors, memory elements, other electronic elements, and electrical wiring and electrode pads serving as external electrodes of the electronic circuit on the active surface 62a side. On the other hand, these electronic circuits are not formed on the back surface 62 b of the substrate 62.
[0063]
Similar to the semiconductor chips C1 and C2, the substrate 62 is thinned to about 50 μm. A connection terminal 64 is formed so as to penetrate an electrode pad (not shown) formed on the substrate 62, and this connection terminal 64 penetrates the substrate 62 and protrudes from the active surface 62 a of the substrate 62 and the back surface 62 b of the substrate 62. It is formed in the shape. The protruding amount of the connection terminal 64 to the active surface 62a and the back surface 62b is about 20 μm. The connection terminal 64 is formed by embedding Cu (copper) in the substrate 62.
[0064]
Further, a stress relaxation layer 66 is formed of a resin such as polyimide on a part of the substrate 62 on the active surface 62a side. On the stress relaxation layer 66, a rearrangement wiring 68 is formed. The relocation wiring 68 is not formed only on the stress relaxation layer 66 but is formed in a shape extending from the stress relaxation layer 66 to the formation position of the connection terminal 64, and is electrically connected to the connection terminal 64. Is done.
[0065]
Further, bumps 70 serving as external connection terminals are formed on a part of the rearrangement wiring 68 formed on the stress relaxation layer 66. Thus, the pitch and arrangement of the connection terminals 64 are converted by forming the rearrangement wirings 68 and the bumps 70 electrically connected to the connection terminals 64. In FIG. 13, reference numeral 72 denotes a base reinforcing resin formed to increase the fixing strength of the bump 70 to the rearrangement wiring 68.
[0066]
The semiconductor device of the form shown in FIG. 13 can be highly integrated while suppressing the height of the semiconductor device because the thinned semiconductor chips C1 and C2 are stacked on the thinned substrate 62. Furthermore, since the rearrangement wiring 68 and the bump 70 are formed on the substrate 10, it is possible to change the pitch and arrangement of the connection terminals 26 formed on the substrate 10, and the wiring of the substrate such as glass epoxy on which the semiconductor device is mounted. The degree of freedom increases and further integration is possible.
[0067]
〔Electronics〕
As an electronic apparatus having a semiconductor device according to an embodiment of the present invention, a notebook personal computer 200 is shown in FIG. 14, and a mobile phone 300 is shown in FIG. The semiconductor device is disposed inside the housing of each electronic device. Further, the electronic device is not limited to the above notebook computer and mobile phone, and can be applied to various electronic devices. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel.
[0068]
As mentioned above, although one Embodiment and other embodiment of this invention were described, this invention is not restrict | limited to the said embodiment, It can change freely within the scope of the present invention. For example, in the above-described embodiment, the case where semiconductor chips are stacked on one interposer 40 or processing substrate 60 has been described as an example. However, the semiconductor is located at a different position on the processing substrate 60 in the interposer 40 or wafer state. After the chips are stacked and sealed with the sealing resin 50, the interposer 40 or the processing substrate 60 may be cut and separated into individual semiconductor devices.
[0069]
In the above embodiment, the lead-free solder 18 is used to join the substrate 40 or the processing substrate 60 to the semiconductor chip C1 and the semiconductor chip C2. However, instead of lead-free solder, a metal or alloy such as gold or the like is used. These may be joined by metal joining. Further, the bonding between the substrate 40 or the processing substrate 60 and the semiconductor chip C1 and the semiconductor chip C2 may be performed by flip chip bonding.
[Brief description of the drawings]
FIG. 1 is an external perspective view of a semiconductor chip used in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a process chart schematically showing a method for manufacturing a semiconductor chip 1 used in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing details of a surface portion when processing a semiconductor chip 1 used in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing details of a surface portion when processing a semiconductor chip 1 used in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view showing details of a surface portion when processing a semiconductor chip 1 used in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
6 is a cross-sectional view showing details of a surface portion when processing a semiconductor chip 1 used in a method for manufacturing a semiconductor device according to an embodiment of the present invention. FIG.
FIG. 7 is a cross-sectional view of the substrate 10 after a step of reducing the thickness of a semiconductor chip used in the method for manufacturing a semiconductor device according to an embodiment of the present invention is performed.
FIG. 8 is a process diagram illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 9 is a process diagram illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 10 is a process diagram illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.
11 is a perspective view showing a state in which a support ball 46 is mounted on the interposer 40 or the semiconductor chip C1. FIG.
FIG. 12 is a perspective view showing a state in which a support member is formed by patterning in another embodiment of the present invention.
FIG. 13 is a cross-sectional view showing a state in which semiconductor chips are stacked on a substrate processed using W-CSP technology.
FIG. 14 is a diagram showing an example of an electronic apparatus according to an embodiment of the present invention.
FIG. 15 is a diagram showing another example of an electronic apparatus according to an embodiment of the present invention.
[Explanation of symbols]
16 …… Connection terminal (first connection terminal, second connection terminal)
18 …… Lead-free solder (solder)
40 …… Interposer (substrate)
44 …… Connection electrode
46 …… Support ball (support member)
48 …… Support ball (support member)
52 …… Support pillar (support member)
54 …… Support pillar (support member)
60 …… Processed substrate (substrate)
C1 …… Semiconductor chip
C2 ... Semiconductor chip

Claims (7)

周辺部に突起状の第１接続端子が配列形成された薄板状の第１半導体チップと周辺部に突起状の第２接続端子が配列形成された薄板状の第２半導体チップとを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、
前記第１半導体チップの一面側に孔部を穿孔し、前記孔部内に金属材料を埋設して前記第１接続端子を形成する工程と、前記第１半導体チップの他面側から前記第１半導体チップを薄板化することで前記他面に前記第１接続端子の一部を突出させる工程とを含む工程により、薄板化された前記第１半導体チップの両面に突出する前記第１接続端子を形成する工程と、
前記第２半導体チップの一面側に孔部を穿孔し、前記孔部内に金属材料を埋設して前記第２接続端子を形成する工程と、前記第２半導体チップの他面側から前記第２半導体チップを薄板化することで前記他面に前記第２接続端子の一部を突出させる工程とを含む工程により、薄板化された前記第２半導体チップの両面に突出する前記第２接続端子を形成する工程と、
前記第１半導体チップの能動面とは反対側の面上の少なくとも中央部に、積層された前記第１半導体チップと前記第２半導体チップとの間隔と同程度の大きさを有し、前記第１半導体チップ及び第２半導体チップを支持するための支持部材を配置する配置工程と、
前記第１半導体チップの前記支持部材が配置された面と前記第２半導体チップの能動面とを対向させて前記第１接続端子と前記第２接続端子との位置を合わせ、前記第１接続端子と前記第２接続端子の間に接合材を介在させた状態で、前記第１半導体チップに前記第２半導体チップを積層する積層工程と、
前記接合材を溶融させた後に固化させることで、前記第１接続端子の突出高さと前記第２接続端子の突出高さとにより形成される間隙内に前記支持部材を保持した状態で前記第１半導体チップと前記第２半導体チップとを接合する工程と、
積層した前記第１半導体チップと前記第２半導体チップとの間に、毛細管現象を利用して封止樹脂を充填する充填工程と
を含むことを特徴とする半導体装置の製造方法。A structure in which a thin plate-like first semiconductor chip in which protrusion-like first connection terminals are arranged on the periphery and a thin plate-like second semiconductor chip in which protrusion-like second connection terminals are arranged on the periphery are stacked. In a manufacturing method of a semiconductor device for manufacturing a semiconductor device having
Forming a hole on one side of the first semiconductor chip and embedding a metal material in the hole to form the first connection terminal; and forming the first semiconductor chip from the other side of the first semiconductor chip. Forming the first connection terminal projecting on both surfaces of the thinned first semiconductor chip by a step including a step of projecting a part of the first connection terminal on the other surface by thinning the chip. And a process of
Forming a second connection terminal by piercing a hole in one surface of the second semiconductor chip and embedding a metal material in the hole; and the second semiconductor from the other surface of the second semiconductor chip. Forming the second connection terminal projecting on both surfaces of the thinned second semiconductor chip by a process including a step of projecting a part of the second connection terminal on the other surface by thinning the chip And a process of
The first semiconductor chip has a size approximately equal to the interval between the stacked first semiconductor chip and the second semiconductor chip at least in a central portion on a surface opposite to the active surface of the first semiconductor chip. An arrangement step of arranging a supporting member for supporting the first semiconductor chip and the second semiconductor chip;
The surface of the first semiconductor chip on which the support member is disposed and the active surface of the second semiconductor chip face each other so that the first connection terminal and the second connection terminal are aligned , and the first connection terminal And laminating the second semiconductor chip on the first semiconductor chip with a bonding material interposed between the second connection terminals ,
The first semiconductor is held in a state where the supporting member is held in a gap formed by the protruding height of the first connection terminal and the protruding height of the second connection terminal by solidifying the bonding material after melting. Bonding the chip and the second semiconductor chip;
And a filling step of filling a sealing resin between the first semiconductor chip and the second semiconductor chip stacked using a capillary phenomenon . 接続電極が配列形成された基板上に、周辺部に突起状の接続端子が配列形成された薄板状の半導体チップを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、
前記半導体チップの一面側に孔部を穿孔し、前記孔部内に金属材料を埋設して前記接続端子を形成する工程と、前記半導体チップの他面側から前記半導体チップを薄板化することで前記他面に前記接続端子の一部を突出させる工程とを含む工程により、薄板化された前記半導体チップの両面に突出する前記接続端子を形成する工程と、
前記基板の前記接続電極が突出して形成された面上の少なくとも中央部に、積層された前記基板と前記半導体チップとの間隔と同程度の大きさを有し、前記半導体チップを支持するための支持部材を配置する配置工程と、
前記基板の前記支持部材が配置された面上に、前記接続電極と前記接続端子との位置を合わせ、前記接続電極と前記接続端子の間に接合材を介在させた状態で、前記基板に前記半導体チップを積層する積層工程と、
前記接合材を溶融させた後に固化させることで、前記接続電極の突出高さと前記接続端子の突出高さとにより形成される間隙内に前記支持部材を保持した状態で前記接続電極が形成された基板上に前記半導体チップを接合する工程と、
積層した前記基板と前記半導体チップとの間に、毛細管現象を利用して封止樹脂を充填する充填工程と
を含むことを特徴とする半導体装置の製造方法。On the substrate on which the connection electrodes are arranged and formed, in a manufacturing method of a semiconductor device for manufacturing a semiconductor device having a structure in which protruding connection terminals by laminating thin plate-like semiconductor chips that are arranged formed in the peripheral portion,
A step of drilling a hole on one side of the semiconductor chip, embedding a metal material in the hole to form the connection terminal, and thinning the semiconductor chip from the other side of the semiconductor chip Forming the connection terminal projecting on both surfaces of the thinned semiconductor chip by a process including a step of projecting a part of the connection terminal on the other surface;
In at least the central portion on the connection electrode of the substrate is formed to protrude surface has a size comparable to the distance between the laminated substrate and the semiconductor chip, for supporting said semiconductor chip An arrangement step of arranging the support member;
On the surface of the substrate on which the support member is disposed, the position of the connection electrode and the connection terminal is aligned , and a bonding material is interposed between the connection electrode and the connection terminal, and A stacking step of stacking semiconductor chips;
A substrate on which the connection electrode is formed in a state where the support member is held in a gap formed by the protrusion height of the connection electrode and the protrusion height of the connection terminal by solidifying the bonding material after melting. Bonding the semiconductor chip on top;
And a filling step of filling a sealing resin between the laminated substrate and the semiconductor chip by utilizing a capillary phenomenon . 能動面と反対側の面の周辺部に突起状の接続電極が配列形成された半導体基板である処理基板と、周辺部に突起状の接続端子が配列形成された薄板状の半導体チップとを積層した構造を有する半導体装置を製造する半導体装置の製造方法において、A processing substrate, which is a semiconductor substrate in which protruding connection electrodes are arranged on the periphery of the surface opposite to the active surface, and a thin semiconductor chip in which protruding connection terminals are formed on the periphery are stacked. In a manufacturing method of a semiconductor device for manufacturing a semiconductor device having the above structure,
前記半導体チップの一面側に孔部を穿孔し、前記孔部内に金属材料を埋設して前記接続端子を形成する工程と、前記半導体チップの他面側から前記半導体チップを薄板化することで前記他面に前記接続端子の一部を突出させる工程とを含む工程により、薄板化された前記半導体チップの両面に突出する前記接続端子を形成する工程と、  A step of drilling a hole on one side of the semiconductor chip, embedding a metal material in the hole to form the connection terminal, and thinning the semiconductor chip from the other side of the semiconductor chip Forming the connection terminal projecting on both surfaces of the thinned semiconductor chip by a process including a step of projecting a part of the connection terminal on the other surface;
前記処理基板の前記接続電極が形成された面上の少なくとも中央部に、積層された前記処理基板と前記半導体チップとの間隔と同程度の大きさを有し、前記半導体チップを支持するための支持部材を配置する配置工程と、  At least a central portion on the surface of the processing substrate on which the connection electrode is formed has the same size as the interval between the stacked processing substrate and the semiconductor chip, and supports the semiconductor chip. An arrangement step of arranging the support member;
前記処理基板の前記支持部材が配置された面と前記半導体チップの能動面とを対向させて前記接続電極と前記接続端子との位置を合わせ、前記接続電極と前記接続端子の間に接合材を介在させた状態で、前記処理基板に前記半導体チップを積層する積層工程と、  The surface of the processing substrate on which the support member is disposed and the active surface of the semiconductor chip are opposed to align the connection electrode and the connection terminal, and a bonding material is provided between the connection electrode and the connection terminal. A stacking step of stacking the semiconductor chip on the processing substrate in an interposed state;
前記接合材を溶融させた後に固化させることで、前記接続電極の突出高さと前記接続端子の突出高さとにより形成される間隙内に前記支持部材を保持した状態で前記処理基板と前記半導体チップとを接合する工程と、  The processing substrate and the semiconductor chip are held in a state where the support member is held in a gap formed by the protruding height of the connection electrode and the protruding height of the connection terminal by solidifying the bonding material after melting. Joining the steps,
積層した前記処理基板と前記半導体チップとの間に、毛細管現象を利用して封止樹脂を充填する充填工程と  A filling step of filling a sealing resin between the laminated processing substrate and the semiconductor chip using a capillary phenomenon; and
を含むことを特徴とする半導体装置の製造方法。  A method for manufacturing a semiconductor device, comprising: 前記支持部材は、電気的絶縁性を有する部材であり、
前記配置工程は、複数の前記支持部材を一度に搭載する搭載工程を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。The support member is a member having electrical insulation,
The arrangement The method for manufacturing a semiconductor device according to claim 1 to any one of claims 3, characterized in that it comprises a mounting step for mounting the support member of several at a time. 前記配置工程は、樹脂を塗布する樹脂塗布工程と、前記樹脂を所定形状にパターニングして前記支持部材を形成する形成工程とを含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。 4. The method according to claim 1 , wherein the arranging step includes a resin applying step of applying a resin and a forming step of forming the support member by patterning the resin into a predetermined shape. A method for manufacturing the semiconductor device according to the item. 請求項１から請求項５の何れか一項に記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。A semiconductor device manufactured by the method for manufacturing a semiconductor device according to claim 1 . 請求項６記載の半導体装置を有することを特徴とする電子機器。An electronic apparatus comprising the semiconductor device according to claim 6 .
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