JP3909593B2

JP3909593B2 - Manufacturing method of semiconductor device

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Publication number: JP3909593B2
Application number: JP2003040956A
Authority: JP
Inventors: 誠石井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-19
Filing date: 2003-02-19
Publication date: 2007-04-25
Anticipated expiration: 2023-02-19
Also published as: JP2004253528A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。また、これらの電子部品は実装スペースが極めて制限されている。
【０００３】
このため、近年においては、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術を用いて超小型の半導体チップを製造するための研究・開発が盛んに行われている。Ｗ−ＣＳＰ技術ではウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離しているため、半導体チップの面積と同一の面積を有する半導体チップを製造することができる。
【０００４】
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。この三次元実装技術においては、上記半導体チップ間の電気的接続をとるために、積層される各々の半導体チップは、その表面及び裏面に突起状の電極（接続部）が形成された構造を有している。尚、Ｗ−ＣＳＰ技術を用いて半導体装置を製造する従来技術については、例えば以下の特許文献１〜４を参照されたい。
【０００５】
【特許文献１】
特開２０００−２８６２８３号公報
【特許文献２】
国際公開第ＷＯ９８/２５２９７号パンフレット
【特許文献３】
国際公開第ＷＯ９８/２５２９８号パンフレット
【特許文献４】
特開２００２−２０８６５５号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述したＷ−ＣＳＰ技術を用いて半導体チップを製造する場合には、半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために、半導体チップにポリイミド樹脂からなる応力緩和層が形成される。この応力緩和層上に、例えばＴｉＷ又はＴｉＮからなるバリア層と例えばＣｕ（銅）からなるシード層を介して上記の再配置配線がＣｕ電解メッキにより形成されることになる。ここで、応力緩和層と再配置配線との間にバリア層を形成するのは、Ａｌにより形成された電極パッドへのＣｕ（銅）の拡散を防ぐためである。
【０００７】
一方、上述した三次元実装技術においては、接続部としての突起状の電極をＣｕ電解メッキにより形成している。突起状の電極は半導体チップの表面及び裏面に形成する必要があるため、ウェハを穿孔して孔部を形成し、この孔部内に電流リーク防止の絶縁層を形成し、この絶縁層にバリア層及びシード層を形成してからＣｕ電解メッキを行って孔部内にＣｕを埋め込んでいる。
【０００８】
再配置配線及び突起状の電極をウェハ上に形成するには、上記のＷ−ＣＳＰ技術と三次元実装技術とを組み合わせれば良いと考えられる。しかしながら、銅の上にポリイミド樹脂を直接塗布し、パターニングしようとすると、Ｃｕとポリイミドが反応するため、所定形状にパターニングすることができない。このような理由から、これらを単純に組み合わせることはできない。この不具合を解消するために、応力緩和層の材料として他の材料を用いて新たなプロセスを開発するには時間及び費用を要するという問題がある。
【０００９】
また、Ｗ−ＣＳＰ技術により再配置配線を形成する場合、及び三次元実装技術により突起状の電極を形成する場合の何れの場合においても、バリア層及びシード層の形成、Ｃｕ電解メッキ、及びその後のエッチングという工程が必要であるため、工程数が多くなって製造プロセスが複雑になるという問題がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、簡略な製造プロセスで再配置配線と突起状の電極としての接続部を共に形成することができる半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、電子回路及び当該電子回路の外部電極が形成された基板上の前記外部電極が形成された部分以外に応力緩和層を形成する第１工程と、前記第１工程後に、前記外部電極を貫通して前記基板に一部が埋め込まれるとともに前記基板表面に突出する接続部を形成する第２工程と、前記第１工程後に、前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第３工程と、前記基板の裏面を研磨して前記基板の厚みを減じ、前記基板に一部が埋め込まれた前記接続部を前記基板の裏面側に突出させる第４工程とを含むことを特徴としている。
この発明によれば、基板上に応力緩和層を形成した後で接続部及び再配置配線を形成しているため、応力緩和層を形成するときに応力緩和層と接続部及び再配置配線との反応が生じていて応力緩和層を所定の形状に形成することができないという不具合は生じない。また、外部電極を貫通するように基板の表面側及び裏面側に突出する接続部を形成しているため、半導体装置を積層する場合に有利である。
また、本発明の半導体装置の製造方法は、前記第２工程及び前記第３工程を同時に行い、前記接続部と前記再配置配線とを同時に形成することを特徴としている。
この発明によれば、接続部と再配置配線とを同時に形成して接続部の形成するために必要となる工程と再配置配線を形成するために必要となる工程とを統合しているため、製造プロセスの工程数減少による製造プロセスの簡略化を図ることができる。
また、本発明の半導体装置の製造方法は、前記第１工程と前記第２工程との間に、前記応力緩和層が形成された前記基板上に前記接続部及び前記再配置配線を形成するための下地となる下地膜を形成する第５工程を含むことを特徴としている。
この発明によれば、応力緩和層を形成した後で基板及び応力緩和層上に下地膜を形成し、その後に下地膜上に接続部及び再配置配線を形成することで、応力緩和層と接続部及び再配置配線との間に下地膜が配置された構成としているため、応力緩和層の材質と下地膜及び接続部との反応により、応力緩和層の形成不良を防止することができるという効果がある。また、接続部及び再配置配線のそれぞれを形成する上で必要となる下地膜を一度に形成しているため、工程数を減少させることができ、製造プロセスの簡略化を図ることができる。
また、本発明の半導体装置の製造方法は、前記第２工程及び前記第３工程後に、前記下地膜をエッチングする第６工程を含むことを特徴としている。
この発明によれば、接続部と再配置配線とを形成した後に下地膜をエッチングしているため、接続部及び再配置配線を個別に形成する際に必要であった工程を統合することができ、製造プロセスの簡略化を図ることができる。
また、本発明の半導体装置の製造方法は、前記第５工程前に、前記接続部を前記基板に埋め込むための孔部を前記基板に形成する第７工程を含むことを特徴としている。
ここで、本発明の半導体装置の製造方法は、前記第７工程が、前記第１工程により前記応力緩和層が前記基板上に形成された後に行われることが好ましい。
この発明によれば、基板上に応力緩和層を形成した後で接続部を基板に埋め込むための孔部を形成しているため、基板に孔部を形成してから応力緩和層を形成するようにした場合に生ずる応力緩和層の材質の孔部内への残渣を防止することができる。これにより、孔部内の残渣に起因する歩留まりの低下を防止することができる。
また、本発明の半導体装置の製造方法は、前記応力緩和層上に形成された前記再配置配線の一部に、第２の外部電極となる第２接続部を形成する第８工程を含むことが好ましい。
また、本発明の半導体装置の製造方法は、上記の半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含む半導体装置を積層し、積層された当該半導体装置各々に形成されている前記接続部を電気的に接続する接続工程を含むことを特徴としている。
この発明によれば、工程数が減じられた製造工程を経て製造された半導体装置同士を積層して各々の接続部を電気的に接続しているため、高集積化された半導体装置を高い歩留まりで製造することができる。
また、本発明の半導体装置の製造方法は、上記の第７工程により第２接続部が形成された一の半導体装置上に他の半導体装置を積層し、積層された当該半導体装置各々に形成されている前記接続部を電気的に接続する接続工程を含むことを特徴としている。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態による半導体装置の製造方法について詳細に説明する。
【００１３】
〔第１実施形態〕
図１及び図２は、本発明の第１実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。また、図３〜図６は、本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。図１（ａ）は、本実施形態による製造方法が適用される基板の一部の概略を示す断面図である。処理対処の基板１０は、例えばＳｉ（シリコン）基板であり、能動面１０ａにはトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６（図３参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。基板１０の厚みは、例えば５００μｍ程度である。
【００１４】
ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、基板１０の能動面１０ａ側の構成の一部を詳細に示す断面図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ_２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
【００１５】
また、層間絶縁膜１４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１６】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１７】
また、上記層間絶縁膜１４上には電極パッド１６の一部を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ_２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ_２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１８】
パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子（図６（ｂ）参照）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【００１９】
以上の構成の基板１０に対して、まず図１（ｂ）に示す通り、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる（第７工程）。図１（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、基板１０の能動面１０ａ側に形成された電子回路の外部端子となる接続部としての接続端子２４を、その一部が基板１０内に埋め込まれた形状に形成するためのものである。この孔部Ｈ３は図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。ここで、孔部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
【００２０】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２１】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２２】
尚、パッシベーション膜１８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜１８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２３】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図３（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２４】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２５】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２６】
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２７】
図４（ｂ）に示す通り、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２８】
また、図４（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
【００２９】
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図５（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ_２Ｈ_５）_４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ_３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
【００３０】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３１】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００３２】
図５（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）２４と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３３】
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３４】
以上説明した工程を経て図１（ｂ）に示す孔部Ｈ３が形成される。基板１０に孔部Ｈ３を形成すると、次に基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層２６を形成する（第１工程）。この応力緩和層２６は、基板１０を含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【００３５】
以上の工程が終了すると、図１（ｄ）に示す通り、応力緩和層２６が形成された基板１０に下地膜２２を形成する工程が行われる（第５工程）。図１（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。ここで、下地膜２２は基板１０の上面全面に形成されるため、図５（ｂ）に示す電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜２２が形成される。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。
【００３６】
図６（ａ）は、孔部Ｈ３内に下地膜２２を形成した状態を示す断面図である。図６（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。このように、本実施形態では後述する接続端子２４と再配置配線３２とを形成する上で必要となる下地膜２２が一度の工程で基板１０上に形成されるため、製造プロセスを簡略化することができる。
【００３７】
下地膜２２の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン２８を形成する。その後、Ｃｕ電解メッキを行って図１（ｆ）に示す通り基板１０の開口部Ｈ３及びメッキレジストパターン２８の開口部にＣｕ（銅）を埋め込み、接続部としての接続端子２４を形成する（第２工程）。図１（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。
【００３８】
接続端子２４が形成されると、図２（ａ）に示す通り、基板１０上に形成されているメッキレジストパターン２８を剥離する。図２（ａ）は、接続端子２４を形成した後にメッキレジストパターン２８を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子２４の構成の詳細を示す断面図である。図２に示す通り、接続端子２４は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、接続端子２４は電極パッド１６と電気的に接続されている。
【００３９】
次に、基板１０上の全面、即ち接続端子２４及び下地膜２２上にメッキレジストを塗布し、再配置配線３２を形成する部分のみが開口した状態にパターニングして再配置メッキレジストパターン３０を形成する。その後、Ｃｕ電解メッキを行って図２（ｃ）に示す通り下地膜２２を介して応力緩和層２６上に再配置配線を形成する（第３工程）。図２（ｃ）は再配置配線３２を形成した状態を示す断面図である。この再配置配線３２は応力緩和層２６上のみに形成される訳ではなく、応力緩和層２６から接続端子２４の形成位置まで延在した形状に形成され、接続端子２４と電気的に接続される。
【００４０】
再配置配線３２を形成すると、基板１０上に形成されている再配置メッキレジストパターン３０を剥離する。その後、再配置配線３２を含めて基板１０の能動面１０ａ側全体をエッチングすることで、シード層をエッチバックする。ここで、再配置配線３２の膜厚はシード層の膜厚よりも２０倍程度厚いため、エッチバックにより再配置配線３２が完全にエッチングされることはない。
【００４１】
次に、Ｃｕ（銅）からなる再配置配線３２はＲＩＥによりエッチングされないため、いわば再配置配線３２をマスクとしてＲＩＥを用いてシード層をエッチングする。これにより、再配置配線３２の直下にあるバリア層のみが残り、不要部のバリア層がエッチングされる。尚、ウェットエッチングによりバリア層及びシード層をエッチングする場合には、再配置配線３２を形成するＣｕ（銅）の耐性があるエッチング液を用いる必要がある。
【００４２】
ここで、下地膜２２の不要部とは、例えば接続端子２４と再配置配線３２とが形成されている部分以外の部分、即ち下地膜２２が露出している部分である。以上のように、本実施形態では接続端子２４と再配置配線３２との各々を形成する上で必要となる下地膜２２のエッチングが一度の工程で行われるため、製造プロセスを簡略化することができる。
【００４３】
図２（ｄ）は、再配置配線３２を形成して下地膜２２の不要部をエッチングした状態を示す断面図である。図２（ｄ）に示した例では、再配置配線３２間における下地膜２２がエッチングされていることが分かる。図７は、本発明の第１実施形態において再配置配線３２が形成された基板１０の上面図である。尚、基板１０の能動面１０ａ側には複数の区画領域（ショット領域）が設定され、各々の区画領域内に同様の電子回路が形成されることが多いが、図７ではこれらの内の１つの区画領域ＳＡのみを図示している。
【００４４】
図７に示す通り、ショット領域の対向する一対の辺に沿って接続端子２４が配列されて形成されており、各々の接続端子２４に一端が接続された状態で再配置配線３２が形成されている。また、再配置配線３２各々の他端はパッド３４になっている。
【００４５】
以上の工程が完了すると、基板１０の裏面１０ｂを研磨して基板１０の厚みを減ずる工程が行われる（第４工程）。図８は、本発明の第１実施形態において基板１０の裏面を研磨して基板１０の厚みを減じた工程を行った後の接続端子２４付近の状態を示す断面図である。基板１０の裏面を研磨すると、基板１０の厚みが５０μｍ程度に薄板化され、基板１０の裏面から接続端子２４の一部が２０μｍ程度突出した形状となる。
【００４６】
次に、基板１０の能動面１０ａ上に、図７に示すパッド３４上のみが開口されたソルダレジストを形成する（第８工程）。そして、パッド３４上にバンプ３６（本発明にいう第２接続部）を形成し、最後にパッド３４に対するバンプ３６の固着強度を高めるために、基板１０上に根本補強樹脂を形成する。図９は、本発明の第１実施形態においてパッド３４上にバンプ３６を形成した状態を示す上面図である。パッド３４上に形成されたバンプ３６を形成することで、例えばパッド３４のピッチで電極が形成されている他の半導体基板と電気的な接続をとることが可能になる。
【００４７】
〔第２実施形態〕
図１０は、本発明の第２実施形態による半導体装置の製造方法の特徴的な工程の一部を示す工程図である。ここで、図１０（ａ）は、本実施形態による製造方法が適用される基板の一部の概略を示す断面図である。処理対処の基板１０は、図１（ａ）に示す基板１０と同様のＳｉ（シリコン）基板である。この基板１０の能動面１０ａにはトランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６（図３参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂにはこれらの電子回路は形成されていない。基板１０の厚みは、例えば５００μｍ程度である。
【００４８】
本実施形態においては、まず基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って、図１０（ｂ）に示す通り、応力緩和層２６を形成する（第１工程）。図１０（ｂ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。
【００４９】
以上の工程が終了すると、図１０（ｃ）に示す通り、応力緩和層２６が形成された箇所以外の箇所であって、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる（第７工程）。図１０（ｃ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、第１実施形態と同様に、図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。
【００５０】
孔部Ｈ３を形成すると、次に図１０（ｄ）に示す通り、応力緩和層２６が形成された基板１０に酸化膜（絶縁膜）と下地膜２２を形成する工程が行われる（第５工程）。図１０（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。１０（ｄ）に示す下地膜２２を形成する工程以降の工程は図１，２に示した第１実施形態による半導体装置の製造方法と同様の工程が行われるため、ここでの説明は省略する。
【００５１】
前述した第１実施形態においては、基板１０の能動面１０ａに孔部Ｈ３を形成した後で基板１０上に応力緩和層２６を形成していたが、本実施形態においては、基板１０上に応力緩和層２６を形成した後で基板１０の能動面１０ａに孔部Ｈ３を形成している点が異なる。本実施形態のように、応力緩和層２６を形成した後で基板１０の能動面１０ａに孔部Ｈ３を形成すると、応力緩和層２６を形成する際に、基板１０上に塗布した感光性ポリイミドの残渣が孔部Ｈ３に残る虞がない。このため、孔部Ｈ３内の残渣が原因で歩留まりの低下が引き起こされることがなく、半導体装置の製造効率を高めることができる。
【００５２】
〔第３実施形態〕
図１１は、本発明の第３実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。ここで、図１１（ａ）は、本実施形態による製造方法が適用される基板の一部の概略を示す断面図である。処理対処の基板１０は、第１実施形態及び第２実施形態で用いる基板１０と同様の基板である
【００５３】
本実施形態においては、第２実施形態と同様の工程を経て基板１０上に応力緩和層２６、孔部Ｈ３、及び下地膜２２が形成される。つまり、まず基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って、図１１（ｂ）に示す通り応力緩和層２６を形成する（第１工程）。図１１（ｂ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。
【００５４】
次に、図１１（ｃ）に示す通り、応力緩和層２６が形成された箇所以外の箇所であって、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる（第７工程）。図１１（ｃ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、第１実施形態と同様に、図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。そして、孔部Ｈ３を形成すると、次に図１１（ｄ）に示す通り、応力緩和層２６が形成された基板１０に酸化膜（絶縁膜）と下地膜２２を形成する工程が行われる（第５工程）。図１１（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。
【００５５】
以上の工程が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子４０及び再配置配線４２（図１１（ｆ）参照）を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン３８を形成する。その後、Ｃｕ電解メッキを行って図１１（ｆ）に示す通り基板１０の開口部Ｈ３、メッキレジストパターン２８の開口部、及び再配置配線４２の形成位置にＣｕ（銅）を埋め込み、接続部としての接続端子４０と再配置配線４２とを同時に形成する（第２工程、第３工程）。図１１（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。尚、接続端子４０及び再配置配線４２は、図１（ｄ）に示す接続端子２４及び再配置配線３２にそれぞれ対応するものである。
【００５６】
図１１（ｆ）を参照すると、接続端子４０と再配置配線４２とを同時に形成しているため、第１実施形態及び第２実施形態の場合に比べて再配置配線４２の厚みが厚くなっていることが分かる。この工程が終了すると、第１実施形態及び第２実施形態と同様にメッキレジストパターン３８の剥離、下地膜２２の不要部のエッチング、及び裏面研磨等の処理が行われる。以上のように、本実施形態においては一度のＣｕ電解メッキ処理にて接続端子４０と再配置配線４２とを同時に形成しているため、製造プロセスを簡略化することができる。
【００５７】
以上の工程を経て製造された半導体装置は、基板１０の表面及び裏面に共に接続端子２４，４０が露出した状態になる。この半導体装置同士を積層して半導体装置各々に形成された接続端子２４，４０を電気的に接続する（接続工程）ことにより、高密度実装が可能な三次元実装型（スタックド型）の半導体装置が製造される。
【００５８】
また、半導体装置を積層する場合には、図９に示すバンプ３６が形成された半導体装置上に、バンプ３６の配列と同一の配列で接続端子２４，４０が形成された半導体装置を積層してバンプ３６と接続端子２４，４０とを電気的に接続するようにしても良い。更に、バンプ３６と接続端子２４，４０とが共に形成された半導体装置上に、接続端子２４，４０のみが形成された半導体装置を積層し、接続端子２４，４０とを電気的に接続するようにしても良い。この場合には、バンプ３６と接続端子２４，４０とが共に形成された半導体装置はバンプ３６を外部接続端子として用いることができる。
【００５９】
尚、半導体装置を積層するには、上下に配置された半導体装置の接続端子２４，４０を、ハンダ等のロウ材によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００６０】
また、接着剤により半導体装置同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。
【００６１】
接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００６２】
また、半導体装置に形成された電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００６３】
図１２は、三次元実装型の半導体装置の概略構成例を示す断面図である。図１２において、４４は回路基板であり、４５〜４８は半導体チップである。半導体チップ４５〜４８は順に積層されており、各々は電極５０によって電気的に接続されている。この電極５０は半導体チップ４５〜４８各々に形成された接続端子（第１、第２実施形態における接続端子２４又は第３実施形態における接続端子４０）が電気的に接続されたものである。積層された半導体チップ４５〜４８は回路基板４４上に搭載される。
【００６４】
回路基板４４はガラスエポキシ基板等の有機系基板であり、例えば銅等からなる配線パターンが所望の回路となるように形成されている。積層された半導体チップ４５〜４８は回路基板４４に対して位置決めして搭載されており、回路基板４４に形成された配線パターンと電極５０とが電気的に接続されている。また、回路基板４４上に搭載された半導体チップ４５〜４８は封止樹脂５２により封止されている。回路基板４４の裏面には、回路基板４４に形成された配線パターンと電気的に接続された電極パッド５４が形成されている。この電極パッド５４にハンダボール５６が形成されている。かかる構成を有する半導体チップは、小型・堅牢・軽量化・多機能化を図ることができる。
【００６５】
〔電気光学装置及び回路基板〕
図１３は、電気光学装置の外観を示す斜視図である。尚、図１３に示した電気光学装置は、液晶表示装置を一例として図示している。この電気光学装置は６０は、液晶表示パネル６１と中継基板６２とから構成される。液晶表示パネル６１は、図示せぬシール材によって接着された一対の基板６３ａ，６３ｂを有し、これらの基板６３ａと基板６３ｂとの間に形成される間隙、所謂セルギャップに液晶が封入される。換言すると、液晶は基板２３ａと基板２３ｂとによって挟持されている。
【００６６】
中継基板６２は、ポリイミド等からなる可撓性を有する樹脂基板６４に複数の配線パターン６５が形成されており、樹脂基板６４の一部に半導体チップ６６が搭載されている。尚、上記の半導体チップ６６は、例えば液晶表示パネル６１に形成されているＴＦＴ（Thin Film Transistor）等のスイッチング素子を駆動する駆動回路が形成されている。
【００６７】
半導体チップ６６は、例えば異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）を用いて樹脂基板６４に形成された配線パターン６５と電気的に接続された状態で樹脂基板６４上に搭載される。この異方性導電膜は、例えば熱可塑性又は熱硬化性の接着用樹脂の中に多数の導電粒子を分散させることによって形成されるものである。尚、液晶パネル６１及び中継基板６１も異方性導電膜によって接続されることが好ましい。尚、中継基板６２上に搭載される半導体チップ６６は、前述した第１実施形態〜第３実施形態の何れかを用いて製造された半導体装置である。
【００６８】
また、図１４は、他の電気光学装置の外観を示す斜視図である。尚、図１４示した電気光学装置も、液晶表示装置を一例として図示している。図１４に示した電気光学装置７０は、ガラス基板上に直接半導体チップを搭載した所謂ＣＯＧ（Chip On Glass）構造の実装構造体である。
【００６９】
電気光学装置７０は、シール材によって周囲が互いに接着された一対の基板７１ａ，７１ｂを備え、基板７１ａ，７１ｂの間に形成される間隙、所謂セルギャップは、複数のスペーサによってその寸法が均一に、例えば５μｍ程度に規定され、その節ギャップ内のシール材によって液晶が封入され、基板７１ａと基板７１ｂとの間で挟持される。
【００７０】
基板７１ａの液晶側表面（基板７１ｂとの対向面）には図示せぬ電極が、基板７１ｂの液晶側表面（基板７１ａとの対向面）には電極７２が、それぞれ多数平行に形成されている。基板７１ａに形成されている電極と、基板７１ｂに形成されている電極７２とは互いに直交する方向に配置され、これらの電極がドットマトリクス状に交差する複数の点は、像を表示するための画素を構成する。また、基板７１ａ及び７１ｂの外側表面には、それぞれ、偏光板７３ａ及び７３ｂがそれぞれ貼り付けられている。
【００７１】
基板７１ｂは液晶が封入される液晶領域部分Ｅ及びその液晶領域部分Ｅの外側へ張り出す張出し部Ｈを有する。即ち、基板７１ｂは基板７１ａの端面より張出しており、基板７１ｂに形成されている電極７２は、その張出し部Ｈへそのまま延び出した形で形成されている。また、基板７１ａに形成されている図示せぬ電極は、シール材の内部に分散した導通材（不図示）を介して基板７１ｂ上に形成されている電極７４との導通が図られており、電極７４は張出し部Ｈへ延び出て配線形成されている。
【００７２】
張出し部Ｈには液晶駆動用の半導体チップ７５が実装される矩形状の実装領域が設けられている。半導体チップ７５は、異方性導電膜により実装領域に接続されて実装されている。図１４に示すように、半導体チップ７５の実装領域には、その三辺側から電極７２及び基板７１ａに接続されている電極７４の端部が引き込まれている。また、この実装領域の残りの一辺側からは外部回路との接続のための接続端子７６の端部が引き込まれている。
【００７３】
半導体チップ７５が実装される位置には、図示せぬ配線パターンが形成されている。この配線パターンは、上記の電極７２，７４，７６と接続されている。このように、配線パターンがガラス基板上に形成される場合であっても、上記の実施形態により配線パターンを形成することができる。尚、引き出し部Ｈに搭載される半導体チップ７５は、前述した第１実施形態〜第３実施形態の製造方法を用いて製造された半導体装置である。また、以上では電気光学装置として液晶表示装置を例に挙げて説明したが、有機ＥＬ表示装置であっても良い。
【００７４】
図１５は、本発明の実施形態により製造された半導体装置１０１を実装した回路基板１００を示す図である。回路基板１００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置１０１の配線パターンとを機械的に接続したり、上述した異方性導電膜を用いて電気的な導通をとる。また、本発明の実施形態により製造された半導体装置又は本発明の実施形態により製造された電気光学装置を有する電子機器として、図１６にはノート型パーソナルコンピュータ２００、図１７には携帯電話３００が示されている。半導体装置及び電気光学装置は各電子機器の筐体内部に配置される。
【００７５】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、基板上に応力緩和層を形成した後で接続部及び再配置配線を形成しているため、応力緩和層を形成するときに応力緩和層と接続部及び再配置配線との反応が生じていて応力緩和層を所定の形状に形成することができないという不具合は生じないという効果がある。
また、本発明によれば、接続部と再配置配線とを同時に形成して接続部の形成するために必要となる工程と再配置配線を形成するために必要となる工程とを統合しているため、製造プロセスの工程数減少による製造プロセスの簡略化を図ることができるという効果がある。
また、本発明によれば、応力緩和層を形成した後で基板及び応力緩和層上に下地膜を形成し、その後に下地膜上に接続部及び再配置配線を形成することで、応力緩和層と接続部及び再配置配線との間に下地膜が配置された構成としているため、応力緩和層の材質と下地膜及び接続部との反応により、応力緩和層の形成不良を防止することができるという効果がある。また、接続部及び再配置配線のそれぞれを形成する上で必要となる下地膜を一度に形成しているため、工程数を減少させることができ、製造プロセスの簡略化を図ることができるという効果がある。
また、本発明によれば、接続部と再配置配線とを形成した後に下地膜をエッチングしているため、接続部及び再配置配線を個別に形成する際に必要であった工程を統合することができ、製造プロセスの簡略化を図ることができるという効果がある。
また、本発明によれば、基板上に応力緩和層を形成した後で接続部を基板に埋め込むための孔部を形成しているため、基板に孔部を形成してから応力緩和層を形成するようにした場合に生ずる応力緩和層の材質の孔部内への残渣を防止することができるという効果がある。これにより、孔部内の残渣に起因する歩留まりの低下を防止することができるという効果がある。
更に、本発明によれば、工程数が減じられた製造工程を経て製造された半導体装置同士を積層して各々の接続部を電気的に接続しているため、高集積化された半導体装置を高い歩留まりで製造することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。
【図２】本発明の第１実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。
【図３】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図４】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図５】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図６】本発明の第１実施形態による半導体装置の製造方法により加工される基板１０の表面部分の詳細を示す断面図である。
【図７】本発明の第１実施形態において再配置配線３２が形成された基板１０の上面図である。
【図８】本発明の第１実施形態において基板１０の裏面を研磨して基板１０の厚みを減じた工程を行った後の接続端子２４付近の状態を示す断面図である。
【図９】本発明の第１実施形態においてパッド３４上にバンプ３６を形成した状態を示す上面図である。
【図１０】本発明の第２実施形態による半導体装置の製造方法の特徴的な工程の一部を示す工程図である。
【図１１】本発明の第３実施形態による半導体装置の製造方法の特徴的な工程を示す工程図である。
【図１２】三次元実装型の半導体装置の概略構成例を示す断面図である。
【図１３】電気光学装置の外観を示す斜視図である。
【図１４】他の電気光学装置の外観を示す斜視図である。
【図１５】本発明の実施形態により製造された半導体装置１０１を実装した回路基板１００を示す図である。
【図１６】電子機器の一例を示す図である。
【図１７】電子機器の他の例を示す図である。
【符号の説明】
１０……基板１６……電極パッド（外部電極）２２……下地膜２４……接続端子（接続部）２６……応力緩和層３２……再配置配線３６……バンプ（第２接続部）４０……接続端子（接続部）４２……再配置配線Ｈ３……孔部[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a method for manufacturing a semiconductor device.InRelated.
[0002]
[Prior art]
Currently, portable electronic devices such as mobile phones, notebook personal computers, PDA (Personal data assistance), devices such as sensors, micromachines, and printer heads are semiconductors provided inside for miniaturization and weight reduction. Miniaturization of various electronic components such as chips has been attempted. In addition, these electronic components have extremely limited mounting space.
[0003]
For this reason, in recent years, research and development for manufacturing ultra-small semiconductor chips using W-CSP (Wafer Level Chip Scale Package) technology has been actively conducted. In the W-CSP technology, rearrangement wiring (redistribution) and resin sealing are collectively performed in a wafer state and then separated into individual semiconductor chips. Therefore, a semiconductor chip having the same area as that of the semiconductor chip Can be manufactured.
[0004]
In addition, for further high integration, semiconductor chips having similar functions or semiconductor chips having different functions are stacked, and electrical connection between the semiconductor chips is achieved, thereby enabling high-density mounting of the semiconductor chips. A three-dimensional packaging technology has also been devised. In this three-dimensional mounting technology, in order to establish electrical connection between the semiconductor chips, each stacked semiconductor chip has a structure in which protruding electrodes (connection portions) are formed on the front surface and the back surface. is doing. For the conventional technology for manufacturing a semiconductor device using the W-CSP technology, see, for example, the following Patent Documents 1 to 4.
[0005]
[Patent Document 1]
JP 2000-286283 A
[Patent Document 2]
International Publication No. WO98 / 25297 Pamphlet
[Patent Document 3]
International Publication No. WO98 / 25298 Pamphlet
[Patent Document 4]
JP 2002-208655 A
[0006]
[Problems to be solved by the invention]
By the way, when a semiconductor chip is manufactured using the above-described W-CSP technology, in order to relieve the stress caused by the difference between the thermal expansion coefficient of the semiconductor chip and the thermal expansion coefficient of the substrate on which the semiconductor chip is mounted. In addition, a stress relaxation layer made of polyimide resin is formed on the semiconductor chip. On the stress relaxation layer, the relocation wiring is formed by Cu electrolytic plating through a barrier layer made of, for example, TiW or TiN and a seed layer made of, for example, Cu (copper). Here, the reason why the barrier layer is formed between the stress relaxation layer and the rearrangement wiring is to prevent diffusion of Cu (copper) into the electrode pad formed of Al.
[0007]
On the other hand, in the above-described three-dimensional mounting technology, a protruding electrode as a connection portion is formed by Cu electrolytic plating. Since the protruding electrodes need to be formed on the front and back surfaces of the semiconductor chip, a hole is formed by drilling the wafer, an insulating layer for preventing current leakage is formed in the hole, and a barrier layer is formed on the insulating layer. And after forming a seed layer, Cu electrolytic plating is performed and Cu is embedded in the hole.
[0008]
In order to form the rearrangement wiring and the protruding electrode on the wafer, it is considered that the above W-CSP technique and the three-dimensional mounting technique may be combined. However, when a polyimide resin is directly applied on copper and patterning is attempted, Cu and polyimide react with each other, and thus patterning cannot be performed in a predetermined shape. For these reasons, these cannot simply be combined. In order to solve this problem, there is a problem that it takes time and cost to develop a new process using another material as the material of the stress relaxation layer.
[0009]
Moreover, in any case of forming the rearrangement wiring by the W-CSP technique and forming the protruding electrode by the three-dimensional mounting technique, the formation of the barrier layer and the seed layer, Cu electroplating, and the subsequent Therefore, there is a problem that the number of steps increases and the manufacturing process becomes complicated.
[0010]
  The present invention has been made in view of the above circumstances, and a method of manufacturing a semiconductor device capable of forming a rearrangement wiring and a connection portion as a protruding electrode together with a simple manufacturing process.TheThe purpose is to provide.
[0011]
[Means for Solving the Problems]
  In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention provides an electronic circuit.And external electrodes of the electronic circuitOn the substrateOther than the part where the external electrode is formedA first step of forming a stress relaxation layer, and after the first step,A part of the external electrode is embedded in the substrate and protrudes from the surface of the substrate.A second step of forming a connection portion, and a third step of forming a relocation wiring electrically connected to the connection portion on the stress relaxation layer after the first step;A fourth step of polishing the back surface of the substrate to reduce the thickness of the substrate and projecting the connection part partially embedded in the substrate to the back surface side of the substrate;It is characterized by including.
  According to the present invention, since the connection portion and the rearrangement wiring are formed after the stress relaxation layer is formed on the substrate, when the stress relaxation layer is formed, the stress relaxation layer, the connection portion, and the rearrangement wiring are formed. There is no problem that the reaction has occurred and the stress relaxation layer cannot be formed in a predetermined shape.In addition, since the connection portions projecting to the front surface side and the back surface side of the substrate are formed so as to penetrate the external electrodes, it is advantageous when stacking semiconductor devices.
  The method for manufacturing a semiconductor device according to the present invention is characterized in that the second step and the third step are simultaneously performed to form the connection portion and the rearrangement wiring at the same time.
  According to the present invention, the process necessary for forming the connection portion and the rearrangement wiring are formed at the same time, and the process necessary for forming the rearrangement wiring is integrated. The manufacturing process can be simplified by reducing the number of manufacturing process steps.
  In the semiconductor device manufacturing method of the present invention, the connection portion and the rearrangement wiring are formed on the substrate on which the stress relaxation layer is formed between the first step and the second step. A base film to form the base of5th processIt is characterized by including.
  According to the present invention, after the stress relaxation layer is formed, the base film is formed on the substrate and the stress relaxation layer, and then the connection portion and the relocation wiring are formed on the base film, thereby connecting to the stress relaxation layer. Since the base film is arranged between the portion and the rearrangement wiring, the stress relaxation layer can be prevented from being poorly formed due to the reaction between the material of the stress relaxation layer and the base film and the connection portion. There is. In addition, since the base film necessary for forming each of the connection portion and the rearrangement wiring is formed at a time, the number of steps can be reduced, and the manufacturing process can be simplified.
  In the method for manufacturing a semiconductor device of the present invention, the base film is etched after the second step and the third step.6th processIt is characterized by including.
  According to the present invention, since the base film is etched after the connection portion and the rearrangement wiring are formed, the processes necessary for forming the connection portion and the rearrangement wiring individually can be integrated. Thus, the manufacturing process can be simplified.
  In addition, a method for manufacturing a semiconductor device of the present invention includes:The fifth stepBefore, a hole for embedding the connection portion in the substrate is formed in the substrate.7th processIt is characterized by including.
  Here, the manufacturing method of the semiconductor device of the present invention is the above-described method.7th processHowever, it is preferably performed after the stress relaxation layer is formed on the substrate in the first step.
  According to the present invention, since the hole for embedding the connection portion in the substrate is formed after the stress relaxation layer is formed on the substrate, the stress relaxation layer is formed after the hole is formed in the substrate. It is possible to prevent a residue in the hole portion of the material of the stress relaxation layer that occurs in the case of. Thereby, the fall of the yield resulting from the residue in a hole can be prevented.
  In the method for manufacturing a semiconductor device according to the present invention, a second connection portion to be a second external electrode is formed on a part of the rearrangement wiring formed on the stress relaxation layer.8th stepIt is preferable to contain.
  The semiconductor device manufacturing method of the present invention is formed by stacking semiconductor devices each including at least one semiconductor device manufactured using the semiconductor device manufacturing method described above, and forming each of the stacked semiconductor devices. It includes a connecting step of electrically connecting the connecting portions.
  According to the present invention, semiconductor devices manufactured through a manufacturing process with a reduced number of processes are stacked and electrically connected to each other, so that highly integrated semiconductor devices can be manufactured at a high yield. Can be manufactured.
  In addition, in the method for manufacturing a semiconductor device of the present invention, another semiconductor device is stacked on the one semiconductor device in which the second connection portion is formed by the seventh step, and the semiconductor device is formed in each of the stacked semiconductor devices. Including a connecting step of electrically connecting the connecting portions..
[0012]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, a semiconductor device manufacturing method according to an embodiment of the present invention with reference to the drawings.InThis will be described in detail.
[0013]
[First Embodiment]
1 and 2 are process diagrams showing characteristic processes of the method of manufacturing a semiconductor device according to the first embodiment of the present invention. 3 to 6 are cross-sectional views showing details of the surface portion of the substrate 10 processed by the semiconductor device manufacturing method according to the first embodiment of the present invention. FIG. 1A is a cross-sectional view schematically showing a part of a substrate to which the manufacturing method according to the present embodiment is applied. The processing substrate 10 is, for example, a Si (silicon) substrate, and an electronic circuit composed of transistors, memory elements, other electronic elements, electrical wiring, electrode pads 16 (see FIG. 3), and the like is formed on the active surface 10a. ing. On the other hand, these electronic circuits are not formed on the back surface 10 b of the substrate 10. The thickness of the substrate 10 is, for example, about 500 μm.
[0014]
Here, the configuration of the active surface 10a side of the substrate 10 will be described in detail. FIG. 3A is a sectional view showing a part of the configuration of the substrate 10 on the active surface 10a side in detail. As shown in FIG. 3A, an Si oxide film (SiO 2) which is a basic material of the substrate 10 is formed on the substrate 10.₂) And an interlayer insulating film 14 made of borophosphosilicate glass (BPSG).
[0015]
In addition, an electrode pad 16 electrically connected to an electronic circuit formed on the active surface 10a of the substrate 10 is formed on a part of the interlayer insulating film 14 at a location not shown. The electrode pad 16 includes a first layer 16a made of Ti (titanium), a second layer 16b made of TiN (titanium nitride), a third layer 16c made of AlCu (aluminum / copper), and a fourth layer made of TiN ( Cap layer) 16d is formed by laminating in order. It should be noted that no electronic circuit is formed below the electrode pad 16.
[0016]
The electrode pad 16 is formed, for example, by sputtering to form a laminated structure including the first layer 16a to the fourth layer 16d on the entire surface of the interlayer insulating film 14, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. Is formed. In the present embodiment, the case where the electrode pad 16 is formed by the above laminated structure will be described as an example. However, although the electrode pad 16 may be formed of only Al, copper having low electrical resistance is used. It is preferable to form using. Further, the electrode pad 16 is not limited to the above configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics.
[0017]
Further, a passivation film 18 is formed on the interlayer insulating film 14 so as to cover a part of the electrode pad 16. This passivation film 18 is made of SiO.₂(Silicon oxide), SiN (silicon nitride), polyimide resin or the like, or SiO on SiN₂It is preferable that the structure is laminated or vice versa. The thickness of the passivation film 18 is preferably about 2 μm or more and about 6 μm or less.
[0018]
The reason why the thickness of the passivation film 18 is about 2 μm or more is that it is necessary to ensure the above selection ratio. The thickness of the passivation film 18 is set to 6 μm or less when a connection terminal (see FIG. 6B) formed on the electrode pad 16 and the electrode pad 16 are electrically connected in a process described later. This is because the passivation film 18 on the electrode pad 16 needs to be etched, and if the film thickness is too thick, the manufacturing process may be lowered.
[0019]
  First, as shown in FIG. 1B, a step of forming the hole H3 in the active surface 10a of the substrate 10 is performed on the substrate 10 having the above configuration (see FIG. 1B).7th process). FIG. 1B is a cross-sectional view showing a state in which the hole H3 is formed in the substrate 10. The hole H3 is used to form a connection terminal 24 as a connection portion that is an external terminal of an electronic circuit formed on the active surface 10a side of the substrate 10 in a shape in which a part thereof is embedded in the substrate 10. Is. The hole H3 is formed so as to penetrate the electrode pad 16 at the position of the electrode pad 16 shown in FIG. Here, the process of forming the hole H3 will be described in detail with reference to FIGS.
[0020]
First, a resist (not shown) is applied on the entire surface of the passivation film 18 by a method such as spin coating, dipping, or spray coating. This resist is used for opening the passivation film 18 covering the electrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and is a positive type or a negative type. Any of these may be used.
[0021]
When a resist is applied onto the passivation film 18, after pre-baking, exposure and development are performed using a mask on which a predetermined pattern is formed, and the resist is patterned into a predetermined shape. The resist shape is set according to the opening shape of the electrode pad 16 and the cross-sectional shape of the hole formed in the substrate 10. When the resist patterning is completed, after the post-baking, as shown in FIG. 3B, a part of the passivation film 18 covering the electrode pad 16 is etched to form an opening H1. FIG. 3B is a cross-sectional view showing a state in which the passivation film 18 is opened to form the opening H1.
[0022]
Note that dry etching is preferably applied to the etching of the passivation film 18. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as the etching of the passivation film 18. The cross-sectional shape of the opening H1 formed in the passivation film 18 is set in accordance with the opening shape of the electrode pad 16 formed in the process described later and the cross-sectional shape of the hole formed in the substrate 10, and the diameter thereof is the electrode pad. 16 is set to be approximately equal to the diameter of the opening formed in 16 and the diameter of the hole formed in the substrate 10, for example, approximately 50 μm.
[0023]
When the above steps are completed, the electrode pad 16 is opened by dry etching using the resist on the passivation film 18 in which the opening H1 is formed as a mask. FIG. 3C is a cross-sectional view showing a state in which the electrode pad 16 is opened to form the opening H2. Note that the resist is omitted in FIGS. 3A to 3C. As shown in FIG. 3C, the diameter of the opening H1 formed in the passivation film 18 and the diameter of the opening H2 formed in the electrode pad 16 are approximately the same. Note that RIE can be used as the dry etching.
[0024]
Further, using the resist used in the above steps as a mask, the interlayer insulating film 14 and the insulating film 12 are then etched to expose the substrate 10 as shown in FIG. FIG. 4A is a cross-sectional view showing a state in which a part of the substrate 10 is exposed by etching the interlayer insulating film 14 and the insulating film 12. Thereafter, the resist formed on the passivation film 18 that has been used as the opening mask is peeled off by a peeling solution or ashing.
[0025]
In the above process, the etching is repeated using the same resist mask. However, the resist may be patterned again after each etching step. Further, after opening the opening H2 formed in the electrode pad 16, the resist is peeled off, and the interlayer insulating film 14 and the insulating film 12 are etched using the outermost surface TiN of the electrode pad 16 as a mask. It is also possible to expose the substrate 10 as shown in FIG. In addition, it is necessary to increase the thickness of the resist in consideration of the selectivity during each etching.
[0026]
When the above steps are completed, the substrate 10 is punched by dry etching using the passivation film 18 as a mask as shown in FIG. Here, in addition to RIE, ICP (Inductively Coupled Plasma) can be used as dry etching. FIG. 4B is a cross-sectional view showing a state where the hole 10 is formed by drilling the substrate 10.
[0027]
As shown in FIG. 4B, since the substrate 10 is drilled using the passivation film 18 as a mask, the diameter of the hole H3 formed in the substrate 10 is the same as the diameter of the opening H1 formed in the passivation film 18. It will be about. As a result, the diameter of the opening H1 formed in the passivation film 18, the diameter of the opening H2 formed in the electrode pad 16, and the diameter of the hole H3 formed in the substrate 10 are substantially the same. The depth of the hole H3 is appropriately set according to the thickness of the semiconductor chip to be finally formed.
[0028]
Further, as shown in FIG. 4B, it can be seen that when the hole H3 is formed in the substrate 10, a part of the passivation film 18 is etched by dry etching, and the film thickness is reduced. Here, when the hole H3 is formed, if the passivation film 18 is removed by etching and the electrode pad 16 or the interlayer insulating film 14 is exposed, it is necessary to proceed with a later process or as a semiconductor device. It is not preferable for ensuring reliability. For this reason, in the state shown in FIG. 3A, the thickness of the passivation film 18 is set to 2 μm or more.
[0029]
When the above steps are completed, an insulating film 20 is then formed on the passivation film 18 and on the inner wall and bottom surface of the hole H3. FIG. 5A is a cross-sectional view showing a state in which the insulating film 20 is formed above the electrode pad 16 and on the inner wall and bottom surface of the hole H3. This insulating film 20 is provided to prevent the occurrence of current leakage, erosion of the substrate 10 due to oxygen, moisture, etc., and is formed by using tetraethyl orthosilicate (Tetra Ethyl Ortho) formed by PECVD (Plasma Enhanced Chemical Vapor Deposition). Silicate: Si (OC₂H₅)₄: Hereinafter referred to as TEOS), ie, PE-TEOS, and TEOS formed using ozone CVD, ie, O₃-Silicon oxide formed using TEOS or CVD can be used. The thickness of the insulating film 20 is, for example, 1 μm.
[0030]
Subsequently, a resist (not shown) is applied on the entire surface of the passivation film 18 by a method such as spin coating, dipping, or spray coating. Alternatively, a dry film resist may be used. This resist is used to open an upper part of the electrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, either a positive type or a negative type. There may be.
[0031]
When a resist is applied on the passivation film 18, after pre-baking, exposure processing and development processing are performed using a mask on which a predetermined pattern is formed. The resist is patterned into a shape in which the resist is left only at the peripheral portion, for example, an annular shape with the hole H3 as the center. When the resist patterning is completed, post-baking is performed, and then the insulating film 20 and the passivation film 18 covering a part of the electrode pad 16 are removed by etching, and a part of the electrode pad 16 is opened. Note that dry etching is preferably applied to the etching. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as etching. At this time, the fourth layer 16d constituting the electrode pad 16 is also removed.
[0032]
FIG. 5B is a cross-sectional view showing a state where a part of the insulating film 20 and the passivation film 18 covering the electrode pad 16 is removed. As shown in FIG. 5B, the upper part of the electrode pad 16 becomes an opening H4, and a part of the electrode pad 16 is exposed. By this opening H4, the connection terminal (electrode part) 24 and electrode pad 16 formed in a later process can be connected. Accordingly, the opening H4 only needs to be formed at a site other than the site where the hole H3 is formed. Moreover, you may adjoin.
[0033]
In this embodiment, the case where the hole H3 (opening H1) is formed in the approximate center of the electrode pad 16 is given as an example. Therefore, in order to reduce the connection resistance between the electrode pad 16 and the connection terminal to be formed later, it is preferable that the opening H4 surrounds the hole H3, that is, the exposed area of the electrode pad 16 is increased. Further, the hole H3 may not be formed at the substantially center of the electrode pad, and a plurality of holes may be formed. Note that when a part of the insulating film 20 and the passivation film 18 covering the electrode pad 16 is removed and a part of the electrode pad 16 is exposed, the resist used for the removal is stripped with a stripping solution.
[0034]
Through the steps described above, the hole H3 shown in FIG. 1B is formed. When the hole H3 is formed in the substrate 10, the photosensitive polyimide is then applied to the entire active surface 10a of the substrate 10 and prebaked, and then the photosensitive polyimide is applied to the photosensitive polyimide using a mask on which a predetermined pattern is formed. Then, exposure processing and development processing are performed to pattern the photosensitive polyimide into a predetermined shape. Thereafter, post-baking is performed to form the stress relaxation layer 26 (first step). The stress relaxation layer 26 is provided to relieve stress caused by a difference between the thermal expansion coefficient of the semiconductor chip including the substrate 10 and the thermal expansion coefficient of the substrate on which the semiconductor chip is mounted.
[0035]
  When the above steps are completed, a step of forming the base film 22 on the substrate 10 on which the stress relaxation layer 26 is formed is performed as shown in FIG.5th process). FIG. 1D is a cross-sectional view showing a state in which the stress relaxation layer 26 is formed on the substrate 10. Here, since the base film 22 is formed on the entire upper surface of the substrate 10, the base film 22 is also formed on the exposed portion of the electrode pad 16 and the inner wall and bottom of the hole H3 shown in FIG. Here, the base film 22 includes a barrier layer and a seed layer, and is formed by first forming a barrier layer and then forming a seed layer on the barrier layer. The barrier layer is made of, for example, TiW, and the seed layer is made of Cu. These are formed by, for example, an IMP (ion metal plasma) method or a PVD (Physical Vapor Deposition) method such as vacuum deposition, sputtering, or ion plating.
[0036]
FIG. 6A is a cross-sectional view showing a state in which the base film 22 is formed in the hole H3. As shown in FIG. 6A, the base film 22 sufficiently covers the step ST between the electrode pad 16 and the insulating film 20, and includes the electrode pad 16 and the insulating film 20 (including the inside of the hole H3). ) Continuously formed. The film thickness of the barrier layer constituting the base film 22 is, for example, about 100 nm, and the film thickness of the seed layer is, for example, about several hundred nm. As described above, in this embodiment, the base film 22 necessary for forming the connection terminals 24 and the rearrangement wirings 32 to be described later is formed on the substrate 10 in a single process, thus simplifying the manufacturing process. be able to.
[0037]
When the formation of the base film 22 is completed, a plating resist is applied on the active surface 10a of the substrate 10, and the plating resist pattern 28 is formed by patterning in a state where only the portions where the connection terminals 24 are formed are opened. Thereafter, Cu electrolytic plating is performed to bury Cu (copper) in the opening H3 of the substrate 10 and the opening of the plating resist pattern 28 as shown in FIG. 2 steps). FIG. 1F is a cross-sectional view showing a state in which the connection terminals 24 are formed by performing Cu electrolytic plating.
[0038]
When the connection terminal 24 is formed, the plating resist pattern 28 formed on the substrate 10 is peeled off as shown in FIG. FIG. 2A is a cross-sectional view showing a state where the plating resist pattern 28 is peeled after the connection terminals 24 are formed. FIG. 6B is a cross-sectional view showing details of the configuration of the connection terminal 24 formed. As shown in FIG. 2, the connection terminal 24 has a protruding shape protruding from the active surface 10 a of the substrate 10, and a part of the connection terminal 24 is embedded in the substrate 10. In addition, as shown in FIG. 6B, the connection terminal 24 is electrically connected to the electrode pad 16 at the location indicated by the symbol C.
[0039]
Next, a plating resist is applied on the entire surface of the substrate 10, that is, on the connection terminals 24 and the base film 22, and patterning is performed so that only the portion where the rearrangement wiring 32 is formed is opened to form the rearrangement plating resist pattern 30. To do. Thereafter, Cu electrolytic plating is performed to form a rearrangement wiring on the stress relaxation layer 26 via the base film 22 as shown in FIG. 2C (third step). FIG. 2C is a cross-sectional view showing a state in which the rearrangement wiring 32 is formed. The rearrangement wiring 32 is not formed only on the stress relaxation layer 26 but is formed in a shape extending from the stress relaxation layer 26 to the position where the connection terminal 24 is formed, and is electrically connected to the connection terminal 24. .
[0040]
When the rearrangement wiring 32 is formed, the rearrangement plating resist pattern 30 formed on the substrate 10 is peeled off. After that, the seed layer is etched back by etching the entire active surface 10a side of the substrate 10 including the rearrangement wiring 32. Here, since the film thickness of the rearrangement wiring 32 is about 20 times larger than the film thickness of the seed layer, the rearrangement wiring 32 is not completely etched by the etch back.
[0041]
Next, since the rearrangement wiring 32 made of Cu (copper) is not etched by RIE, the seed layer is etched using RIE by using the rearrangement wiring 32 as a mask. As a result, only the barrier layer immediately below the rearrangement wiring 32 remains, and the unnecessary barrier layer is etched. When the barrier layer and the seed layer are etched by wet etching, it is necessary to use an etching solution having Cu (copper) resistance for forming the rearrangement wiring 32.
[0042]
Here, the unnecessary part of the base film 22 is, for example, a part other than the part where the connection terminal 24 and the rearrangement wiring 32 are formed, that is, a part where the base film 22 is exposed. As described above, in this embodiment, the etching of the base film 22 necessary for forming each of the connection terminal 24 and the rearrangement wiring 32 is performed in a single process, so that the manufacturing process can be simplified. it can.
[0043]
FIG. 2D is a cross-sectional view showing a state in which the rearrangement wiring 32 is formed and unnecessary portions of the base film 22 are etched. In the example shown in FIG. 2D, it can be seen that the base film 22 is etched between the rearrangement wirings 32. FIG. 7 is a top view of the substrate 10 on which the rearrangement wiring 32 is formed in the first embodiment of the present invention. A plurality of partitioned regions (shot regions) are set on the active surface 10a side of the substrate 10, and the same electronic circuit is often formed in each partitioned region, but in FIG. Only one partition area SA is shown.
[0044]
As shown in FIG. 7, the connection terminals 24 are arranged along a pair of opposite sides of the shot region, and the rearrangement wiring 32 is formed with one end connected to each connection terminal 24. Yes. The other end of each of the rearrangement wirings 32 is a pad 34.
[0045]
  When the above steps are completed, a step of polishing the back surface 10b of the substrate 10 to reduce the thickness of the substrate 10 is performed.(4th process). FIG. 8 is a cross-sectional view showing a state in the vicinity of the connection terminal 24 after performing the step of polishing the back surface of the substrate 10 to reduce the thickness of the substrate 10 in the first embodiment of the present invention. When the back surface of the substrate 10 is polished, the thickness of the substrate 10 is reduced to about 50 μm, and a part of the connection terminal 24 protrudes from the back surface of the substrate 10 by about 20 μm.
[0046]
  Next, a solder resist having openings only on the pads 34 shown in FIG. 7 is formed on the active surface 10a of the substrate 10 (see FIG. 7).8th step). Then, bumps 36 (second connection portions referred to in the present invention) are formed on the pads 34, and finally a base reinforcing resin is formed on the substrate 10 in order to increase the bonding strength of the bumps 36 to the pads 34. FIG. 9 is a top view showing a state in which the bumps 36 are formed on the pads 34 in the first embodiment of the present invention. By forming the bumps 36 formed on the pads 34, it is possible to establish electrical connection with another semiconductor substrate on which electrodes are formed at the pitch of the pads 34, for example.
[0047]
[Second Embodiment]
FIG. 10 is a process diagram illustrating some of the characteristic processes of the semiconductor device manufacturing method according to the second embodiment of the present invention. Here, FIG. 10A is a cross-sectional view schematically showing a part of a substrate to which the manufacturing method according to the present embodiment is applied. The substrate 10 for processing is a Si (silicon) substrate similar to the substrate 10 shown in FIG. On the active surface 10a of the substrate 10, an electronic circuit including transistors, memory elements, other electronic elements, electric wiring, electrode pads 16 (see FIG. 3), and the like is formed. On the other hand, these electronic circuits are not formed on the back surface 10 b of the substrate 10. The thickness of the substrate 10 is, for example, about 500 μm.
[0048]
In the present embodiment, first, photosensitive polyimide is applied to the entire active surface 10a of the substrate 10 and prebaked, and then exposure processing and development are performed on the photosensitive polyimide using a mask on which a predetermined pattern is formed. Processing is performed to pattern the photosensitive polyimide into a predetermined shape. Thereafter, post-baking is performed to form the stress relaxation layer 26 as shown in FIG. 10B (first step). FIG. 10B is a cross-sectional view showing a state in which the stress relaxation layer 26 is formed on the substrate 10.
[0049]
  When the above steps are completed, as shown in FIG. 10C, a step of forming the hole H3 in the active surface 10a of the substrate 10 is performed at a location other than the location where the stress relaxation layer 26 is formed (7th process). FIG. 10C is a cross-sectional view showing a state in which the hole H3 is formed in the substrate 10. Similar to the first embodiment, the hole H3 is formed so as to penetrate the electrode pad 16 at the position of the electrode pad 16 shown in FIG.
[0050]
  When the hole H3 is formed, a step of forming an oxide film (insulating film) and a base film 22 on the substrate 10 on which the stress relaxation layer 26 is formed is then performed as shown in FIG.5th process). FIG. 10D is a cross-sectional view showing a state in which the stress relaxation layer 26 is formed on the substrate 10. Steps subsequent to the step of forming the base film 22 shown in FIG. 10D are the same as those in the method of manufacturing the semiconductor device according to the first embodiment shown in FIGS. .
[0051]
In the first embodiment described above, the stress relaxation layer 26 is formed on the substrate 10 after forming the hole H3 in the active surface 10a of the substrate 10. However, in the present embodiment, the stress is applied on the substrate 10. The difference is that the hole H3 is formed in the active surface 10a of the substrate 10 after the relaxation layer 26 is formed. When the hole H3 is formed in the active surface 10a of the substrate 10 after the stress relaxation layer 26 is formed as in the present embodiment, the photosensitive polyimide coated on the substrate 10 is formed when the stress relaxation layer 26 is formed. There is no possibility that the residue remains in the hole H3. For this reason, the yield in the hole H3 is not caused by the residue, and the manufacturing efficiency of the semiconductor device can be improved.
[0052]
[Third Embodiment]
FIG. 11 is a process diagram showing characteristic processes of the method of manufacturing a semiconductor device according to the third embodiment of the present invention. Here, FIG. 11A is a cross-sectional view schematically showing a part of a substrate to which the manufacturing method according to the present embodiment is applied. The substrate 10 for processing is the same substrate as the substrate 10 used in the first embodiment and the second embodiment.
[0053]
In the present embodiment, the stress relaxation layer 26, the hole H3, and the base film 22 are formed on the substrate 10 through the same processes as those in the second embodiment. That is, first, after applying photosensitive polyimide to the entire active surface 10a of the substrate 10 and performing pre-baking, exposure processing and development processing are performed on the photosensitive polyimide using a mask on which a predetermined pattern is formed, Photosensitive polyimide is patterned into a predetermined shape. Thereafter, post-baking is performed to form the stress relaxation layer 26 as shown in FIG. 11B (first step). FIG. 11B is a cross-sectional view showing a state in which the stress relaxation layer 26 is formed on the substrate 10.
[0054]
  Next, as shown in FIG. 11C, a step of forming a hole H3 in the active surface 10a of the substrate 10 is performed at a location other than the location where the stress relaxation layer 26 is formed (7th process). FIG. 11C is a cross-sectional view showing a state in which the hole H3 is formed in the substrate 10. Similar to the first embodiment, the hole H3 is formed so as to penetrate the electrode pad 16 at the position of the electrode pad 16 shown in FIG. Then, when the hole H3 is formed, a step of forming an oxide film (insulating film) and a base film 22 on the substrate 10 on which the stress relaxation layer 26 is formed is performed as shown in FIG.5th process). FIG. 11D is a cross-sectional view showing a state in which the stress relaxation layer 26 is formed on the substrate 10.
[0055]
When the above steps are completed, a plating resist is applied on the active surface 10a of the substrate 10, and patterning is performed so that only the portions for forming the connection terminals 40 and the relocation wirings 42 (see FIG. 11F) are opened. A plating resist pattern 38 is formed. Thereafter, Cu electrolytic plating is performed, and Cu (copper) is buried in the formation position of the opening H3 of the substrate 10, the opening of the plating resist pattern 28, and the rearrangement wiring 42 as shown in FIG. The connection terminal 40 and the rearrangement wiring 42 are simultaneously formed (second step and third step). FIG. 11F is a cross-sectional view showing a state where the connection terminals 24 are formed by performing Cu electrolytic plating. The connection terminal 40 and the rearrangement wiring 42 correspond to the connection terminal 24 and the rearrangement wiring 32 shown in FIG.
[0056]
Referring to FIG. 11F, since the connection terminal 40 and the rearrangement wiring 42 are formed at the same time, the thickness of the rearrangement wiring 42 becomes thicker than in the case of the first embodiment and the second embodiment. I understand that. When this step is completed, the plating resist pattern 38 is peeled off, unnecessary portions of the base film 22 are etched, and backside polishing is performed as in the first and second embodiments. As described above, in the present embodiment, since the connection terminals 40 and the rearrangement wirings 42 are simultaneously formed by a single Cu electrolytic plating process, the manufacturing process can be simplified.
[0057]
In the semiconductor device manufactured through the above steps, the connection terminals 24 and 40 are both exposed on the front surface and the back surface of the substrate 10. A three-dimensional mounting type (stacked type) semiconductor device capable of high-density mounting by stacking the semiconductor devices and electrically connecting the connection terminals 24 and 40 formed in each of the semiconductor devices (connection process). Is manufactured.
[0058]
When stacking semiconductor devices, a semiconductor device in which the connection terminals 24 and 40 are formed in the same arrangement as the bumps 36 is stacked on the semiconductor device in which the bumps 36 shown in FIG. 9 are formed. The bump 36 and the connection terminals 24 and 40 may be electrically connected. Furthermore, a semiconductor device in which only the connection terminals 24 and 40 are formed is stacked on the semiconductor device in which the bumps 36 and the connection terminals 24 and 40 are formed, and the connection terminals 24 and 40 are electrically connected. Anyway. In this case, the semiconductor device in which the bump 36 and the connection terminals 24 and 40 are formed can use the bump 36 as an external connection terminal.
[0059]
In order to stack the semiconductor devices, the connection terminals 24 and 40 of the semiconductor devices arranged above and below may be joined while being electrically connected by a brazing material such as solder. Further, an adhesive only for joining the semiconductor devices may be used. The adhesive may be a liquid or gel adhesive, or a sheet-like adhesive sheet. The adhesive may be mainly composed of an epoxy resin or may be insulating.
[0060]
In addition to bonding semiconductor devices together with an adhesive, an adhesive containing a conductive substance may be used in order to achieve electrical continuity. The conductive substance is composed of particles such as brazing material and solder, for example, and these are dispersed in the adhesive material. By doing so, the particles can act as a bonding wax when bonding the objects to be connected, so that the bonding property can be remarkably improved.
[0061]
The adhesive may be an anisotropic conductive adhesive (ACA) in which conductive particles are dispersed, for example, an anisotropic conductive film (ACF) or an anisotropic conductive paste (ACP). An anisotropic conductive adhesive is a binder in which conductive particles (fillers) are dispersed, and a dispersant may be added. As the binder for the anisotropic conductive adhesive, a thermosetting adhesive is often used. In that case, conductive particles are interposed between the wiring pattern and the electrode, and electrical connection between them is achieved.
[0062]
Further, for electrical connection between electrodes formed in the semiconductor device, metal bonding using Au—Au, Au—Sn, solder, or the like may be applied. For example, these materials are provided on the electrode, and only heat, only ultrasonic vibration, or ultrasonic vibration and heat are applied to join the two. When both are bonded, the material provided on the electrode is diffused by vibration or heat to form a metal bond.
[0063]
FIG. 12 is a cross-sectional view illustrating a schematic configuration example of a three-dimensional mounting type semiconductor device. In FIG. 12, 44 is a circuit board and 45 to 48 are semiconductor chips. The semiconductor chips 45 to 48 are sequentially stacked, and each is electrically connected by the electrode 50. The electrode 50 is formed by electrically connecting connection terminals (connection terminals 24 in the first and second embodiments or connection terminals 40 in the third embodiment) formed in each of the semiconductor chips 45 to 48. The stacked semiconductor chips 45 to 48 are mounted on the circuit board 44.
[0064]
The circuit board 44 is an organic substrate such as a glass epoxy board, and is formed such that a wiring pattern made of copper or the like becomes a desired circuit. The stacked semiconductor chips 45 to 48 are positioned and mounted with respect to the circuit board 44, and the wiring pattern formed on the circuit board 44 and the electrode 50 are electrically connected. The semiconductor chips 45 to 48 mounted on the circuit board 44 are sealed with a sealing resin 52. On the back surface of the circuit board 44, electrode pads 54 electrically connected to the wiring pattern formed on the circuit board 44 are formed. Solder balls 56 are formed on the electrode pads 54. A semiconductor chip having such a configuration can be reduced in size, robustness, weight reduction, and multifunction.
[0065]
[Electro-optical device and circuit board]
  FIG.ElectricalIt is a perspective view which shows the external appearance of an optical apparatus. The electro-optical device shown in FIG. 13 shows a liquid crystal display device as an example. The electro-optical device 60 includes a liquid crystal display panel 61 and a relay substrate 62. The liquid crystal display panel 61 has a pair of substrates 63a and 63b bonded by a sealing material (not shown), and the liquid crystal is sealed in a so-called cell gap formed between the substrates 63a and 63b. . In other words, the liquid crystal is sandwiched between the substrate 23a and the substrate 23b.
[0066]
In the relay substrate 62, a plurality of wiring patterns 65 are formed on a flexible resin substrate 64 made of polyimide or the like, and a semiconductor chip 66 is mounted on a part of the resin substrate 64. The semiconductor chip 66 is formed with a drive circuit for driving a switching element such as a TFT (Thin Film Transistor) formed on the liquid crystal display panel 61, for example.
[0067]
The semiconductor chip 66 is mounted on the resin substrate 64 in a state of being electrically connected to the wiring pattern 65 formed on the resin substrate 64 using, for example, an anisotropic conductive film (ACF). This anisotropic conductive film is formed, for example, by dispersing a large number of conductive particles in a thermoplastic or thermosetting adhesive resin. The liquid crystal panel 61 and the relay substrate 61 are also preferably connected by an anisotropic conductive film. The semiconductor chip 66 mounted on the relay substrate 62 is a semiconductor device manufactured using any one of the first to third embodiments described above.
[0068]
  In addition, FIG.other1 is a perspective view illustrating an external appearance of an electro-optical device. Note that the electro-optical device shown in FIG. 14 also shows a liquid crystal display device as an example. The electro-optical device 70 shown in FIG. 14 is a so-called COG (Chip On Glass) mounting structure in which a semiconductor chip is directly mounted on a glass substrate.
[0069]
The electro-optical device 70 includes a pair of substrates 71a and 71b whose periphery is bonded to each other with a sealing material, and a so-called cell gap formed between the substrates 71a and 71b is uniformly sized by a plurality of spacers. For example, the liquid crystal is defined by about 5 μm and sealed by a sealing material in the node gap, and is sandwiched between the substrate 71a and the substrate 71b.
[0070]
A large number of electrodes (not shown) are formed in parallel on the liquid crystal side surface (surface facing the substrate 71b) of the substrate 71a, and a large number of electrodes 72 are formed on the liquid crystal side surface (surface facing the substrate 71a) of the substrate 71b. . The electrodes formed on the substrate 71a and the electrodes 72 formed on the substrate 71b are arranged in directions orthogonal to each other, and a plurality of points where these electrodes intersect in a dot matrix form are used for displaying an image. Configure the pixel. Further, polarizing plates 73a and 73b are attached to the outer surfaces of the substrates 71a and 71b, respectively.
[0071]
The substrate 71b has a liquid crystal region portion E in which liquid crystal is sealed and an overhang portion H that protrudes outside the liquid crystal region portion E. That is, the substrate 71b extends from the end surface of the substrate 71a, and the electrode 72 formed on the substrate 71b is formed so as to extend to the protruding portion H as it is. In addition, an electrode (not shown) formed on the substrate 71a is connected to an electrode 74 formed on the substrate 71b through a conductive material (not shown) dispersed inside the sealing material. The electrode 74 extends to the overhanging portion H and is formed with wiring.
[0072]
The overhanging portion H is provided with a rectangular mounting region on which the liquid crystal driving semiconductor chip 75 is mounted. The semiconductor chip 75 is mounted connected to the mounting region by an anisotropic conductive film. As shown in FIG. 14, in the mounting region of the semiconductor chip 75, the electrode 72 and the end portion of the electrode 74 connected to the substrate 71a are drawn from the three sides. Further, the end of the connection terminal 76 for connection to an external circuit is drawn from the other side of the mounting area.
[0073]
A wiring pattern (not shown) is formed at a position where the semiconductor chip 75 is mounted. This wiring pattern is connected to the electrodes 72, 74, and 76 described above. Thus, even when the wiring pattern is formed on the glass substrate, the wiring pattern can be formed according to the above embodiment. The semiconductor chip 75 mounted on the lead-out portion H is a semiconductor device manufactured using the manufacturing method of the first to third embodiments described above. In the above description, the liquid crystal display device has been described as an example of the electro-optical device, but an organic EL display device may be used.
[0074]
  FIG. 15 is a diagram showing a circuit board 100 on which the semiconductor device 101 manufactured according to the embodiment of the present invention is mounted. The circuit board 100 is generally an organic substrate such as a glass epoxy substrate. A wiring pattern made of, for example, copper or the like is formed on the circuit board 100 so as to form a desired circuit, and the wiring pattern and the wiring pattern of the semiconductor device 101 are mechanically connected, or the above-described anisotropy. Electrical conduction is achieved using a conductive film. Embodiments of the present inventionManufactured bySemiconductor device orManufactured according to embodiments of the present inventionAs an electronic apparatus having an electro-optical device, a notebook personal computer 200 is shown in FIG. 16, and a mobile phone 300 is shown in FIG. The semiconductor device and the electro-optical device are disposed inside the casing of each electronic device.
[0075]
Further, the electronic device is not limited to the above notebook computer and mobile phone, and can be applied to various electronic devices. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel.
[0076]
【The invention's effect】
As described above, according to the present invention, since the connection portion and the relocation wiring are formed after the stress relaxation layer is formed on the substrate, the stress relaxation layer and the connection portion are formed when the stress relaxation layer is formed. In addition, there is an effect that there is no problem that the stress relaxation layer cannot be formed in a predetermined shape due to the reaction with the rearrangement wiring.
Further, according to the present invention, the steps necessary for forming the connection portion and the rearrangement wiring at the same time to form the connection portion are integrated with the steps necessary for forming the rearrangement wiring. Therefore, there is an effect that the manufacturing process can be simplified by reducing the number of steps of the manufacturing process.
According to the present invention, the stress relaxation layer is formed by forming the base film on the substrate and the stress relaxation layer after forming the stress relaxation layer, and then forming the connection portion and the relocation wiring on the base film. Since the base film is arranged between the connection portion and the relocation wiring, the stress relaxation layer can be prevented from being poorly formed by the reaction between the material of the stress relaxation layer and the base film and the connection portion. There is an effect. In addition, since the base film necessary for forming each of the connection portion and the rearrangement wiring is formed at a time, the number of steps can be reduced, and the manufacturing process can be simplified. There is.
In addition, according to the present invention, since the base film is etched after the connection portion and the rearrangement wiring are formed, the processes necessary for forming the connection portion and the rearrangement wiring separately can be integrated. Thus, the manufacturing process can be simplified.
According to the present invention, since the hole for embedding the connection portion in the substrate is formed after the stress relaxation layer is formed on the substrate, the stress relaxation layer is formed after the hole is formed in the substrate. There is an effect that it is possible to prevent a residue in the hole portion of the material of the stress relaxation layer that is generated when the above is performed. Thereby, there is an effect that it is possible to prevent the yield from being reduced due to the residue in the hole.
Furthermore, according to the present invention, since the semiconductor devices manufactured through the manufacturing process with the reduced number of steps are stacked and the respective connection portions are electrically connected, the highly integrated semiconductor device can be obtained. There exists an effect that it can manufacture with a high yield.
[Brief description of the drawings]
FIG. 1 is a process diagram showing a characteristic process of a semiconductor device manufacturing method according to a first embodiment of the present invention;
FIG. 2 is a process diagram showing a characteristic process of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a sectional view showing details of a surface portion of a substrate 10 processed by the semiconductor device manufacturing method according to the first embodiment of the present invention;
FIG. 4 is a cross-sectional view showing details of a surface portion of a substrate 10 processed by the semiconductor device manufacturing method according to the first embodiment of the present invention;
FIG. 5 is a cross-sectional view showing details of a surface portion of a substrate 10 processed by the semiconductor device manufacturing method according to the first embodiment of the present invention;
FIG. 6 is a cross-sectional view showing details of the surface portion of the substrate 10 processed by the semiconductor device manufacturing method according to the first embodiment of the present invention;
FIG. 7 is a top view of the substrate 10 on which the rearrangement wiring 32 is formed in the first embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a state in the vicinity of the connection terminal 24 after performing a step of polishing the back surface of the substrate 10 to reduce the thickness of the substrate 10 in the first embodiment of the present invention.
FIG. 9 is a top view showing a state in which a bump is formed on a pad in the first embodiment of the present invention.
FIG. 10 is a process diagram showing part of a characteristic process of a semiconductor device manufacturing method according to a second embodiment of the present invention;
FIG. 11 is a process diagram showing a characteristic process of a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 12 is a cross-sectional view illustrating a schematic configuration example of a three-dimensional mounting type semiconductor device;
FIG. 13ElectricalIt is a perspective view which shows the external appearance of an optical apparatus.
FIG. 14other1 is a perspective view showing an external appearance of an electro-optical device.
15 is a diagram showing a circuit board 100 on which a semiconductor device 101 manufactured according to an embodiment of the present invention is mounted. FIG.
FIG. 16ElectronicIt is a figure which shows an example of an apparatus.
FIG. 17ElectronicIt is a figure which shows the other example of an apparatus.
[Explanation of symbols]
  10 …… Board16 …… Electrode pad (external electrode)22 …… Under film 24 …… Connection terminal (connection portion) 26 …… Stress relieving layer 32 …… Relocation wiring 36 …… Bump (second connection portion) 40 …… Connection terminal (connection portion) 42 …… Relocation Wiring H3 …… Hole

Claims

A first step of forming a stress relaxation layer other than the portion where the external electrode is formed on the substrate on which the electronic circuit and the external electrode of the electronic circuit are formed;
After the first step, a second step of forming a connection portion penetrating the external electrode and partially embedded in the substrate and protruding on the substrate surface ;
A third step of forming a rearrangement wiring electrically connected to the connection portion on the stress relaxation layer after the first step ;
And a fourth step of polishing the back surface of the substrate to reduce the thickness of the substrate and projecting the connection portion partially embedded in the substrate to the back surface side of the substrate . Production method.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the second step and the third step are performed simultaneously to form the connection portion and the rearrangement wiring at the same time.

A fifth step of forming a base film serving as a base for forming the connection portion and the relocation wiring on the substrate on which the stress relaxation layer is formed between the first step and the second step. The method of manufacturing a semiconductor device according to claim 1, wherein:

4. The method of manufacturing a semiconductor device according to claim 3, further comprising a sixth step of etching the base film after the second step and the third step.

5. The method of manufacturing a semiconductor device according to claim 3, further comprising a seventh step of forming, in the substrate, a hole for embedding the connection portion in the substrate before the fifth step .

6. The method of manufacturing a semiconductor device according to claim 5, wherein the seventh step is performed after the stress relaxation layer is formed on the substrate in the first step.

7. The eighth step according to claim 1, further comprising an eighth step of forming a second connection portion to be a second external electrode in a part of the rearrangement wiring formed on the stress relaxation layer. A manufacturing method of a semiconductor device given in any 1 paragraph.

A semiconductor device including at least one semiconductor device manufactured using the method for manufacturing a semiconductor device according to any one of claims 1 to 6 is stacked, and formed on each of the stacked semiconductor devices. A method of manufacturing a semiconductor device, comprising: a connecting step of electrically connecting the connecting portions.

8. Another semiconductor device is stacked on one semiconductor device manufactured by using the method for manufacturing a semiconductor device according to claim 7, and the connection portion formed in each of the stacked semiconductor devices is electrically connected. The manufacturing method of the semiconductor device characterized by including the connection process to do .