JP2004281793A

JP2004281793A - Semiconductor device and its manufacturing method, circuit board, and electronic equipment

Info

Publication number: JP2004281793A
Application number: JP2003072337A
Authority: JP
Inventors: Ikuya Miyazawa; 郁也宮沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-17
Filing date: 2003-03-17
Publication date: 2004-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of preventing short-circuiting between the signal line and the ground when laminating. <P>SOLUTION: The semiconductor device comprises a semiconductor substrate 10 on which an integrated circuit is formed, an electrode 34 formed inside a through hole H4 formed from an active surface 10a to a rear surface 10b in the semiconductor substrate 10 via a first insulating layer 22, and a second insulating layer 26 formed on the rear surface 10b of the semiconductor substrate 10. Then, the electrodes 34 of a plurality of semiconductor chips 2 are mutually connected via a solder layer 40, thus composing the three-dimensionally packaged semiconductor device. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、半導体装置、回路基板および電子機器に関するものであり、特に、３次元実装に好適な半導体チップおよびその製造方法に関するものである。
【０００２】
【従来の技術】
携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌｄａｔａａｓｓｉｓｔａｎｃｅ）などの携帯型の電子機器には、小型化および軽量化が要求されている。これにともなって、上述した電子機器における半導体チップの実装スペースも極めて制限され、半導体チップの高密度実装が課題となっている。そこで、３次元実装技術が案出されている。３次元実装技術は、半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。（たとえば、特許文献１参照）
【０００３】
図１３は積層された半導体チップの側面断面図であり、図１４は図１３のＡ部における拡大図である。図１３に示すように、３次元実装技術に用いる各半導体チップ２０２には、複数の電極２３４が形成されている。電極２３４は、半導体チップ２０２の能動面２１０ａに形成された電極パッド（図示省略）から、半導体チップ２０２の裏面２１０ｂにかけて、半導体チップ２０２を貫通するように形成されている。この電極２３４のうち、半導体チップ２０２の貫通孔の内部に充填されている部分をプラグ部といい、半導体チップ２０２の表面に突出した部分をポスト部という。なお、信号線とグランドとの短絡を防止するため、図１４に示すように、半導体チップにおける貫通孔２３２の内面には、絶縁膜２２２が形成されている。
【０００４】
一方、図１４に示すように、電極２３４のポスト部２３５の上端面には、ハンダ層２４０が形成されている。そして、下層の半導体チップ２０２ｂにおける電極２３４のポスト部２３５の上面に、上層の半導体チップ２０２ａにおける電極２３４のプラグ部２３６の下面が配置されるように、各半導体チップ２０２ａ，２０２ｂを積層配置する。ここで、リフローによりハンダ層２４０を溶解させつつ、各半導体チップ２０２ａ，２０２ｂを相互に加圧する。これにより、ハンダ層２４０と電極２３４との接触部にハンダ合金が形成されて、両者が機械的および電気的に接合される。このようにして、各半導体チップ２０２ａ，２０２ｂが配線接続される。
【０００５】
【特許文献１】
特開２００２−２５９４８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、リフローによって溶解したハンダ層２４０は、上層の半導体チップ２０２ａにおける電極２３４のプラグ部３６の外周に沿って上方に変形し、上層の半導体チップ２０２ａの裏面２１０ｂに当接するおそれがある。なお、ハンダ層２４０には信号線が接続され、半導体チップ２０２ａの裏面２１０ｂにはグランドが接続されているので、これにより信号線とグランドとの短絡が発生するという問題がある。
本発明は、上記課題を解決するためになされたものであり、信号線とグランドとの短絡を防止することが可能な、半導体装置の製造方法、半導体装置、回路基板および電子機器の提供を目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、集積回路が形成された半導体基板の能動面から前記半導体基板の内部にかけて凹部を形成する工程と、前記凹部の内面に第１の絶縁層を形成する工程と、前記第１の絶縁層の内側に導電材料を充填して、電極を形成する工程と、前記半導体基板の裏面をエッチングして、前記第１の絶縁層の先端部を露出させる工程と、前記半導体基板の裏面に第２の絶縁層を形成する工程と、前記電極の先端部における前記第１の絶縁層および前記第２の絶縁層を除去して、前記電極の先端部を露出させる工程と、を有することを特徴とする。
【０００８】
本発明に係る半導体装置の製造方法によれば、半導体基板の裏面に電極の先端部を露出させつつ、その周辺部に第２の絶縁膜を形成することができる。これにより、半導体装置を積層する際に電極間の接合部材が変形しても、かかる接合部材と半導体基板の裏面との短絡を防止することが可能となる。したがって、信号線とグランドとの短絡を防止することができる。
【０００９】
また、前記半導体基板の裏面をエッチングする前に、前記半導体基板の補強部材を、前記半導体基板の能動面に、硬化性接着剤を介して装着する工程を有するのが望ましい。補強部材を装着することにより、半導体基板の裏面を加工する際に、基板に割れが発生するのを防止することができる。また、硬化性接着剤を介して補強部材を装着することにより、半導体基板の裏面における凹凸を吸収しつつ、強固に補強部材を装着することができる。
【００１０】
また、前記電極を形成する前に、前記導電材料が前記半導体基板に拡散するのを防止するバリア層を、前記第１の絶縁層の内側に形成する工程と、前記電極の先端部における前記第１の絶縁層および前記第２の絶縁層の除去とともに、前記電極の先端部における前記バリア層を除去して、前記電極の先端部を露出させる工程と、を有するのが望ましい。この構成によれば、前記第１の絶縁層および前記第２の絶縁層の除去と同時に、前記バリア層を除去するので、製造工程を簡略化することができる。
【００１１】
なお、前記第２の絶縁層を形成する工程では、前記第２の絶縁層を構成する酸化ケイ素または窒化ケイ素の被膜を、ＣＶＤ法によって形成するのが好適である。また、前記第２の絶縁層を形成する工程では、前記第２の絶縁層の原材料である液状のＳＯＧまたはポリイミドを、スピンコート法によって塗布するのが好適である。
【００１２】
一方、本発明に係る半導体装置は、上述した半導体装置の製造方法を使用して製造されたことを特徴とする。これにより、上記効果をともなった半導体装置を提供することができる。
【００１３】
また、本発明に係る他の半導体装置は、集積回路が形成された半導体基板と、前記半導体基板の能動面から前記半導体基板の裏面にかけて形成された貫通孔の内部に、第１の絶縁層を介して形成された電極と、前記半導体基板の裏面であって、少なくとも前記電極の周辺に形成された第２の絶縁層と、を有することを特徴とする。この構成によれば、複数の半導体装置を積層する際に電極間の接合部材が変形しても、かかる接合部材と半導体基板の裏面との短絡を防止することが可能となる。したがって、信号線とグランドとの短絡を防止することができる。
【００１４】
また、前記半導体基板の裏側における前記電極の先端面は、前記第２の絶縁層の表面から突出形成されていてもよい。この構成によれば、複数の半導体装置を積層する際に、半導体装置相互の間隔を確保できるので、各半導体装置の隙間にアンダーフィル等を容易に充填することができる。一方、前記半導体基板の裏側における前記電極の先端面は、前記第２の絶縁層の表面とほぼ同一面上に形成されていてもよい。この構成によれば、複数の半導体装置を積層する際に、隣接する半導体装置に応力集中が発生することがなくなり、半導体装置の破損を防止しつつ３次元実装することができる。
また、前記第２の絶縁層は、酸化ケイ素、窒化ケイ素またはポリイミドからなるのが好適である。
【００１５】
一方、本発明に係る他の半導体装置は、上述した半導体装置が複数積層され、上下に隣接する前記半導体装置の前記電極がハンダまたは蝋材を介して電気的に接続されていることを特徴とする。この構成によれば、複数の半導体装置を積層する際にハンダまたは蝋材が変形しても、ハンダまたは蝋材と半導体基板の裏面との短絡を防止することが可能となる。したがって、信号線とグランドとの短絡を防止することができる。
【００１６】
一方、本発明に係る回路基板は、上述した半導体装置が実装されていることを特徴とする。これにより、上記効果をともなった回路基板を提供することができる。
一方、本発明に係る電子機器は、上述した半導体装置を備えたことを特徴とする。これにより、上記効果をともなった電子機器を提供することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００１８】
［第１実施形態］
最初に、本発明に係る半導体装置の第１実施形態である半導体チップにつき、図１を用いて説明する。図１は本実施形態に係る半導体チップの電極部分の側面断面図である。本実施形態に係る半導体チップ２は、集積回路が形成された半導体基板１０と、半導体基板１０の能動面１０ａから半導体基板１０の裏面１０ｂにかけて形成された貫通孔Ｈ４の内部に、第１の絶縁層である絶縁膜２２を介して形成された電極３４と、半導体基板１０の裏面１０ｂに形成された第２の絶縁層である絶縁膜２６とを有するものである。
【００１９】
［半導体装置］
図１に示す半導体チップ２では、Ｓｉ（ケイ素）等からなる半導体基板１０の表面１０ａに、トランジスタ、メモリ素子、その他の電子素子からなる集積回路（図示省略）が形成されている。その半導体基板１０の能動面１０ａには、ＳｉＯ_２（酸化ケイ素）等からなる絶縁膜１２が形成されている。さらに、その絶縁膜１２の表面には、硼燐珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４が形成されている。
【００２０】
その層間絶縁膜１４の表面の所定部分には、電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）等からなる第１層１６ａ、ＴｉＮ（窒化チタン）等からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）等からなる第３層１６ｃ、およびＴｉＮ等からなる第４層（キャップ層）１６ｄを、順に積層して形成されている。なお、電極パッド１６の構成材料は、電極パッド１６に必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更してもよい。すなわち、集積回路の電極として一般に用いられるＡｌのみを用いて電極パッド１６を形成してもよく、電気抵抗の低いＣｕのみを用いて電極パッド１６を形成してもよい。
【００２１】
この電極パッド１６は、平面視において半導体チップ２の周辺部に並んで形成されている。なお、電極パッド１６は、半導体チップ２の周辺部に並んで形成される場合と、中央部に並んで形成される場合とがある。周辺部に形成される場合には、半導体チップ２の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。そして、各電極パッド１６は、上述した集積回路と、図示しない箇所で電気的に接続されている。なお、電極パッド１６の下方には集積回路が形成されていない点に注意されたい。
【００２２】
その電極パッド１６を覆うように、層間絶縁膜１４の表面にパッシベーション膜１８が形成されている。パッシベーション膜１８は、ＳｉＯ_２（酸化ケイ素）やＳｉＮ（窒化ケイ素）、ポリイミド樹脂等からなり、例えば１μｍ程度の厚さに形成されている。
【００２３】
そして、電極パッド１６の中央部には、パッシベーション膜１８の開口部Ｈ１および電極パッド１６の開口部Ｈ２が形成されている。なお、開口部Ｈ２の直径は、開口部Ｈ１の径よりも小さく、例えば６０μｍ程度に設定されている。また、電極パッド１６における第４層１６ｄは、開口部Ｈ１と同径に開口されている。一方、パッシベーション膜１８の表面ならびに開口部Ｈ１および開口部Ｈ２の内面には、ＳｉＯ_２（酸化ケイ素）等からなる絶縁膜２０が形成されている。
【００２４】
そして、電極パッド１６の中央部に、絶縁膜２０、層間絶縁膜１４、絶縁膜１２および半導体基板１０を貫通する孔部Ｈ３が形成されている。孔部Ｈ３の直径は、開口部Ｈ２の直径より小さく、例えば３０μｍ程度に形成されている。なお、孔部Ｈ３は、平面視円形に限られず、平面視矩形に形成してもよい。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、半導体基板の能動面から裏面に貫通する貫通孔Ｈ４が形成される。
【００２５】
その貫通孔Ｈ４の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁膜２２が形成されている。この絶縁膜２２は、電流リークの発生、酸素および水分等による浸食等を防止するものであり、１μｍ程度の厚さに形成されている。また、絶縁膜２２は、半導体基板１０の裏面１０ｂから突出形成されている。一方、電極パッド１６の第３層１６ｃの表面に形成された絶縁膜２０および絶縁膜２２は、開口部Ｈ２の周縁に沿って一部除去されている。
【００２６】
これによって露出した電極パッド１６の第３層１６ｃの表面と、残された絶縁膜２２の表面には、下地膜２４が形成されている。この下地膜２４は、絶縁膜２２等の表面に形成されたバリヤ層（バリヤメタル）と、バリア層の表面に形成されたシード層（シード電極）とによって構成されている。バリヤ層は、後述する電極３４の構成材料が基板１０に拡散するのを防止するものであり、ＴｉＷ（チタンタングステン）やＴｉＮ（チタンナイトライド）、ＴａＮ（タンタルナイトライド）等からなる。一方、シード層は、後述する電極３４をメッキ処理によって形成する際の電極になるものであり、ＣｕやＡｕ、Ａｇ等からなる。
【００２７】
そして、この下地膜２４の内側に、電極３４が形成されている。この電極３４は、ＣｕやＷ等の電気抵抗の低い導電材料からなる。なお、ｐｏｌｙ−Ｓｉ（ポリシリコン）にＢやＰ等の不純物をドープした導電材料により電極３４を形成すれば、基板１０への拡散を防止する必要がなくなるので、上述したバリヤ層が不要となる。そして、貫通孔Ｈ４に電極３４を形成することにより、電極３４のプラグ部３６が形成される。なお、プラグ部３６と電極パッド１６とは、図１中のＰ部において下地膜２４を介して電気的に接続されている。また、プラグ部３６の下端面は外部に露出している。一方、パッシベーション膜１８の上方であって開口部Ｈ１の周縁部にも電極３４を延設することにより、電極３４のポスト部３５が形成される。このポスト部３５は、平面視円形に限られず、平面視矩形に形成してもよい。
【００２８】
一方、半導体基板１０の裏面１０ｂには、第２の絶縁層である絶縁膜２６が形成されている。絶縁膜２６は、ＳｉＯ_２（酸化ケイ素）やＳｉＮ（窒化ケイ素）などの無機物や、ＰＩ（ポリイミド）などの有機物からなる。絶縁膜２６は、電極３４のプラグ部３６の下端面を除いて、半導体基板１０の裏面１０ｂの全面に形成されている。なお、半導体基板１０の裏面１０ｂにおける電極３４の先端部の周辺のみに、選択的に絶縁膜２６を形成してもよい。
【００２９】
なお第１実施形態では、基板１０の裏側における電極３４のプラグ部３６の先端面が、絶縁膜２６の表面から突出形成されている。プラグ部３６の突出高さは、たとえば１０μｍ〜２０μｍ程度とされている。これにより、複数の半導体チップを積層する際に、半導体チップ相互の間隔を確保できるので、各半導体チップの隙間にアンダーフィル等を容易に充填することができる。なお、プラグ部３６の突出高さを調整することにより、積層された半導体チップ相互の間隔を調整することができる。また、積層後にアンダーフィル等を充填する代わりに、積層前に半導体チップ２の裏面１０ｂに熱硬化性樹脂等を塗布する場合でも、突出したプラグ部３６を避けて熱硬化性樹脂等を塗布することができるので、半導体チップの配線接続を確実に行うことができる。
【００３０】
一方、電極３４のポスト部３５の上面には、ハンダ層４０が形成されている。このハンダ層４０は、一般的なＰｂＳｎ合金等で形成してもよいが、ＡｇＳｎ合金等の鉛フリーのハンダ材料で形成するのが環境面等から好ましい。なお、軟蝋材であるハンダ層４０の代わりに、ＳｎＡｇ合金等からなる硬蝋材（溶融金属）層や、Ａｇペースト等からなる金属ペースト層を形成してもよい。この硬蝋材層や金属ペースト層も、鉛フリーの材料で形成するのが環境面等から好ましい。本実施形態に係る半導体チップ２は、以上のように構成されている。
【００３１】
［製造方法］
次に、本実施形態に係る半導体チップの製造方法につき、図２〜図６を用いて説明する。図２〜図６は、本実施形態に係る半導体チップの製造方法の説明図である。なお以下には、半導体基板における多数の半導体チップ形成領域に対して同時に処理を行う場合を例にして説明するが、個々の半導体チップに対して以下に示す処理を行ってもよい。
【００３２】
まず、図２（ａ）に示すように、半導体基板１０の表面に、絶縁膜１２および層間絶縁膜１４を形成する。そして、層間絶縁膜１４の表面に電極パッド１６を形成する。具体的には、まず層間絶縁膜１４上の全面に、電極パッド１６の第１層から第４層の被膜を順次形成する。なお、各被膜の形成はスパッタリング等によって行う。次に、その表面にレジスト等を塗布する。さらに、フォトリソグラフィ技術により、レジストに電極パッド１６の最終形状をパターニングする。そして、パターニングされたレジストをマスクとしてエッチングを行い、電極パッドを所定形状（例えば、矩形形状）に形成する。その後、電極パッド１６の表面にパッシベーション膜１８を形成する。
【００３３】
次に、パッシベーション膜１８に対して開口部Ｈ１を形成する。その具体的な手順は、まずパッシベーション膜の全面にレジスト等を塗布する。レジストは、フォトレジストや電子線レジスト、Ｘ線レジスト等の何れであってもよく、ポジ型またはネガ型の何れであってもよい。また、レジストの塗布は、スピンコート法、ディッピング法、スプレーコート法等によって行う。なお、レジストを塗布した後にプリベークを行う。そして、開口部Ｈ１のパターンが形成されたマスクを用いてレジストに露光処理を行い、さらに現像処理を行うことによってレジストに開口部Ｈ１の形状をパターニングする。なお、レジストのパターニング後にポストベークを行う。
【００３４】
そして、パターニングされたレジストをマスクとして、パッシベーション膜１８をエッチングする。なお本実施形態では、パッシベーション膜１８とともに電極パッド１６の第４層もエッチングする。エッチングには、ウェットエッチングを採用することもできるが、ドライエッチングを採用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）であってもよい。なお、パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液によって剥離する。以上により、図２（ａ）に示すように、パッシベーション膜１８に開口部Ｈ１が形成されて、電極パッド１６が露出する。
【００３５】
次に、図２（ｂ）に示すように、電極パッド１６に対して開口部Ｈ２を形成する。その具体的な手順は、まず露出した電極パッド１６およびパッシベーション膜１８の全面にレジスト等を塗布して、開口部Ｈ２の形状をパターニングする。次に、パターニングされたレジストをマスクとして、電極パッド１６をドライエッチングする。なお、ドライエッチングにはＲＩＥを用いることができる。その後、レジストを剥離すれば、図２（ｂ）に示すように、電極パッド１６に開口部Ｈ２が形成される。
【００３６】
次に、図２（ｃ）に示すように、基板１０の上方の全面に絶縁膜２０を形成する。この絶縁膜２０は、ドライエッチングにより基板１０に孔部Ｈ３を穿孔する際に、マスクとして機能するものである。なお、絶縁膜２０の膜厚は、基板１０に穿孔する孔部Ｈ３の深さにより、例えば２μｍ程度に設定する。本実施形態では、絶縁膜２０としてＳｉＯ_２を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いてもよい。また、絶縁膜２０には、ＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いて形成した正珪酸四エチル（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ：Ｓｉ（ＯＣ_２Ｈ_５）_４：以下、ＴＥＯＳという）すなわちＰＥ−ＴＥＯＳ、またはオゾンを用いた熱ＣＶＤであるＯ_３−ＴＥＯＳ、またはＣＶＤを用いて形成した酸化シリコンなどを用いることができる。
【００３７】
次に、絶縁膜２０に孔部Ｈ３の形状をパターニングする。その具体的な手順は、まず絶縁膜２０の全面にレジスト等を塗布して、孔部Ｈ３の形状をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２０、層間絶縁膜１４および絶縁膜１２をドライエッチングする。その後、レジストを剥離すれば、絶縁膜２０等に孔部Ｈ３の形状がパターニングされて、基板１０が露出する。
【００３８】
次に、高速ドライエッチングにより、基板１０に孔部Ｈ３を穿孔する。なお、ドライエッチングとしてＲＩＥやＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）を用いることができる。その際、上述したように絶縁膜２０（ＳｉＯ_２）をマスクとして用いるが、絶縁膜２０の代わりにレジストをマスクとして用いてもよい。なお、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。すなわち、半導体チップを最終的な厚さまでエッチングした後に、孔部Ｈ３の内部に形成した電極の先端部が基板１０の裏面に露出し得るように、孔部Ｈ３の深さを設定する。以上により、図２（ｃ）に示すように、基板１０に孔部Ｈ３が形成される。そして、開口部Ｈ１、開口部Ｈ２および孔部Ｈ３により、基板１０の能動面から内部にかけて凹部Ｈ０が形成される。
【００３９】
次に、図３（ａ）に示すように、凹部Ｈ０の内面および絶縁膜２０の表面に、第１の絶縁層である絶縁膜２２を形成する。この絶縁膜２２は、例えばＰＥ−ＴＥＯＳ又はＯ_３−ＴＥＯＳなどからなり、例えばプラズマＴＥＯＳなどにより、表面膜厚が１μｍ程度となるように形成する。
【００４０】
次に、絶縁膜２２および絶縁膜２０に異方性エッチングを施して、電極パッド１６の一部を露出させる。なお本実施形態では、開口部Ｈ２の周辺に沿って電極パッド１６の表面の一部を露出させる。その具体的な手順は、まず絶縁膜２２の全面にレジスト等を塗布して、露出させる部分をパターニングする。次に、パターニングされたレジストをマスクとして、絶縁膜２２および絶縁膜２０を異方性エッチングする。この異方性エッチングには、ＲＩＥ等のドライエッチングを用いることが好適である。以上により、図３（ａ）に示す状態となる。
【００４１】
次に、図３（ｂ）に示すように、露出させた電極パッド１６の表面と、残された絶縁膜２２の表面に、下地膜２４を形成する。下地膜２４として、まずバリヤ層を形成し、その上にシード層を形成する。バリヤ層およびシード層は、例えば真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（ＰｈｉｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法や、ＣＶＤ法、ＩＭＰ（イオンメタルプラズマ）法、無電解メッキ法などを用いて形成する。
【００４２】
次に、図４（ａ）に示すように、電極３４を形成する。その具体的な手順は、まず基板１０の上方の全面にレジスト３２を塗布する。レジスト３２として、メッキ用液体レジストまたはドライフィルムなどを採用することができる。なお、半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジストまたは絶縁性を有する樹脂レジストを用いることもできるが、後述の工程で用いるメッキ液およびエッチング液に対して耐性を持つことが前提である。
【００４３】
レジスト３２の塗布は、スピンコート法やディッピング法、スプレーコート法などによって行う。ここで、レジスト３２の厚さは、形成すべき電極３４のポスト部３５の高さにハンダ層４０の厚さを加えたものと同程度に設定する。なお、レジスト３２を塗布した後にプリベークを行う。
【００４４】
次に、形成すべき電極３４のポスト部３５の平面形状をレジストにパターニングする。具体的には、所定のパターンが形成されたマスクを用いて露光処理および現像処理を行うことにより、レジスト３２をパターニングする。ここで、ポスト部３５の平面形状が矩形であれば、レジスト３２に矩形形状の開口部をパターニングする。開口部の大きさは、半導体チップにおける電極３４のピッチなどに応じて設定するが、例えば１２０μｍ四方または８０μｍ四方の大きさに形成する。なお、パターニング後にレジスト３２の倒れが生じないように、開口部の大きさを設定する。
【００４５】
なお以上には、電極３４のポスト部３５を取り囲むようにレジスト３２を形成する方法について説明した。しかしながら、必ずしもポスト部３５の全周を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図４（ａ）の紙面の左右方向にのみ隣接して電極３４が形成される場合には、同紙面の奥行き方向にはレジスト３２を形成しなくてもよい。このように、レジスト３２はポスト部３５の外形形状の少なくとも一部に沿って形成される。
【００４６】
なお以上には、フォトリソグラフィ技術を用いてレジスト３２を形成する方法について説明した。しかしながら、この方法でレジスト３２を形成すると、レジストを全面に塗布する際にその一部が孔部Ｈ３内に入り込んで、現像処理を行っても孔部Ｈ３内に残渣として残るおそれがある。そこで、例えばドライフィルムを用いることにより、またスクリーン印刷等の印刷法を用いることにより、パターニングされた状態でレジスト３２を形成するのが好ましい。また、インクジェット装置等の液滴吐出装置を用いて、レジストの液滴をレジスト３２の形成位置のみに吐出することにより、パターニングされた状態でレジスト３２を形成してもよい。これにより、孔部Ｈ３内にレジストが入り込むことなく、レジスト３２を形成することができる。
【００４７】
次に、このレジスト３２をマスクとして電極材料を凹部Ｈ０に充填し、電極３４を形成する。電極材料の充填は、メッキ処理やＣＶＤ法等によって行う。メッキ処理には、例えば電気化学プレーティング（ＥＣＰ）法を用いる。なお、メッキ処理における電極として、下地膜２４を構成するシード層を用いる。また、メッキ装置としてカップ式メッキ装置を用いる。カップ式メッキ装置は、カップ形状の容器からメッキ液を噴出させてメッキすることを特徴とする装置である。これにより、凹部Ｈ０の内部に電極材料が充填されて、プラグ部３６が形成される。また、レジスト３２に形成された開口部にも電極材料が充填されて、ポスト部３５が形成される。
【００４８】
次に、電極３４の上面にハンダ層４０を形成する。ハンダ層４０の形成は、ハンダメッキ法やスクリーン印刷等の印刷法などによって行う。なお、ハンダメッキの電極として、下地膜２４を構成するシード層を用いることができる。また、メッキ装置として、カップ式メッキ装置を用いることができる。一方、ハンダ層４０の代わりに、ＳｎＡｇなどからなる硬蝋材層を形成してもよい。硬蝋材層も、メッキ法や印刷法などによって形成することができる。以上により、図４（ａ）に示す状態となる。
【００４９】
次に、図４（ｂ）に示すように、剥離液等を用いてレジスト３２を剥離（除去）する。なお、剥離液にはオゾン水等を用いることができる。続けて、基板１０の上方に露出している下地膜２４を除去する。その具体的な手順は、まず基板１０の上方の全面にレジスト等を塗布し、電極３４のポスト部３５の形状をパターニングする。次に、パターニングされたレジストをマスクとして、下地膜２４をドライエッチングする。なお、ハンダ層４０の代わりに硬蝋材層を形成した場合には、その硬蝋材層をマスクとして下地膜２４をエッチングすることができる。この場合、フォトリソグラフィが不要となるので、製造工程を簡略化することができる。
【００５０】
次に、図５（ａ）に示すように、基板１０を上下反転させた上で、基板１０の下方に補強部材５０を装着する。補強部材５０として、保護フィルム等を採用してもよいが、ガラス等の硬質材料を採用するのが好ましい。これにより、基板１０の裏面１０ｂを加工する際に、基板１０に割れ等が発生するのを防止することができる。補強部材５０は、接着剤５２等を介して基板１０に装着する。接着剤５２として、熱硬化性接着剤や光硬化性接着剤等の硬化性接着剤を使用するのが望ましい。これにより、基板１０の能動面１０ａにおける凹凸を吸収しつつ、補強部材５０を強固に装着することができる。さらに、接着剤５２として紫外線硬化性接着剤等の光硬化性接着剤を使用した場合には、補強部材５０としてガラス等の透光性材料を採用するのが好ましい。この場合、補強部材５０の外側から光を照射することによって、簡単に接着剤５２を硬化させることができる。
【００５１】
次に、図５（ｂ）に示すように、基板１０の裏面１０ｂの全面をエッチングして、絶縁膜２２の先端部を露出させ、基板１０の裏面１０ｂより外側に電極３４の先端部を配置する。このエッチングには、ウエットエッチングまたはドライエッチングのいずれを用いてもよい。なお、基板１０の裏面１０ｂを粗研磨した後に、エッチングを行って絶縁膜２２の先端部を露出させるようにすれば、製造時間を短縮することができる。また、基板１０のエッチングと同時に、絶縁膜２２および下地膜２４をエッチングして除去してもよい。
【００５２】
次に、図６（ａ）に示すように、基板１０の裏面１０ｂの全面に、第２の絶縁層である絶縁膜２６を形成する。絶縁膜２６としてＳｉＯ_２やＳｉＮなどの被膜を形成する場合には、ＣＶＤ法によって形成するのが好ましい。また、絶縁膜２６としてＰＩなどの被膜を形成する場合には、液状の被膜材料をスピンコート法によって塗布し、乾燥・焼成して形成するのが好ましい。また、ＳＯＧを用いて絶縁膜２６を形成してもよい。ＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）は、塗布した後に４００℃程度の温度でベーキングすることによりＳｉＯ_２となる液体であり、平坦化を目的としてＬＳＩの層間絶縁膜に使用されている。具体的には、シロキサン結合を基本構造とするポリマーであって、アルコールなどが溶媒として使用されている。このＳＯＧを塗布する場合にも、スピンコート法を用いる。
【００５３】
なお、基板１０の裏面１０ｂの全面に絶縁膜２６を形成する代わりに、基板１０の裏面１０ｂにおける電極３４の周辺のみに、選択的に絶縁膜２６を形成してもよい。この場合には、インクジェット装置等の液滴吐出装置を用いて絶縁膜の材料液を電極３４の周辺のみに吐出し、乾燥・焼成して絶縁膜２６を形成すればよい。
【００５４】
次に、図６（ｂ）に示すように、電極３４の先端部を露出させる。具体的には、電極３４の先端部を覆っている絶縁膜２６、絶縁膜２２および下地膜２４を除去して、電極３４の先端部を露出させる。絶縁膜２６、絶縁膜２２および下地膜２４の除去は、ＣＭＰ（ＣｈｅｍｉｃａｌａｎｄＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）研磨等によって行う。ＣＭＰは、基板に対する研磨布による機械的研磨と、そこに供給される研磨液による化学作用との兼ね合いによって、基板の研磨を行うものである。なお、絶縁膜２６、絶縁膜２２および下地膜２４を研磨により除去する際に、電極３４の先端部を研磨してもよい。この場合、下地膜２４が完全に除去されるので、半導体チップの積層時における電極間の導通不良を防止することができる。
【００５５】
その後、溶剤等により接着剤５２を溶解して、基板１０から補強部材５０を取り外す。次に、基板１０の裏面１０ｂにダイシングテープ（図示省略）を貼り付けた上で、基板１０をダイシングすることにより、半導体チップの個片に分離する。なお、ＣＯ_２レーザやＹＡＧレーザを照射して基板１０を切断してもよい。以上により、図１に示す状態となり、本実施形態に係る半導体チップ２が完成する。
【００５６】
［積層構造］
以上のように形成した半導体チップ２を積層して、３次元実装された半導体装置を形成する。図７は、本実施形態に係る半導体チップを積層した状態の側面断面図であり、図１３のＡ部に相当する部分における拡大図である。各半導体チップ２ａ，２ｂは、下層の半導体チップ２ｂにおける電極３４のポスト部の上面に、上層の半導体チップ２ａにおける電極３４のプラグ部の下端面が位置するように配置する。そして、ハンダ層４０を介することにより、各半導体チップ２ａ，２ｂにおける電極３４を相互に接合する。具体的には、リフローによりハンダ層４０を溶解させつつ、各半導体チップ２ａ，２ｂを相互に加圧する。これにより、ハンダ層４０と電極３４との接合部にハンダ合金が形成されて、両者が機械的および電気的に接合される。以上により、各半導体チップ２ａ，２ｂが配線接続される。なお、必要に応じて、積層した各半導体チップ相互の隙間にアンダーフィルを充填する。
【００５７】
ところで、溶解したハンダ層４０は、上層の半導体チップ２ａにおける電極のプラグ部３６の外周に沿って上方に変形するので、上層の半導体チップ２ａの裏面１０ｂに当接する場合がある。なお、ハンダ層４０には信号線が接続され、半導体チップ２ａの裏面１０ｂにはグランドが接続されているので、両者の短絡を防止する必要がある。この点、本実施形態では、半導体チップ２ａの裏面１０ｂに絶縁膜２６が形成されているので、半導体チップを積層する際に、ハンダ層４０と半導体チップ２ａの裏面１０ｂとの短絡を防止することが可能となる。したがって、信号線とグランドとの短絡を防止しつつ、３次元実装を行うことができる。
【００５８】
近年では、半導体装置に対する小型化および軽量化の要求により、半導体基板の裏面を大幅にエッチングして、半導体チップを非常に薄く形成する。そのため、裏面エッチング後の半導体基板を加工すると、半導体基板が割れるなど破損する場合がある。そこで、裏面エッチング後の半導体基板には、必要最小限度の加工を施すことしかできなかった。したがって、半導体基板の裏面に絶縁膜を形成するという発想に至ることはなかった。しかし最近になって、半導体基板の裏面をエッチングする前に、半導体基板の能動面に補強部材を装着することにより、裏面エッチング後の半導体基板を自由に加工する技術が開発された。この補強部材の装着技術は、半導体基板の能動面における凹凸を吸収しつつ補強部材を装着し、また半導体基板の加工後には自由に補強部材を取り外すことができるというものである。これにより、初めて半導体基板の裏面に絶縁膜を形成するという本発明を想到するに至ったのである。
【００５９】
［再配置配線］
以上のように積層形成された半導体装置を回路基板に実装するため、再配線を行うのが望ましい。まず、再配線について簡単に説明する。図８は、半導体チップの再配線の説明図である。図８（ａ）に示す半導体チップ６１の表面には、その対辺に沿って複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような半導体チップ６１を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、半導体チップ６１の対辺に沿って形成された複数の電極６２を中央部に引き出す再配線が行われている。
【００６０】
図８（ｂ）は、再配線を行った半導体チップの平面図である。半導体チップ６１の表面中央部には、円形状の複数の電極パッド６３がマトリクス上に配列形成されている。各電極パッド６３は、再配線６４により１個または複数個の電極６２に接続されている。これにより、狭ピッチの電極６２が中央部に引き出されて、広ピッチ化されている。
【００６１】
図９は、図８（ｂ）のＡ−Ａ線における側面断面図である。上記のように積層形成された半導体装置を上下反転して、最下層となる半導体チップ６１の底面中央部には、ソルダーレジスト６５が形成されている。そして、電極６２のポスト部からソルダーレジスト６５の表面にかけて、再配線６４が形成されている。再配線６４のソルダーレジスト６５側の端部には電極パッド６３が形成され、その電極パッドの表面にバンプ７８が形成されている。バンプ７８は、たとえばハンダバンプであり、印刷法等によって形成する。なお、半導体チップ６１の底面全体には、補強用の樹脂６６等が成型されている。
【００６２】
［回路基板］
図１０は、回路基板の斜視図である。図１０では、半導体チップを積層して形成した半導体装置１が、回路基板１０００に実装されている。具体的には、半導体装置１における最下層の半導体チップに形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（ＦｌｉｐＣｈｉｐＢｏｎｄｉｎｇ）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、半導体装置１を実装してもよい。
【００６３】
［第２実施形態］
次に、本発明に係る半導体装置の第２実施形態である半導体チップにつき、図１１を用いて説明する。図１１は、本実施形態に係る半導体チップの電極部分の側面断面図である。第２実施形態に係る半導体チップ３が、第１実施形態と異なる点は、半導体チップ３の裏側における電極３４の先端部が、第２の絶縁層である絶縁膜２６の表面と、ほぼ同一面上に形成されている点のみである。その他の点については、第１実施形態と同様の構成であるから、詳細な説明を省略する。
【００６４】
第２実施形態に係る半導体チップ３では、電極３４のプラグ部３６の下端面が、半導体チップ３の裏面１０ｂに形成された絶縁膜２６の表面と、ほぼ同一面上に形成されている。第２実施形態に係る半導体チップ３を製造するには、図２（ｃ）において孔部Ｈ３を穿孔する際に、第１実施形態よりも孔部Ｈ３を浅く形成する。その結果、図５（ｂ）において基板１０の裏面１０ｂをエッチングする際に、第１実施形態よりも絶縁膜２２の突出量が小さくなる。また、図６（ａ）において基板１０の裏面１０ｂに絶縁膜２６を形成する際に、第１実施形態よりも絶縁膜２６を厚く形成する。そして、図６（ｂ）において研磨により電極３４の先端部を露出させる際に、絶縁膜２６の表面を研磨しつつ電極３４の先端を露出させるようにする。これにより、図１１に示すように、電極３４のプラグ部３６の下端面が、半導体チップ３の裏面１０ｂに形成された絶縁膜２６の表面と、ほぼ同一平面上に露出する。
【００６５】
第２実施形態に係る半導体チップにおいても、第１実施形態と同様に、半導体チップ３の裏面１０ｂに絶縁膜２６が形成されている。したがって、図７に示すように、各半導体チップを積層する際に、ハンダ層４０と上層の半導体チップの裏面１０ｂとの短絡を防止することができる。したがって、信号線とグランドとの短絡を防止しつつ、３次元実装を行うことができる。
【００６６】
ところで、第１実施形態では、電極３４のプラグ部３６の下端が、絶縁膜２６の表面から突出形成されていた。この半導体チップの積層時に半導体チップ相互を加圧すると、上層の半導体チップのプラグ部のみが下層の半導体チップに当接するので、下層の半導体チップに応力集中が発生する場合がある。これにより、下層の半導体チップが割れるなど破損するおそれがある。これに対して、第２実施形態では、電極３４のプラグ部３６の下端が、絶縁膜２６の表面とほぼ同一面上に形成されている。これにより、半導体チップの積層時に半導体チップ相互を加圧しても、下層の半導体チップに応力集中が発生することがなくなり、下層の半導体チップの破損を防止しつつ３次元実装することができる。なお、第１実施形態のようにプラグ部３６の下端を突出形成しなくても、信号線とグランドとの短絡を防止できることは上述した通りである。
【００６７】
［電子機器］
次に、上述した半導体装置を備えた電子機器の例について、図１２を用いて説明する。図１２は、携帯電話の斜視図である。上述した半導体装置は、携帯電話３００の筐体内部に配置されている。
【００６８】
なお、上述した半導体装置は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
【００６９】
なお、上述した実施形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリュームおよびヒューズなどを挙げることができる。
【００７０】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体チップの電極部分の側面断面図である。
【図２】第１実施形態に係る半導体チップの製造方法の説明図である。
【図３】第１実施形態に係る半導体チップの製造方法の説明図である。
【図４】第１実施形態に係る半導体チップの製造方法の説明図である。
【図５】第１実施形態に係る半導体チップの製造方法の説明図である。
【図６】第１実施形態に係る半導体チップの製造方法の説明図である。
【図７】第１実施形態に係る半導体装置の積層状態の説明図である。
【図８】再配線の説明図である。
【図９】再配線の説明図である。
【図１０】回路基板の説明図である。
【図１１】第２実施形態に係る半導体チップの電極部分の側面断面図である。
【図１２】電子機器の一例である携帯電話の斜視図である。
【図１３】従来技術に係る半導体装置の全体の側面断面図である。
【図１４】従来技術に係る半導体装置の積層状態の説明図である。
【符号の説明】
２半導体チップ２２第１の絶縁層２４下地膜２６第２の絶縁層３４電極４０ハンダ層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device, a semiconductor device, a circuit board, and an electronic device, and more particularly to a semiconductor chip suitable for three-dimensional mounting and a method of manufacturing the same.
[0002]
[Prior art]
Portable electronic devices such as mobile phones, notebook personal computers, and PDA (Personal data assistance) are required to be smaller and lighter. Along with this, the mounting space of the semiconductor chip in the electronic device described above is extremely limited, and high-density mounting of the semiconductor chip has been a problem. Therefore, three-dimensional mounting technology has been devised. The three-dimensional mounting technique is a technique for stacking semiconductor chips and interconnecting the semiconductor chips to achieve high-density mounting of the semiconductor chips. (For example, see Patent Document 1)
[0003]
FIG. 13 is a side sectional view of the stacked semiconductor chips, and FIG. 14 is an enlarged view of a portion A in FIG. As shown in FIG. 13, a plurality of electrodes 234 are formed on each semiconductor chip 202 used for the three-dimensional mounting technology. The electrode 234 is formed to penetrate the semiconductor chip 202 from an electrode pad (not shown) formed on the active surface 210a of the semiconductor chip 202 to the back surface 210b of the semiconductor chip 202. A portion of the electrode 234 filled in the through hole of the semiconductor chip 202 is called a plug portion, and a portion protruding from the surface of the semiconductor chip 202 is called a post portion. As shown in FIG. 14, an insulating film 222 is formed on the inner surface of the through hole 232 in the semiconductor chip to prevent a short circuit between the signal line and the ground.
[0004]
On the other hand, as shown in FIG. 14, a solder layer 240 is formed on the upper end surface of the post portion 235 of the electrode 234. The semiconductor chips 202a and 202b are stacked so that the lower surface of the plug 236 of the electrode 234 in the upper semiconductor chip 202a is arranged on the upper surface of the post 235 of the electrode 234 in the lower semiconductor chip 202b. Here, the semiconductor chips 202a and 202b are mutually pressed while the solder layer 240 is melted by reflow. Thereby, a solder alloy is formed at a contact portion between the solder layer 240 and the electrode 234, and the two are mechanically and electrically joined. Thus, the semiconductor chips 202a and 202b are connected by wiring.
[0005]
[Patent Document 1]
JP 2002-25948 A
[0006]
[Problems to be solved by the invention]
However, the solder layer 240 melted by the reflow may be deformed upward along the outer periphery of the plug portion 36 of the electrode 234 in the upper semiconductor chip 202a, and may contact the back surface 210b of the upper semiconductor chip 202a. Since a signal line is connected to the solder layer 240 and a ground is connected to the back surface 210b of the semiconductor chip 202a, there is a problem that a short circuit between the signal line and the ground occurs.
The present invention has been made to solve the above problems, and has as its object to provide a method of manufacturing a semiconductor device, a semiconductor device, a circuit board, and an electronic device capable of preventing a short circuit between a signal line and a ground. And
[0007]
[Means for Solving the Problems]
In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a recess from an active surface of a semiconductor substrate on which an integrated circuit is formed to the inside of the semiconductor substrate; Forming an insulating layer, filling the inside of the first insulating layer with a conductive material to form an electrode, and etching the back surface of the semiconductor substrate to form a tip of the first insulating layer. Exposing a portion, forming a second insulating layer on the back surface of the semiconductor substrate, removing the first insulating layer and the second insulating layer at the tip of the electrode, and removing the electrode And exposing a tip portion of the above.
[0008]
According to the method of manufacturing a semiconductor device according to the present invention, it is possible to form the second insulating film on the periphery while exposing the tip of the electrode on the back surface of the semiconductor substrate. This makes it possible to prevent a short circuit between the bonding member and the back surface of the semiconductor substrate even when the bonding member between the electrodes is deformed when stacking the semiconductor devices. Therefore, a short circuit between the signal line and the ground can be prevented.
[0009]
It is preferable that the method further includes a step of attaching a reinforcing member of the semiconductor substrate to an active surface of the semiconductor substrate via a curable adhesive before etching the back surface of the semiconductor substrate. By mounting the reinforcing member, it is possible to prevent the substrate from cracking when processing the back surface of the semiconductor substrate. Further, by mounting the reinforcing member via the curable adhesive, the reinforcing member can be mounted firmly while absorbing irregularities on the back surface of the semiconductor substrate.
[0010]
A step of forming a barrier layer for preventing the conductive material from diffusing into the semiconductor substrate before forming the electrode, inside the first insulating layer; It is preferable that the method further includes a step of removing the first insulating layer and the second insulating layer, and removing the barrier layer at the tip of the electrode to expose the tip of the electrode. According to this configuration, since the barrier layer is removed at the same time as the removal of the first insulating layer and the second insulating layer, the manufacturing process can be simplified.
[0011]
In the step of forming the second insulating layer, it is preferable that a film of silicon oxide or silicon nitride forming the second insulating layer is formed by a CVD method. In the step of forming the second insulating layer, it is preferable that liquid SOG or polyimide, which is a raw material of the second insulating layer, is applied by a spin coating method.
[0012]
On the other hand, a semiconductor device according to the present invention is characterized by being manufactured using the above-described method for manufacturing a semiconductor device. Thus, a semiconductor device having the above effects can be provided.
[0013]
In another semiconductor device according to the present invention, a first insulating layer is formed in a semiconductor substrate on which an integrated circuit is formed and in a through hole formed from an active surface of the semiconductor substrate to a back surface of the semiconductor substrate. And a second insulating layer formed on at least the periphery of the electrode on the back surface of the semiconductor substrate. According to this configuration, even when the bonding member between the electrodes is deformed when a plurality of semiconductor devices are stacked, a short circuit between the bonding member and the back surface of the semiconductor substrate can be prevented. Therefore, a short circuit between the signal line and the ground can be prevented.
[0014]
Further, a tip surface of the electrode on a back side of the semiconductor substrate may be formed to protrude from a surface of the second insulating layer. According to this configuration, when a plurality of semiconductor devices are stacked, an interval between the semiconductor devices can be secured, so that a gap between the semiconductor devices can be easily filled with an underfill or the like. On the other hand, the front end surface of the electrode on the back side of the semiconductor substrate may be formed on substantially the same plane as the surface of the second insulating layer. According to this configuration, when a plurality of semiconductor devices are stacked, stress concentration does not occur in adjacent semiconductor devices, and three-dimensional mounting can be performed while preventing damage to the semiconductor devices.
Further, the second insulating layer is preferably made of silicon oxide, silicon nitride or polyimide.
[0015]
On the other hand, another semiconductor device according to the present invention is characterized in that a plurality of the above-described semiconductor devices are stacked, and the electrodes of the vertically adjacent semiconductor devices are electrically connected via solder or brazing material. I do. According to this configuration, even when the solder or the brazing material is deformed when a plurality of semiconductor devices are stacked, it is possible to prevent a short circuit between the solder or the brazing material and the back surface of the semiconductor substrate. Therefore, a short circuit between the signal line and the ground can be prevented.
[0016]
On the other hand, a circuit board according to the present invention is characterized in that the above-described semiconductor device is mounted. Thereby, a circuit board having the above effects can be provided.
On the other hand, an electronic apparatus according to the present invention includes the above-described semiconductor device. Thus, an electronic device having the above effects can be provided.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each drawing used in the following description, the scale of each member is appropriately changed in order to make each member a recognizable size.
[0018]
[First Embodiment]
First, a semiconductor chip which is a first embodiment of a semiconductor device according to the present invention will be described with reference to FIG. FIG. 1 is a side sectional view of an electrode portion of a semiconductor chip according to the present embodiment. The semiconductor chip 2 according to the present embodiment includes a semiconductor substrate 10 on which an integrated circuit is formed, and a first insulating material inside a through hole H4 formed from the active surface 10a of the semiconductor substrate 10 to the back surface 10b of the semiconductor substrate 10. It has an electrode 34 formed via the insulating film 22 as a layer and an insulating film 26 as a second insulating layer formed on the back surface 10 b of the semiconductor substrate 10.
[0019]
[Semiconductor device]
In the semiconductor chip 2 shown in FIG. 1, an integrated circuit (not shown) including a transistor, a memory element, and other electronic elements is formed on a surface 10a of a semiconductor substrate 10 made of Si (silicon) or the like. On the active surface 10a of the semiconductor substrate 10, SiO ₂ An insulating film 12 made of (silicon oxide) or the like is formed. Further, on the surface of the insulating film 12, an interlayer insulating film 14 made of borophosphosilicate glass (hereinafter referred to as BPSG) or the like is formed.
[0020]
An electrode pad 16 is formed on a predetermined portion of the surface of the interlayer insulating film 14. The electrode pad 16 includes a first layer 16a made of Ti (titanium) or the like, a second layer 16b made of TiN (titanium nitride) or the like, a third layer 16c made of AlCu (aluminum / copper) or the like, and TiN or the like. The fourth layer (cap layer) 16d is formed by sequentially laminating. In addition, the constituent material of the electrode pad 16 may be appropriately changed according to the electrical characteristics, physical characteristics, and chemical characteristics required for the electrode pad 16. That is, the electrode pad 16 may be formed using only Al which is generally used as an electrode of the integrated circuit, or the electrode pad 16 may be formed using only Cu having low electric resistance.
[0021]
The electrode pads 16 are formed side by side at the periphery of the semiconductor chip 2 in a plan view. The electrode pads 16 may be formed side by side at the periphery of the semiconductor chip 2 or may be formed side by side at the center. When it is formed in the peripheral portion, it is formed side by side along at least one side (often two or four sides) of the semiconductor chip 2. Each electrode pad 16 is electrically connected to the above-described integrated circuit at a location not shown. Note that no integrated circuit is formed below the electrode pad 16.
[0022]
A passivation film 18 is formed on the surface of interlayer insulating film 14 so as to cover electrode pad 16. The passivation film 18 is made of SiO ₂ (Silicon oxide), SiN (silicon nitride), polyimide resin, or the like, and has a thickness of, for example, about 1 μm.
[0023]
An opening H1 of the passivation film 18 and an opening H2 of the electrode pad 16 are formed at the center of the electrode pad 16. The diameter of the opening H2 is smaller than the diameter of the opening H1, for example, set to about 60 μm. The fourth layer 16d of the electrode pad 16 has the same diameter as the opening H1. On the other hand, the surface of the passivation film 18 and the inner surfaces of the openings H1 and H2 ₂ An insulating film 20 made of (silicon oxide) or the like is formed.
[0024]
A hole H3 penetrating the insulating film 20, the interlayer insulating film 14, the insulating film 12, and the semiconductor substrate 10 is formed at the center of the electrode pad 16. The diameter of the hole H3 is smaller than the diameter of the opening H2, for example, about 30 μm. The hole H3 is not limited to a circular shape in a plan view, and may be formed in a rectangular shape in a plan view. Then, a through hole H4 penetrating from the active surface to the back surface of the semiconductor substrate is formed by the opening H1, the opening H2, and the hole H3.
[0025]
On the inner surface of the through hole H4 and the surface of the insulating film 20, an insulating film 22 as a first insulating layer is formed. The insulating film 22 is for preventing the occurrence of current leakage, erosion due to oxygen and moisture, and the like, and is formed to a thickness of about 1 μm. The insulating film 22 is formed so as to protrude from the back surface 10 b of the semiconductor substrate 10. On the other hand, the insulating film 20 and the insulating film 22 formed on the surface of the third layer 16c of the electrode pad 16 are partially removed along the periphery of the opening H2.
[0026]
A base film 24 is formed on the exposed surface of the third layer 16c of the electrode pad 16 and the remaining surface of the insulating film 22. The base film 24 includes a barrier layer (barrier metal) formed on the surface of the insulating film 22 and the like, and a seed layer (seed electrode) formed on the surface of the barrier layer. The barrier layer prevents a constituent material of an electrode 34 described later from diffusing into the substrate 10, and is made of TiW (titanium tungsten), TiN (titanium nitride), TaN (tantalum nitride), or the like. On the other hand, the seed layer serves as an electrode when an electrode 34 described later is formed by plating, and is made of Cu, Au, Ag, or the like.
[0027]
Then, an electrode 34 is formed inside the base film 24. The electrode 34 is made of a conductive material having a low electric resistance, such as Cu or W. If the electrode 34 is formed of a conductive material in which poly-Si (polysilicon) is doped with an impurity such as B or P, it is not necessary to prevent the diffusion into the substrate 10, so that the above-described barrier layer becomes unnecessary. . Then, by forming the electrode 34 in the through hole H4, the plug portion 36 of the electrode 34 is formed. The plug portion 36 and the electrode pad 16 are electrically connected to each other via the base film 24 at a portion P in FIG. The lower end surface of the plug portion 36 is exposed to the outside. On the other hand, the post 34 of the electrode 34 is formed by extending the electrode 34 above the passivation film 18 and also on the periphery of the opening H1. The post 35 is not limited to a circular shape in plan view, and may be formed in a rectangular shape in plan view.
[0028]
On the other hand, on the back surface 10b of the semiconductor substrate 10, an insulating film 26 as a second insulating layer is formed. The insulating film 26 is made of SiO ₂ It is made of an inorganic material such as (silicon oxide) or SiN (silicon nitride) or an organic material such as PI (polyimide). The insulating film 26 is formed on the entire back surface 10 b of the semiconductor substrate 10 except for the lower end surface of the plug portion 36 of the electrode 34. The insulating film 26 may be selectively formed only on the back surface 10b of the semiconductor substrate 10 around the tip of the electrode 34.
[0029]
In the first embodiment, the tip surface of the plug portion 36 of the electrode 34 on the back side of the substrate 10 is formed to project from the surface of the insulating film 26. The protruding height of the plug portion 36 is, for example, about 10 μm to 20 μm. Accordingly, when a plurality of semiconductor chips are stacked, an interval between the semiconductor chips can be ensured, so that a gap between the semiconductor chips can be easily filled with an underfill or the like. The distance between the stacked semiconductor chips can be adjusted by adjusting the protruding height of the plug portion 36. Also, even when a thermosetting resin or the like is applied to the back surface 10b of the semiconductor chip 2 before the lamination, instead of filling the underfill or the like after the lamination, the thermosetting resin or the like is applied avoiding the protruding plug portion 36. Therefore, the wiring connection of the semiconductor chip can be reliably performed.
[0030]
On the other hand, a solder layer 40 is formed on the upper surface of the post 35 of the electrode 34. The solder layer 40 may be formed of a general PbSn alloy or the like, but is preferably formed of a lead-free solder material such as an AgSn alloy from an environmental point of view. Instead of the solder layer 40 as a soft brazing material, a hard brazing material (molten metal) layer made of a SnAg alloy or the like or a metal paste layer made of an Ag paste or the like may be formed. The hard brazing material layer and the metal paste layer are also preferably formed of a lead-free material from the viewpoint of the environment and the like. The semiconductor chip 2 according to the present embodiment is configured as described above.
[0031]
[Production method]
Next, a method for manufacturing a semiconductor chip according to the present embodiment will be described with reference to FIGS. 2 to 6 are explanatory diagrams of the method for manufacturing a semiconductor chip according to the present embodiment. In the following, a case will be described as an example where processing is performed simultaneously on a large number of semiconductor chip formation regions on a semiconductor substrate. However, the following processing may be performed on individual semiconductor chips.
[0032]
First, as shown in FIG. 2A, an insulating film 12 and an interlayer insulating film 14 are formed on the surface of a semiconductor substrate 10. Then, an electrode pad 16 is formed on the surface of the interlayer insulating film 14. Specifically, first to fourth layers of the electrode pads 16 are sequentially formed on the entire surface of the interlayer insulating film 14. The formation of each coating is performed by sputtering or the like. Next, a resist or the like is applied to the surface. Further, the final shape of the electrode pad 16 is patterned on the resist by photolithography. Then, etching is performed using the patterned resist as a mask to form an electrode pad in a predetermined shape (for example, a rectangular shape). After that, a passivation film 18 is formed on the surface of the electrode pad 16.
[0033]
Next, an opening H1 is formed in the passivation film 18. As a specific procedure, first, a resist or the like is applied to the entire surface of the passivation film. The resist may be any of a photoresist, an electron beam resist, an X-ray resist, etc., and may be either a positive type or a negative type. The application of the resist is performed by a spin coating method, a dipping method, a spray coating method, or the like. Note that prebaking is performed after the resist is applied. Then, the resist is subjected to exposure processing using a mask in which the pattern of the opening H1 is formed, and further subjected to development processing to pattern the shape of the opening H1 in the resist. Note that post baking is performed after patterning of the resist.
[0034]
Then, the passivation film 18 is etched using the patterned resist as a mask. In this embodiment, the fourth layer of the electrode pad 16 is etched together with the passivation film 18. Although wet etching can be employed for the etching, dry etching is preferably employed. The dry etching may be reactive ion etching (RIE: Reactive Ion Etching). After the opening H1 is formed in the passivation film 18, the resist on the passivation film 18 is stripped by a stripper. As described above, as shown in FIG. 2A, the opening H1 is formed in the passivation film 18, and the electrode pad 16 is exposed.
[0035]
Next, as shown in FIG. 2B, an opening H2 is formed in the electrode pad 16. As a specific procedure, first, a resist or the like is applied to the entire surface of the exposed electrode pad 16 and the passivation film 18, and the shape of the opening H2 is patterned. Next, the electrode pad 16 is dry-etched using the patterned resist as a mask. Note that RIE can be used for dry etching. After that, if the resist is removed, an opening H2 is formed in the electrode pad 16 as shown in FIG.
[0036]
Next, as shown in FIG. 2C, an insulating film 20 is formed on the entire surface above the substrate 10. The insulating film 20 functions as a mask when the hole H3 is formed in the substrate 10 by dry etching. The thickness of the insulating film 20 is set to, for example, about 2 μm depending on the depth of the hole H3 formed in the substrate 10. In the present embodiment, SiO 2 is used as the insulating film 20. ₂ Was used, but a photoresist may be used as long as the selectivity with Si can be obtained. The insulating film 20 is made of tetraethyl orthosilicate (Si (OC)) formed by using PECVD (Plasma Enhanced Chemical Vapor Deposition). ₂ H ₅ ) ₄ : Hereafter referred to as TEOS), that is, PE-TEOS or O which is thermal CVD using ozone. ₃ -TEOS, silicon oxide formed using CVD, or the like can be used.
[0037]
Next, the shape of the hole H3 is patterned in the insulating film 20. As a specific procedure, first, a resist or the like is applied on the entire surface of the insulating film 20, and the shape of the hole H3 is patterned. Next, the insulating film 20, the interlayer insulating film 14, and the insulating film 12 are dry-etched using the patterned resist as a mask. Thereafter, if the resist is removed, the shape of the hole H3 is patterned in the insulating film 20 and the like, and the substrate 10 is exposed.
[0038]
Next, a hole H3 is formed in the substrate 10 by high-speed dry etching. Note that RIE or ICP (Inductively Coupled Plasma) can be used as dry etching. At this time, as described above, the insulating film 20 (SiO ₂ Is used as a mask, but a resist may be used as a mask instead of the insulating film 20. The depth of the hole H3 is appropriately set according to the thickness of the finally formed semiconductor chip. That is, the depth of the hole H3 is set so that the tip of the electrode formed inside the hole H3 can be exposed on the back surface of the substrate 10 after the semiconductor chip is etched to the final thickness. As described above, the hole H3 is formed in the substrate 10 as shown in FIG. The opening H1, the opening H2, and the hole H3 form a recess H0 from the active surface of the substrate 10 to the inside.
[0039]
Next, as shown in FIG. 3A, an insulating film 22 as a first insulating layer is formed on the inner surface of the concave portion H0 and the surface of the insulating film 20. The insulating film 22 is made of, for example, PE-TEOS or O ₃ -Formed of TEOS or the like, for example, by plasma TEOS or the like so that the surface film thickness is about 1 μm.
[0040]
Next, anisotropic etching is performed on the insulating film 22 and the insulating film 20 to expose a part of the electrode pad 16. In the present embodiment, a part of the surface of the electrode pad 16 is exposed along the periphery of the opening H2. As a specific procedure, first, a resist or the like is applied to the entire surface of the insulating film 22 and the exposed portion is patterned. Next, the insulating film 22 and the insulating film 20 are anisotropically etched using the patterned resist as a mask. It is preferable to use dry etching such as RIE for this anisotropic etching. Thus, the state shown in FIG.
[0041]
Next, as shown in FIG. 3B, a base film 24 is formed on the exposed surface of the electrode pad 16 and the remaining surface of the insulating film 22. First, a barrier layer is formed as the base film 24, and a seed layer is formed thereon. The barrier layer and the seed layer are formed by using, for example, a PVD (Physical Vapor Deposition) method such as vacuum evaporation, sputtering, or ion plating, a CVD method, an IMP (ion metal plasma) method, or an electroless plating method.
[0042]
Next, as shown in FIG. 4A, an electrode 34 is formed. As a specific procedure, first, a resist 32 is applied to the entire upper surface of the substrate 10. As the resist 32, a liquid resist for plating, a dry film, or the like can be employed. Note that a resist used for etching an Al electrode generally provided in a semiconductor device or a resin resist having an insulating property can be used, but has a resistance to a plating solution and an etching solution used in a process described later. It is a premise.
[0043]
The application of the resist 32 is performed by a spin coating method, a dipping method, a spray coating method, or the like. Here, the thickness of the resist 32 is set to be substantially the same as the height of the post portion 35 of the electrode 34 to be formed plus the thickness of the solder layer 40. Pre-baking is performed after the application of the resist 32.
[0044]
Next, the planar shape of the post portion 35 of the electrode 34 to be formed is patterned on a resist. Specifically, the resist 32 is patterned by performing exposure processing and development processing using a mask on which a predetermined pattern is formed. If the planar shape of the post 35 is rectangular, a rectangular opening is patterned in the resist 32. The size of the opening is set according to the pitch of the electrodes 34 in the semiconductor chip and the like. The size of the opening is set so that the resist 32 does not fall down after patterning.
[0045]
The method of forming the resist 32 so as to surround the post 35 of the electrode 34 has been described above. However, the resist 32 does not necessarily have to be formed so as to surround the entire periphery of the post portion 35. For example, when the electrodes 34 are formed adjacent only in the left-right direction on the paper surface of FIG. 4A, the resist 32 may not be formed in the depth direction of the paper surface. As described above, the resist 32 is formed along at least a part of the outer shape of the post portion 35.
[0046]
In the above, the method of forming the resist 32 using the photolithography technique has been described. However, if the resist 32 is formed by this method, a part of the resist 32 may enter the hole H3 when the resist is applied to the entire surface, and may remain as a residue in the hole H3 even if the developing process is performed. Therefore, it is preferable to form the resist 32 in a patterned state by using, for example, a dry film or a printing method such as screen printing. Alternatively, the resist 32 may be formed in a patterned state by discharging droplets of the resist only to the formation position of the resist 32 using a droplet discharge device such as an ink jet device. Thereby, the resist 32 can be formed without the resist entering the hole H3.
[0047]
Next, using the resist 32 as a mask, an electrode material is filled in the recess H0 to form an electrode 34. The filling of the electrode material is performed by a plating process, a CVD method, or the like. For the plating process, for example, an electrochemical plating (ECP) method is used. Note that a seed layer constituting the base film 24 is used as an electrode in the plating process. Further, a cup-type plating apparatus is used as the plating apparatus. The cup-type plating apparatus is an apparatus characterized by ejecting a plating solution from a cup-shaped container to perform plating. Thereby, the inside of the concave portion H0 is filled with the electrode material, and the plug portion 36 is formed. The opening formed in the resist 32 is also filled with the electrode material, and the post 35 is formed.
[0048]
Next, a solder layer 40 is formed on the upper surface of the electrode 34. The solder layer 40 is formed by a solder plating method, a printing method such as screen printing, or the like. Note that a seed layer that forms the base film 24 can be used as a solder-plated electrode. Further, a cup-type plating apparatus can be used as the plating apparatus. On the other hand, instead of the solder layer 40, a hard brazing material layer made of SnAg or the like may be formed. The hard brazing material layer can also be formed by a plating method, a printing method, or the like. Thus, the state shown in FIG.
[0049]
Next, as shown in FIG. 4B, the resist 32 is stripped (removed) using a stripper or the like. Note that ozone water or the like can be used as the stripping liquid. Subsequently, the underlying film 24 exposed above the substrate 10 is removed. Specifically, first, a resist or the like is applied to the entire upper surface of the substrate 10 and the shape of the post portion 35 of the electrode 34 is patterned. Next, the base film 24 is dry-etched using the patterned resist as a mask. When a hard brazing material layer is formed instead of the solder layer 40, the base film 24 can be etched using the hard brazing material layer as a mask. In this case, since photolithography is not required, the manufacturing process can be simplified.
[0050]
Next, as shown in FIG. 5A, the substrate 10 is turned upside down, and the reinforcing member 50 is mounted below the substrate 10. Although a protective film or the like may be employed as the reinforcing member 50, it is preferable to employ a hard material such as glass. Thereby, when processing the back surface 10b of the substrate 10, it is possible to prevent the substrate 10 from being cracked or the like. The reinforcing member 50 is mounted on the substrate 10 via an adhesive 52 or the like. As the adhesive 52, it is desirable to use a curable adhesive such as a thermosetting adhesive or a photocurable adhesive. Thus, the reinforcing member 50 can be firmly mounted while absorbing irregularities on the active surface 10a of the substrate 10. Further, when a light-curable adhesive such as an ultraviolet-curable adhesive is used as the adhesive 52, it is preferable to use a light-transmissive material such as glass as the reinforcing member 50. In this case, the adhesive 52 can be easily cured by irradiating light from outside the reinforcing member 50.
[0051]
Next, as shown in FIG. 5B, the entire front surface 10b of the substrate 10 is etched to expose the front end portion of the insulating film 22, and the front end portion of the electrode 34 is disposed outside the rear surface 10b of the substrate 10. I do. For this etching, either wet etching or dry etching may be used. If the back surface 10b of the substrate 10 is roughly polished and then etched to expose the tip of the insulating film 22, the manufacturing time can be reduced. Further, the insulating film 22 and the base film 24 may be removed by etching simultaneously with the etching of the substrate 10.
[0052]
Next, as shown in FIG. 6A, an insulating film 26 as a second insulating layer is formed on the entire back surface 10b of the substrate 10. SiO as the insulating film 26 ₂ In the case of forming a film such as SiN or SiN, it is preferable to form the film by the CVD method. When a coating such as PI is formed as the insulating film 26, it is preferable to apply a liquid coating material by a spin coating method, and then dry and fire the coating. Further, the insulating film 26 may be formed using SOG. SOG (Spin On Glass) is formed by baking at about 400 ° C. ₂ And is used for an interlayer insulating film of an LSI for the purpose of planarization. Specifically, it is a polymer having a siloxane bond as a basic structure, and alcohol or the like is used as a solvent. The spin coating method is also used when applying SOG.
[0053]
Instead of forming the insulating film 26 on the entire back surface 10 b of the substrate 10, the insulating film 26 may be selectively formed only on the periphery of the electrode 34 on the back surface 10 b of the substrate 10. In this case, the insulating film 26 may be formed by discharging a material liquid for the insulating film only around the electrode 34 using a droplet discharging device such as an ink jet device, and drying and firing.
[0054]
Next, as shown in FIG. 6B, the tip of the electrode 34 is exposed. Specifically, the insulating film 26, the insulating film 22, and the base film 24 covering the tip of the electrode 34 are removed, so that the tip of the electrode 34 is exposed. The removal of the insulating film 26, the insulating film 22, and the base film 24 is performed by CMP (Chemical and Mechanical Polishing) or the like. In CMP, a substrate is polished by balancing mechanical polishing of the substrate with a polishing cloth and chemical action of a polishing liquid supplied thereto. When the insulating film 26, the insulating film 22, and the base film 24 are removed by polishing, the tip of the electrode 34 may be polished. In this case, since the base film 24 is completely removed, it is possible to prevent poor conduction between the electrodes when the semiconductor chips are stacked.
[0055]
Thereafter, the adhesive 52 is dissolved with a solvent or the like, and the reinforcing member 50 is removed from the substrate 10. Next, after attaching a dicing tape (not shown) to the back surface 10b of the substrate 10, the substrate 10 is diced to separate the semiconductor chips into individual pieces. Note that CO ₂ The substrate 10 may be cut by irradiating a laser or a YAG laser. Thus, the state shown in FIG. 1 is obtained, and the semiconductor chip 2 according to the present embodiment is completed.
[0056]
[Laminated structure]
The semiconductor chips 2 formed as described above are stacked to form a three-dimensionally mounted semiconductor device. FIG. 7 is a side sectional view of a state where the semiconductor chips according to the present embodiment are stacked, and is an enlarged view of a portion corresponding to the portion A in FIG. Each of the semiconductor chips 2a and 2b is arranged such that the lower end surface of the plug portion of the electrode 34 in the upper semiconductor chip 2a is located on the upper surface of the post portion of the electrode 34 in the lower semiconductor chip 2b. Then, through the solder layer 40, the electrodes 34 of the semiconductor chips 2a and 2b are joined to each other. More specifically, the semiconductor chips 2a and 2b are mutually pressed while the solder layer 40 is melted by reflow. Thus, a solder alloy is formed at the joint between the solder layer 40 and the electrode 34, and the two are mechanically and electrically joined. As described above, the respective semiconductor chips 2a and 2b are connected by wiring. If necessary, the gap between the stacked semiconductor chips is filled with an underfill.
[0057]
By the way, since the melted solder layer 40 is deformed upward along the outer periphery of the electrode plug portion 36 in the upper semiconductor chip 2a, it may come into contact with the back surface 10b of the upper semiconductor chip 2a. Since a signal line is connected to the solder layer 40 and a ground is connected to the back surface 10b of the semiconductor chip 2a, it is necessary to prevent a short circuit between the two. In this regard, in the present embodiment, since the insulating film 26 is formed on the back surface 10b of the semiconductor chip 2a, it is possible to prevent a short circuit between the solder layer 40 and the back surface 10b of the semiconductor chip 2a when stacking the semiconductor chips. Becomes possible. Therefore, three-dimensional mounting can be performed while preventing a short circuit between the signal line and the ground.
[0058]
In recent years, due to demands for miniaturization and weight reduction of a semiconductor device, the back surface of a semiconductor substrate is largely etched to form a semiconductor chip having a very small thickness. Therefore, when the semiconductor substrate after the back surface etching is processed, the semiconductor substrate may be broken or broken. Therefore, the semiconductor substrate after the back surface etching can be processed only to a minimum necessary amount. Therefore, the idea of forming an insulating film on the back surface of the semiconductor substrate was not reached. However, recently, a technique has been developed in which a reinforcing member is attached to the active surface of the semiconductor substrate before etching the rear surface of the semiconductor substrate, whereby the semiconductor substrate after the rear surface etching is freely processed. The technique of mounting the reinforcing member is such that the reinforcing member can be mounted while absorbing irregularities on the active surface of the semiconductor substrate, and the reinforcing member can be freely removed after processing the semiconductor substrate. This has led to the present invention of forming an insulating film on the back surface of a semiconductor substrate for the first time.
[0059]
[Relocation wiring]
In order to mount the semiconductor device formed as described above on a circuit board, it is desirable to perform rewiring. First, the rewiring will be briefly described. FIG. 8 is an explanatory diagram of the rewiring of the semiconductor chip. Since a plurality of electrodes 62 are formed along the opposite side on the surface of the semiconductor chip 61 shown in FIG. 8A, the pitch between adjacent electrodes is narrow. When such a semiconductor chip 61 is mounted on a circuit board, adjacent electrodes may be short-circuited. Therefore, in order to increase the pitch between the electrodes, rewiring is performed in which a plurality of electrodes 62 formed along opposite sides of the semiconductor chip 61 are drawn to the center.
[0060]
FIG. 8B is a plan view of the semiconductor chip on which rewiring has been performed. At the center of the surface of the semiconductor chip 61, a plurality of circular electrode pads 63 are arranged in a matrix. Each electrode pad 63 is connected to one or more electrodes 62 by a rewiring 64. As a result, the electrodes 62 having a narrow pitch are drawn out to the central portion, and the pitch is widened.
[0061]
FIG. 9 is a side cross-sectional view taken along line AA of FIG. The semiconductor device formed as described above is turned upside down, and a solder resist 65 is formed at the center of the bottom surface of the semiconductor chip 61 as the lowermost layer. Then, a rewiring 64 is formed from the post of the electrode 62 to the surface of the solder resist 65. An electrode pad 63 is formed at the end of the rewiring 64 on the solder resist 65 side, and a bump 78 is formed on the surface of the electrode pad. The bump 78 is, for example, a solder bump, and is formed by a printing method or the like. Note that a resin 66 for reinforcement and the like are molded on the entire bottom surface of the semiconductor chip 61.
[0062]
[Circuit board]
FIG. 10 is a perspective view of a circuit board. In FIG. 10, a semiconductor device 1 formed by stacking semiconductor chips is mounted on a circuit board 1000. Specifically, the bumps formed on the lowermost semiconductor chip in the semiconductor device 1 are mounted by performing reflow, FCB (Flip Chip Bonding), or the like on the electrode pads formed on the surface of the circuit board 1000. Have been. The semiconductor device 1 may be mounted with an anisotropic conductive film or the like sandwiched between the semiconductor device 1 and the circuit board.
[0063]
[Second embodiment]
Next, a semiconductor chip which is a second embodiment of the semiconductor device according to the present invention will be described with reference to FIG. FIG. 11 is a side sectional view of the electrode portion of the semiconductor chip according to the present embodiment. The difference between the semiconductor chip 3 according to the second embodiment and the first embodiment is that the tip of the electrode 34 on the back side of the semiconductor chip 3 is substantially flush with the surface of the insulating film 26 as the second insulating layer. Only the points formed above. In other respects, the configuration is the same as that of the first embodiment, and a detailed description is omitted.
[0064]
In the semiconductor chip 3 according to the second embodiment, the lower end surface of the plug portion 36 of the electrode 34 is formed substantially on the same plane as the surface of the insulating film 26 formed on the back surface 10 b of the semiconductor chip 3. In order to manufacture the semiconductor chip 3 according to the second embodiment, when drilling the hole H3 in FIG. 2C, the hole H3 is formed shallower than in the first embodiment. As a result, when the back surface 10b of the substrate 10 is etched in FIG. 5B, the amount of protrusion of the insulating film 22 is smaller than in the first embodiment. When forming the insulating film 26 on the back surface 10b of the substrate 10 in FIG. 6A, the insulating film 26 is formed to be thicker than in the first embodiment. When exposing the tip of the electrode 34 by polishing in FIG. 6B, the tip of the electrode 34 is exposed while the surface of the insulating film 26 is polished. Thereby, as shown in FIG. 11, the lower end surface of the plug portion 36 of the electrode 34 is exposed on substantially the same plane as the surface of the insulating film 26 formed on the back surface 10b of the semiconductor chip 3.
[0065]
In the semiconductor chip according to the second embodiment, as in the first embodiment, the insulating film 26 is formed on the back surface 10b of the semiconductor chip 3. Therefore, as shown in FIG. 7, when each semiconductor chip is stacked, a short circuit between the solder layer 40 and the back surface 10b of the upper semiconductor chip can be prevented. Therefore, three-dimensional mounting can be performed while preventing a short circuit between the signal line and the ground.
[0066]
By the way, in the first embodiment, the lower end of the plug portion 36 of the electrode 34 is formed to protrude from the surface of the insulating film 26. When the semiconductor chips are pressurized at the time of stacking the semiconductor chips, only the plug portion of the upper semiconductor chip comes into contact with the lower semiconductor chip, so that stress concentration may occur in the lower semiconductor chip. As a result, the lower semiconductor chip may be broken or broken. On the other hand, in the second embodiment, the lower end of the plug portion 36 of the electrode 34 is formed substantially on the same plane as the surface of the insulating film 26. As a result, even if the semiconductor chips are pressed against each other when the semiconductor chips are stacked, stress concentration does not occur in the lower semiconductor chip, and three-dimensional mounting can be performed while preventing damage to the lower semiconductor chip. As described above, the short-circuit between the signal line and the ground can be prevented without forming the lower end of the plug portion 36 as in the first embodiment.
[0067]
[Electronics]
Next, an example of an electronic device including the above-described semiconductor device will be described with reference to FIGS. FIG. 12 is a perspective view of a mobile phone. The above-described semiconductor device is arranged inside the housing of the mobile phone 300.
[0068]
Note that the above-described semiconductor device can be applied to various electronic devices other than the mobile phone. For example, liquid crystal projectors, multimedia-capable personal computers (PCs) and engineering workstations (EWS), pagers, word processors, televisions, video tape recorders of the viewfinder or monitor direct-view type, electronic organizers, electronic desk calculators, car navigation systems The present invention can be applied to an electronic device such as a device, a POS terminal, or a device having a touch panel.
[0069]
Note that an electronic component can be manufactured by replacing the “semiconductor chip” in the above-described embodiment with an “electronic element”. Electronic components manufactured using such electronic devices include, for example, optical devices, resistors, capacitors, coils, oscillators, filters, temperature sensors, thermistors, varistors, volumes, and fuses.
[0070]
Note that the technical scope of the present invention is not limited to the above-described embodiments, and includes various modifications of the above-described embodiments without departing from the spirit of the present invention. That is, the specific materials, layer configurations, and the like described in the embodiments are only examples, and can be appropriately changed.
[Brief description of the drawings]
FIG. 1 is a side sectional view of an electrode portion of a semiconductor chip according to a first embodiment.
FIG. 2 is an explanatory diagram of a method for manufacturing a semiconductor chip according to a first embodiment.
FIG. 3 is an explanatory diagram of the method for manufacturing the semiconductor chip according to the first embodiment.
FIG. 4 is an explanatory diagram of the method for manufacturing the semiconductor chip according to the first embodiment.
FIG. 5 is an explanatory diagram of the method for manufacturing the semiconductor chip according to the first embodiment.
FIG. 6 is an explanatory diagram of the method for manufacturing the semiconductor chip according to the first embodiment.
FIG. 7 is an explanatory diagram of a stacked state of the semiconductor device according to the first embodiment.
FIG. 8 is an explanatory diagram of rewiring.
FIG. 9 is an explanatory diagram of rewiring.
FIG. 10 is an explanatory diagram of a circuit board.
FIG. 11 is a side sectional view of an electrode portion of a semiconductor chip according to a second embodiment.
FIG. 12 is a perspective view of a mobile phone as an example of an electronic apparatus.
FIG. 13 is a side sectional view of the entire semiconductor device according to the related art.
FIG. 14 is an explanatory diagram of a stacked state of a semiconductor device according to a conventional technique.
[Explanation of symbols]
2 semiconductor chip 22 first insulating layer 24 base film 26 second insulating layer 34 electrode 40 solder layer

Claims

A method of manufacturing a semiconductor device having an electrode penetrating a semiconductor substrate,
Forming a recess from the active surface of the semiconductor substrate on which the integrated circuit is formed to the inside of the semiconductor substrate,
Forming a first insulating layer on the inner surface of the recess;
Filling a conductive material inside the first insulating layer to form an electrode;
Etching a back surface of the semiconductor substrate to expose a tip of the first insulating layer;
Forming a second insulating layer on the back surface of the semiconductor substrate;
Removing the first insulating layer and the second insulating layer at the tip of the electrode to expose the tip of the electrode;
A method for manufacturing a semiconductor device, comprising:

Before etching the back surface of the semiconductor substrate,
2. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of attaching a reinforcing member of the semiconductor substrate to an active surface of the semiconductor substrate via a curable adhesive.

Forming a barrier layer for preventing the conductive material from diffusing into the semiconductor substrate before forming the electrode, inside the first insulating layer;
Removing the first insulating layer and the second insulating layer at the tip of the electrode, removing the barrier layer at the tip of the electrode, and exposing the tip of the electrode;
3. The method of manufacturing a semiconductor device according to claim 1, comprising:

4. The method according to claim 1, wherein in the step of forming the second insulating layer, a film of silicon oxide or silicon nitride forming the second insulating layer is formed by a CVD method. Manufacturing method of a semiconductor device.

4. The method according to claim 1, wherein in the step of forming the second insulating layer, a liquid SOG or polyimide as a raw material of the second insulating layer is applied by a spin coating method. Manufacturing method of a semiconductor device.

A semiconductor device manufactured using the method for manufacturing a semiconductor device according to claim 1.

A semiconductor substrate on which an integrated circuit is formed;
An electrode formed through a first insulating layer inside a through hole formed from an active surface of the semiconductor substrate to a back surface of the semiconductor substrate;
A second insulating layer formed on the back surface of the semiconductor substrate and at least around the electrode;
A semiconductor device comprising:

The semiconductor device according to claim 7, wherein a front end surface of the electrode on a back side of the semiconductor substrate is formed to protrude from a surface of the second insulating layer.

8. The semiconductor device according to claim 7, wherein a front end surface of said electrode on a back side of said semiconductor substrate is formed on substantially the same plane as a surface of said second insulating layer.

10. The semiconductor device according to claim 7, wherein the second insulating layer is made of silicon oxide, silicon nitride, or polyimide.

11. The semiconductor device according to claim 6, wherein a plurality of the semiconductor devices according to claim 6 are stacked, and the electrodes of the vertically adjacent semiconductor devices are electrically connected via solder or brazing material. .

A circuit board on which the semiconductor device according to claim 11 is mounted.

An electronic apparatus comprising the semiconductor device according to claim 11.