JP2005123535A - 半導体装置 - Google Patents

Abstract

【課題】 低コストで寄生容量の小さい半導体装置を提供する。
【解決手段】 半導体装置は、ＦＥＴ１１０、１１２と、ドライバーＩＣ１１４と、これらＦＥＴ１１０、１１２とドライバーＩＣ１１４とをモールドし、ＦＥＴ１１０、１１２とドライバーＩＣ１１４の一方の面である第１の面はモールドせずに露出するように形成された、モールド部と、これらＦＥＴ１１０、１１２とドライバーＩＣ１１４における第１の面に形成され、プリント基板に直接、接続される、接続電極と、を備えて構成されている。
【選択図】 図３

Description

本発明は、半導体装置に関し、特に、高速スイッチング型の非絶縁型ＤＣ−ＤＣコンバータを有する半導体装置に関する。

コンピュータ等のＣＰＵに使用される電源が低電圧化するのに伴い、同期整流方式によるＤＣ−ＤＣコンバータ電源が多用されるようになってきている。またＣＰＵ用の電源に求められているｄｉ／ｄｔ（電源立ち上がり時の電流変化）はますます大きくなり、かつ、電源の出力電圧のリップルを抑制するためにも電源の高速化が重要になってきている。

ＤＣ−ＤＣコンバータの基本回路図を、図１に示す。この図１に示すように、ＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子であるＦＥＴ１０と、ローサイドスイッチング素子であるＦＥＴ１２と、これらＦＥＴ１０、１２のオン／オフを制御する制御ＩＣであるドライバーＩＣ１４とを、備えて構成されている。これらＦＥＴ１０、１２は、ディスクリート素子により構成されている。そして、これらＦＥＴ１０とＦＥＴ１２とドライバーＩＣ１４とは、別々のパッケージに入っており、それぞれが、プリント基板上で接続されていた。

しかし、ｄｉ／ｄｔが大きくなると、プリント基板上のインダクタンスの影響や、パッケージ内のワイヤーによるボンディングのインダクタンスの影響による、変換効率の低下が無視できなくなってきている、このため、ハイサイドスイッチング素子であるＦＥＴ１０と、ローサイドスイッチング素子であるＦＥＴ１２と、それらを駆動制御するドライバーＩＣ１４とを、１つのパッケージに入れたマルチチップモジュールが用いられるようになってきている。

図２に、マルチチップモジュールの断面図を示す。この図２に示すように、ＦＥＴ１０とＦＥＴ１２とドライバーＩＣ１４とは、中間基板２０に実装されている。さらに、図１に示した基本回路の点線で囲まれている領域内の回路結線は、中間基板２０上でなされている。したがって、中間基板２０には、第１電源電圧が供給される入力端子Ｖｉｎと、出力ノードとなる出力端子Ｖｘと、グランド（第２電源電圧）に接続される接地端子ＧＮＤとが設けられ、それらがマルチチップモジュールが実装されるプリント基板３０に接続されている。換言すれば、従来においては、ＦＥＴ１０、１２とドライバーＩＣ１４に、中間基板２０を含めて、１つのモジュールとして扱われている。

このように中間基板２０を介在してマルチチップモジュールをプリント基板３０に搭載するのは、半田バンプ等による接続部３２のピッチを調整する必要があるからである。すなわち、マルチチップモジュールの接続部３２のピッチは非常に小さく、このピッチを広げるために、マルチチップモジュールを中間基板２０に接続するのである。そして、中間基板２０の接続部３４の広いピッチで、プリント基板３０に中間基板２０を接続するのである。

このような構成では、マルチチップモジュールは、冗長な中間基板２０を介してプリント基板３０に接続されているため、中間基板２０の分の寄生容量が増加してしまうという問題があった。また、この中間基板２０を作製するコストや、中間基板２０にマルチチップモジュールを実装するコストが、余分に発生するという問題があった。

そこで本発明は、上記課題を解決するためになされたものであり、低コストで寄生容量の小さいＤＣ−ＤＣコンバータのマルチチップモジュールを備えた半導体装置を提供することを目的とする。

上記課題を解決するため、本発明に係る半導体装置は、
第１電源電圧端子と出力ノードとの間に接続された、ハイサイドスイッチング素子と、
前記出力ノードと第２電源電圧端子との間に接続された、ローサイドスイッチング素子と、
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子とのオン／オフを制御する、制御ＩＣと、
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣとをモールドする、モールド部であって、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣの一方の面である第１の面はモールドせずに露出するように形成された、モールド部と、
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣにおける前記第１の面に形成され、プリント基板に直接、接続される、接続電極と、
を備えることを特徴とする。

本発明によれば、低コストで寄生容量の小さいＤＣ−ＤＣコンバータのマルチチップモジュールを備えた半導体装置を提供することができる。

〔第１実施形態〕
図３は、本実施形態に係る半導体装置の構成を説明する断面図である。この図３に示すように、ＦＥＴ１１０、１１２とドライバーＩＣ１１４とは、モールド部１００によりモールドされている。このモールド部１００は絶縁性の樹脂で形成されている。ＦＥＴ１１０は図１におけるＦＥＴ１０に相当するハイサイドスイッチング素子であり、ＦＥＴ１１２は図１におけるＦＥＴ１２に相当するローサイドスイッチング素子である。また、ドライバーＩＣ１１４は図１におけるドライバーＩＣ１４に相当するＩＣである。これらＦＥＴ１１０、１１２とドライバーＩＣ１１４とモールド部１００とにより、本実施形態における１つのパッケージが構成されている。

ＦＥＴ１１０、１１２とドライバーＩＣ１１４の一方の面は、モールド部１００が形成されておらず、露出している。このＦＥＴ１１０、１１２とドライバーＩＣ１１４の露出している面には、接続電極１０２が複数形成されている。そして、この接続電極１０２の部分に、半田バンプ等の接続部１０４が形成されており、この接続部１０４を介して、接続電極１０２がプリント基板３０に接続されている。この半導体装置をプリント基板３０に接続することにより、図１に示した接続関係が完成する。

図４は、図３の半導体装置の底面図であり、その接続電極１０２の配置を示している。図５は、図４の半導体装置が接続されるプリント基板３０側の接続電極１２０の配置を示している。これら図４及び図５から分かるように、本実施形態における半導体装置では、ＦＥＴ１１０、１１２とドライバーＩＣ１１４に設けられた接続電極１０２の配置間隔が、プリント基板３０に設けられた接続電極１２０の配置間隔と合致している。したがって、図４の半導体装置を、中間基板を介在させることなく、直接、プリント基板３０に実装することができるようになる。このため、中間基板が介在することにより生じていた寄生容量の発生を回避することができるとともに、製造コストの低減を図ることができる。

なお、図４に示したような広い間隔で接続電極１０２を形成することができるように、本実施形態においては、ＦＥＴ１１０、１１２の内部配線の材料に、銅を用いている。これは、これまで内部の配線材料に用いられていたアルミニウムの比抵抗よりも、銅の比抵抗の方が、小さいからである。すなわち、比抵抗が小さくなることにより、ＦＥＴ１１０、１１２内部における配線の抵抗が低くなり、ＦＥＴ１１０、１１２を構成する内部の複数のトランジスタ素子までの配線長を長くすることができ、これにより、接続電極１０２の間隔を広くすることができるからである。

〔第２実施形態〕
図６は、第２実施形態に係る半導体装置の構成を説明する断面図である。この図６に示すように、本実施形態においては、銅により形成された接続フレーム１３０により、ＦＥＴ１１０、１１２と、ドライバーＩＣ１１４との間が接続されている。すなわち、ＦＥＴ１１０、１１２の上側の面にも接続電極１０２が設けられており、ドライバーＩＣ１１４の上側の面にも接続電極１０２が設けられている。そして、この接続電極１０２が接続フレーム１３０に接続することにより、ＦＥＴ１１０、１１２とドライバーＩＣ１１４との間が接続されるようになっている。換言すれば、接続フレーム１３０により、ＦＥＴ１１０と、ＦＥＴ１１２と、ドライバーＩＣ１１４との間の接続のうち、少なくとも一部が、モールド部１００の内側でなされていることとなる。

この接続フレーム１３０上には、モールド部１００が形成されており、この半導体装置の上側の面及び側面がモールドされている。半導体装置の下側の面はモールド部１００が形成されておらず、このため、接続フレーム１３０と、ＦＥＴ１１０、１１２と、ドライバーＩＣ１１４とが露出している。

また、この半導体装置の下側の面では、接続フレーム１３０の一部が露出しており、この露出した接続フレーム１３０は接続部１０４を介して、プリント基板３０に直接、接続されている。さらに、ＦＥＴ１１０、１１２の接続電極１０２と、ドライバーＩＣ１１４の接続電極１０２も、接続部１０４を介して、プリント基板３０に接続される。

また本実施形態においては、接続フレーム１３０を介して、ＦＥＴ１１０、１１２も、プリント基板３０に接続される。この場合、電流はＦＥＴ１１０、１１２を図の縦方向（上下方向）に流れることとなる。したがって、本実施形態においては、ＦＥＴ１１０、１１２は、縦型のディスクリート素子となる。

なお、本実施形態においては、ＦＥＴ１１０、１１２と、ドライバーＩＣ１１４との間を、接続フレーム１３０ではなく、プリント基板３０側を用いて接続するようにすることも可能である。この場合、接続フレーム１３０は、ＦＥＴ１１０、１１２の接続に用いることができる。

また、図７に示すように、ドライバーＩＣ１１４は、バンプや半田等の接続部１３２を介して、接続電極１０２が接続フレーム１３０に接続されるようにしてもよい。さらに、図８に示すように、接続フレーム１３０の上側の面がモールド部１００から露出するようにしてもよい。すなわち、モールド部１００をこの半導体装置の側面にのみ形成し、上側の面には形成しないようにしてもよい。このようにすれば、接続フレーム１３０が放熱板の役割を果たし、半導体装置の冷却を図ることができる。

〔第３実施形態〕
図９は、第３実施形態に係る半導体装置の構成を説明する断面図である。この図９に示すように、本実施形態は上述した第１実施形態を変形して、半導体装置の上部に接続フレーム１４０を設けている。この接続フレーム１４０の上側の面は、モールド部１００から露出している。但し、本実施形態においては、ＦＥＴ１１０、１１２の上側の面には接続電極は設けられておらず、ドライバーＩＣ１１４の上側の面にも接続電極は設けられていないので、この接続フレーム１４０は放熱プレートとして機能することとなる。

なお、本実施形態では、放熱性は若干落ちることとなるが、図１０に示すように、接続フレーム１４０の上面に、モールド部１００を形成するようにしてもよい。

〔第４実施形態〕
図１１は、第４実施形態に係る半導体装置の構成を説明する断面図である。この図１１に示すように、本実施形態における半導体装置においては、ＦＥＴ１１０、１１２及びドライバーＩＣ１１４の上部に、低熱抵抗の絶縁シート１５０を介して、ヒートシンク１５２が、形成されている。ヒートシンク１５２は、本実施形態においては、銅で形成されている。このヒートシンク１５２の上側の面は、モールド部１００から露出している。また、本実施形態では、このヒートシンク１５２の熱抵抗は、絶縁シート１５０の熱抵抗より、低くなっている。

このように、半導体装置の上側の面にヒートシンク１５２を設けることにより、半導体装置の熱が速やかに拡散されるようになり、放熱性が向上する。また、絶縁シート１５０を、ヒートシンク１５２と、ＦＥＴ１１０、１１２及びドライバーＩＣ１１４との間に設けたので、何らかの理由によりヒートシンク１５２に導電性部材が接触したとしても、ＦＥＴ１１０、１１２や、ドライバーＩＣ１１４と導電性部材が電気ショートを起こさないようにすることができる。

〔第５実施形態〕
図１２は、第５実施形態に係る半導体装置の構成を説明する断面図である。この図１２に示すように、本実施形態は、上述した第２実施形態で説明した接続フレーム１３０を備えた半導体装置に、絶縁シート１５０を介在させたヒートシンク１５２を設けたものである。

このように、絶縁シート１５０を設けることにより、ＦＥＴ１１０、１１２およびドライバーＩＣ１１４とヒートシンク１５２を絶縁することができる。

なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した各実施形態では、接続部１０４をバンプや半田で構成すると説明したが、他の手法により接続部１０４を構成するようにしてもよい。また、上述した各実施形態では、ハイサイドスイッチング素子とローサイドスイッチング素子の一例としてＦＥＴを示したが、他のスイッチング素子でこれらを構成するようにしてもよい。

一般的なＤＣ−ＤＣコンバータの接続関係を示す回路図。 従来の半導体装置の構成を説明する断面図。 第１実施形態に係る半導体装置の構成を説明する断面図。 本実施形態に係る半導体装置の底面図。 本実施形態に係る半導体装置に対応したプリント基板の部分的な平面図。 第２実施形態に係る半導体装置の構成を説明する断面図。 第２実施形態の変形例に係る半導体装置の構成を説明する断面図。 第２実施形態の別の変形例に係る半導体装置の構成を説明する断面図。 第３実施形態に係る半導体装置の構成を説明する断面図。 第３実施形態の変形例に係る半導体装置の構成を説明する断面図。 第４実施形態に係る半導体装置の構成を説明する断面図。 第５実施形態に係る半導体装置の構成を説明する断面図。

符号の説明

３０ プリント基板
１００ モールド部
１０２ 接続電極
１０４ 接続部
１１０、１１２ ＦＥＴ
１１４ ドライバーＩＣ

Claims (11)

1. 第１電源電圧端子と出力ノードとの間に接続された、ハイサイドスイッチング素子と、
   前記出力ノードと第２電源電圧端子との間に接続された、ローサイドスイッチング素子と、
   前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子とのオン／オフを制御する、制御ＩＣと、
   前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣとをモールドする、モールド部であって、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣの一方の面である第１の面はモールドせずに露出するように形成された、モールド部と、
   前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣにおける前記第１の面に形成され、プリント基板に直接、接続される、接続電極と、
   を備えることを特徴とする半導体装置。
2. 前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣとの間の接続のうち、少なくとも一部の接続が前記モールド部の内側でなされている、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の面の反対側の面である第２の面に形成され、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣとの間の接続のうち、少なくとも一部の接続に用いられる、接続フレームであって、前記第１の面から一部が露出している、接続フレームを、さらに備えることを特徴とする請求項１に記載の半導体装置。
4. 前記接続フレームの上部には、前記モールド部が形成されておらず、このため前記接続フレームが前記第２の面から露出していることを特徴とする請求項３に記載の半導体装置。
5. 前記第１の面の反対側の面である第２の面に形成され、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣとの間の接続のうち、少なくとも一部の接続に用いられる、接続フレームであって、前記第１の面からは露出していない、接続フレームを、さらに備えることを特徴とする請求項１に記載の半導体装置。
6. 前記接続フレームの上部には、前記モールド部が形成されておらず、このため前記接続フレームが前記第２の面から露出していることを特徴とする請求項５に記載の半導体装置。
7. 前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子と前記制御ＩＣにおける、前記第１の面の反対側の面である第２の面に形成された、絶縁シートと、
   前記絶縁シート上に形成された放熱のための、ヒートシンクと、
   をさらに備えることを特徴とする請求項１に記載の半導体装置。
8. 前記ヒートシンクの熱抵抗は、前記絶縁シートの熱抵抗より、低い、ことを特徴とする請求項７に記載の半導体装置。
9. 前記接続フレーム上に形成された、絶縁シートと、
   前記絶縁シート上に形成された放熱のための、ヒートシンクと、
   をさらに備えることを特徴とする請求項３に記載の半導体装置。
10. 前記接続電極は、接続部を介して、プリント基板に接続される、ことを特徴とする請求項１乃至請求項９のいずれかに記載の半導体装置。
11. 前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子の内部配線は、銅により形成されている、ことを特徴とする請求項１乃至請求項１０のいずれかに記載の半導体装置。

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