KR100852016B1 - 공통 리드 프레임 상에 플립 칩을 가진 반도체 디바이스모듈 - Google Patents

공통 리드 프레임 상에 플립 칩을 가진 반도체 디바이스모듈 Download PDF

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Abstract

회로의 반도체 부분이 공통 하우징 내에 평평하게 배열되는 다수의 플립 칩 디바이스들을 포함한다. 상기 다수의 플립 칩 디바이스들은 와이어 본딩 없이 서로 연결된다. 상기 공통 하우징은 패키징 구조를 포함하는데, 상기 패키징 구조는 연결부와 적어도 하나의 웹 부분을 포함하며, 이것은 다수의 플립 칩 디바이스들에 의해 방출되는 열의 열 관리에 도움을 주고, 플립 칩 디바이스들을 서로 연결한다. 회로 내의 수동 디바이스들은 또한 공통 하우징 내에 평평하게 배열될 수도 있다.
플립 칩, 공통 하우징, 패키징 구조, 열 관리

Description

공통 리드 프레임 상에 플립 칩을 가진 반도체 디바이스 모듈{SEMICONDUCTOR DEVICE MODULE WITH FLIP CHIP DEVICES ON A COMMON LEAD FRAME}
본 출원은 미국 가출원 제60/576,703호(2004.06.03. 출원)의 우선권을 주장하며, 이 가출원의 내용 모두는 여기서 참조로 통합된다.
본 발명은 회로의 적어도 반도체 부분을 형성하는 플립 칩 디바이스를 포함하는 모듈에 관한 것이다.
여러 타입의 전기 회로, 예를 들어 DC to DC 컨버터, 동기 컨버터, 기타 등등은 다수의 반도체 컴포넌트 예를 들어 MOSFET 및 IC를 요구한다. 이러한 회로 컴포넌트(component)들은 휴대 전자 장치 내에서 발견될 수 있고 그리고 지지(support) 컴포넌트는 일반적으로 개별적으로 하우징(housing) 되고 지지 보드(support board) 상에 개별적으로 실장(mount) 된다. 개별적으로 하우징된 부분은 보드 공간을 차지하고 각 부분은 열을 발생시킨다. 만약 그 부분이 다른 컴포넌트 예를 들어 마이크로프로세서와 가까이 있다면, 그 부분은 마이크로프로세서의 동작을 간섭할 수 있다.
열 발생 그리고 보드 공간 점유의 두 가지 문제에 대처하기 위해, 적어도 두개의 다른 접근법이 이전에 적용되었다.
하나의 접근법은 다양한 반도체 컴포넌트들을 단일 하우징 내에 평평하게 배열하는 것이다. 반도체 컴포넌트들을 포함하며, 단일 기판 상에 평평하게 배열된 예시적 회로도가 도 1에 도시되며, 이것은 본래 미국 특허 제6,388,319호의 도 2로서 도시된 것이다.
도 1은 동기 벅 컨버터(synchronous buck converter) 회로를 보여주며, 이 회로는 스위칭 디바이스로서 N-채널 MOSFET(4)과, 그리고 동기 정류를 위해 병렬로 연결된 N-채널 동기 MOSFET(5)와 쇼트키 다이오드(6)를 가진다. N-채널 MOSFET(4), N-채널 MOSFET(5), 그리고 쇼트키 다이오드(6)는 공통 하우징(7) 안에 평평하게 배열된다. 그러나 MOSFET(4,5)의 게이트에 연결된 제어 회로(8)는 앞서 언급된 공통 하우징(7) 안에 포함되지 않는다. 다이(die)(4)의 소스(source)(상부(top))는 다이(5)의 드레인(drain)(하부(bottom))에 연결되기 때문에, 기판, 그리고 와이어 본드(wire bond)로부터 다이(5)를 절연시킬 것이 요구된다. 추가로, 제어 칩(8)은 따로 떨어지는데, 왜냐하면 이것은 보드로부터 절연되어야 하기 때문이다.
반도체 컴포넌트들을 공통 하우징 안에 평평하게 배열하는 접근법을 취하는 다른 특허는 미국 특허 제5,977,630호, 제6,144,093호, 제6,404,050호, 제6,448,643호, 제6,465,875호, 제6,593,622호, 제6,696,321호를 포함한다. 그러나, 앞서 기재된 참조들 모두에서 중요한 것은 와이어 본딩(wire bonding)이 반도체 컴포넌트들 사이에서 필요한 접속을 만들기 위해 광범위하게 사용된다는 것이다. 이러한 와이어 본딩은 더 높은 저항 그리고 인덕턴스를 초래한다. 추가적으로, 공통 하우징 내에 컴포넌트들을 패키징(packaging) 하는 것이, 따로 떨어져서 하우징되 는 컴포넌트들에 비하여, 컴포넌트들의 열적 영향을 감소시키지만, 열 관리에 있어서의 더 개선되어야 할 것이 요구되고 있다.
보드 공간의 점유 그리고 열 관리의 문제에 대처하기 위한 두 번째 접근법은 공통 하우징 안에 포함된 스택화된(stacked) 또는 중첩된(superimposed) 다이를 사용하는 것을 포함한다. 그러한 접근법은 미국 특허 제5,770,480호, 제6,798,044호, 제6,858,922호에 의해 예시되어 있다. 그러한 접근법은 평평한 배열 접근법보다 훨씬 더 많은 보드 공간을 유지한다. 추가로, 다이 사이의 와이어 본딩은 제거될 수 있다. 그러나 이러한 접근법은 평평한 배열 접근법에 비하여 하나의 다이의 동작이 그것 위에 스택화된 또는 중첩된 다른 다이 상에서 가지는 열적 영향에서의 증가를 포함한다.
관련된 기술의 연구를 통해 개시된 상기 문제점들과 고려해야할 점들에 비추어, 본 발명은 몇 가지 목적을 가진다.
먼저, 본 발명은 회로 보드 공간을 보존하기 하도록 공통 하우징 내에 반도체 컴포넌트들의 평평한 배열을 제공하는 것이다.
두 번째로, 이러한 평평한 배열을 제공하는 반면에 공통 하우징 내에 다양한 다이 사이의 연결을 가져오는 와이어 본딩을 제공할 필요성을 제거하는 것이 본 발명의 목적이다.
세 번째로, 종래 다이의 평평한 배열에 비해, 그리고 스택화된 또는 중첩된 다이의 배열에 비해, 더 뛰어난 열 관리를 보여주는 공통 하우징 내에 다이의 평평한 배열을 제공하는 것이 본 발명의 목적이다.
따라서, 본 발명은 공통 리드 프레임(common lead frame) 또는 다른 회로 기판 상에 배열된 다수의 플립 칩 디바이스들을 포함하며, 이 배열은 하나의 플립 칩 디바이스를 어떤 다른 플립 칩 디바이스 위에 스택화 또는 중첩시키지 않고 실질적으로 평평하게 배열된다. 플립 칩 디바이스 사이의 연결은 어떠한 와이어 본딩 없이 만들어진다. 플립 칩 디바이스들 중 적어도 일부 디바이스 사이의 연결은, 공통 하우징 내에서 다이의 스택화된 또는 중첩된 배열 또는 다이의 종래 평평한 배열을 이용가능한 것에 비해, 개선된 열 관리를 제공한다.
따라서, 벅 컨버터 회로에 대해서, 제어 FET는, 미국 가출원 제60/539,549호(2004.01.26. 출원)에서 개시된 타입인, 상부 드레인 MOSFET이 될 수 있고, 다이의 상부에서 이것의 드레인 및 게이트, 드레인 및 게이트는 다이가 플립(flip) 될 때 상부에서 리드 프레임 및 소스와 접촉한다. 동기 FET는 Direct FETTM 타입이 될수 있고, 이것은 미국 특허 제6,624,522호에서 개시되며, 다이 상부에 그것의 드레인을 가지며, 다이 하부에 그것의 소스와 게이트를 가지며, 그래서 그것은 T-PAC 타입 패키징 구조를 통해 상부 드레인 FET의 소소에 연결될 수 있고, 이것은 미국 특허 공개번호 제2004/0061221 A1에서 개시되며 여기에서의 내용 전체는 본원에 참조로 통합된다. 종래의 다른 수직 전도 디바이스 패키지들은 또한 동기 FET와 상부 드레인 FET를 연결하는데 사용될 수도 있다. 이 IC는 또한 플립 칩이고 그래서 그 하부는 리드 프레임 내에서 패터닝(patterning) 되는 트레이스(trace)에 의해 제어 FET와 동기 FET의 게이트에 연결될 수 있다. 따라서, 와이어 본딩을 필요로 하지 않는다.
본 발명의 다른 특징과 장점은 첨부되는 도면을 참조하여 다음의 본 발명의 설명으로부터 명백할 것이다.
도 1은 공통 하우징 내에서의 회로의 반도체 부분의 종래 배열을 도시한다.
도 2는 공통 하우징 내에서 배열된 회로의 반도체 부분을 도시한, 본 발명의 회로도이다.
도 3은 공통 하우징 내에 포함되며, 도 2에 도시된 회로의 컴포넌트들에 대응하는 본 발명의 실시예의 평면도이다.
도 4는 도 3에서의 섹션 라인(section line) 4-4를 따라 절취한 도 3의 단면도이다.
도 5는 도 3에서의 섹션 라인 5-5를 따라 절취한 도 3의 단면도이다. 도 5는 또한 도 2에 도시된 회로에 대응하며, 이 회로에서의 전류의 흐름을 도식적으로 도시한다.
도 6은 상부 표면의 돌출부(ridges)를 보여주는 T-PAC 패키징 구조의 부분적 입면도이다.
도 2는 상부 드레인 구조의 MOSFET(15), 동기 MOSFET(25), DirectFETTM 타입 의 동기 MOSFET(25), 플립 칩 타입 IC(94), 일정한 출력 DC 전압을 얻기 위해 PWM 모드에서의 제어 MOSFET(15, 25), 인덕터(10) 그리고 커패시터(11)를 포함하는 벅 컨버터 회로의 회로도를 도시한다. 벅 컨버터 회로는 때때로 스텝 다운 컨버터로 아려져 있으며, 일반적으로 전압을 낮추는데 사용된다. 따라서, 입력 전압 VIN은 출력 전압 VOUT보다 더 크다. MOSFET 다이(15), MOSFET 다이(25), 그리고 IC 다이(94)는 공통 하우징 내에 배열된다. 다이(15, 25, 94)는 리드 프레임(20) 상에 평평하게 배열되거나 또는 열적 그리고 전기적 전도성을 모두 지닌 다른 기판 상에 평평하게 배열된다.
리드 프레임 또는 다른 기판의 열적 전도성은 다이(15, 25, 94)로부터의 유효 열 전송을 확실히 하기 위해 그리고 리드 프레임 또는 다른 기판 아래의 하나 이상의 열흡수원(heatsinks)(도시되지 않음)으로의 유효 열 전송을 확실히 하기 위해 필요하다. 리드 프레임 또는 다른 기판의 전기적 전도성은 IC(94)와 MOSFET(15, 25) 사이의 전기적 연결을 위해 필요하고, 이것은 더 자세히 설명될 것이며, 입력 전압 VIN과 출력 전압 V1(도 2를 참조)를 각각 공통 하우징(21)으로 그리고 공통 하우징(21)으로부터 전송을 하기 위해 필요하다. 열적 그리고 전기적으로 전도성을 지닌 리드 프레임 이외에 기판은 직접-본딩 구리(Direct Bond Copper, DBC), 인쇄 회로 보드(Printed Circuit Boards, PCB), 인쇄 와이어링 보드(Printed Wiring Boards, PWB), 그리고 플렉서블 회로(flelxible circuit)를 포함한다.
도 3을 참조하면, IC(94)는 땝납(solder) 또는 전도성 에폭시(epoxy)(도시되지 않음)에 의해 리드 프레임(20) 또는 다른 기판에 직접 본딩(bonding)된다.(본원에서 사용되는 바와 같이, 용어 "플립 칩"은 어떠한 와이어 본딩 없이 리드 프레임 또는 다른 기판에 표면을 가지고 직접적 부속된 칩을 말하며, 이 플립 칩은 적당하게 미리 준비된 본딩 패드(bond pads)를 가진다.) 리드 프레임(20)은 MOSFET(15) 게이트 전극(32)과 드레인 전극(33)을 각각 받는 접촉 영역(30 그리고 31)을 가진다. 리드 프레임(20)은 또한 MOSFET(25)의 소스 전극(43 그리고 44)을 각각 접촉시키는 소스 접촉(40 그리고 41)을 가진다. 추가로, 리드 프레임(20)은 MOSFET(25)의 게이트 전극(45)을 받기 위해 게이트 접촉 영역(42)을 가진다. 리드 프레임(20) 또는 다른 기판은 또한 트레이스(52)를 가지는데, 이 트레이스는 도시적으로 보여지고, 리드 프레임 또는 다른 기판 내에서 패터닝되고, IC(94)를 게이트 접촉 영역(30, 42)에 연결한다.
게이트 접촉 영역(30, 42)은 각각 땜납 또는 전도성 에폭시(58)를 통해 그리고 땝납 또는 전도성 에폭시(54)를 통해, 각각 게이트 전극(32,45)에 차례로 연결된다. 마찬가지로, 도 5를 참조하여, 소스 접촉 영역(40 그리고 41)은 각각 땜납 또는 전도성 에폭시(62)를 통해 그리고 땝납 또는 전도성 에폭시(60)를 통해, 각각 소스 전극(43 그리고 44)에 연결된다. 드레인 접촉 영역(31)은 땜납 또는 전도성 에폭시(66)를 통해 드레인 전극(33)에 연결된다.
MOSFET(25)은 International Rectifier Corporation에 의해 제조된 DirectFETTM 구조이다. 따라서, 도 5를 참조하여, MOSFET(25)는 다이의 표면(7)상에 서 패시베이트(passivate) 되며, 그 위에 소스 및 게이트 전극(43, 44, 45)이 위치하는데, 이것은 소스 전극과 게이트 전극 사이의 단락(shorting) 방지하기 위해서이고, 그리고 습기와 다른 오염으로부터 이들을 보호하기 위해서이다. MOSFET(25)의 드레인 접촉(74)은 전도성 T-PAC 타입 패키징 구조(50)를 통해 MOSFET(15)의 소스 전극(78)에 연결되며, 이것은 또한, 도 2에 도시된 바와 같이, 출력 전압 V1을, 도 5에서 도식적으로 도시된 바와 같이, 리드 프레임(20) 또는 다른 기판으로 전도하는 경로(pathway)를 제공한다.
추가로, T-PAC 타입 패키징(50)의 사용은 개선된 열 관리를 제공한다. T-PAC 타입 패키징 구조(50)는 연결부(connective portion)(80) 및 웹 부분(web portion)(82)으로 구성된다. 웹 부분(82)은 땝납 또는 전도성 에폭시(84)에 의해 리드 프레임(20) 또는 다른 기판에 연결된다. 연결부(80)는 전도성 에폭시 또는 땜납(86, 88)에 의해 MOSFET(25)의 드레인 접촉(74)에 연결되고(도 4 참조), 그리고 또한 땝납 또는 전도성 에폭시에 의해 소스 접촉(78)에 연결된다(도시되지 않음). 연결부(80)와 웹 부분(82)은 통합적으로 단일 몸체에 형성된다.
도 2의 회로를 구현하기 위해, 도 5에 도시된 바와 같이, 소스 접촉(40 그리고 41) 모두는 그라운드(ground)되고, 그리고 도 5에 역시 도시된 바와 같이, VIN은 리드 프레임(20) 또는 다른 기판을 통해 드레인 전극(33)에 공급된다, 수지(resin) 또는 기존의 다른 비전도성 물질의 종래의 몰드(mold)된 하우징(90)은 리드 프레임(20) 또는 다른 기판 위에 회로 패키지의 다른 모든 컴포넌트들과 T-PAC 패키징 구조(50)를 캡슐화 한다.
유의해야 할 것으로서, T-PAC 패키징 구조의 연결부(80)는 리드 프레임 또는 다른 기판의 전체 영역을 포괄(cover)하고, 반면에 웹 부분(82)은 리드 프레임(20) 또는 다른 기판의 더 위쪽 표면의 부분과 접촉을 단지 만들기에 충분한 크기이며, 접촉 부분은 도 3에서의 해칭된 영역(92)으로 도시된다(도 3의 평면도는 도면을 간단히 하기 위해 T-PAC 타입 패키징 구조(50)가 제거되어 있음). 더욱더 이해되어야 할 것으로, 연결자 부분(80)의 더 낮은 표면은 플립 칩 IC(94)의 더 위쪽 표면 위에 있고 그리고 수지 또는 다른 비-전도성 물질로 구성된 비전도성 물질(90)은 T-PAC 패키징 구조(50)로부터 플립 칩 IC(94)를 전기적으로 절연시킨다. 리드 프레임(20)의 전체 영역 또는 다른 기판 위에서의 T-PAC 패키징 구조(50)의 연결자 부분(80)의 확장은, 공통 하우징 내에서의 다이의 배열로 종래의 다른 평평한, 스택화된, 또는 중첩된 배열 위에서 다이에 의해 발생되는 열의 개선된 열 관리를 제공할 수 있다. 열 관리에서의 추가적 개선점은 미국 특허 공개번호 제2004/0061221 A1의 도 8A에서 개시된 바와 같이 그리고 또한 본원의 도 6에 도시된 바와 같이, T-PAC 패키징 구조(50)의 연결자 부분(80)의 상부 표면 내에 돌출부(96)를 포함함으로써 얻어질 수 있다. 그러한 돌출부는 더 많은 열을 방산시키는 것을 도울 수 있을 뿐만 아니라, 연결자 부분(80)이 비전도성 물질(90)에 더 잘 부착되는 것을 도울 수 있다.
MOSFET 다이(15), MOSFET 다이(25), 그리고 IC 다이(94)가 평평한 방식으로 리드 프레임(20) 또는 다른 기판 상에 배열되는 것으로 앞서 설명되었을 지라도, 도 2의 벅 컨버터 회로의 인덕터(10)가 또한 리드 프레임(20) 또는 다른 기판상에 위치될 수도 있다는 것을 쉽게 알 수 있다. 그러한 경우에, 인덕터(10)는, 리드 프레임(20) 또는 또 다른 기판 내에서 패터닝된 트레이스에 의해, 그리고 T-PAC 타입 패키징 구조(50) 또는 다른 패키징 구조에 의해, MOSFET(25)의 드레인 접촉(74)에 연결될 수 있고, 따라서, 와이어 본딩에 대한 필요 없이 도 2에 도시된 회로의 또 다른 부분을 구현할 수 있다. 마지막으로, 커패시터(11)는 또한 리드 프레임(20) 상에 놓여 질 수 있고, 그리고 리드 프레임(20) 내에 패터닝된 적당한 트레이스는 커패시터(11)를 인덕터(10)에 연결할 수 있고 그리고 소스 접촉(40 그리고 41)에 연결할 수 있으며, 따라서 다시 와이어 본딩 없이 MOSFET(25)의 소스 전극(43 그리고 44)을 각각 접촉시킬 수 있다. 인덕터(10)과 커패시터(11)를 리드 프레임(20)에 더하는 것은 단일 리드 프레임 또는 다른 기판 상에 도 2에 도시된 전체 벅 컨버터 회로의 구현을 완성하는 것이다.
앞서 개시된 것이 비록 공통 하우징 내에서의 종래 벅 컨버터 회로의 반도체 부분의 평면 패키징에 초점을 맞추고 있지만, 본 발명이 이러한 특별한 배열에 한정되지 않는다는 것을 알아야 한다. 그렇지만, 본 발명은 일반적으로 와이어 본딩의 필요성 없이 공통 하우징 내에 평면적으로 플립 칩 디바이스(이것은 다양한 회로의 반도체 부분임)를 배열하는데 적용할 수 있다. 추가로, 패키지를 위한 T-PAC 패키징 구조의 사용은 패키지의 개선된 열 관리를 가능하게 할 수 있다.
물론, 리드 프레임(20) 또는 다른 기판 상에 어떠한 수동 디바이스들, 어떠한 T-PAC 또는 다른 패키징 구조, 그리고 회로의 어떠한 반도체 컴포넌트들의 접촉 가운데 그리고 그 사이에서의 단락을 방지하기 위해, 리드 프레임(20) 또는 다른 기판 내에서 필요한, 절연 장벽 또는 층이 존재할 수 있다.
비록 본 발명이 특정 실시예와 관련하여 설명되었지만, 다른 많은 변형, 수정, 및 다른 이용이 본 발명의 기술분야에서 통상의 지식을 가진자에게는 명백할 것이다. 따라서, 본 발명은 본원에서의 특정되어 개시된 것에 한정되어서는 안 되며, 단지 첨부되는 특허청구범위에 의해 한정되어야 한다.

Claims (20)

  1. 공통 하우징 내에 배열된 회로의 반도체부에 있어서, 상기 회로의 상기 반도체부는,
    복수의 플립-칩형 파워 반도체 스위치들과, 여기서 상기 파워 반도체 스위치들은 커넥터의 연결부를 통해 와이어본딩 없이 서로 동작가능하게 연결되고 아울러 지지체의 각각의 전도성 패드들에 와이어본딩 없이 연결되며, 상기 복수의 플립-칩형 파워 반도체 스위치들 각각은 제어 전극을 각각 포함하고;
    상기 지지체 상에 플립-칩형으로 장착되고, 아울러 상기 제어 전극들에 동작가능하게 연결되어 상기 파워 반도체 스위치들을 제어하는 제어 IC와; 그리고
    상기 연결부 및 상기 지지체 상의 또 다른 전도성 패드에 연결되어, 상기 파워 반도체 스위치들이 와이어본딩 없이 서로 연결되고 상기 또 다른 전도성 패드에 연결되도록 하는 웹 부분을 포함하여 구성되는 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  2. 제 1 항에 있어서,
    상기 지지체는 리드 프레임 또는 다른 열적 및 전기적 전도성 기판이며, 상기 지지체 상에 상기 복수의 플립-칩형 파워 반도체 스위치들이 장착되는 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  3. 제 1 항에 있어서,
    패키징 구조를 포함하는 공통 하우징을 더 포함하고, 여기서 상기 공통 하우징은 수지 또는 다른 비전도성 물질로 구성되어 상기 패키징 구조를 캡슐화하는 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 파워 반도체 스위치들은 MOSFET들인 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  6. 제 1 항에 있어서,
    상기 회로는 벅 컨버터 회로인 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 연결부는 상부 표면을 구비하며, 상기 상부 표면에 돌출부를 포함하는 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 파워 반도체 스위치들 및 상기 제어 IC는 평면으로 배열되는 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  11. 제 1 항에 있어서,
    상기 회로는 적어도 하나의 수동 디바이스를 더 포함하는 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  12. 제 11 항에 있어서,
    상기 적어도 하나의 수동 디바이스는 적어도 하나의 저항기, 적어도 하나의 커패시터, 그리고 적어도 하나의 인덕터로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 공통 하우징 내에 배열된 회로의 반도체부.
  13. 제 1 MOSFET 다이 및 제 2 MOSFET 다이와 상기 제 1 MOSFET 다이 및 상기 제 2 MOSFET 다이를 제어하는 제어 IC 다이를 공통 패키지 내에 모두 포함하여 구성되며; 상기 공통 패키지는 전도성 실장(mounting) 표면을 구비하며; 상기 제 1 MOSFET 다이는 한쪽 표면 상에 소스 전극 및 게이트 전극을 구비하고 그리고 그 반대쪽 표면 상에 드레인 전극을 구비하며; 상기 제 2 MOSFET 다이는 한쪽 표면 상에 드레인 전극 및 게이트 전극을 구비하고 그리고 그 반대쪽 표면 상에 소스 전극을 구비하며; 상기 제 1 MOSFET 다이의 소스 전극 및 게이트 전극과 상기 제 2 MOSFET 다이의 드레인 전극 및 게이트 전극은 상기 전도성 실장 표면에 전도성으로 각각 고정되며, 그리고 상기 제 1 MOSFET 다이와 상기 제 2 MOSFET 다이는 측면으로 서로 이격되어 있는 것을 특징으로 하는 반도체 디바이스.
  14. 제 13 항에 있어서,
    상기 제어 IC 다이는 표면들 중 하나가 상기 전도성 실장 표면에 전도성으로 고정되는 플립 칩 IC인 것을 특징으로 하는 반도체 디바이스.
  15. 제 13 항에 있어서,
    상기 공통 패기지는 패키징 구조를 더 포함하며, 여기서 상기 패키징 구조는 연결부와 웹 부분을 포함하며, 상기 연결부는 상기 제 1 MOSFET 다이 및 상기 제 2 MOSFET 다이를 서로 연결하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 15 항에 있어서,
    상기 연결부의 상부 표면에 돌출부를 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 공통 패키지는 상기 패키징 구조를 캡슐화하는 수지 또는 다른 비전도성 물질을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 제 13 항에 있어서,
    상기 제 1 MOSFET 다이 및 상기 제 2 MOSFET 다이 그리고 상기 제어 IC 다이는 평면으로 배열되는 것을 특징으로 하는 반도체 디바이스.
  19. 제 13 항에 있어서,
    상기 공통 패키지 내에 포함되는 적어도 하나의 수동 디바이스를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제 19 항에 있어서,
    상기 적어도 하나의 수동 디바이스는 적어도 하나의 저항기, 적어도 하나의 커패시터, 그리고 적어도 하나의 인덕터로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 디바이스.
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