JP2005101597A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関し、特に、配線層間に形成される層間絶縁層に特徴を有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device characterized by an interlayer insulating layer formed between wiring layers and a manufacturing method thereof.
近年、半導体装置の微細化にともない、配線層間の溝の幅は狭くなっており、このような狭い溝に層間絶縁層を良好に埋め込むことができない場合がある。このような場合、配線層間の層間絶縁層に空孔や隙間（以下「ボイド」という）ができてしまい、配線間でショートを起こすことなどがあり半導体装置の信頼性を損なうことがある。 In recent years, with the miniaturization of semiconductor devices, the width of the groove between the wiring layers has become narrower, and there are cases where the interlayer insulating layer cannot be embedded well in such a narrow groove. In such a case, voids or gaps (hereinafter referred to as “voids”) are formed in the interlayer insulating layer between the wiring layers, which may cause a short circuit between the wirings, which may impair the reliability of the semiconductor device.
また、半導体集積回路装置（ＬＳＩ）においては、素子の動作速度の高速化に伴い、層間絶縁層として低誘電率絶縁層を用いて、隣接する配線間の容量及び積層された配線間の容量を低減することが必須となってきている。 In addition, in a semiconductor integrated circuit device (LSI), as the operation speed of an element increases, a low dielectric constant insulating layer is used as an interlayer insulating layer, and the capacitance between adjacent wirings and the capacitance between stacked wirings are increased. Reduction has become essential.
本発明の目的は、特に、微細化された半導体装置において、低誘電率の層間絶縁層が良好に埋めこまれた半導体装置およびその製造方法を提供することにある。 An object of the present invention is to provide a semiconductor device in which a low dielectric constant interlayer insulating layer is satisfactorily embedded in a miniaturized semiconductor device and a method for manufacturing the same.
１．半導体装置
本発明の半導体装置は、半導体層と、
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方に形成された配線層と、
前記配線層間を埋め込む低誘電率層を含む第２層間絶縁層と、を含み、
前記低誘電率層は、フッ素の含有量が異なる複数の層からなる。
1. Semiconductor device The semiconductor device of the present invention comprises a semiconductor layer,
A first interlayer insulating layer formed above the semiconductor layer;
A wiring layer formed above the first interlayer insulating layer;
A second interlayer insulating layer including a low dielectric constant layer embedded in the wiring layer,
The low dielectric constant layer is composed of a plurality of layers having different fluorine contents.
本発明の半導体装置によれば、配線層間に埋め込まれる第２層間絶縁層は、異なる誘電率をもった複数の層からなる低誘電率層で構成される。そして、この低誘電率層は、フッ素の含有量が異なる複数の層からなる。配線層間に生じる溝の底部付近と開口部付近とでは、求められる埋め込み性の精度は異なるが、本発明によれば、求められる埋め込み性の精度の応じてフッ素の含有量が異なる層を積層することで、配線層間が良好に埋め込まれた層間絶縁層が形成された半導体装置が得られる。その結果、信頼性の高い半導体装置を提供することができる。 According to the semiconductor device of the present invention, the second interlayer insulating layer buried between the wiring layers is composed of a low dielectric constant layer composed of a plurality of layers having different dielectric constants. The low dielectric constant layer is composed of a plurality of layers having different fluorine contents. The required embedding accuracy differs between the vicinity of the bottom and the opening of the groove formed between the wiring layers, but according to the present invention, the layers having different fluorine contents are stacked according to the required embedding accuracy. Thus, a semiconductor device in which an interlayer insulating layer in which the wiring layers are well buried is formed can be obtained. As a result, a highly reliable semiconductor device can be provided.
本発明は、さらに、下記の態様をとることができる。 The present invention can further take the following aspects.
（Ａ）本発明の半導体装置において、前記低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、前記第１層のフッ素の含有量は、前記第２層のフッ素の含有量と比して少ない層であることができる。この態様によれば、低誘電率層を構成する複数の層において配線層により近い層は、フッ素の含有量が少ない分、配線層より遠い層と比してシリコンの含有量が多く緻密な膜が設けられていることとなる。そのため、配線層間において、高い埋め込み性が要求される箇所には、緻密な絶縁層が設けられ、配線層間が良好に絶縁された半導体装置を提供することができる。 (A) In the semiconductor device of the present invention, the low dielectric constant layer includes at least a first layer closest to the wiring layer and a second layer formed above the first layer, and the first layer The fluorine content may be a layer that is less than the fluorine content of the second layer. According to this aspect, in the plurality of layers constituting the low dielectric constant layer, the layer closer to the wiring layer has a smaller amount of fluorine, and thus a dense film having a larger silicon content than a layer farther from the wiring layer. Will be provided. Therefore, a dense insulating layer is provided in a place where high embedding property is required between the wiring layers, and a semiconductor device in which the wiring layers are well insulated can be provided.
（Ｂ）本発明の半導体装置において、前記第１層は、前記第２層と比して、成膜速度が遅い条件で形成された層であることができる。 (B) In the semiconductor device of the present invention, the first layer may be a layer formed under a condition where a film formation rate is lower than that of the second layer.
（Ｃ）本発明の半導体装置において、前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成された層であることができる。 (C) In the semiconductor device of the present invention, the first layer may be a layer formed under a condition that a deposition removal ratio is lower than that of the second layer.
（Ｄ）本発明の半導体装置において、前記第２層間絶縁層は、前記低誘電率層の上方に設けられたキャップ層を含むことができる。 (D) In the semiconductor device of the present invention, the second interlayer insulating layer may include a cap layer provided above the low dielectric constant layer.
（Ｅ）本発明の半導体装置において、前記キャップ層は、フッ素を含まない絶縁層であることができる。 (E) In the semiconductor device of the present invention, the cap layer may be an insulating layer that does not contain fluorine.
（Ｆ）本発明の半導体装置において、前記第２層間絶縁層は、前記低誘電率層の下方に設けられたライナー層を含むことができる。 (F) In the semiconductor device of the present invention, the second interlayer insulating layer may include a liner layer provided below the low dielectric constant layer.
（Ｇ）本発明の半導体装置において、前記ライナー層は、フッ素を含まない絶縁層であることができる。 (G) In the semiconductor device of the present invention, the liner layer may be an insulating layer that does not contain fluorine.
（Ｈ）本発明の半導体装置において、前記配線層が設けられていない領域の前記第１層間絶縁層上の前記低誘電率層の上面は、前記配線層の上面と比して低い位置にあることができる。 (H) In the semiconductor device of the present invention, the upper surface of the low dielectric constant layer on the first interlayer insulating layer in a region where the wiring layer is not provided is lower than the upper surface of the wiring layer. be able to.
（Ｉ）本発明の半導体装置において、前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成された層であることができる。 (I) In the semiconductor device of the present invention, the low dielectric constant layer may be a layer formed by an HDP-CVD method.
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、
半導体層の上方に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層の上方に配線層を形成する工程と、
前記配線層間を埋め込むために、低誘電率層を含む第２層間絶縁層を形成する工程とを、含み、
前記低誘電率層は、成膜速度が異なる条件で複数の層を積層することにより形成される。
2. Manufacturing method of semiconductor device The manufacturing method of the semiconductor device of the present invention includes:
Forming a first interlayer insulating layer above the semiconductor layer;
Forming a wiring layer above the first interlayer insulating layer;
Forming a second interlayer insulating layer including a low dielectric constant layer to embed the wiring layer,
The low dielectric constant layer is formed by laminating a plurality of layers under conditions with different deposition rates.
本発明の半導体装置の製造方法によれば、配線層間には、フッ素濃度が異なる複数の層からなる低誘電率層を含む第２層間絶縁層が形成されている。そして、この低誘電率層は、成膜速度が異なる条件で形成された層が複数層積層されたものである。配線層間に生じる溝の底部付近と開口部付近とでは、求められる埋め込み性の精度は異なるが、本発明の半導体装置の製造方法によれば、求められる埋め込み性の精度に応じて成膜速度を制御することで、配線層間が良好に埋め込まれた層間絶縁層を形成することができる。その結果、信頼性の高い半導体装置を製造することができる。 According to the method for manufacturing a semiconductor device of the present invention, the second interlayer insulating layer including the low dielectric constant layer composed of a plurality of layers having different fluorine concentrations is formed between the wiring layers. The low dielectric constant layer is formed by laminating a plurality of layers formed under conditions with different film formation rates. The required accuracy of embedding differs between the vicinity of the bottom of the groove and the vicinity of the opening generated between the wiring layers, but according to the method of manufacturing a semiconductor device of the present invention, the deposition rate is set according to the required accuracy of embedding. By controlling, it is possible to form an interlayer insulating layer in which the wiring layers are well embedded. As a result, a highly reliable semiconductor device can be manufactured.
本発明は、さらに下記の態様をとることができる。 The present invention can further take the following aspects.
（Ａ）本発明の半導体装置の製造方法において、前記低誘電率層の形成において、該低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、該第１層は、該第２層と比して、成膜速度が遅い条件で形成されることができる。この態様によれば、配線層間に埋め込まれる層間絶縁層のうち下方（配線層間の溝の底部方向）の層は、上方（配線層間の溝の開口部方向）の層と比して成膜速度が遅い条件で形成されることにより、良好な埋め込み性を確保することができる。さらに、上方の層は、下方の層と比して、成膜速度が速い条件で形成されることにより、半導体装置の生産性を向上させることができる。 (A) In the method for manufacturing a semiconductor device of the present invention, in the formation of the low dielectric constant layer, the low dielectric constant layer is formed at least above the first layer and the first layer closest to the wiring layer. The first layer can be formed under a condition that the film formation rate is lower than that of the second layer. According to this aspect, the lower layer (in the direction of the bottom of the groove between the wiring layers) of the interlayer insulating layer buried between the wiring layers is formed at a higher deposition rate than the upper layer (in the direction of the opening of the groove between the wiring layers). Is formed under slow conditions, it is possible to ensure good embeddability. Furthermore, the upper layer is formed under a condition where the deposition rate is higher than that of the lower layer, whereby the productivity of the semiconductor device can be improved.
（Ｂ）本発明の半導体装置の製造方法において、前記低誘電率層の形成において、前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成されることができる。 (B) In the method of manufacturing a semiconductor device according to the present invention, in the formation of the low dielectric constant layer, the first layer may be formed under a condition that a deposition removal ratio is lower than that of the second layer. it can.
（Ｃ）本発明の半導体装置の製造方法において、前記第１層は、前記第２層と比して、成膜ガスの総流量が少ない条件で形成されることができる。 (C) In the method for manufacturing a semiconductor device of the present invention, the first layer can be formed under a condition that the total flow rate of the deposition gas is smaller than that of the second layer.
（Ｄ）本発明の半導体装置の製造方法において、前記第２層間絶縁層を形成する工程は、前記低誘電率層の上方にキャップ層を形成する工程を含むことができる。 (D) In the method for manufacturing a semiconductor device of the present invention, the step of forming the second interlayer insulating layer may include a step of forming a cap layer above the low dielectric constant layer.
（Ｅ）本発明の半導体装置の製造方法において、前記キャップ層は、フッ素を含まない絶縁層であることができる。 (E) In the method for manufacturing a semiconductor device of the present invention, the cap layer may be an insulating layer that does not contain fluorine.
（Ｆ）本発明の半導体装置の製造方法において、前記第２層間絶縁層を形成する工程は、前記低誘電率層を形成する前にライナー層を形成する工程を含むことができる。 (F) In the method for manufacturing a semiconductor device of the present invention, the step of forming the second interlayer insulating layer may include a step of forming a liner layer before forming the low dielectric constant layer.
（Ｇ）本発明の半導体装置の製造方法において、前記ライナー層は、フッ素を含まない絶縁層であることができる。 (G) In the method for manufacturing a semiconductor device of the present invention, the liner layer may be an insulating layer not containing fluorine.
（Ｈ）前記第２層間絶縁層の形成では、前記配線層が形成されていない領域の第１層間絶縁層の上に形成される前記低誘電率層の上面は、前記配線層の上面と比して低くなるように形成されることができる。 (H) In the formation of the second interlayer insulating layer, the upper surface of the low dielectric constant layer formed on the first interlayer insulating layer in a region where the wiring layer is not formed is compared with the upper surface of the wiring layer. And can be formed to be low.
（Ｉ）本発明の半導体装置の製造方法において、前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成されることができる。 (I) In the method of manufacturing a semiconductor device of the present invention, the low dielectric constant layer can be formed by an HDP-CVD method.
次に、本発明の実施の形態について説明する。 Next, an embodiment of the present invention will be described.
１．半導体装置
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。
1. Semiconductor Device FIG. 1 is a cross-sectional view schematically showing a semiconductor device according to the present embodiment.
半導体層１０の上には、一般的な公知技術により形成された各種半導体素子（図示せず）が設けられている。半導体素子を含む半導体層１０の上方に、第１層間絶縁層２０が設けられている。第１層間絶縁層２０の上には、複数の配線層３０が設けられている。 On the semiconductor layer 10, various semiconductor elements (not shown) formed by a general known technique are provided. A first interlayer insulating layer 20 is provided above the semiconductor layer 10 including the semiconductor element. A plurality of wiring layers 30 are provided on the first interlayer insulating layer 20.
配線層３０は、たとえば、アルミニウムまたはアルミニウム合金層からなる導電層３４と、導電層３４の上方に形成された、高融点金属化合物の窒化物層からなる上地層３６と、を含む。また、導電層３４の下方に、下地層３２が設けられていてもよい。配線層３０間には、第２層間絶縁層５０が形成されている。この第２層間絶縁層５０について、以下に詳細を説明する。 The wiring layer 30 includes, for example, a conductive layer 34 made of aluminum or an aluminum alloy layer, and an upper layer 36 made of a nitride layer of a refractory metal compound and formed above the conductive layer 34. Further, a base layer 32 may be provided below the conductive layer 34. A second interlayer insulating layer 50 is formed between the wiring layers 30. Details of the second interlayer insulating layer 50 will be described below.
第２層間絶縁層５０は、低誘電率層４０を含んで構成され、この低誘電率層４０は、フッ素の含有量が異なる複数の層が積層されてなる。このようなフッ素を含有する酸化系層間絶縁膜としてＦＳＧ（フッ素ドープ酸化シリコン；Ｆｌｏｕｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）が良く知られている。低誘電率層において、下方（配線層３０間の溝の底部方向や配線層３０に近い方向）に位置する層は、上方（配線層３０間の溝の開口部方向や配線層３０に接する層よりも離れている方向）に位置する層と比して、フッ素の含有量が少ない層である。たとえば、本実施の形態で示すように、低誘電率層４０をフッ素の含有量が少ない第１絶縁層４０ａと、第１絶縁層４０ａと比してフッ素の含有量が多い第２絶縁層４０ｂとで構成することができる。第１絶縁層４０ａおよび第２絶縁層４０ｂは、共に、フッ素を含んだガスを用いることができるプラズマＣＶＤ法やＨＤＰ−ＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）法により形成された層を用いることができる。 The second interlayer insulating layer 50 includes a low dielectric constant layer 40, and the low dielectric constant layer 40 is formed by laminating a plurality of layers having different fluorine contents. As such an oxide-based interlayer insulating film containing fluorine, FSG (fluorine-doped silicon oxide) is well known. In the low dielectric constant layer, the layer positioned below (in the direction of the bottom of the groove between the wiring layers 30 and in the direction close to the wiring layer 30) is the layer above (in the direction of the opening of the groove between the wiring layers 30 and in contact with the wiring layer 30). It is a layer with less fluorine content compared to a layer located in a more distant direction. For example, as shown in the present embodiment, the low dielectric constant layer 40 includes a first insulating layer 40a having a low fluorine content and a second insulating layer 40b having a higher fluorine content than the first insulating layer 40a. And can be configured. As the first insulating layer 40a and the second insulating layer 40b, a layer formed by a plasma CVD method or a HDP-CVD (High Density Plasma CVD) method using a gas containing fluorine can be used.
低誘電率層４０は、配線層３０が形成されていない領域の第１層間絶縁層２０の上に形成される低誘電率層４０の上面が配線層３０の上面と比して低い位置となるような膜厚を有することが好ましい。さらには、配線層３０が、図１に示す半導体装置１００のように、高融点金属化合物などの上地層３６などを積層して形成されている場合には、配線層３０が形成されていない領域の第１層間絶縁層２０の上に設けられる低誘電率層４０の上面が、導電層３４の上面より下に位置することが好ましい。このような態様をとることにより、上地層３６と第２絶縁層４０ｂとが接することを防ぐことができる。低誘電率層４０は、フッ素を含有する層であるため、フッ素と上地層３６を構成している金属とが接してしまい、金属のフッ化物が生じてしまうことがある。このようにして生じる金属のフッ化物は、高抵抗なものであり、配線層の抵抗が上がってしまうことがある。しかし、本実施の形態のように、配線層３０の上面、好ましくは導電層３４の上面より低い位置に、第１層間絶縁層２０の上にある低誘電率層４０の上面が位置することにより、そのような問題が起きることを回避することができる。 In the low dielectric constant layer 40, the upper surface of the low dielectric constant layer 40 formed on the first interlayer insulating layer 20 in the region where the wiring layer 30 is not formed is positioned lower than the upper surface of the wiring layer 30. It is preferable to have such a film thickness. Further, when the wiring layer 30 is formed by laminating an upper layer 36 such as a refractory metal compound as in the semiconductor device 100 shown in FIG. 1, the region where the wiring layer 30 is not formed. The upper surface of the low dielectric constant layer 40 provided on the first interlayer insulating layer 20 is preferably located below the upper surface of the conductive layer 34. By taking such an aspect, it can prevent that the upper layer 36 and the 2nd insulating layer 40b contact | connect. Since the low dielectric constant layer 40 is a layer containing fluorine, the fluorine and the metal constituting the upper layer 36 may come into contact with each other, and a metal fluoride may be generated. The metal fluoride generated in this way has a high resistance, which may increase the resistance of the wiring layer. However, as in the present embodiment, the upper surface of the low dielectric constant layer 40 on the first interlayer insulating layer 20 is positioned lower than the upper surface of the wiring layer 30, preferably the upper surface of the conductive layer 34. , Can avoid such problems.
さらに、低誘電率層４０の上方には、キャップ層４２が設けられている。キャップ層４２は、フッ素を含まない絶縁層であり、たとえば、プラズマＣＶＤ法やＨＤＰ−ＣＶＤ法や常圧ＣＶＤ法や塗布法を用いた酸化シリコン層からなる。酸化シリコン層としては、ＴＥＯＳ層やＵＳＧ(Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ)層を挙げることができる。成膜方法によっては、酸窒化シリコン層でもよい。。また、配線層３０および第１層間絶縁層２０と低誘電率層４０との間には、ライナー層４４が介在している。ライナー層４４は、第２層間絶縁層５０を形成する際に配線層３０がプラズマダメージなどをうけるのを防ぐために形成されている。ライナー層４４としては、キャップ層４２と同様の材質を用いることができる。また、図１に示すように、低誘電率層４０の上方には、平坦化絶縁層４６が形成されていてもよい。平坦化絶縁層４６は、低誘電率層４０の凹凸を埋めこみ、平坦な面を形成している。このように、第２層間絶縁層５０は、ライナー層４４、低誘電率層４０、キャップ層４２および平坦化絶縁層４６が積層されて構成される。 Further, a cap layer 42 is provided above the low dielectric constant layer 40. The cap layer 42 is an insulating layer that does not contain fluorine, and is made of, for example, a silicon oxide layer using a plasma CVD method, an HDP-CVD method, an atmospheric pressure CVD method, or a coating method. Examples of the silicon oxide layer include a TEOS layer and a USG (Undoped Silicate Glass) layer. Depending on the deposition method, a silicon oxynitride layer may be used. . Further, a liner layer 44 is interposed between the wiring layer 30 and the first interlayer insulating layer 20 and the low dielectric constant layer 40. The liner layer 44 is formed to prevent the wiring layer 30 from being damaged by plasma when the second interlayer insulating layer 50 is formed. As the liner layer 44, the same material as the cap layer 42 can be used. Further, as shown in FIG. 1, a planarization insulating layer 46 may be formed above the low dielectric constant layer 40. The planarization insulating layer 46 fills the unevenness of the low dielectric constant layer 40 and forms a flat surface. As described above, the second interlayer insulating layer 50 is configured by laminating the liner layer 44, the low dielectric constant layer 40, the cap layer 42, and the planarizing insulating layer 46.
第２層間絶縁層５０の上には、配線層６０が形成されている。第２層間絶縁層５０には、配線層６０と配線層３０とを電気的に接続するためのコンタクトホール５２が設けられており、コンタクトホール５２には、コンタクト層５４が形成されている。 A wiring layer 60 is formed on the second interlayer insulating layer 50. The second interlayer insulating layer 50 is provided with a contact hole 52 for electrically connecting the wiring layer 60 and the wiring layer 30, and a contact layer 54 is formed in the contact hole 52.
本実施の形態の半導体装置によれば、第２層間絶縁層５０は、低誘電率層４０を含んで構成される。そして、この低誘電率層４０は、フッ素の含有量の異なる複数の層からなる。具体的には、低誘電率層４０において、下方（配線層３０間の溝の底部方向や配線層３０に接する層に近い方向）の層は、上方（配線層３０間の溝の開口部方向や配線層３０に接する層よりも離れている方向）の層と比してフッ素の含有量が少ない層が設けられている。そのため、下方の層は、フッ素の含有量が少ない分シリコンの含有量が多く、より緻密な膜質の層であり、微細化が図られた半導体装置の配線層３０間を良好に絶縁することができる。そのため、信頼性がより向上した半導体装置を提供することができる。また、第２層間絶縁層５０は、低誘電率層４０を含んで構成されていることにより、配線層３０間の容量を低減させることができ、半導体素子の高速化に対応した半導体装置を提供することができる。 According to the semiconductor device of the present embodiment, the second interlayer insulating layer 50 includes the low dielectric constant layer 40. The low dielectric constant layer 40 is composed of a plurality of layers having different fluorine contents. Specifically, in the low dielectric constant layer 40, the lower layer (the direction near the bottom of the groove between the wiring layers 30 and the direction close to the layer in contact with the wiring layer 30) is the upper (the direction of the opening of the groove between the wiring layers 30). And a layer having a lower fluorine content than the layer in a direction away from the layer in contact with the wiring layer 30. Therefore, the lower layer has a higher silicon content due to a lower fluorine content, and is a denser film quality layer, and can satisfactorily insulate between the wiring layers 30 of the miniaturized semiconductor device. it can. Therefore, a semiconductor device with improved reliability can be provided. In addition, since the second interlayer insulating layer 50 includes the low dielectric constant layer 40, the capacitance between the wiring layers 30 can be reduced, and a semiconductor device corresponding to the increase in the speed of the semiconductor element is provided. can do.
２．半導体装置の製造方法
次に、本実施の形態に係る半導体装置の製造方法について説明する。図２〜図４は、本実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。
2. Semiconductor Device Manufacturing Method Next, a semiconductor device manufacturing method according to the present embodiment will be described. 2 to 4 are sectional views schematically showing the manufacturing process of the semiconductor device according to the present embodiment.
（１）まず、半導体層１０の上に、たとえば、ＭＯＳＦＥＴなどの半導体素子、配線層および素子分離領域（図示せず）を一般的な公知技術により形成する。次に、半導体素子などが形成された半導体層１０の上方に、第１層間絶縁層２０を形成する。第１層間絶縁層２０は、たとえば、酸化シリコン層などを用いることができ、プラズマＣＶＤ法や塗布法などにより形成される。 (1) First, a semiconductor element such as a MOSFET, a wiring layer, and an element isolation region (not shown) are formed on the semiconductor layer 10 by a generally known technique. Next, the first interlayer insulating layer 20 is formed above the semiconductor layer 10 on which the semiconductor elements and the like are formed. For example, a silicon oxide layer or the like can be used as the first interlayer insulating layer 20, and is formed by a plasma CVD method, a coating method, or the like.
そして、第１層間絶縁層２０に、コンタクトホール（図示せず）を形成する。コンタクトホールは、たとえば、異方性の反応性イオンエッチングにより形成される。コンタクトホール内に、公知の方法により、コンタクト層（図示せず）を形成する。コンタクト層は、たとえば、タングステンプラグ，アルミニウム合金層からなる。 Then, a contact hole (not shown) is formed in the first interlayer insulating layer 20. The contact hole is formed by, for example, anisotropic reactive ion etching. A contact layer (not shown) is formed in the contact hole by a known method. The contact layer is made of, for example, a tungsten plug or an aluminum alloy layer.
ついで、第１層間絶縁層２０の上に、配線層３０を形成する。配線層３０は、下地層３２、導電層３４および上地層３６が積層されて形成される。 Next, the wiring layer 30 is formed on the first interlayer insulating layer 20. The wiring layer 30 is formed by laminating a base layer 32, a conductive layer 34, and an upper layer 36.
まず、下地層３２について説明する。下地層３２は、後の工程で形成する導電層３４と第１層間絶縁層２０およびコンタクト層（図示せず）との濡れ性を向上させる役割を果す。下地層３２の材質としては、高融点金属、高融点金属の窒化物、高融点金属からなる合金を挙げることができる。高融点金属としては、たとえばチタン（Ｔｉ），タンタル（Ｔａ），ニオブ（Ｎｂ），バナジウム（Ｖ），クロム（Ｃｒ），モリブデン（Ｍｏ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），タングステン（Ｗ）を挙げることができる。高融点金属の窒化物としては、たとえば窒化チタン（ＴｉＮ）を挙げることができる。高融点金属からなる合金としては、たとえばチタンタングステン（ＴｉＷ）を挙げることができる。下地層３２の形成方法としては、たとえばスパッタリング法，ＣＶＤ法，イオンプレーティング法、蒸着法を挙げることができる。 First, the underlayer 32 will be described. The underlayer 32 plays a role of improving the wettability between the conductive layer 34, the first interlayer insulating layer 20 and the contact layer (not shown) formed in a later step. Examples of the material of the underlayer 32 include refractory metals, nitrides of refractory metals, and alloys made of refractory metals. Examples of the refractory metal include titanium (Ti), tantalum (Ta), niobium (Nb), vanadium (V), chromium (Cr), molybdenum (Mo), zirconium (Zr), hafnium (Hf), tungsten (W ). An example of the refractory metal nitride is titanium nitride (TiN). An example of an alloy made of a refractory metal is titanium tungsten (TiW). Examples of the formation method of the underlayer 32 include a sputtering method, a CVD method, an ion plating method, and a vapor deposition method.
次に、導電層３４について説明する。導電層３４の材質としては、特に限定されず、たとえば銅、銀、アルミニウム、およびそれらの合金などを挙げることができる。導電層３４の形成方法としては、たとえばスパッタリング法（反応性スパッタリング法）を挙げることができる。導電層３４として、アルミニウムの合金などを形成するときは、前述の下地層３２としては、窒化チタンを用いると、より濡れ性が向上した条件で行なうことができる。 Next, the conductive layer 34 will be described. The material of the conductive layer 34 is not particularly limited, and examples thereof include copper, silver, aluminum, and alloys thereof. Examples of the method for forming the conductive layer 34 include a sputtering method (reactive sputtering method). When an aluminum alloy or the like is formed as the conductive layer 34, titanium nitride can be used as the underlayer 32 described above under conditions where wettability is further improved.
次に、上地層３６について説明する。上地層３６は、反射防止膜として用いられる。上地層３６の材質としては、たとえば、窒化チタンを挙げることができる。上地層３６の形成方法としては、たとえば、スパッタリング法、ＣＶＤ法を挙げることができる。 Next, the upper layer 36 will be described. The upper layer 36 is used as an antireflection film. Examples of the material of the upper layer 36 include titanium nitride. Examples of the method for forming the upper layer 36 include a sputtering method and a CVD method.
ついで、下地層３２、導電層３４および上地層３６をパターニングすることにより、図２に示すように、配線層３０が形成される。このパターニングは、公知のリソグラフィおよびエッチング技術により行なうことができる。 Next, by patterning the base layer 32, the conductive layer 34, and the upper layer 36, the wiring layer 30 is formed as shown in FIG. This patterning can be performed by known lithography and etching techniques.
（２）次に、配線層３０の間を埋めこむように、第２層間絶縁層５０を形成する（図４参照）。第２層間絶縁層５０は、図３に示すように、成膜速度が異なる条件で形成された複数の層で形成される低誘電率層４０を含む。たとえば、下方（配線層３０の溝の底部方向や配線層３０に接する層に近い方向）の層は、上方（配線層３０の開口部方向や配線層３０に接する層よりも離れている方向）の層と比して成膜速度の遅い条件で成膜されることができる。本実施の形態では、低誘電率層４０を、第１絶縁層４０ａと、第１絶縁層４０ａと比して成膜速度が速い条件で第２絶縁層４０ｂとで形成する場合について説明する。 (2) Next, a second interlayer insulating layer 50 is formed so as to fill the space between the wiring layers 30 (see FIG. 4). As shown in FIG. 3, the second interlayer insulating layer 50 includes a low dielectric constant layer 40 formed of a plurality of layers formed under conditions with different film formation rates. For example, a lower layer (a direction closer to the bottom of the groove of the wiring layer 30 or a layer in contact with the wiring layer 30) is an upper layer (a direction away from the opening in the wiring layer 30 or the layer in contact with the wiring layer 30). The film can be formed under conditions where the film formation rate is slower than that of this layer. In the present embodiment, a case will be described in which the low dielectric constant layer 40 is formed with the first insulating layer 40a and the second insulating layer 40b under a condition that the film formation rate is higher than that of the first insulating layer 40a.
まず、配線層３０が形成された第１層間絶縁層２０の上に、第１絶縁層４０ａを形成する。第１絶縁層４０ａは、フッ素を含んだガスを用いたプラズマＣＶＤ法やＨＤＰ−ＣＶＤ法により形成される。特に、ＨＤＰ−ＣＶＤ法で形成する場合には、緻密な膜を形成することができる。第１絶縁層４０ａは、配線層３０間をより良好に埋めこむために、後に形成される第２絶縁層４０ｂと比して成膜速度が遅い条件で形成される。このように、成膜速度が遅い条件で第１絶縁層４０ａを形成することで、フッ素の含有量が少ない膜を得ることができる。 First, the first insulating layer 40a is formed on the first interlayer insulating layer 20 on which the wiring layer 30 is formed. The first insulating layer 40a is formed by a plasma CVD method or a HDP-CVD method using a gas containing fluorine. In particular, when forming by HDP-CVD, a dense film can be formed. The first insulating layer 40a is formed under the condition that the film formation rate is lower than that of the second insulating layer 40b to be formed later, in order to bury the space between the wiring layers 30 better. As described above, by forming the first insulating layer 40a under the condition where the film formation rate is low, a film having a small fluorine content can be obtained.
以下に、第１絶縁層４０ａおよび第２絶縁層４０ｂの形成条件の具体例について述べる。たとえば、第１絶縁層４０ａは、プラズマＣＶＤ法やＨＤＰ−ＣＶＤ法におけるＤＲＲ（Ｄｅｐｏｓｉｔｉｏｎ Ｒｅｍｏｖａｌ Ｒａｔｉｏ、デポジションリムーバルレシオ）値が第２絶縁層４０ｂと比して小さい条件で成膜されることが好ましい。ここでＤＲＲ値とは、（ノンバイアス時の成膜速度）／（ノンバイアス時の成膜速度‐実測される成膜速度）の式により求められる値である。通常、ＨＤＰ‐ＣＶＤ法などのプラズマを用いた成膜法では、プラズマを安定させるためにアルゴンガスなどの不活性ガスが成膜時に用いられている。アルゴンガスが存在していることにより、成膜と同時に物理的作用によるエッチングが行なわれることとなる。また、本実施の形態のように、フッ素を含有する膜を形成する場合、たとえば、フッ素を含んだガスとしてＳｉＦ４ガスを成膜時に用いるが、ＳｉＦ４ガスは、成膜ガスとしても機能する一方フッ素の働きにより化学的なエッチングを行なうエッチングガスとしても機能する。ノンバイアス状態にして成膜をすることで、アルゴンガスのエッチング作用がなく、フッ素ガスによるエッチング作用だけがある状態の成膜速度を調べることができる。すなわち、ＤＲＲ値は、フッ素によるエッチング作用を受けている状態の成膜速度とアルゴンガスの作用によるエッチング作用との比を表す。よって、ＤＲＲ値が小さいほど、物理的作用によるエッチングを受けながら成膜していることとなる。本実施の形態では、上述したように、第１絶縁層４０ａは、第２絶縁層４０ｂと比して、ＤＲＲ値が小さい条件で成膜されるため、配線層３０間の溝を良好に埋めこむことができる。その後、第２絶縁層４０ｂが、第１絶縁層４０ａよりＤＲＲ値が大きい条件で形成されることにより、生産性を向上させることができる。ＤＲＲ値の制御は、物理的なエッチング作用を有するアルゴンガス以外の成膜時に用いられるガスの流量を調整することにより行なうことができる。たとえば、アルゴンガス以外の成膜時に用いられるガス、ＳｉＨ４やＯ２やＳｉＦ４ガスの流量を減少させることでＤＲＲ値を小さくすることができる。また、ＤＲＲ値の制御の他の具体例としては、成膜温度の制御、ＲＦパワーの制御などにより成膜速度を低くすることができる。 Hereinafter, specific examples of conditions for forming the first insulating layer 40a and the second insulating layer 40b will be described. For example, the first insulating layer 40a is preferably formed under conditions where the DRR (deposition removal ratio) value in the plasma CVD method or HDP-CVD method is smaller than that of the second insulating layer 40b. . Here, the DRR value is a value obtained by an equation of (film formation speed at non-bias) / (film formation speed at non-bias−measured film formation speed). Usually, in a film formation method using plasma such as HDP-CVD, an inert gas such as argon gas is used during film formation in order to stabilize the plasma. Due to the presence of argon gas, etching by physical action is performed simultaneously with film formation. Also, as in the present embodiment, when forming a film containing fluorine, for example, fluorine using SiF 4 gas in film formation as a gas containing it, SiF 4 gas also functions as a film forming gas On the other hand, it also functions as an etching gas for performing chemical etching by the action of fluorine. By forming the film in a non-biased state, it is possible to investigate the film formation speed in a state where there is no etching action of argon gas but only an etching action by fluorine gas. That is, the DRR value represents the ratio between the film formation rate under the etching action by fluorine and the etching action by the action of argon gas. Therefore, the smaller the DRR value, the more the film is formed while undergoing etching due to physical action. In the present embodiment, as described above, since the first insulating layer 40a is formed under the condition that the DRR value is smaller than that of the second insulating layer 40b, the grooves between the wiring layers 30 are filled well. Can be swallowed. Thereafter, the second insulating layer 40b is formed under the condition that the DRR value is larger than that of the first insulating layer 40a, whereby the productivity can be improved. The DRR value can be controlled by adjusting the flow rate of the gas used during film formation other than the argon gas having a physical etching action. For example, the DRR value can be reduced by reducing the flow rate of gases other than argon gas used during film formation, such as SiH 4 , O 2, and SiF 4 gas. Further, as another specific example of the control of the DRR value, the deposition rate can be lowered by controlling the deposition temperature, controlling the RF power, or the like.
また、第２絶縁層４０ｂを形成した後に、第２絶縁層４０ｂの上方にキャップ層４２を形成することが好ましい。キャップ層４２は、第２絶縁層４０ｂに含有されているフッ素が拡散することを防ぐ役割を果す。キャップ層４２の材質としては、たとえば、酸化シリコン層などを用いることができ、ＣＶＤ法、塗布法などにより形成することができる。さらに、第１絶縁層４０ａを形成する前には、配線層３０や第１層間絶縁層２０をプラズマダメージから保護するために、ライナー層４４を形成することが好ましい。ライナー層４４の材質としては、たとえば、酸化シリコン層などを用いることができ、ＣＶＤ法、塗布法などにより形成することができる。 In addition, it is preferable to form the cap layer 42 above the second insulating layer 40b after forming the second insulating layer 40b. The cap layer 42 serves to prevent the fluorine contained in the second insulating layer 40b from diffusing. As a material of the cap layer 42, for example, a silicon oxide layer or the like can be used, and can be formed by a CVD method, a coating method, or the like. Furthermore, before forming the first insulating layer 40a, it is preferable to form the liner layer 44 in order to protect the wiring layer 30 and the first interlayer insulating layer 20 from plasma damage. As a material of the liner layer 44, for example, a silicon oxide layer or the like can be used, and can be formed by a CVD method, a coating method, or the like.
図３に示すように、配線層３０が形成されていない領域の第１層間絶縁層２０の上の第２絶縁層４０ｂ上面の位置は、配線層３０の導電層３４の上面より低くなるように形成されることが好ましい。このような態様をとる場合、上地層３６と第２絶縁層４０ｂが接触することを防ぐことができる。上地層３６を構成するチタンなどの金属材料と第２絶縁層４０ｂに含有されているフッ素が接触することにより、チタンのフッ化物が生じてしまう。このフッ化物は高抵抗であるため、このフッ化物が生じることにより配線としての機能が低下してしまうことがあるが、本実施の形態の製造方法ではそのような問題が起きることを回避することができる。 As shown in FIG. 3, the position of the upper surface of the second insulating layer 40b on the first interlayer insulating layer 20 in the region where the wiring layer 30 is not formed is lower than the upper surface of the conductive layer 34 of the wiring layer 30. Preferably it is formed. When taking such an aspect, it can prevent that the upper layer 36 and the 2nd insulating layer 40b contact. When a metal material such as titanium constituting the upper layer 36 and the fluorine contained in the second insulating layer 40b come into contact with each other, a fluoride of titanium is generated. Since this fluoride has a high resistance, the function as a wiring may be deteriorated due to the formation of this fluoride, but in the manufacturing method of the present embodiment, it is avoided that such a problem occurs. Can do.
（３）次に、図４に示すように、平坦な表面を形成するために、キャップ層４２の上方に平坦化絶縁層４６を形成する。この平坦化絶縁層４６の形成は、絶縁層（図示せず）を堆積したのち、ＣＭＰ法などによりエッチバックして平坦な表面を形成することにより行なわれる。平坦化絶縁層４６の材質としては、たとえば、酸化シリコン層を用いることができ、ＣＶＤ法などにより形成することができる。このようにして、第２層間絶縁層５０が形成される。 (3) Next, as shown in FIG. 4, a planarization insulating layer 46 is formed above the cap layer 42 in order to form a flat surface. The planarization insulating layer 46 is formed by depositing an insulating layer (not shown) and then etching back by a CMP method to form a flat surface. As a material of the planarization insulating layer 46, for example, a silicon oxide layer can be used, and it can be formed by a CVD method or the like. In this way, the second interlayer insulating layer 50 is formed.
（４）次に、図１に参照されるように、第２層間絶縁層５０にコンタクトホール５２を形成する。コンタクトホール５２の形成は、一般的なリソグラフィおよびエッチング技術により行なうことができる。ついで、コンタクトホール５２にコンタクト層５４を形成する。コンタクト層５４の形成は、コンタクトホール５２を埋めこむように、導電材を形成した後、エッチバックすることにより形成される。ついで、コンタクト層５４の上方に配線層６０を形成する。配線層６０の形成は、前述の配線層３０の形成と同様にして行なうことができる。 (4) Next, as shown in FIG. 1, contact holes 52 are formed in the second interlayer insulating layer 50. The contact hole 52 can be formed by general lithography and etching techniques. Next, a contact layer 54 is formed in the contact hole 52. The contact layer 54 is formed by etching back after forming a conductive material so as to fill the contact hole 52. Next, the wiring layer 60 is formed above the contact layer 54. The formation of the wiring layer 60 can be performed in the same manner as the formation of the wiring layer 30 described above.
以上のようにして、本実施の形態にかかる半導体装置１００を形成することができる。 As described above, the semiconductor device 100 according to the present embodiment can be formed.
本実施の形態の半導体装置の製造方法によれば、第２層間絶縁層５０は、成膜条件が異なる複数の層で形成された低誘電率層４０を含む。たとえば、低誘電率層４０の形成は、下方（配線層３０間の溝の底部方向や配線層３０に接する層に近い方向）の第１絶縁層４０ａを成膜速度が遅い条件で形成した後、上方（配線層３０の溝の開口部方向や配線層３０に接する層よりも離れている方向）の第２絶縁層４０ｂを第１絶縁層４０ａと比して成膜速度の遅い条件で形成することにより行なうことができる。そのため、配線層３０間の溝の底部付近にボイドが発生しないように絶縁層を埋め込むことができる。また、第１絶縁層４０ａと比して成膜速度が速い条件で第２絶縁層４０ｂを形成することにより、生産性の向上を図ることができる。すなわち、高い埋め込み性が要求される箇所に対しては、成膜速度が遅い条件で絶縁層を形成することと、比較的埋め込み性の要求が少ない箇所に対しては、生産性を向上させるために、成膜速度が高い条件で絶縁層を形成することとを組み合わせて行なう。そのため、本実施の形態の半導体装置の製造方法によれば、微細化が要求される半導体装置において、埋め込み性が良好でありかつ生産性の改善を図ることができる。 According to the method for manufacturing a semiconductor device of the present embodiment, the second interlayer insulating layer 50 includes the low dielectric constant layer 40 formed of a plurality of layers having different film forming conditions. For example, the low dielectric constant layer 40 is formed after the first insulating layer 40a in the lower direction (the direction of the bottom of the groove between the wiring layers 30 and the direction close to the layer in contact with the wiring layer 30) is formed under a condition where the film formation rate is low. The second insulating layer 40b in the upper direction (the direction of the opening of the groove of the wiring layer 30 or the direction away from the layer in contact with the wiring layer 30) is formed under a condition that the film forming speed is lower than that of the first insulating layer 40a. This can be done. Therefore, the insulating layer can be embedded so that no void is generated near the bottom of the groove between the wiring layers 30. In addition, productivity can be improved by forming the second insulating layer 40b under a condition where the deposition rate is higher than that of the first insulating layer 40a. In other words, in order to improve productivity for locations where high embeddability is required, an insulating layer is formed under conditions where the deposition rate is low, and for locations where there is relatively little need for embeddability. In addition, the insulating layer is formed under a condition where the deposition rate is high. Therefore, according to the method for manufacturing a semiconductor device of the present embodiment, in a semiconductor device that is required to be miniaturized, embeddability is good and productivity can be improved.
なお、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、低誘電率層４０は、２種の成膜条件により形成された２層を積層しているが、これに限られず、３種以上の条件により形成された膜を積層してもよい。 In addition, this invention is not limited to the above-mentioned embodiment, A deformation | transformation is possible within the range of the summary of this invention. For example, in the present embodiment, the low dielectric constant layer 40 is formed by laminating two layers formed under two kinds of film forming conditions, but is not limited to this, and a film formed under three or more kinds of conditions is used. You may laminate.
また、本実施の形態では、酸化シリコン層を絶縁層として使用しているが、成膜方法、誘電率のターゲットによっては、酸化シリコン層に窒素を導入した酸窒化シリコン層を使用してもよい。膜の緻密性は酸化シリコン層単体よりも酸窒化シリコン層の方が高いため、効果があがる。 In this embodiment, a silicon oxide layer is used as an insulating layer. However, a silicon oxynitride layer in which nitrogen is introduced into a silicon oxide layer may be used depending on a film formation method and a dielectric constant target. . Since the denseness of the film is higher in the silicon oxynitride layer than in the silicon oxide layer alone, the effect is improved.
以下、本実施の形態に係る半導体装置について行った実験結果について述べる。実験で用いられたサンプルは、以下のようである。 The results of experiments conducted on the semiconductor device according to this embodiment will be described below. Samples used in the experiment are as follows.
（ａ）本実施の形態のサンプル
半導体層１０としてシリコン基板上に、層間絶縁層２０としてのシリコン酸化層を形成した。ついで、第１層間絶縁層２０の上に配線層３０を形成した。配線層３０の具体的な構成は、下地層３２として窒化チタン、導電層３４としてアルミニウム合金層、上地層３６としてチタンと窒化チタンの積層膜を用いた。また、配線層３０の幅は０．３３４μｍ、配線層３０の距離が０．２０２μｍとなるように形成した。ついで、ライナー層４４として、フッ素を導入しない酸化シリコン層を６０ｎｍ形成した。次に、第１絶縁層４０ａとして、フッ素を導入した酸化シリコン層を１５０ｎｍ形成した。このとき、ＳｉＨ４ガスの総流量は、３１ｓｃｃｍ、Ｏ２ガスの総流量は、９６ｓｃｃｍおよびＳｉＦ４ガスの総流量は、３０．８ｓｃｃｍの条件で成膜を行なった。ついで、第２絶縁層４０ｂとして、フッ素導入した酸化シリコン層を２４０ｎｍ形成した。このとき、ＳｉＨ４ガスの総流量は、３３．２ｓｃｃｍ、Ｏ２ガスの総流量は、１０４ｓｃｃｍおよびＳｉＦ４ガスの総流量は、３３．１ｓｃｃｍの条件で成膜を行なった。次に、キャップ層４２を形成した。キャップ層４２としてフッ素を導入しない酸化シリコン層を１００ｎｍ形成した。このようにして第２層間絶縁層５０を形成した。得られたサンプルの断面写真を図５に示す。
(A) Sample of this Embodiment A silicon oxide layer as an interlayer insulating layer 20 was formed as a semiconductor layer 10 on a silicon substrate. Next, the wiring layer 30 was formed on the first interlayer insulating layer 20. The specific configuration of the wiring layer 30 was titanium nitride as the base layer 32, an aluminum alloy layer as the conductive layer 34, and a laminated film of titanium and titanium nitride as the upper layer 36. The wiring layer 30 was formed to have a width of 0.334 μm and a wiring layer 30 distance of 0.202 μm. Next, a 60 nm thick silicon oxide layer into which fluorine was not introduced was formed as the liner layer 44. Next, a 150 nm thick silicon oxide layer into which fluorine was introduced was formed as the first insulating layer 40a. At this time, the film was formed under the conditions that the total flow rate of SiH 4 gas was 31 sccm, the total flow rate of O 2 gas was 96 sccm, and the total flow rate of SiF 4 gas was 30.8 sccm. Next, a fluorine-introduced silicon oxide layer having a thickness of 240 nm was formed as the second insulating layer 40b. At this time, the film formation was performed under the condition that the total flow rate of SiH 4 gas was 33.2 sccm, the total flow rate of O 2 gas was 104 sccm, and the total flow rate of SiF 4 gas was 33.1 sccm. Next, the cap layer 42 was formed. As the cap layer 42, a silicon oxide layer into which fluorine was not introduced was formed to a thickness of 100 nm. In this way, the second interlayer insulating layer 50 was formed. A cross-sectional photograph of the obtained sample is shown in FIG.
［比較例］
（ｂ）比較用サンプル
比較例のサンプルの形成については、実施例のサンプルと異なる点について説明する。比較例のサンプルでは、配線層３０の幅が０．３０１μｍ、配線層３０間の距離が０．２６５μｍになるように配線層３０を形成した。ついで、ライナー層４４として、フッ素を導入しない酸化シリコン層を６０ｎｍ形成した。次に、絶縁層として、低誘電率層を３９０ｎｍ形成した。このとき、ＳｉＨ４ガスの総流量は、３７ｓｃｃｍ、Ｏ２ガスの総流量は、１１６ｓｃｃｍおよびＳｉＦ４ガスの総流量は、３７ｓｃｃｍの条件で成膜を行なった。次に、キャップ層４２を形成した。キャップ層４２としてフッ素を導入しない酸化シリコン層を１００ｎｍ形成した。このようにして第２層間絶縁層５０を形成した。得られたサンプルの断面写真を図６に示す。
[Comparative example]
(B) Comparative Sample Regarding the formation of the sample of the comparative example, differences from the sample of the example will be described. In the sample of the comparative example, the wiring layer 30 was formed so that the width of the wiring layer 30 was 0.301 μm and the distance between the wiring layers 30 was 0.265 μm. Next, a 60 nm thick silicon oxide layer into which fluorine was not introduced was formed as the liner layer 44. Next, a low dielectric constant layer having a thickness of 390 nm was formed as an insulating layer. At this time, the film was formed under the conditions that the total flow rate of SiH 4 gas was 37 sccm, the total flow rate of O 2 gas was 116 sccm, and the total flow rate of SiF 4 gas was 37 sccm. Next, the cap layer 42 was formed. As the cap layer 42, a silicon oxide layer into which fluorine was not introduced was formed to a thickness of 100 nm. In this way, the second interlayer insulating layer 50 was formed. A cross-sectional photograph of the obtained sample is shown in FIG.
図６から明らかなように、実施例のサンプルでは、配線層３０間に良好に第２層間絶縁層５０が形成されていることが確認された。一方、比較例のサンプルでは、配線層３０間の層間絶縁層中に空孔が発生していることが確認された。よって、本実施の形態の半導体装置の製造方法によれば、微細化が図られた半導体装置であっても、配線層３０間が良好に埋めこまれた半導体装置を製造することができる。 As is clear from FIG. 6, it was confirmed that the second interlayer insulating layer 50 was favorably formed between the wiring layers 30 in the sample of the example. On the other hand, in the sample of the comparative example, it was confirmed that holes were generated in the interlayer insulating layer between the wiring layers 30. Therefore, according to the semiconductor device manufacturing method of the present embodiment, a semiconductor device in which the space between the wiring layers 30 is satisfactorily embedded can be manufactured even if the semiconductor device is miniaturized.
１０ 半導体層、 ２０ 第１層間絶縁層、 ３０，６０ 配線層、 ３２ 下地層、
３４ 導電層、 ３６ 上地層、 ４０ 低誘電率層 ４０ａ 第１絶縁層、 ４０ｂ 第２絶縁層、 ４２ キャップ層、 ４４ ライナー層、 ５０ 第２層間絶縁層 ５２ コンタクトホール、 ５４ コンタクト層、 １００ 半導体装置
10 semiconductor layer, 20 first interlayer insulating layer, 30, 60 wiring layer, 32 underlayer,
34 conductive layer, 36 upper layer, 40 low dielectric constant layer 40a first insulating layer, 40b second insulating layer, 42 cap layer, 44 liner layer, 50 second interlayer insulating layer 52 contact hole, 54 contact layer, 100 semiconductor device
Claims (20)
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方に形成された配線層と、
前記配線層間を埋め込む低誘電率層を含む第２層間絶縁層と、を含み、
前記低誘電率層は、フッ素の含有量が異なる複数の層からなる、半導体装置。 A semiconductor layer;
A first interlayer insulating layer formed above the semiconductor layer;
A wiring layer formed above the first interlayer insulating layer;
A second interlayer insulating layer including a low dielectric constant layer embedded in the wiring layer,
The low dielectric constant layer is a semiconductor device comprising a plurality of layers having different fluorine contents.
前記低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、
前記第１層のフッ素の含有量は、前記第２層のフッ素の含有量と比して少ない、半導体装置。 In claim 1,
The low dielectric constant layer includes at least a first layer closest to the wiring layer and a second layer formed above the first layer;
The semiconductor device, wherein the fluorine content of the first layer is smaller than the fluorine content of the second layer.
前記第１層は、前記第２層と比して、成膜速度が遅い条件で形成された層である、半導体装置。 In claim 2,
The semiconductor device according to claim 1, wherein the first layer is a layer formed under a condition that a film formation rate is lower than that of the second layer.
前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成された層である、半導体装置。 In claim 2 or 3,
The semiconductor device according to claim 1, wherein the first layer is a layer formed under a condition that a deposition removal ratio is lower than that of the second layer.
前記第２層間絶縁層は、前記低誘電率層の上方に設けられたキャップ層を含む、半導体装置。 In any one of Claims 1-4,
The second interlayer insulating layer includes a cap layer provided above the low dielectric constant layer.
前記キャップ層は、フッ素を含まない絶縁層である、半導体装置。 In claim 5,
The cap layer is a semiconductor device that is an insulating layer that does not contain fluorine.
前記第２層間絶縁層は、前記低誘電率層の下方に設けられたライナー層を含む、半導体装置。 In any one of Claims 1-6,
The second interlayer insulating layer is a semiconductor device including a liner layer provided below the low dielectric constant layer.
前記ライナー層は、フッ素を含まない絶縁層である、半導体装置。 In claim 7,
The said liner layer is a semiconductor device which is an insulating layer which does not contain a fluorine.
前記配線層が設けられていない領域の前記第１層間絶縁層上の前記低誘電率層の上面は、前記配線層の上面と比して低い位置にある、半導体装置。 In any one of Claims 1-8,
The semiconductor device, wherein an upper surface of the low dielectric constant layer on the first interlayer insulating layer in a region where the wiring layer is not provided is lower than an upper surface of the wiring layer.
前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成された層である、半導体装置。 In any one of Claims 1-9,
The low dielectric constant layer is a semiconductor device formed by an HDP-CVD method.
前記第１層間絶縁層の上方に配線層を形成する工程と、
前記配線層間を埋め込むために、低誘電率層を含む第２層間絶縁層を形成する工程とを、含み、
前記低誘電率層は、成膜速度が異なる条件で複数の層を積層することにより形成される半導体装置の製造方法。 Forming a first interlayer insulating layer above the semiconductor layer;
Forming a wiring layer above the first interlayer insulating layer;
Forming a second interlayer insulating layer including a low dielectric constant layer to embed the wiring layer,
The low dielectric constant layer is a method for manufacturing a semiconductor device formed by laminating a plurality of layers under different film formation speeds.
前記低誘電率層は、少なくとも、前記配線層に最も近い第１層と該第１層の上方に形成された第２層とを含み、該第１層は、該第２層と比して、成膜速度が遅い条件で形成される、半導体装置の製造方法。 In claim 11,
The low dielectric constant layer includes at least a first layer closest to the wiring layer and a second layer formed above the first layer, and the first layer is compared with the second layer. A method for manufacturing a semiconductor device, which is formed under conditions where the deposition rate is low.
前記第１層は、前記第２層と比して、デポジションリムーバルレシオが低い条件で形成される、半導体装置の製造方法。 In claim 12,
The method for manufacturing a semiconductor device, wherein the first layer is formed under a condition that a deposition removal ratio is lower than that of the second layer.
前記第１層は、前記第２層と比して、成膜ガスの総流量が少ない条件で形成される、半導体装置の製造方法。 In claim 12 or 13,
The method for manufacturing a semiconductor device, wherein the first layer is formed under a condition that a total flow rate of a deposition gas is smaller than that of the second layer.
前記第２層間絶縁層を形成する工程は、前記低誘電率層の上方にキャップ層を形成する工程を含む、半導体装置の製造方法。 In any one of Claims 11-14,
The step of forming the second interlayer insulating layer includes a step of forming a cap layer above the low dielectric constant layer.
前記キャップ層は、フッ素を含まない絶縁層である、半導体装置の製造方法。 In claim 15,
The method for manufacturing a semiconductor device, wherein the cap layer is an insulating layer that does not contain fluorine.
前記第２層間絶縁層を形成する工程は、前記低誘電率層を形成する前にライナー層を形成する工程を含む、半導体装置の製造方法。 In any one of Claims 11-16,
The method of forming a second interlayer insulating layer includes a step of forming a liner layer before forming the low dielectric constant layer.
前記ライナー層は、フッ素を含まない絶縁層である、半導体装置の製造方法。 In claim 17,
The method for manufacturing a semiconductor device, wherein the liner layer is an insulating layer that does not contain fluorine.
前記第２層間絶縁層の形成では、前記配線層が形成されていない領域の第１層間絶縁層の上に形成される前記低誘電率層の上面は、前記配線層の上面と比して低くなるように形成される、半導体装置の製造方法。 In any one of Claims 11-18,
In the formation of the second interlayer insulating layer, the upper surface of the low dielectric constant layer formed on the first interlayer insulating layer in a region where the wiring layer is not formed is lower than the upper surface of the wiring layer. A method for manufacturing a semiconductor device, formed as described above.
前記低誘電率層は、ＨＤＰ−ＣＶＤ法により形成される、半導体装置の製造方法。
In any one of Claims 11-19,
The method for manufacturing a semiconductor device, wherein the low dielectric constant layer is formed by an HDP-CVD method.
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