JP2005086819A - トランジスタのしきい値電圧を制御するための集積回路装置およびその方法 - Google Patents

Abstract

【課題】 特に低電圧用途に関して適用可能な集積回路トランジスタボディバイアス調整回路および方法において、（ＶＣＣ、温度およびプロセスの変動に対して）より一定に近い回路速度を達成する。
【解決手段】 いくつかのトランジスタのしきい値電圧（Ｖ_t）を、低電源電圧（ＶＣＣ）レベル、低温および／または高Ｖ_tプロセス条件において下げて適切なトランジスタ駆動を確実にする一方、高ＶＣＣレベル、高温および／または低Ｖ_tプロセス条件において上昇させて漏れ電流を減少させることもできる。
【選択図】 図１

Description

関連特許出願の相互参照
この発明は、２００３年９月４日出願の米国仮特許出願連続番号第６０／５００，１２６号「０．６Ｖ、２０５ＭＨｚ、１９．５ｎｓｅｃ、 ＴＲＣ １６Ｍｂ埋込ＤＲＡＭ（0.6V 205MHz 19.5nsec TRC 16 Mb Embedded DRAM）」、および２００４年８月１６日出願の米国非仮出願連続番号第１０／９１８，９５４号の優先権を主張し、これらの開示はここにこれら引用によりその全体において特定的に援用される。

発明の背景
この発明は一般的に集積回路（ＩＣ）装置の分野に関する。より特定的には、この発明は特に低電圧用途に関して適用可能な集積回路トランジスタボディバイアス調整回路および方法に関する。

現在、低電力埋込ＤＲＡＭは、高速グラフィックスおよび長い電池寿命を必要とする消費者向け移動個人用途で最適なメモリ解決手段に属する。ここに引用により援用される上記仮特許出願で開示された１６Ｍｂ埋込ＤＲＡＭマクロでは、低電力動作を達成するために、電源電圧を以前の報告で開示されたよりもさらに減少させ、一方でなお同時読み書き機能および１２８個の入出力部（Ｉ／Ｏ）を伴う高い帯域幅を提供する。

低電圧動作ではトランジスタのしきい値電圧を減少させる必要がある。しかし残念ながらその結果としてトランジスタ「オフ」電流が増大し、このため待機電力が上昇する。さらに、極めて低い動作電圧の場合には回路速度が減少するおそれがあるが、それはしきい値電圧（Ｖ_t）がプロセスおよび温度の変動によって増加するからである。いくつかの最近の取組みによって１．０Ｖ動作の達成が示されている（たとえば、Ｓ．トミシマ他による「携帯用ＭＰＥＧ用途のための１．０Ｖで２３０ＭＨｚの列アクセス埋込ＤＲＡＭマクロ」、ＩＳＳＣＣ、３８４〜３８５頁、２００１年２月；Ｊ．バース他による「ＧＮＤセンス、ビット線ツイストおよび直接基準セル書込を特徴とする３００ＭＨｚマルチバンクｅＤＲＡＭマクロ」、ＩＳＳＣＣ、１５６〜１５７頁、２００２年２月；および、Ｊ．シム他による「オフセット補償直接センスおよびチャージリサイクルのプリチャージ機構を伴う１．０Ｖで２５６ＭｂのＳＤＲＡＭ」、ＩＳＳＣＣ、３１０〜３１１頁、２００３年２月、を参照されたい）。さらに他の報告では、論理回路においてボディバイアス調整技術を用いて回路速度での変動を最小限に抑える方法が明らかに示されている（たとえばＭ．ミヤザキ他による「順バイアスでの速度適合式しきい値電圧ＣＭＯＳを用いた１．２−ＧＩＰＳ／Ｗマイクロプロセッサ」、ＪＳＳＣ、第３７巻、２１０〜２１７頁、２００２年２月、およびＪ．チャンズ他による「マイクロプロセッサ周波数に対するダイ間およびダイ内のパラメータ変動の影響およびリークを減少させるための適合式ボディバイアス」、ＪＳＳＣ、第３７巻、１３９６〜１４０２頁、２００２年１１月、を参照されたい）。これら後者の報告では、採用されたボディバイアス調整器は基準回路の速度を監視してボディバイアス電圧を設定するように機能した。
Ｓ．トミシマ（S. Tomishima）他、「携帯用ＭＰＥＧ用途のための１．０Ｖで２３０ＭＨｚの列アクセス埋込ＤＲＡＭマクロ（A 1.0V 230MHz Column-Access Embedded DRAM Macro for Portable MPEG Applications）」、ＩＳＳＣＣ、２００１年２月、ｐ．３８４〜３８５ Ｊ．バース（J. Barth）他、「ＧＮＤセンス、ビット線ツイストおよび直接基準セル書込を特徴とする３００ＭＨｚマルチバンクｅＤＲＡＭマクロ（A 300MHz Multi-Banked eDRAM Macro Featuring GND Sense, Bit-Line Twisting and Direct Reference Cell Write）」、ＩＳＳＣＣ、２００２年２月、ｐ．１５６〜１５７ Ｊ．シム（J. Sim）他、「オフセット補償直接センスおよびチャージリサイクルのプリチャージ機構を伴う１．０Ｖで２５６ＭｂのＳＤＲＡＭ（A 1.0V 256Mb SDRAM with Offset-Compensated Direct Sensing and Charge-Recycled Precharge Schemes）」、ＩＳＳＣＣ、２００３年２月、ｐ．３１０〜３１１ Ｍ．ミヤザキ（M. Miyazaki）他、「順バイアスでの速度適合式しきい値電圧ＣＭＯＳを用いた１．２−ＧＩＰＳ／Ｗマイクロプロセッサ（A 1.2-GIPS/W Microprocessor Using Speed-Adaptive Threshold-Voltage CMOS with Forward Bias）」、ＪＳＳＣ、２００２年２月、第３７巻、ｐ．２１０〜２１７ Ｊ．チャンズ（J. Tschanz）他、「マイクロプロセッサ周波数に対するダイ間およびダイ内のパラメータ変動の影響およびリークを減少させるための適合式ボディバイアス（Adaptive Body Bias for Reducing Impacts of Die-to-Die and Within-Die Parameter Variations on Microprocessor Frequency and Leakage）」、ＪＳＳＣ、２００２年１１月、第３７巻、ｐ．１３９６〜１４０２

発明の概要
ここにおいて、特に低電圧用途に関して利用される集積回路トランジスタボディバイアス調整回路および方法が開示される。ここに開示するボディバイアスの調整方法によれば、回路のトランジスタのＶ_tを電源電圧の関数とし、これをプロセスおよび温度の変動から実質的に独立させることにより回路速度の変動を最小限に抑える。調整は以下のステップによって達成される。

１．或るトランジスタのソースを適当な電源に接続する。ＰＭＯＳについてはＶｄｄ、またはＮＭＯＳについてはＶｓｓである。

２．上記トランジスタのドレイン・ソース間の電流を、Ｖｄｓ＝Ｖｇｓ＝Ｖｔの条件下で上記トランジスタが導通させる電流と実質的に等しくする。

３．ドレイン電圧をゲート電圧と実質的に等しくするようにボディバイアスを変化させる。

４．速度またはリークの制御が望まれるチップ上にある同種のトランジスタに上記ボディバイアスを供給する。

ここに開示するこの発明の技術の特定の実現例に従うと、いくつかのトランジスタのＶ_ｔを、低電源電圧（ＶＣＣ）レベル、低温および／または高Ｖｔプロセス条件において下げて適切なトランジスタ駆動を確実にする一方、高ＶＣＣレベル、高温および／または低Ｖ_ｔプロセス条件において上昇させてリーク電流を減少させることもできる。ここに開示する代表的な実施例では、ＮチャネルトランジスタのゲートをＶＣＣ／２に接続し、ソースをＶＳＳに接続し、ドレインを抵抗器を介してＶＣＣに接続することができる。そして、トランジスタのボディでの電圧を変化させてＶＣＣ／２のドレイン電圧を達成する。次に、速度制御または「オフ」電流制御が望まれるチップ上にある同種のトランジスタすべてに同じ電圧を供給する。トランジスタのボディバイアス（バックゲートバイアスとも称される）の変化はこのトランジスタのＶ_ｔの変化を引起こす。このようにして、（ＶＣＣ、温度およびプロセスの変動に対して）より一定に近い回路速度が達成される。

この発明の技術に従うと、Ｐチャネルトランジスタのボディバイアスも類似の態様で制御することができる。加えて、ここに開示するこの発明の代表的な実施例で利用されるＶＣＣ／２レベルは実際ＶＣＣのどの関数であってもよく、一方で採用された抵抗器に代えて代替的に電流源を用いてもよい。

添付の図面との関連で好ましい実施例についての以下の説明を参照することにより、この発明についての上述およびその他の特徴および目的ならびにこれらを達成する態様がより明らかとなり、この発明自体が最もよく理解されるであろう。

代表的な実施例の説明
まず図１を参照して、この発明に従う代表的なＮＭＯＳ型集積回路トランジスタボディバイアス調整回路１００の機能ブロック図を示す。トランジスタボディバイアス調整回路（または調整器）１００はその主な部分において分圧器１０２を含む。分圧器１０２は、供給電圧源（ＶＣＣ）と基準電圧（ＶＳＳまたは回路接地）との間に結合された直列接続の抵抗器１０４，１０６，１０８，１１０を含む。ここに例示する特定の実施例では、抵抗器１０４，１１０はほぼ４７ｋΩの値を有し得る一方、抵抗器１０６，１０８はほぼ３ｋΩの値を有し得る。抵抗器１０４と抵抗器１０６との中間にあるノード１１２はＶ_Hを規定し、抵抗器１０６と抵抗器１０８との間にあるノード１１４はＶＣＣ／２を規定し、抵抗器１０８と抵抗器１１０との中間にあるノード１１６はＶ_Lを規定する。Ｖ_HおよびＶ_Lはプルアップおよびプルダウン電流発生間の不感帯を与えるためのものである。これに代えて、差動増幅器１２４，１２６の設計によって不感帯を与えてもよい。

ノード１１４はＮチャネル基準素子（たとえばトランジスタ）１１８のゲート端子に結合される。トランジスタ１１８のソース端子は回路接地に結合され、ドレイン端子は電流制限抵抗器１２０を介してＶＣＣに結合される。抵抗器１２０は、ここに示す実施例ではほぼ１２０ｋΩの値を有し得る。トランジスタ１１８は、たとえば約２．０μのチャネル幅および約０．０７μの長さを有し得る。

トランジスタ１１８のドレイン端子はライン１２２上の電圧Ｖｄｎ（ｎチャネルドレイン電圧）を規定し、これは差動増幅器１２４（差動増幅器「Ａ」）の「＋」入力と、もう１つの差動増幅器１２６（差動増幅器「Ｂ」）の「−」入力とに供給される。差動増幅器１２４の「−」入力はノード１１２に結合され、差動増幅器１２６の「＋」入力はノード１１６に結合される。差動増幅器１２４の出力はプルアップ回路ブロック１２８を制御するために与えられ、差動増幅器１２６の出力は対応するプルダウン回路ブロック１３２に与えられる。制限回路ブロック１３０がプルアップ回路ブロック１２８とプルダウン回路ブロック１３２との両方に結合され、これらにおける出力部で発生されるプルアップ電圧およびプルダウン電圧の最大量を制御する。これら出力部同士は結合されてライン１３４でＮＢＯＤＹ電圧をもたらし、これはさらにトランジスタ１１８のボディ（またはバックゲート）に結合される。

ここに例示する回路１００は一般的にこの発明のＮＭＯＳ実現例を表わすものである。基準トランジスタ１１８は、ボディバイアスＮＢＯＤＹが制御されるべきＩＣ内の他のＮＭＯＳトランジスタと同じ態様で処理されて同じチャネル長さを有することができる。動作においては、ゲート電圧は抵抗分圧器１０２によりＶＣＣ／２に設定されるが、ＶＣＣの関数である電圧を発生させる他の方法（ＶＣＣ／２以外の電圧をもたらすものを含む）を用いてもよい。

差動増幅器１２４はプルアップ回路１２８に信号を送り、ドレイン電圧（Ｖｄｎ）がＶ_Hを上回る場合にＮＢＯＤＹ電圧を上昇させる。一方で、差動増幅器１２６はプルダウン
回路１３２に信号を送り、ＶｄｎがＶ_Lを下回る場合にＮＢＯＤＹ電圧を低下させる。制限回路ブロック１３０は過度の順バイアスまたは逆バイアスを防ぐように機能する。過度の順バイアスは高いボディ−ソース電流を引き起こし、過度の逆バイアスは過度のドレイン−ボディ電圧を引き起こすことになる。

次に図２をさらに参照して、この発明に従う代表的なＰＭＯＳ型集積回路トランジスタボディバイアス調整回路２００の対応する機能ブロック図を示す。トランジスタボディバイアス調整回路２００はその主な部分において先程と同様の分圧器２０２を含む。分圧器２０２は、ＶＣＣと回路接地との間に結合された直列接続の抵抗器２０４，２０６，２０８，２１０を含む。ここに例示する特定の実施例では、抵抗器２０４，２１０はやはりほぼ４７ｋΩの値を有し得る一方、抵抗器２０６，２０８はほぼ３ｋΩの値を有し得る。先程と同様に抵抗器２０４と抵抗器２０６との中間にあるノード２１２はＶ_Hを規定し、抵抗器２０６と抵抗器２０８との間にあるノード２１４はＶＣＣ／２を規定し、抵抗器２０８と抵抗器２１０との中間にあるノード２１６はＶ_Lを規定する。Ｖ_HおよびＶ_Lはプルアップおよびプルダウン電流発生間の不感帯を与えるためのものである。これに代えて、差動増幅器２２４，２２６の設計によって不感帯を与えてもよい。

ノード２１４はＰチャネル基準トランジスタ２１８のゲート端子に結合される。トランジスタ２１８のソース端子はＶＣＣに結合され、そしてドレイン端子は電流制限抵抗器２２０を介して回路接地に結合される。抵抗器２２０は、ここに示す実施例ではやはりほぼ１２０ｋΩの値を有し得る。トランジスタ２１８は、たとえば約２．０μのチャネル幅および約０．０７μの長さを有し得る。

トランジスタ２１８のドレイン端子はライン２２２上の電圧Ｖｄｐ（ｐチャネルドレイン電圧）を規定し、これは差動増幅器２２４（差動増幅器「Ｃ」）の「＋」入力と、もう１つの差動増幅器２２６（差動増幅器「Ｄ」）の「−」入力とに供給される。差動増幅器２２４の「−」入力はノード２１２に結合され、差動増幅器２２６の「＋」入力はノード２１６に結合される。差動増幅器２２４の出力はプルアップ回路ブロック２２８を制御するために与えられ、差動増幅器２２６の出力は対応するプルダウン回路ブロック２３２に与えられる。制限回路ブロック２３０がプルアップ回路ブロック２２８とプルダウン回路ブロック２３２との両方に結合され、これらにおける出力部で発生されるプルアップ電圧およびプルダウン電圧の最大量を制御する。これら出力部同士は結合されてライン２３４でＰＢＯＤＹ電圧をもたらし、これはさらにトランジスタ２１８のボディに結合される。

ここに例示する回路２００は一般的にこの発明のＰＭＯＳ実現例を表わすものである。基準トランジスタ２１８はやはり、ボディバイアスＰＢＯＤＹが制御されるべきＩＣ内の他のＰＭＯＳトランジスタと同じ態様で処理され得る。ゲート電圧はやはり抵抗分圧器２０２によりＶＣＣ／２に設定され得るが、ＶＣＣの関数である電圧を発生させる他の方法（ＶＣＣ／２以外の電圧レベルをもたらすものを含む）を用いてもよい。

差動増幅器２２４はプルアップ回路２２８に信号を送り、Ｖｄｐ（ドレイン電圧）がＶ_Hを上回る場合にＰＢＯＤＹ電圧を上昇させるように機能する。さらに、差動増幅器２２６はプルダウン回路２３２に信号を送り、ＶｄｐがＶ_Lを下回る場合にＰＢＯＤＹ電圧を低下させる。制限回路ブロック２３０は過度の順バイアスまたは逆バイアスを防ぐ。過度の順バイアスは高いボディ−ソース電流を引き起こし、過度の逆バイアスは過度のドレイン−ボディ電圧を引き起こすことになる。

以上、この発明の原理を特定の回路実現例および装置との関連で説明したが、以上の説明は単に例としてなされたものであり、この発明の範囲に対する限定としてなされたものではないと明確に理解すべきである。特に、以上の開示の教示により当業者にその他の変
形例が示唆されるであろうと認められる。このような変形例は、それ自体既に公知でありかつここに既に記載した特徴の代わりにまたはこれに加えて用いられ得る他の特徴をも含み得る。本願においては、特許請求の範囲を特定の特徴の組合せについて作成してあるが、ここにおける開示の範囲が、当業者に明らかとなるであろうような明示的または黙示的に開示されたあらゆる新規の特徴もしくはあらゆる新規の特徴の組合せ、またはこれらを任意に普遍化もしくは変形したものを含んでおり、またここで、このようなものがいずれかの請求項でここに請求されるのと同じ発明に関するものであるか否かには拘らず、かつこの発明が直面するのと同じ技術的課題のいずれかまたはすべてを軽減するか否かには関わらないことを理解すべきである。出願人は、本願またはその他ここから導き出されるあらゆる出願の手続中にも、このような特徴点および／またはこのような特徴点の組合せについて新たな請求項を作成する権利をここに留保する。

この発明に従う代表的なＮＭＯＳ型集積回路トランジスタボディバイアス調整回路の機能ブロック図である。 この発明に従う代表的なＰＭＯＳ型集積回路トランジスタボディバイアス調整回路の対応する機能ブロック図である。

符号の説明

１００ トランジスタボディバイアス調整回路、１０２ 分圧器、１０４〜１１０ 抵抗器、１１２〜１１６ ノード、１１８ Ｎチャネル基準トランジスタ、１２０ 電流制限抵抗器、１２２ ライン、１２４，１２６ 差動増幅器、１２８ プルアップ回路ブロック、１３０ 制限回路ブロック、１３２ プルダウン回路ブロック、１３４ ライン、２００ トランジスタボディバイアス調整回路、２０２ 分圧器、２０４〜２１０ 抵抗器、２１２〜２１６ ノード、２１８ Ｐチャネル基準トランジスタ、２２０ 電流制限抵抗器、２２２ ライン、２２４，２２６ 差動増幅器、２２８ プルアップ回路ブロック、２３０ 制限回路ブロック、２３２ プルダウン回路ブロック、２３４ ライン。

Claims (19)

1. トランジスタにボディバイアス電圧を印加することにより、前記トランジスタのしきい値電圧を電源電圧の関数となるように制御するための集積回路装置であって、
   前記電源電圧の関数である第１の電圧基準と、
   ゲートが前記第１の電圧基準に結合されかつソースがシステム接地に結合されたｎチャネルトランジスタと、
   電流を前記トランジスタのドレインに供給する手段と、
   前記トランジスタのドレイン電圧が前記第１の電圧基準と実質的に等しくなるように前記トランジスタの前記ボディバイアス電圧を制御する手段とを備える、集積回路装置。
2. 前記第１の基準電圧が、抵抗分割器網によって決定される、請求項１に記載の集積回路装置。
3. 電流を前記トランジスタのドレインに供給する前記手段は、前記トランジスタの前記ドレインから前記電源電圧に結合された抵抗器を含む、請求項１に記載の集積回路装置。
4. 電流を前記トランジスタのドレインに供給する前記手段は、前記トランジスタの前記ドレインから前記電源電圧に結合された電流源を含む、請求項１に記載の集積回路装置。
5. 前記第１の電圧基準が実質的に前記電源電圧の電源のレベルの２分の１である、請求項１に記載の集積回路装置。
6. 前記ボディバイアス電圧がさらに１つ以上の追加の同種のｎチャネルトランジスタに供給される、請求項１に記載の集積回路装置。
7. さらに、前記ボディバイアス電圧を制限する手段を備える、請求項１に記載の集積回路装置。
8. トランジスタにボディバイアス電圧を印加することにより、前記トランジスタのしきい値電圧を電源電圧の関数となるように制御するための集積回路装置であって、
   前記電源電圧の関数である第１の電圧基準と、
   ゲートが前記第１の電圧基準に結合されかつソースが前記電源電圧に結合されたｐチャネルトランジスタと、
   電流を前記トランジスタのドレインに供給する手段と、
   前記トランジスタのドレイン電圧が前記第１の電圧基準と実質的に等しくなるように前記トランジスタの前記ボディバイアス電圧を制御する手段とを備える、集積回路装置。
9. 前記第１の基準電圧が、抵抗分割器網によって決定される、請求項８に記載の集積回路装置。
10. 電流を前記トランジスタのドレインに供給する前記手段は、前記トランジスタの前記ドレインからシステム接地に結合された抵抗器を含む、請求項８に記載の集積回路装置。
11. 電流を前記トランジスタのドレインに供給する前記手段は、前記トランジスタの前記ドレインから前記システム接地に結合された電流源を含む、請求項８に記載の集積回路装置。
12. 前記第１の電圧基準が実質的に前記電源電圧の電源のレベルの２分の１である、請求項８に記載の集積回路装置。
13. 前記ボディバイアス電圧がさらに１つ以上の追加の同種のｐチャネルトランジスタに供給される、請求項８に記載の集積回路装置。
14. さらに、前記ボディバイアス電圧を制限する手段を備える、請求項８に記載の集積回路装置。
15. ｎチャネルトランジスタにボディバイアス電圧を印加することにより、前記トランジスタのしきい値電圧を電源電圧の関数となるように制御する方法であって、
    前記電源電圧の関数である第１の電圧基準を設けるステップと、
    前記第１の電圧基準を前記ｎチャネルトランジスタのゲートに印加するステップと、
    前記ｎチャネルトランジスタのソースをシステム接地に結合するステップと、
    電流を前記トランジスタのドレインに供給するステップと、
    前記トランジスタのドレイン電圧が前記第１の電圧基準と実質的に等しくなるように前記トランジスタの前記ボディバイアス電圧を調節するステップとを備える、方法。
16. 前記ボディバイアス電圧がさらに追加のトランジスタに印加される、請求項１５に記載の方法。
17. ｐチャネルトランジスタにボディバイアス電圧を印加することにより、前記ｐチャネルトランジスタのしきい値電圧を電源電圧の関数となるように制御する方法であって、
    前記電源電圧の関数である第１の電圧基準を設けるステップと、
    前記第１の電圧基準を前記ｐチャネルトランジスタのゲートに印加するステップと、
    前記ｐチャネルトランジスタのソースを前記電源電圧に結合するステップと、
    電流を前記トランジスタのドレインに供給するステップと、
    前記トランジスタのドレイン電圧が前記第１の電圧基準と実質的に等しくなるように前記トランジスタの前記ボディバイアス電圧を調節するステップとを備える、方法。
18. 前記ボディバイアス電圧がさらに追加のトランジスタに印加される、請求項１７に記載の方法。
19. 共通の基板上にある複数のトランジスタのしきい値電圧を制御する方法であって、
    電源電圧レベルの関数である第１の電圧レベルを確立するステップと、
    前記第１の電圧レベルを基準トランジスタのゲートに印加するステップと、
    前記基準トランジスタの前記しきい値電圧が前記第１の電圧レベルと実質的に等しくなるように前記基準トランジスタのしきい値電圧を調節するステップと、
    前記基準トランジスタの前記しきい値電圧を調節する前記ステップに従って前記複数のトランジスタのうちの他のトランジスタのしきい値電圧を同様に調節するステップとを備える、方法。

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