JP2005064142A - 薄膜半導体装置、薄膜半導体装置の製造方法 - Google Patents

Abstract

【課題】 半導体層において欠陥の少ない薄膜半導体装置を提供する。
【解決手段】 本発明の薄膜半導体装置１００は、基材１０上に形成された半導体層２２と、該半導体層２２上に形成された絶縁層３３とを含んでなり、該絶縁層３３が窒素濃度５×１０^２１原子／ｃｍ^３以下の酸窒化珪素を主体として構成され、その厚さが８００ｎｍ以上とされていることを特徴とする。
【選択図】 図１

Description

本発明は、薄膜半導体装置とその製造方法に関し、特に信頼性の高い半導体層を具備した薄膜半導体装置に関する。

薄膜トランジスタ（ＴＦＴ）等の薄膜半導体装置においては、能動層たる半導体層及びＭＯＳ界面の欠陥低減のため、通常、水素化処理を行うのが一般的である（例えば特許文献１参照）。
特開昭５５−１４５３５６号公報

ところが、特許文献１のように水素ブロック効果をもつ窒化珪素膜をソース電極又はドレイン電極配線形成前に形成すると、ソース又はドレイン電極配線形成時のドライエッチングダメージにより発生した欠陥までも有効に低減する水素プラズマ処理が、半導体層及びＭＯＳ界面の欠陥低減に対して実施できなくなってしまう問題が生じる。

本発明は上記問題に鑑みてなされたものであって、その目的とするところは、半導体層において欠陥の少ない薄膜半導体装置を提供することにあり、特に半導体層及びＭＯＳ界面の欠陥低減を有効に実施でき得る構成を提供することにある。また、本発明の目的とするところは、半導体層上に絶縁層を介して形成した半導体層及びＭＯＳ界面の欠陥低減の欠陥低減に関しても有効に実施可能とする構成を提供することにもある。

さらに、本発明の目的とするところは、半導体層及びＭＯＳ界面の欠陥低減の欠陥低減を有効に実施でき得る薄膜半導体装置の製造方法を提供することにある。また、その他の目的とするところは、半導体層上に絶縁層を介して形成した半導体層及びＭＯＳ界面の欠陥低減の欠陥低減に関しても有効に実施可能な薄膜半導体装置の製造方法を提供することにもある。

上記課題を解決するために、本発明の薄膜半導体装置は、基材に形成された半導体層と、該半導体層上に形成された第１絶縁層とを含んでなる薄膜半導体装置であって、前記第１絶縁層が窒素濃度５×１０^２１原子／ｃｍ^３以下の酸窒化珪素を主体として構成され、その厚さが８００ｎｍ以上とされていることを特徴とする。なお、本明細書において、「主体として構成される」とは、構成要素（成分）のうち最も含有率の高い要素（成分）のことを言うもので、好ましくは不可避的要素（成分）を除いては「主体とする」要素（成分）のみにて構成されていることを言うものとする。

このように半導体層上に形成する第１絶縁層を、窒素濃度が５×１０^２１原子／ｃｍ^３以下の酸窒化珪素を主体として構成したため、当該絶縁層は高い水素透過性を示すこととなり、該絶縁層を介して半導体層に対して水素イオン注入を施すことが可能となる。つまり、従来のような窒化珪素を主体として構成される絶縁層は水素イオンの透過率が低いため、これを形成した後に半導体層の欠陥低減を目的とした水素イオンの注入を行ったとしても、欠陥を低減するという目的を十分に発揮することができなかった。しかしながら、本発明のような低窒素濃度の酸窒化珪素にて絶縁層を構成した場合、該絶縁層を８００ｎｍ以上の厚さにて構成しても、水素イオン注入処理により半導体層及びＭＯＳ界面の欠陥低減の欠陥を十分に低減できるようになったのである。したがって、本発明により欠陥の少ない半導体層及びＭＯＳ界面の欠陥低減を具備した信頼性の高い薄膜半導体装置を提供することが可能となる。

前記第１絶縁層上にはソース電極及びドレイン電極が形成され、これらソース電極及びドレイン電極と前記半導体層とが、前記第１絶縁層に形成されたコンタクトホールを介して接続されてなるものとすることができる。この場合、第１絶縁層とソース電極及びドレイン電極を介して半導体層に水素イオンを注入するものとすれば、例えばこれらソース電極及びドレイン電極を形成する際のドライエッチングダメージ等により発生した前記半導体層、該ソース電極及びドレイン電極、あるいは、前記第１絶縁膜に対する欠陥までも有効に低減することが可能となる。

ソース電極及びドレイン電極上には窒化珪素を主体とする第２絶縁層が形成されてなるものとすることができる。このような第２絶縁層をソース電極及びドレイン電極上に形成することで、半導体層からの水素脱離を防止することができるようになり、該第２絶縁層が水素脱離防止膜として機能することとなる。

前記半導体層上にゲート絶縁膜を介して所定パターンのゲート電極が形成され、該ゲート電極を含む半導体層を覆う形にて前記第１絶縁層が形成されてなるものとすることができる。この場合、欠陥の少ない半導体層を備えた高信頼性の薄膜半導体装置、具体的には薄膜トランジスタを提供することが可能となる。

次に、上記課題を解決するために、本発明の薄膜半導体装置の製造方法は、基材に半導体層を形成する工程と、該半導体層上に絶縁層を形成する工程と、該第１絶縁層上にソース電極及びドレイン電極を形成する工程と、前記半導体層に対して、前記第１絶縁層と前記ソース電極及びドレイン電極を介して水素イオンを注入する工程と、を含むことを特徴とする。このような方法により、上述した本発明の薄膜半導体装置を好適に提供することが可能となる。特にこの場合、絶縁層とソース電極及びドレイン電極を形成した後に、これらを介して半導体層に水素イオンを注入するものとしているため、半導体層における欠陥の低減と同時に、半導体層及びＭＯＳ界面の欠陥低減における欠陥をも低減でき、非常に信頼性の高い薄膜半導体装置を提供することが可能となる。

なお、水素イオン注入工程においては例えば水素プラズマ処理を採用することができる。また、ソース電極及びドレイン電極は例えばドライエッチングによりパターン形成することができる。また、特に前記絶縁層を形成する工程においては、該絶縁層を窒素濃度５×１０^２１原子／ｃｍ^３以下の酸窒化珪素を主体として形成し、その厚さを８００ｎｍ以上に形成することができる。そして、特に前記ソース電極及びドレイン電極を形成する工程は、プラズマを用いることが好ましく、前記ソース電極及びドレイン電極上には窒化珪素を主体とする第２絶縁層を形成する工程を含むものとすることもできる。

以下、本発明に係る実施形態について図面を参照しつつ説明する。なお、各図面においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。

図１は本発明の薄膜半導体装置の一実施形態たる薄膜トランジスタ（ＴＦＴ）の概略構成を示す断面模式図である。図１に示す薄膜トランジスタ（ＴＦＴ）１００は、ｎチャネル型の多結晶シリコンＴＦＴであって、ガラス基板（基材）１０上に下地保護膜１１を介して多結晶シリコン膜（半導体層）２２を具備しており、該多結晶シリコン膜２２は高濃度ソース領域２２ｄ、低濃度ソース領域２２ｂ、チャネル領域２２ａ、低濃度ドレイン領域２２ｃ、高濃度ドレイン領域２２ｅを含んで構成されている。

多結晶シリコン膜２２のチャネル領域２２ａ上には、ゲート絶縁膜３１を介してゲート電極３２が所定パターンにて形成されており、さらにゲート電極３２を含む多結晶シリコン膜２２上（具体的にはゲート絶縁膜３１上）には層間絶縁膜３３が形成されている。そして、この層間絶縁膜３３上にはソース電極３６及びドレイン電極３７が所定パターンにて形成され、ソース電極３６は層間絶縁膜３３に形成されたコンタクトホール３４を介して多結晶シリコン膜２２の高濃度ソース領域２２ｄに接続され、ドレイン電極３７は層間絶縁膜３３に形成されたコンタクトホール３５を介して多結晶シリコン膜２２の高濃度ドレイン領域２２ｅに接続されている。このようなＴＦＴ１００は、例えば液晶装置に代表される電気光学装置の画素スイッチング素子として好適なもので、その場合、ドレイン電極３７には絶縁層３８のコンタクトホール３９を介して画素電極９が接続されることとなる。

ここで、多結晶シリコン膜２２上にこれを覆う形にて形成された層間絶縁膜３３は、窒素濃度５×１０^２１原子／ｃｍ^３の酸窒化珪素にて構成され、その厚さが８００ｎｍ以上とされている。したがって、この層間絶縁膜３３は高い水素透過性を示すこととなり、該層間絶縁膜３３を介して多結晶シリコン膜２２に対して高効率で水素イオン注入を施すことが可能となる。つまり、多結晶シリコン膜２２の欠陥低減を目的とした水素イオンの注入を行うことが可能で、特に本実施形態のような８００ｎｍ以上の厚さの能動層（多結晶シリコン膜２２）に対しても、十分に水素イオン注入処理を施すことができ、欠陥の少ない多結晶シリコン膜２２とすることが可能となる。多結晶シリコン膜２２とゲート絶縁膜３１との界面、あるいは、ゲート絶縁膜３１の欠陥低減も可能となる。したがって、本実施形態のＴＦＴ１００は非常に信頼性の高いものとなり得る。

また、多結晶シリコン膜２２に対して水素イオン注入を行うに際し、ソース電極３６及びドレイン電極３７と層間絶縁層３３を介して行うものとすれば、例えばこれらソース電極３６及びドレイン電極３７をパターンニングする際に発生した多結晶シリコン膜２２、多結晶シリコン膜２２とゲート絶縁膜３１との界面、あるいは、ゲート絶縁膜３１に対する欠陥までも有効に低減することが可能となる。また、本実施形態では、ソース電極３６及びドレイン電極３７上に形成された絶縁層３８が窒化珪素にて構成されている。したがって、該絶縁層３８により、多結晶シリコン膜２２からの水素脱離が防止されることとなり、能動層としての機能低下が防止ないし抑制されることとなる。このような点からも本実施形態のＴＦＴ１００は非常に信頼性の高い構成とされている。

なお、層間絶縁層３３の窒素濃度は、好ましくは１×１０^２０原子／ｃｍ^３〜１×１０^２１原子／ｃｍ^３程度とするのが良く、また、層間絶縁層３３の厚さは、４０ｎｍ〜１２０ｎｍ程度とするのが好ましい。

以上のような本実施形態のＴＦＴ１００は、例えば以下に述べるようなプロセスにて製造することができる。以下、ＴＦＴ１００の製造方法について図２〜図５を参照しつつ説明する。

はじめに、図２（ａ）に示すように、超音波洗浄等により清浄化したガラス基板１０を用意した後、基板温度が１５０〜４５０℃となる条件下で、ガラス基板１０の全面に、シリコン酸化膜等の絶縁膜からなる下地保護膜（緩衝膜）１１を成膜する。具体的には、プラズマＣＶＤ法等により１０μｍ未満（例えば５００ｎｍ程度）の厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ_２Ｈ_５）_４）と酸素、ジシランとアンモニア等が好適である。

次に、図２（ｂ）に示すように、基板温度が１５０〜４５０℃となる条件下で、下地保護膜１１を形成したガラス基板１０の全面に、非晶質シリコン膜（非晶質半導体膜）２１をプラズマＣＶＤ法等により例えば３０〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。

次に、この非晶質シリコン膜２１に対して、図２（ｃ）に示すようにエキシマレーザー光Ｌ（ＸｅＣｌエキシマレーザーの場合は波長３０８ｎｍ、ＫｒＦエキシマレーザーの場合は波長２４９ｎｍ）を照射してレーザーアニールを行い、多結晶シリコン膜２２を生成する。

次に、図２（ｄ）に示すように、多結晶シリコン膜２２をフォトリソグラフィー法により、形成する能動層の形状にパターニングする。すなわち、多結晶シリコン膜２２上にフォトレジストを塗布した後、フォトレジストの露光、現像、多結晶シリコン膜２２のエッチング、フォトレジストの除去を行うことにより、多結晶シリコン膜２２のパターニングを行う。なお、非晶質シリコン膜２１をパターニングしてから、レーザーアニールを行って多結晶シリコン膜２２を形成しても良い。

次に、図３（ａ）に示すように、３５０℃以下の温度条件下で、多結晶シリコン膜２２を形成したガラス基板１０の全面に、シリコン酸化膜及び／又はシリコン窒化膜等からなるゲート絶縁膜３１を例えば５０〜１５０ｎｍの厚さ（本実施形態では５０ｎｍ）に成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。

次に、図３（ｂ）に示すように、ゲート絶縁膜３１を形成したガラス基板１０の全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン等の金属、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を成膜した後、フォトリソグラフィー法によりパターニングし、３００〜８００ｎｍの厚さのゲート電極３２を形成する。すなわち、導電性材料を成膜したガラス基板１０上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電性材料のエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、ゲート電極３２を形成する。

次に、図３（ｃ）に示すように、ゲート電極３２をマスクとして、約０．１×１０^１３〜約１０×１０^１３／ｃｍ^２のドーズ量で低濃度の不純物イオン（リンイオン）を打ち込み、ゲート電極３２に対して自己整合的に低濃度ソース領域２２ｂ、低濃度ドレイン領域２２ｃを形成する。ここで、ゲート電極３２の直下に位置し、不純物イオンが導入されなかった部分はチャネル領域２２ａとなる。

また、図３（ｄ）に示すように、ゲート電極３２より幅広のレジストマスク（図示略）を形成して高濃度の不純物イオン（リンイオン）を約０．１×１０^１５〜約１０×１０^１５／ｃｍ²のドーズ量で打ち込み、高濃度ソース領域２２ｄ、及び高濃度ドレイン領域２２ｅを形成する。

次に、図３（ｄ）に示したような多結晶シリコン膜２２を備えたガラス基板１０に対して、図４（ａ）に示すようにランプ光ＳＬを照射してアニールを行う。具体的には、減圧雰囲気下、窒素雰囲気中で、エキシマーレーザーアニールを行うことにより、ソース領域２２ｂ、２２ｄ及びドレイン領域２２ｃ、２２ｅに注入された不純物の活性化を行う。

次に、図４（ｂ）に示すように、ゲート電極３２の表面側（ガラス基板１０とは異なる側）にＣＶＤ法等により、酸窒化シリコン膜からなる層間絶縁膜３３を例えば８００〜１０００ｎｍの厚さに成膜する。具体的には、原料ガスとしてモノシランと一酸化二窒素との混合ガスを用い、各ガスの流量比を適宜設定することで所定の窒素濃度（本実施形態では５×１０^２１原子／ｃｍ^３以下）の酸窒化シリコン膜を得るものとしている。成膜後、所定のパターンのレジストマスク（図示略）を形成し、該レジストマスクを介して層間絶縁膜３３のドライエッチングを行い、層間絶縁膜３３において高濃度ソース領域２２ｄ及び高濃度ドレイン領域２２ｅに対応する部分にコンタクトホール３４、３５をそれぞれ形成する。なお、層間絶縁膜３３について、成膜時には窒素濃度を５×１０^２１原子／ｃｍ^３以上とし、その後のアニール処理等により窒素濃度が５×１０^２１原子／ｃｍ^３以下となるように設計する。

次に、図４（ｃ）に示すように、層間絶縁膜３３の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を、スパッタリング法等により成膜した後、フォトリソグラフィー法によりパターニングし、例えば４００〜８００ｎｍの厚さのソース電極３６及びドレイン電極３７を形成する。すなわち、導電性材料を成膜したガラス基板１０上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電性材料のドライエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、ソース電極３６及びドレイン電極３７を形成する。

その後、図５（ａ）に示すように、水素プラズマ処理ＰＴにて多結晶シリコン膜２２に水素イオンを注入し、該多結晶シリコン膜２２に対して終端処理を行う。これにより多結晶シリコン膜２２での欠陥が修復されるとともに、ソース電極３６及びドレイン電極３７においてはドライエッチングした際に生じた多結晶シリコン膜２２、多結晶シリコン膜２２とゲート絶縁膜３１との界面、あるいは、ゲート絶縁膜３１に対するダメージも修復される。

水素イオン注入処理を行った後、図５（ｂ）に示すように、窒化珪素膜からなる絶縁膜３８をソース電極３６及びドレイン電極３７を覆う形にて形成するとともに、該絶縁膜３８にコンタクトホール３９を形成し、該コンタクトホール３９を介してドレイン電極３７に接続される形にて導電層（画素電極）９を形成する。以上のようにして、本実施形態の多結晶シリコンＴＦＴ（薄膜半導体装置）１００を製造することができる。

以上、本発明の一実施の形態を示したが、本発明はこれに限定されるものではなく、各請求項に記載した範囲を逸脱しない限り、各請求項の記載文言に限定されず、当業者がそれらから容易に置き換えられる範囲にも及び、かつ、当業者が通常有する知識に基づく改良を適宜付加することができる。例えば、本実施形態では、ｎチャネル型のＴＦＴを例として説明したが、ｐチャネル型のＴＦＴに対しても本発明の構成を適用することができる。また、本実施形態ではトップゲート型のＴＦＴを示したが、ボトムゲート型のＴＦＴに対しても本発明の構成を適用することができる。

本発明の薄膜半導体装置の一実施形態を示す断面模式図。 図１の薄膜半導体装置の製造工程を模式的に示す断面図。 図２に続く、薄膜半導体装置の製造工程を模式的に示す断面図。 図３に続く、薄膜半導体装置の製造工程を模式的に示す断面図。 図４に続く、薄膜半導体装置の製造工程を模式的に示す断面図。

符号の説明

１０…ガラス基板（基板）、２２…多結晶シリコン膜（半導体層）、３２…ゲート電極、３３…層間絶縁膜（第１絶縁層）、３６…ソース電極、３７…ドレイン電極、３８…絶縁膜（第２絶縁層）、１００…ＴＦＴ（薄膜半導体装置）

Claims (9)

1. 基材に形成された半導体層と、該半導体層上に形成された第１絶縁層とを含んでなる薄膜半導体装置であって、
   前記第１絶縁層が窒素濃度５×１０^２１原子／ｃｍ^３以下の酸窒化珪素を主体として構成され、その厚さが８００ｎｍ以上とされていることを特徴とする薄膜半導体装置。
2. 前記第１絶縁層上にはソース電極及びドレイン電極が形成され、これらソース電極及びドレイン電極と前記半導体層とが、前記第１絶縁層に形成されたコンタクトホールを介して接続されてなることを特徴とする請求項１に記載の薄膜半導体装置。
3. 前記ソース電極及びドレイン電極上には窒化珪素を主体とする第２絶縁層が形成されてなることを特徴とする請求項２に記載の薄膜半導体装置。
4. 前記半導体層上にゲート絶縁膜を介して所定パターンのゲート電極が形成され、該ゲート電極を含む半導体層を覆う形にて前記第１絶縁層が形成されてなることを特徴とする請求項１ないし３のいずれか１項に記載の薄膜半導体装置。
5. 基材に半導体層を形成する工程と、
   該半導体層上に絶縁層を形成する工程と、
   該第１絶縁層上にソース電極及びドレイン電極を形成する工程と、
   前記半導体層に対して、前記第１絶縁層と前記ソース電極及びドレイン電極を介して水素イオンを注入する工程と、
   を含むことを特徴とする薄膜半導体装置の製造方法。
6. 前記水素イオンを注入する工程において、該水素イオンを水素プラズマ処理にて注入することを特徴とする請求項５に記載の薄膜半導体装置の製造方法。
7. 前記第１絶縁層を形成する工程において、該絶縁層を窒素濃度５×１０^２１原子／ｃｍ^３以下の酸窒化珪素を主体として形成し、その厚さを８００ｎｍ以上に形成することを特徴とする請求項５又は６に記載の薄膜半導体装置の製造方法。
8. 前記ソース電極及びドレイン電極を形成する工程は、
   プラズマを用いて前記ソース電極及びドレイン電極を所定のパターンにする工程であることを特徴とする請求項５ないし７のいずれか１項に記載の薄膜半導体装置の製造方法。
9. 前記ソース電極及びドレイン電極上には窒化珪素を主体とする第２絶縁層を形成する工程を含むことを特徴とする請求項５ないし８のいずれか１項に記載の薄膜半導体装置の製造方法。

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