JP2005064032A

JP2005064032A - Semiconductor device and its manufacturing method

Info

Publication number: JP2005064032A
Application number: JP2003207345A
Authority: JP
Inventors: Tomonori Aoyama; 知憲青山
Original assignee: Semiconductor Leading Edge Technologies Inc
Current assignee: Semiconductor Leading Edge Technologies Inc
Priority date: 2003-08-12
Filing date: 2003-08-12
Publication date: 2005-03-10

Abstract

<P>PROBLEM TO BE SOLVED: To obtain gate insulated films which have high relative dielectric constant and in which crystal grain boundary is not formed after thermal treatment for impurity activation at a temperature of at least 1,000°C. <P>SOLUTION: A gate electrode 10 is formed on a silicon substrate 1 through the gate insulated films 8, 9a, 9b of three layers. The first gate insulated film 8 is a silicon oxide film as a underlying interface layer. The second gate insulated film 9a formed on the silicon oxide film 8 is a nitrogen containing metal silicified film wherein film average metal concentration is at most 62%, and film average nitrogen content is at least 30 atm%. The third gate insulated film 9b formed on the nitrogen containing metal silicificated film 9a is a nitrogen-containing metal silicificated film wherein film average metal concentration is at least 50% and at most 80%. Film average nitrogen content of the nitrogen-containing metal silicificated film 9b of an upper layer is at least 1 atm%. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明が属する技術分野】
本発明は、ゲート絶縁膜として窒素含有金属珪酸化膜を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
大規模集積回路の微細化に伴いゲート絶縁膜の薄膜化が要求されている。従来ゲート絶縁膜として用いられているシリコン酸化膜やシリコン酸窒化膜（以下「シリコン酸化膜等」という。）を薄膜化するとリーク電流が増大してしまうため、シリコン酸化膜等の薄膜化には限界がある。サブ０．１μｍ世代のＣＭＯＳでは、ゲート絶縁膜に対してＳｉＯ_２換算膜厚で１．５ｎｍ以下の性能が要求される。そこで、比誘電率がシリコン酸化膜等よりも高い金属酸化膜や金属珪酸化膜（金属シリケート膜）をゲート絶縁膜として用いて、物理膜厚を厚くすることにより、リーク電流を抑制するという提案がなされている。
また、窒素を含有する金属珪酸化膜をゲート絶縁膜として用いる方法も提案されている（例えば、特許文献１〜４参照）。
【０００３】
ところで、ゲート絶縁膜を形成した後に、ゲート電極内にリンやホウ素等の不純物をイオン注入し、これらの不純物を活性化させるために１０００℃以上の温度で熱処理を行う必要がある。しかし、この熱処理によりゲート絶縁膜が結晶化する。このため、ゲート絶縁膜の結晶粒界を通して電流が流れやすくなり、ゲートリーク電流が増大してしまうという問題がある。
この問題を解決するため、ゲート絶縁膜として用いられる金属珪酸化膜中のシリコン濃度を高くする方法がある。例えば、金属珪酸化膜のシリコン濃度［Ｓｉ／（Ｓｉ＋Ｍ（金属））×１００］を７５％以上にした場合には、金属珪酸化膜の成膜後に１０５０℃の温度で１秒熱処理を行っても、アモルファス状態を保つため、ゲート絶縁膜の結晶化が抑制される。
【０００４】
【特許文献１】
米国特許第６０２０２４３号明細書
【特許文献２】
米国特許第６２９１８６７号明細書
【特許文献３】
特開２００１−２５７３４４号公報
【特許文献４】
特開２００１−３３２５４７号公報
【０００５】
【発明が解決しようとする課題】
しかし、金属珪酸化膜のシリコン濃度を高くすると、比誘電率が低くなってしまう。このため、トランジスタを動作させるのに必要な容量を確保するためには、ゲート絶縁膜の物理膜厚を薄膜化しなければならない。しかしながら、上述したように、ゲート絶縁膜の物理膜厚を薄膜化すると、リーク電流が増大してしまう。
上述したように、従来は、高い比誘電率を有し、且つ、１０００℃以上の不純物活性化用の熱処理後でも結晶粒界が形成されないゲート絶縁膜が得られなかったため、ゲートリーク電流を抑制することができなかった。
【０００６】
本発明は、上記従来の課題を解決するためになされたもので、高い比誘電率を有し、且つ、１０００℃以上の不純物活性化用の熱処理後でも結晶粒界が形成されないゲート絶縁膜を得ることを目的とする。
【０００７】
【課題を解決する為の手段】
本発明に係る半導体装置は、基板上に多層のゲート絶縁膜を介してゲート電極を備えた半導体装置であって、
前記ゲート絶縁膜が、
前記基板上に形成された下地界面層と、
前記下地界面層上に形成された第１の窒素含有金属珪酸化膜であって、膜平均金属濃度が６２％以下、且つ、膜平均窒素含有率が３０ａｔｍ％以上であるものと、
前記第１の窒素含有金属珪酸化膜上に形成された第２の窒素含有金属珪酸化膜であって、膜平均金属濃度が５０％以上８０％以下であるものと、
を含むことを特徴とするものである。
【０００８】
本発明に係る半導体装置において、前記第２の窒素含有金属珪酸化膜の膜平均窒素含有率が１ａｔｍ％以上であることが好適である。
【０００９】
本発明に係る半導体装置において、前記第１及び第２の窒素含有金属珪酸化膜の膜平均窒素含有率ｙが、膜平均金属濃度をｘとしたときに、ｙ＝（１７０−ｘ）／３で与えられる上限値を超えないことが好適である。
【００１０】
本発明に係る半導体装置において、前記窒素含有金属珪酸化膜に含まれる金属が、ハフニウム、ジルコニウム、または、それらの混合物であることが好適である。
【００１１】
本発明に係る半導体装置において、前記下地界面層が、シリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜であることが好適である。
【００１２】
本発明に係る半導体装置の製造方法は、基板上に多層のゲート絶縁膜を介してゲート電極を備えた半導体装置の製造方法であって、
前記基板上に下地界面層を形成する工程と、
前記下地界面層上に、膜平均金属濃度が６２％以下、且つ、膜平均窒素含有率が３０ａｔｍ％以上である第１の窒素含有金属珪酸化膜を形成する工程と、
前記第１の窒素含有金属珪酸化膜上に、膜平均金属濃度が５０％以上８０％以下である第２の窒素含有金属珪酸化膜を形成する工程と、
前記第２の窒素含有金属珪酸化膜上にゲート電極を形成する工程であって、該ゲート電極内に不純物を注入する工程と、該不純物を活性化させる熱処理を行う工程とを有する工程と、
を含むことを特徴とするものである。
【００１３】
本発明に係る半導体装置の製造方法において、前記第１の窒素含有金属珪酸化膜の形成に用いるシリコン原料ガスと、前記第２の窒素含有金属珪酸化膜の形成に用いるシリコン原料ガスとが異なることが好適である。
【００１４】
本発明に係る半導体装置の製造方法は、基板上に多層のゲート絶縁膜を介してゲート電極を備えた半導体装置の製造方法であって、
前記基板上に下地界面層を形成する工程と、
前記下地界面層上に、金属珪酸化膜を形成する工程と、
前記金属珪酸化膜を窒化することにより、膜平均金属濃度が６２％以下、且つ、膜平均窒素含有率が３０ａｔｍ％以上である第１の窒素含有金属珪酸化膜と、膜平均金属濃度が５０％以上８０％以下である第２の窒素含有金属珪酸化膜とからなる積層膜を形成する工程と、
前記第２の窒素含有金属珪酸化膜上にゲート電極を形成する工程であって、該ゲート電極内に不純物を注入する工程と、該不純物を活性化させる熱処理を行う工程とを有する工程と、
を含むことを特徴とするものである。
【００１５】
本発明に係る半導体装置の製造方法において、前記第２の窒素含有金属珪酸化膜の膜平均窒素含有率が１ａｔｍ％以上になるように、前記第２の窒素含有金属珪酸化膜を形成することが好適である。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１７】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための断面図である。
図１に示すように、基板１としてのシリコン基板内に、活性領域を分離する素子分離酸化膜２が形成されている。また、シリコン基板１内には、Ｎ型拡散層（Ｎウェル）６とＰ型拡散層（Ｐウェル）７とが形成されている。
【００１８】
シリコン基板１上には、多層のゲート絶縁膜８，９ａ，９ｂを介して、ゲート電極１０が形成されている。
ここで、本発明の特徴であるゲート絶縁膜について説明する。
第１のゲート絶縁膜８は、下地界面層としてのシリコン酸化膜である。シリコン酸化膜８の膜厚は、例えば、０．３ｎｍ〜１．０ｎｍである。
シリコン酸化膜８上に形成された第２のゲート絶縁膜９ａは、膜平均ハフニウム濃度（以下「膜平均Ｈｆ濃度」という。）が６２％以下、且つ、膜平均窒素含有率が３０ａｔｍ％以上である窒素を含有するハフニウム珪酸化膜（以下「窒素含有ハフニウム珪酸化膜」という。）である。膜平均Ｈｆ濃度（％）は、［Ｈｆ／（Ｈｆ＋Ｓｉ）］×１００の式で得られ、膜平均窒素含有率（ａｔｍ％）は、膜中の平均窒素含有率である（以下同様）。また、窒素含有ハフニウム珪酸化膜９ａは、少なくとも下地界面層８と接する部分に薄く形成すればよい。窒素含有ハフニウム珪酸化膜９ａの膜厚は、例えば、０．３ｎｍ〜２．０ｎｍである。
窒素含有ハフニウム珪酸化膜９ａ上に形成された第３のゲート絶縁膜９ｂは、膜平均Ｈｆ濃度が５０％以上８０％以下である窒素含有金属珪酸化膜である。該窒素含有ハフニウム珪酸化膜９ｂの膜平均窒素含有率は、１ａｔｍ％以上であることが好適である。窒素含有ハフニウム珪酸化膜９ｂの膜厚は、例えば、０．３ｎｍ〜２．５ｎｍである。
【００１９】
本実施の形態１におけるゲート絶縁膜をより具体的に説明すると、シリコン酸化膜８は、例えば、０．５ｎｍの膜厚を有する。下層の窒素含有ハフニウム珪酸化膜９ａは、例えば、０．６ｎｍの膜厚を有し、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝１５：２５：３０：３０ａｔｍ％の平均組成を有する。上層の窒素含有ハフニウム珪酸化膜９ｂは、例えば、２．０ｎｍの膜厚を有し、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝２６：８：５６：１０ａｔｍ％の平均組成を有する。この３層からなるゲート絶縁膜８，９ａ，９ｂのシリコン酸化膜換算膜厚（ＥＯＴ：ｅｑｕｉｖａｌｅｎｔｏｘｉｄｅｔｈｉｃｋｎｅｓｓ）は、１．２ｎｍである。また、下層の窒素含有ハフニウム珪酸化膜９ａの膜平均Ｈｆ濃度は、［Ｈｆ／（Ｈｆ＋Ｓｉ）］×１００＝１５／（１５＋２５）×１００＝３７．５％であり、上層の窒素含有ハフニウム珪酸化膜９ｂの膜平均Ｈｆ濃度は、約７６．５％である。
【００２０】
ゲート電極１０は、例えば、ドープトシリコン膜からなる。ゲート電極材料としては、アモルファスシリコン膜や多結晶シリコン膜を用いることができ、この膜に不純物が注入される。ゲート電極１０の側壁にはシリコン酸化膜１８とシリコン窒化膜１９とからなるサイドウォールが形成されている。このサイドウォール下方のシリコン基板１上層にはエクステンション領域１６，１７（図４（ｃ）参照）が形成されている。さらに、シリコン基板１上層には、エクステンション領域１６，１７に接続するソース／ドレイン領域２２，２３が形成されている。
【００２１】
次に、上記半導体装置の製造方法について説明する。
図２〜図５は、図１に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、シリコン基板１の素子分離領域に素子分離酸化膜２をＳＴＩ（ｓｈａｌｌｏｗｔｒｅｎｃｈｉｓｏｌａｔｉｏｎ）法により形成する。そして、シリコン基板１上に犠牲酸化膜３を形成する。
次に、図２（ｂ）に示すように、レジストパターン４を形成する。そして、このレジストパターン４をマスクとして、リン（Ｐ）５を不純物としてイオン注入法により注入する。リンの注入は、拡散層の形成以外に、トランジスタの閾値電圧調整のために、複数回行われる。また、Ｐ型のチャネルにも関わらず、閾値電圧調整のためにボロン（Ｂ）やフッ化ボロン（ＢＦ_２）が注入されることもある。その後、レジストパターン４を除去する。
次いで、リン注入領域を覆うレジストパターンを形成し、このレジストパターンをマスクとしてボロン（Ｂ）をイオン注入法により注入する。その後、レジストパターンを除去する。
【００２２】
次に、注入した不純物を熱拡散させることにより、図３（ａ）に示すように、Ｎ型拡散層６とＰ型拡散層７が形成される。その後、ＮＨ_４Ｆ水溶液を用いて犠牲酸化膜３を除去する。さらに、０．５％〜５％の希フッ酸を用いて、シリコン基板１の表面を洗浄する。
【００２３】
次に、シリコン基板１を反応炉内に搬入し、炉内を真空引きする。そして、１０ＰａのＯ_２分圧を有する雰囲気中で、２５０℃／分の昇温速度で６５０℃まで昇温させた後、Ｏ_２の供給を停止する。さらに、Ｏ_２に代えて０．１Ｐａの分圧の水（水蒸気）を供給して、５分間処理を行う。これにより、図３（ｂ）に示すように、シリコン基板１上にシリコン酸化膜８が、例えば、０．５ｎｍの膜厚で形成される。
次に、炉内を真空引きして水分を除去し、炉内温度を２８０℃まで降温させる。そして、有機金属原料ガス（Ｈｆ原料）としてのテトラ−ｔ−ブトキシハフニウムと、シリコン含有還元性ガス（シリコン原料）としてのＳｉ_２Ｈ_６と、窒素含有ガスとしてのＮＨ_３とを炉内に導入して、窒素含有ハフニウム珪酸化膜９ａを、例えば、０．６ｎｍの膜厚で形成する。
続いて、シリコン含有還元性ガスのみをＳｉＨ_４に代えて、すなわち、テトラ−ｔ−ブトキシハフニウムとＳｉＨ_４とＮＨ_３とを炉内に導入して、窒素含有ハフニウム珪酸化膜９ｂを、例えば、２．０ｎｍの膜厚で形成する。このように、シリコン含有還元性ガスを変えることにより、窒素含有ハフニウム珪酸化膜９ａ，９ｂの窒素含有率を制御する。
そして、２５０℃以上８５０℃以下の温度で、Ｏ_２、Ｏ_３、Ｎ_２Ｏ、ＮＯのうち少なくとも１種類以上の酸化性ガスを０．００１％以上含む雰囲気中で熱処理を行い、窒素含有ハフニウム珪酸化膜９ａ，９ｂ中に含まれる余剰の窒素、及び、炭素等の不純物を除去する。
【００２４】
次に、図３（ｃ）に示すように、窒素含有ハフニウム珪酸化膜９ｂ上に、シリコン膜１０ａをＣＶＤ法により形成する。ここで、シリコン膜１０ａは、例えば、アモルファスシリコン膜または多結晶シリコン膜である。そして、シリコン膜１０ａ上に、Ｎ型拡散層６上の領域以外を覆うレジストパターン１１を形成する。続いて、このレジストパターン１１をマスクとして、Ｎ型拡散層６上のシリコン膜１０ａ内に、Ｂ（ボロン）１２をイオン注入する。その後、レジストパターン１１を除去する。
次に、Ｐ型拡散層７上の領域以外を覆うレジストパターンを形成する。続いて、このレジストパターンをマスクとして、Ｐ型拡散層７上のシリコン膜１０ａ内にＰ（リン）をイオン注入する。その後、レジストパターンを除去する。
続いて、９００℃〜１１００℃の温度で熱処理を行うことにより、シリコン膜１０ａ内に注入された不純物を活性化させる。これにより、シリコン膜１０ａの抵抗が下がり、ドープトシリコン膜が形成される。
なお、不純物の活性化のための熱処理は、ゲート電極１０（後述）の形成後に行ってもよい。
【００２５】
次に、図４（ａ）に示すように、ドープトシリコン膜上にレジストパターン１３を形成し、このレジストパターン１３をマスクとしたドライエッチングを行う。これにより、ドープトシリコン膜からなるゲート電極１０が形成される。その後、レジストパターン１３を除去する。
【００２６】
そして、図４（ｂ）に示すように、Ｐ型拡散層７上の領域を覆うレジストパターン１４を形成する。続いて、レジストパターン１４及びゲート電極１０をマスクとして、Ｎ型拡散層６内に、Ｂ（ボロン）１５をイオン注入する。その後、レジストパターン１４を除去する。
同様の方法で、Ｐ型拡散層７内に、Ｐ（リン）をイオン注入する。
次に、拡散層６，７内に注入された不純物を活性化するための熱処理を行う。この熱処理により、図４（ｃ）に示すように、Ｎ型拡散層６内にＰ型エクステンション領域１６が形成され、Ｐ型拡散層７内にＮ型エクステンション領域１７が形成される。
【００２７】
次に、図５（ａ）に示すように、ゲート電極１０を覆うようにシリコン基板１全面にシリコン酸化膜１８をＣＶＤ法により形成する。そして、シリコン酸化膜１８上にシリコン窒化膜１９をＣＶＤ法により形成する。
【００２８】
次に、図５（ｂ）に示すように、異方性エッチングを行うことにより、ゲート電極１０の側壁を覆うシリコン酸化膜１８及びシリコン窒化膜１９を残す。すなわち、ゲート電極１０の側壁に、シリコン酸化膜１８及びシリコン窒化膜１９からなるサイドウォールを形成する。
【００２９】
続いて、図５（ｃ）に示すように、Ｐ型拡散層７上の領域を覆うレジストパターン２０を形成する。そして、このレジストパターン２０、ゲート電極１０及びサイドウォール１８，１９をマスクとして、Ｎ型拡散層６内にＢ（ボロン）２１をイオン注入する。その後、レジストパターン２０を除去する。
同様の方法で、Ｐ型拡散層７内にＰ（リン）をイオン注入する。
次に、熱処理を行うことにより、シリコン基板１の拡散層６，７内に注入された不純物を活性化させる。これにより、図１２に示すように、Ｎ型拡散層６内にＰ型ソース／ドレイン領域２２が形成され、Ｐ型拡散層７内にＮ型ソース／ドレイン領域２３が形成される。
【００３０】
その後、図示しないが、シリコン基板１全面に層間絶縁膜を形成し、この層間絶縁膜内にコンタクトを形成し、さらに配線等を形成する。
【００３１】
本発明者は、上述した方法により形成したゲート絶縁膜の組成をＲＢＳ（ラザフォード後方散乱分析）により解析した。図６は、ゲート絶縁膜に含まれる元素の濃度分布を示す図である。図６における横軸は、ゲート絶縁膜の上面からの深さ（ｎｍ）を示している。
図６に示すように、深い位置、すなわちシリコン基板１上には、シリコン酸化膜（ＳｉＯ_２膜）８が形成されている。そして、それよりも浅い位置、すなわち、シリコン酸化膜８上には、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝１５：２５：３０：３０ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜９ａが形成されている。さらに、それよりも浅い位置、すなわち窒素含有ハフニウム珪酸化膜９ａ上には、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝２６：８：５６：１０ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜９ｂが形成されている。
【００３２】
さらに、本発明者は、上記組成を有するゲート絶縁膜の耐熱性を調査した。
詳細には、シリコン基板１上に、シリコン酸化膜８を０．５ｎｍの膜厚で形成し、その上にＨｆ：Ｓｉ：Ｏ：Ｎ＝１５：２５：３０：３０ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜９ａを０．６ｎｍの膜厚で形成し、更にその上にＨｆ：Ｓｉ：Ｏ：Ｎ＝２６：８：５６：１０ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜９ｂを３．５ｎｍの膜厚で形成した。その後、窒素含有ハフニウム珪酸化膜９ｂ上に多結晶シリコン膜を６２０℃の温度で形成し、９５０℃、１０００℃、１０５０℃、１１００℃、１１５０℃の温度で５秒間熱処理を行ったものをサンプルとし、この５つのサンプルの結晶性の評価をＩｎ−ｐｌａｎｅＸ線回折法により行った。
図７は、熱処理後のゲート絶縁膜の回折スペクトルを示す図である。
図７に示すように、１１００℃以下の温度（９５０℃、１０００℃、１０５０℃、１１００℃）で熱処理を行ったサンプルでは、ＨｆＯ_２の回折ピークは見られなかったが、１１５０℃で熱処理を行ったサンプルでは、ＨｆＯ_２の回折ピークが見られた。この結果より、本実施の形態１で形成されたゲート絶縁膜は、９５０℃以上１１００℃以下の温度で熱処理を行った後でも、アモルファス状態又は微結晶状態であることが分かった。
【００３３】
また、本発明者は、窒素含有ハフニウム珪酸化膜中のＨｆ濃度［Ｈｆ／（Ｈｆ＋Ｓｉ）］と窒素含有率との関係について調査した。その結果、上層の窒素含有ハフニウム珪酸化膜９ｂの膜平均Ｈｆ濃度が５０％以上８０％以下であっても、下地界面層（シリコン酸化膜）８と接触している下層の窒素含有ハフニウム珪酸化膜９ａの膜平均Ｈｆ濃度が６２％以下であり、且つ、窒素含有率が３０％以上であれば、ゲート絶縁膜形成後に１０００℃の熱処理を行っても結晶化を抑制できることが分かった。
さらに、窒素含有ハフニウム珪酸化膜の全体に窒素が含まれている場合、下地界面層８と接触している下層の窒素含有ハフニウム珪酸化膜９ａの膜平均Ｈｆ濃度が６２％以下であり、且つ、窒素含有率が３０％以上であれば、１１００℃の熱処理を行っても結晶化を抑制できることが分かった。但し、窒素を過剰に含有すると、上述したように１１００℃の熱処理を行っても結晶化を抑制することができるが、ゲートリーク電流が増大してしまう傾向があることが分かった。
そこで、本発明者は、窒素含有率の上限について調査した。その結果、Ｈｆ濃度が８０％である場合の窒素含有率上限は３０ａｔｍ％であり、Ｈｆ濃度が７０％である場合の窒素含有率上限は３３ａｔｍ％であり、Ｈｆ濃度が６０％である場合の窒素含有率上限は３７ａｔｍ％であり、Ｈｆ濃度が５０％である場合の窒素含有率上限は４０ａｔｍ％であることが分かった。従って、窒素含有率ｙ（ａｔｍ％）が、Ｈｆ濃度ｘ（％）であるときに、ｙ＝（１７０−ｘ）／３で与えられる上限値を超えないようにすることにより、ゲートリーク電流の増大を抑制することが分かった。
【００３４】
また、窒素含有ハフニウム珪酸化膜がＨｆＯ_２とＳｉ_３Ｎ_４のみで構成されていると仮定すると、Ｈｆ濃度が８０％である場合の窒素含有率上限は約１０ａｔｍ％であり、Ｈｆ濃度が７０％である場合の窒素含有率上限は約１４ａｔｍ％であり、Ｈｆ濃度が６０％である場合の窒素含有率上限は約２０ａｔｍ％であり、Ｈｆ濃度が５０％である場合の窒素含有率上限は約２５ａｔｍ％であり、上述した値と異なることが分かった。このため、窒素含有ハフニウム珪酸化膜中の窒素は、ＳｉだけでなくＨｆとも結合しているか、Ｎ_２分子として取り込まれていると考えられる。窒素がＨｆのみと結合している場合は導電体の特性を示すが、窒素がＨｆとＳｉの両方に結合している場合は半導体又は絶縁体の特性を示す。窒素含有ハフニウム珪酸化膜中の窒素含有率が上式で与えられる上限値を超える場合は、上記導電体の特性を示す結合状態であると考えられる。
【００３５】
以上説明したように、本実施の形態１では、下地界面層８と、膜平均Ｈｆ濃度が６２％以下かつ膜平均窒素含有率が３０ａｔｍ％以上の窒素含有ハフニウム珪酸化膜９ａと、膜平均Ｈｆ濃度が５０％以上８０％以下の窒素含有ハフニウム珪酸化膜９ｂとによってゲート絶縁膜を構成した。
このように上層の窒素含有ハフニウム珪酸化膜９ｂの膜平均Ｈｆ濃度を高くすることにより、高い比誘電率を有するゲート絶縁膜が得られるため、物理膜厚を薄くする必要がない。さらに、下地界面層８と接触する下層の窒素含有ハフニウム珪酸化膜９ａの膜平均窒素含有率を３０ａｔｍ％以上にすることにより、ゲート絶縁膜形成後に行われる９００℃〜１１００℃の不純物活性化用熱処理によってもゲート絶縁膜内に結晶粒界が形成されない。
従って、高い比誘電率を有し、且つ、１０００℃以上の不純物活性化用の熱処理後でも結晶粒界が形成されないゲート絶縁膜を得ることができる。よって、ゲートリーク電流を抑制することができる（後述）。
【００３６】
なお、本実施の形態１では、窒素含有金属珪酸化膜に含まれる金属としてハフニウムを用いたが、これに限らず、ジルコニウム、又は、ハフニウムとジルコニウムの混合物を用いることができる。また、例えば、上層が窒素含有ジルコニウム珪酸化膜で下層が窒素含有ハフニウム珪酸化膜のように、或いはその逆のように、上層と下層の窒素含有金属珪酸化膜で構成金属が異なっていてもよい。ジルコニウム原料としては、上記ハフニウム原料と同じ配位子を持つもの（例えば、テトラ−ｔ−ブトキシジルコニウム）を用いることができる。
【００３７】
また、本実施の形態１では、窒素含有ハフニウム珪酸化膜９ａ，９ｂの窒素含有率をシリコン含有還元性ガス（シリコン原料）の種類を変えることにより制御したが、同じシリコン含有還元性ガスを用いてもよい。この場合、有機金属原料ガス、シリコン含有還元性ガス及び窒素含有ガスの流量比、温度、圧力等の成膜条件を変化させて、窒素含有ハフニウム珪酸化膜９ａ，９ｂの窒素含有率を制御することができる。
【００３８】
実施の形態２．
本実施の形態２では、下地界面層としてシリコン酸窒化膜２４を用い、ゲート電極１０上及びソース／ドレイン領域２２，２３上に金属シリサイド層２６を形成している。
【００３９】
図８は、本発明の実施の形態２による半導体装置を説明するための断面図である。
図８に示すように、シリコン基板１上に、３層のゲート絶縁膜２４，２５ａ，２５ｂを介して、ゲート電極１０が形成されている。
ゲート絶縁膜２５ａ，２５ｂの膜平均Ｈｆ濃度及び膜平均窒素含有率の範囲は、実施の形態１のゲート絶縁膜９ａ，９ｂのそれらと同様であるため、説明を省略する。
【００４０】
本実施の形態２におけるゲート絶縁膜を具体的に説明すると、第１のゲート絶縁膜２４は、下地界面層としてのシリコン酸窒化膜であり、例えば、０．８ｎｍの膜厚を有する。第２のゲート絶縁膜２５ａとしての下層の窒素含有ハフニウム珪酸化膜は、例えば、０．８ｎｍの膜厚を有し、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝２０：１７：２５：３８ａｔｍ％の平均組成を有する。第３のゲート絶縁膜２５ｂとしての上層の窒素含有ハフニウム珪酸化膜は、例えば、１．７ｎｍの膜厚を有し、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝２０：１７：４３：２０ａｔｍ％の平均組成を有する。この３層からなるゲート絶縁膜２４，２５ａ，２５ｂのシリコン酸化膜換算膜厚（ＥＯＴ）は、１．２ｎｍである。また、下層及び上層の窒素含有ハフニウム珪酸化膜２５ａ，２５ｂのＨｆ濃度は、ともに約５４％である。
【００４１】
ゲート電極１０上及びソース／ドレイン領域２２，２３の上層には、低抵抗化のため、ニッケルシリサイド２６が形成されている。
【００４２】
次に、上記半導体装置の製造方法について説明する。
図９は、図８に示した半導体装置の製造方法を説明するための工程断面図である。
先ず、実施の形態１における図２（ａ）〜図３（ａ）に示した工程を行う。
次に、図示しないが、犠牲酸化膜３を除去し、シリコン基板１表面を洗浄する。
そして、シリコン基板１を反応炉内に搬入し、炉内を真空引きする。そして、１０Ｐａの分圧の酸素を有する雰囲気中で、２５０℃／分の昇温速度で６５０℃まで昇温させた後、Ｏ_２の供給を停止する。さらに、Ｏ_２に代えて０．１Ｐａの分圧の水（水蒸気）を供給して、３分間処理を行う。これにより、シリコン基板１上にシリコン酸化膜が、例えば、０．４ｎｍの膜厚で形成される。本実施の形態２では、これに続いて、炉内を真空引きして水分を除去し、同じ温度で１００Ｐａの分圧のＮＨ_３を供給して、５分間処理を行う。これにより、下地界面層としてのシリコン酸窒化膜２４が、例えば、０．８ｎｍの膜厚で形成される。
次に、炉内温度を２６０℃まで降温させる。そして、有機金属原料ガス（Ｈｆ原料）としてのテトラ−ｔ−ブトキシハフニウムと、シリコン含有還元性ガス（シリコン原料）としてのＳｉ_２Ｈ_６とを炉内に導入して、ハフニウム珪酸化膜を、例えば、２．５ｎｍの膜厚で形成する。
その後、２５０℃／分の昇温速度で８３０℃まで昇温させた後、１０００Ｐａの分圧を有するＮＨ_３雰囲気中で５分間処理する。これにより、シリコン酸窒化膜２４上に窒素含有率３８ａｔｍ％の窒素含有ハフニウム珪酸化膜２５ａと、その上に窒素含有率２０ａｔｍ％の窒素含有ハフニウム珪酸化膜２５ｂとが形成される。すなわち、ハフニウム珪酸化膜を窒化することにより、異なる窒素含有率を有する２層の窒素含有ハフニウム珪酸化膜２５ａ，２５ｂが形成される。
【００４３】
次に、図９に示すように、窒素含有ハフニウム珪酸化膜２５ｂ上にドープトポリシリコン膜を形成し、該ドープトポリシリコン膜をパターニングすることにより、ゲート電極１０が形成される。そして、ゲート電極１０下層の窒素含有ハフニウム珪酸化膜２５ｂ，２５ａとシリコン酸窒化膜２４を順次パターニングする。さらに、実施の形態１と同様の方法で、Ｎ型拡散層６内にＰ型エクステンション領域１６を形成し、Ｐ型拡散層７内にＮ型エクステンション領域１７を形成する。
続いて、実施の形態１と同様の方法で、ゲート電極１０の側壁に、シリコン酸化膜１８及びシリコン窒化膜１９からなるサイドウォールを形成する。本実施の形態２では、ゲート電極１０の側壁だけでなく、パターニングされたゲート絶縁膜２４，２５ａ，２５ｂの側壁もサイドウォールで覆われる。その後、実施の形態１と同様の方法で、ソース／ドレイン領域２２，２３を形成する。
次に、ニッケル膜と窒化チタン膜を順次形成し、熱処理を行う。これにより、ニッケルとシリコンとが反応して、ニッケルシリサイドが形成される。そして、窒化チタン膜と未反応のニッケル膜とを除去する。これにより、ゲート電極１０上及びソース／ドレイン領域２２，２３上に選択的にニッケルシリサイド層２６が形成される（図８参照）。
【００４４】
本発明者は、実施の形態１と同様に、上述した方法により形成したゲート絶縁膜の組成をＲＢＳにより解析した。図１０は、ゲート絶縁膜に含まれる元素の濃度分布を示す図である。図１０における横軸は、ゲート絶縁膜の上面からの深さ（ｎｍ）を示している。
図１０に示すように、深い位置、すなわちシリコン基板１上には、シリコン酸窒化膜（ＳｉＯＮ膜）２４が形成されている。そして、それよりも浅い位置、すなわち、シリコン酸窒化膜２４上には、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝２０：１７：２５：３８ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜２５ａが形成されている。さらに、それよりも浅い位置、すなわち窒素含有ハフニウム珪酸化膜２５ａ上には、Ｈｆ：Ｓｉ：Ｏ：Ｎ＝２０：１７：４３：２０ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜２５ｂが形成されている。
【００４５】
さらに、本発明者は、実施の形態１と同様に、上記組成を有するゲート絶縁膜の耐熱性を調査した。
詳細には、シリコン基板１上に、シリコン酸窒化膜２４を０．８ｎｍの膜厚で形成し、その上にＨｆ：Ｓｉ：Ｏ：Ｎ＝２０：１７：２５：３８ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜２５ａを０．８ｎｍの膜厚で形成し、更にその上にＨｆ：Ｓｉ：Ｏ：Ｎ＝２０：１７：４３：２０ａｔｍ％の組成の窒素含有ハフニウム珪酸化膜２５ｂを２．５ｎｍの膜厚で形成した。その後、窒素含有ハフニウム珪酸化膜２５ｂ上に多結晶シリコン膜を６２０℃の温度で形成し、９５０℃、１０００℃、１０５０℃、１１００℃、１１５０℃の温度で５秒間熱処理を行ったものをサンプルとし、この５つのサンプルの結晶性の評価をＩｎ−ｐｌａｎｅＸ線回折法により行った。
この評価の結果、図示は省略するが、実施の形態１と同様に、１１００℃以下の温度で熱処理を行ったサンプルでは、ＨｆＯ_２の回折ピークは見られなかったが、１１５０℃で熱処理を行ったサンプルでは、ＨｆＯ_２の回折ピークが見られた。この結果より、本実施の形態２で形成されたゲート絶縁膜は、１１００℃以下での熱処理を行った後でも、アモルファス状態又は微結晶状態であることが分かった。
【００４６】
また、本発明者の調査によれば、窒素含有ハフニウム珪酸化膜２５ｂの最表層の窒素含有率は、０．５ａｔｍ％以下であった。これより、局所的に窒素含有率が低くても、下層の窒素含有ハフニウム珪酸化膜２５ａの膜平均窒素含有率が３０ａｔｍ％以上あり、上層の窒素含有ハフニウム珪酸化膜２５ｂにもある程度の窒素が含まれていれば、十分な耐熱性を有することが分かる。ハフニウム珪酸化膜堆積後のＮＨ_３熱処理を５５０℃で５０分行った場合、下層の窒素含有ハフニウム珪酸化膜２４ａの膜平均窒素含有率は３０ａｔｍ％であり、上層の窒素含有ハフニウム珪酸化膜２５ｂの膜平均窒素含有率は１ａｔｍ％であった。この場合に、１０５０℃の温度で５秒熱処理を行っても、結晶粒が形成されないことが分かった。従って、上層の窒素含有ハフニウム珪酸化膜９ｂの膜平均窒素含有率が少なくとも１ａｔｍ％以上であれば、十分な耐熱性が得られることが分かった。
【００４７】
以上説明したように、本実施の形態２では、下地界面層２４と、膜平均Ｈｆ濃度が６２％以下かつ膜平均窒素含有率が３０ａｔｍ％以上の窒素含有ハフニウム珪酸化膜２５ａと、膜平均Ｈｆ濃度が５０％以上８０％以下の窒素含有ハフニウム珪酸化膜２５ｂとによってゲート絶縁膜を構成した。
このように上層の窒素含有ハフニウム珪酸化膜２５ｂの膜平均Ｈｆ濃度を高くすることにより、高い比誘電率を有するゲート絶縁膜が得られるため、物理膜厚を薄くする必要がない。さらに、下地界面層２４と接触する下層の窒素含有ハフニウム珪酸化膜２５ａの膜平均窒素含有率を３０ａｔｍ％以上にすることにより、ゲート絶縁膜形成後に行われる９００℃〜１１００℃の不純物活性化用熱処理によってもゲート絶縁膜内に結晶粒界が形成されない。また、上層の窒素含有ハフニウム珪酸化膜２５ｂの膜平均窒素含有率が少なくとも１ａｔｍ％以上であれば、１０００℃以上の熱処理を行ってもゲート絶縁膜内に結晶粒界が形成されない。
従って、高い比誘電率を有し、且つ、１０００℃以上の不純物活性化用の熱処理後でも結晶粒界が形成されないゲート絶縁膜を得ることができる。よって、ゲートリーク電流を抑制することができる（後述）。
【００４８】
なお、本実施の形態２では、シリコン酸窒化膜２４を形成した後にハフニウム珪酸化膜を形成したが、シリコン酸化膜を形成した後に、ハフニウム珪酸化膜を形成し、その後、８５０℃の温度、分圧１０００ＰａのＮＨ_３雰囲気中で熱処理することによりシリコン酸窒化膜に変えてもよい。
【００４９】
本発明者は、本実施の形態１及び２による製造方法を用いてトランジスタを形成し、そのゲートリーク電流特性を調べた。
図１１は、Ｎ型及びＰ型トランジスタのゲートリーク電流特性を示す図である。
詳細には、図１１は、ＥＯＴ＝１．７ｎｍのＳｉＯ_２膜、従来の製造方法（従来例）で形成したＥＯＴ＝１．２ｎｍのＨｆＳｉＯｘ／ＳｉＯ_２積層膜、実施の形態１による製造方法で形成したＥＯＴ＝１．２ｎｍの上層ＨｆＳｉＯｘ／下層ＨｆＳｉＯｘ／ＳｉＯ_２積層膜、実施の形態２による製造方法で形成したＥＯＴ＝１．２ｎｍの上層ＨｆＳｉＯｘ／下層ＨｆＳｉＯｘ／ＳｉＯＮ積層膜をそれぞれゲート絶縁膜に適用し、ドープトポリシリコンをゲート電極の材料に適用した場合のＮ型及びＰ型トランジスタの反転層側のリーク電流特性を示す図である。なお、Ｎ型トランジスタでは０．０５Ｖのドレイン電圧Ｖｄを印加し、Ｐ型トランジスタでは−０．０５Ｖのドレイン電圧Ｖｄを印加した。
図１１に示すように、ゲート絶縁膜としてＳｉＯ_２膜を用いた場合と比較して、従来例のＨｆＳｉＯｘ／ＳｉＯ_２積層膜をゲート絶縁膜として用いることにより、１桁以上のゲートリーク電流の低減が見られる。本実施の形態１及び２の積層膜をゲート絶縁膜として用いることにより、更に１桁以上のゲートリーク電流の低減が見られる。これより、本発明が優れたゲートリーク電流抑制効果を有することが分かった。
【００５０】
なお、本発明は、上記実施の形態１及び２に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々変形して実施することができる。例えば、シリコン酸化膜８やシリコン酸窒化膜２４の代わりに、シリコン窒化膜を用いてもよい。
また、本発明を、埋め込み型ゲート電極を有するＭＩＳ型トランジスタにおけるゲート絶縁膜及びその製造方法に適用することができる。ゲート電極の材料としては、本実施の形態１及び２で説明したドープトポリシリコン膜以外に、タングステン膜、チタン膜、ルテニウム膜、タンタル膜、ハフニウム膜等の金属膜又はこれらの窒化膜やシリサイド膜を用いることができる。
また、下層の窒素含有ハフニウム珪酸化膜と上層の窒素含有ハフニウム珪酸化膜の組成が同じであってもよい。但し、この場合は、窒素含有率が３０％以上であり、膜平均Ｈｆ濃度が５０％以上６２％以下であることを要する。
【００５１】
【発明の効果】
本発明によれば、高い比誘電率を有し、且つ、１０００℃以上の不純物活性化用の熱処理後でも結晶粒界が形成されないゲート絶縁膜を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体装置を説明するための断面図である。
【図２】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図５】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その４）。
【図６】本実施の形態１において、ゲート絶縁膜に含まれる元素の濃度分布を示す図である。
【図７】熱処理後のゲート絶縁膜の回折スペクトルを示す図である。
【図８】本発明の実施の形態２による半導体装置を説明するための断面図である。
【図９】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。
【図１０】本実施の形態２において、ゲート絶縁膜に含まれる元素の濃度分布を示す図である。
【図１１】本実施の形態１及び２による半導体装置のリーク電流特性を示す図である。
【符号の説明】
１基板（シリコン基板）
２素子分離酸化膜
３犠牲酸化膜
４、１１、１３、１４レジストパターン
５リン
６Ｎ型拡散層
７Ｐ型拡散層
８第１のゲート絶縁膜（下地界面層、シリコン酸化膜）
９ａ第２のゲート絶縁膜（窒素含有ハフニウム珪酸化膜）
９ｂ第３のゲート絶縁膜（窒素含有ハフニウム珪酸化膜）
１０ゲート電極
１０ａシリコン膜
１２、１５ボロン
１６Ｐ型エクステンション領域
１７Ｎ型エクステンション領域
１８シリコン酸化膜
１９シリコン窒化膜
２２Ｐ型ソース／ドレイン領域
２３Ｎ型ソース／ドレイン領域
２４第１のゲート絶縁膜（下地界面層、シリコン酸窒化膜）
２５ａ第２のゲート絶縁膜（窒素含有ハフニウム珪酸化膜）
２５ｂ第３のゲート絶縁膜（窒素含有ハフニウム珪酸化膜）
２６金属シリサイド層（ニッケルシリサイド層）[0001]
[Technical field to which the invention belongs]
The present invention relates to a semiconductor device using a nitrogen-containing metal silicate film as a gate insulating film and a manufacturing method thereof.
[0002]
[Prior art]
With the miniaturization of large-scale integrated circuits, it is required to reduce the thickness of the gate insulating film. When a silicon oxide film or silicon oxynitride film (hereinafter referred to as “silicon oxide film”) conventionally used as a gate insulating film is thinned, a leakage current increases. There is a limit. In sub 0.1 μm generation CMOS, the gate insulating film is made of SiO. ₂ A performance of 1.5 nm or less is required in terms of equivalent film thickness. Therefore, a proposal to suppress leakage current by using a metal oxide film or metal silicate film (metal silicate film) with a relative dielectric constant higher than that of a silicon oxide film or the like as a gate insulating film to increase the physical film thickness. Has been made.
A method of using a metal silicate film containing nitrogen as a gate insulating film has also been proposed (see, for example, Patent Documents 1 to 4).
[0003]
By the way, after forming the gate insulating film, it is necessary to ion-implant impurities such as phosphorus and boron into the gate electrode and to perform heat treatment at a temperature of 1000 ° C. or higher in order to activate these impurities. However, the gate insulating film is crystallized by this heat treatment. For this reason, there is a problem that the current easily flows through the crystal grain boundary of the gate insulating film and the gate leakage current increases.
In order to solve this problem, there is a method of increasing the silicon concentration in the metal silicate film used as the gate insulating film. For example, when the silicon concentration [Si / (Si + M (metal)) × 100] of the metal silicate film is 75% or more, a heat treatment is performed at a temperature of 1050 ° C. for 1 second after the formation of the metal silicate film. However, since the amorphous state is maintained, crystallization of the gate insulating film is suppressed.
[0004]
[Patent Document 1]
US Pat. No. 6,020,243
[Patent Document 2]
US Pat. No. 6,291,867
[Patent Document 3]
JP 2001-257344 A
[Patent Document 4]
JP 2001-332547 A
[0005]
[Problems to be solved by the invention]
However, when the silicon concentration of the metal silicate film is increased, the relative dielectric constant is decreased. For this reason, in order to secure the capacitance necessary for operating the transistor, the physical thickness of the gate insulating film must be reduced. However, as described above, when the physical film thickness of the gate insulating film is reduced, the leakage current increases.
As described above, conventionally, a gate insulating film having a high relative dielectric constant and no crystal grain boundary formed even after heat treatment for activating an impurity at 1000 ° C. or higher has not been obtained, so that gate leakage current is suppressed. I couldn't.
[0006]
The present invention has been made to solve the above-described conventional problems, and has a high dielectric constant and a gate insulating film in which no crystal grain boundary is formed even after heat treatment for impurity activation at 1000 ° C. or higher. The purpose is to obtain.
[0007]
[Means for solving the problems]
A semiconductor device according to the present invention is a semiconductor device comprising a gate electrode on a substrate via a multilayer gate insulating film,
The gate insulating film is
A base interface layer formed on the substrate;
A first nitrogen-containing metal silicate film formed on the underlying interface layer, having a film average metal concentration of 62% or less and a film average nitrogen content of 30 atm% or more;
A second nitrogen-containing metal silicate film formed on the first nitrogen-containing metal silicate film, wherein the film average metal concentration is 50% or more and 80% or less;
It is characterized by including.
[0008]
In the semiconductor device according to the present invention, it is preferable that a film average nitrogen content of the second nitrogen-containing metal silicate film is 1 atm% or more.
[0009]
In the semiconductor device according to the present invention, when the film average nitrogen content y of the first and second nitrogen-containing metal silicate films is x, the film average metal concentration is y = (170−x) / 3. It is preferable not to exceed the upper limit value given by.
[0010]
In the semiconductor device according to the present invention, it is preferable that the metal contained in the nitrogen-containing metal silicate film is hafnium, zirconium, or a mixture thereof.
[0011]
In the semiconductor device according to the present invention, it is preferable that the base interface layer is a silicon oxide film, a silicon oxynitride film, or a silicon nitride film.
[0012]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a gate electrode on a substrate via a multilayer gate insulating film,
Forming a base interface layer on the substrate;
Forming a first nitrogen-containing metal silicate film having a film average metal concentration of 62% or less and a film average nitrogen content of 30 atm% or more on the base interface layer;
Forming a second nitrogen-containing metal silicate film having a film average metal concentration of 50% to 80% on the first nitrogen-containing metal silicate film;
A step of forming a gate electrode on the second nitrogen-containing metal silicate film, the method including a step of implanting impurities into the gate electrode and a step of performing a heat treatment for activating the impurities;
It is characterized by including.
[0013]
In the method of manufacturing a semiconductor device according to the present invention, a silicon source gas used for forming the first nitrogen-containing metal silicate film is different from a silicon source gas used for forming the second nitrogen-containing metal silicate film. Is preferred.
[0014]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a gate electrode on a substrate via a multilayer gate insulating film,
Forming a base interface layer on the substrate;
Forming a metal silicic acid film on the underlying interface layer;
By nitriding the metal silicate film, a first nitrogen-containing metal silicate film having a film average metal concentration of 62% or less and a film average nitrogen content of 30 atm% or more, and a film average metal concentration of 50 Forming a laminated film composed of a second nitrogen-containing metal silicate film that is not less than 80% and not more than 80%;
A step of forming a gate electrode on the second nitrogen-containing metal silicate film, the method including a step of implanting impurities into the gate electrode and a step of performing a heat treatment for activating the impurities;
It is characterized by including.
[0015]
In the method for manufacturing a semiconductor device according to the present invention, the second nitrogen-containing metal silicate film is formed so that the average nitrogen content of the second nitrogen-containing metal silicate film is 1 atm% or more. Is preferred.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof may be simplified or omitted.
[0017]
Embodiment 1 FIG.
FIG. 1 is a cross-sectional view for explaining a semiconductor device according to the first embodiment of the present invention.
As shown in FIG. 1, an element isolation oxide film 2 for isolating an active region is formed in a silicon substrate as a substrate 1. Further, an N-type diffusion layer (N well) 6 and a P-type diffusion layer (P well) 7 are formed in the silicon substrate 1.
[0018]
On the silicon substrate 1, a gate electrode 10 is formed via multilayer gate insulating films 8, 9a, 9b.
Here, the gate insulating film, which is a feature of the present invention, will be described.
The first gate insulating film 8 is a silicon oxide film as a base interface layer. The film thickness of the silicon oxide film 8 is, for example, 0.3 nm to 1.0 nm.
The second gate insulating film 9a formed on the silicon oxide film 8 has a film average hafnium concentration (hereinafter referred to as “film average Hf concentration”) of 62% or less and a film average nitrogen content of 30 atm% or more. It is a hafnium silicate film containing nitrogen (hereinafter referred to as “nitrogen-containing hafnium silicate film”). The film average Hf concentration (%) is obtained by the formula [Hf / (Hf + Si)] × 100, and the film average nitrogen content (atm%) is the average nitrogen content in the film (the same applies hereinafter). Further, the nitrogen-containing hafnium silicate film 9a may be thinly formed at least in a portion in contact with the base interface layer 8. The film thickness of the nitrogen-containing hafnium silicate film 9a is, for example, 0.3 nm to 2.0 nm.
The third gate insulating film 9b formed on the nitrogen-containing hafnium silicate film 9a is a nitrogen-containing metal silicate film having a film average Hf concentration of 50% or more and 80% or less. The average nitrogen content of the nitrogen-containing hafnium silicate film 9b is preferably 1 atm% or more. The film thickness of the nitrogen-containing hafnium silicate film 9b is, for example, 0.3 nm to 2.5 nm.
[0019]
The gate insulating film in the first embodiment will be described more specifically. The silicon oxide film 8 has a thickness of 0.5 nm, for example. The lower nitrogen-containing hafnium silicate film 9a has, for example, a film thickness of 0.6 nm and an average composition of Hf: Si: O: N = 15: 25: 30: 30 atm%. The upper nitrogen-containing hafnium silicate film 9b has, for example, a thickness of 2.0 nm and an average composition of Hf: Si: O: N = 26: 8: 56: 10 atm%. The three-layer gate insulating films 8, 9a, 9b have an equivalent oxide thickness (EOT: equivalent oxide thickness) of 1.2 nm. The film average Hf concentration of the lower nitrogen-containing hafnium silicate film 9a is [Hf / (Hf + Si)] × 100 = 15 / (15 + 25) × 100 = 37.5%, and the upper nitrogen-containing hafnium silicate film The film average Hf concentration of the film 9b is about 76.5%.
[0020]
The gate electrode 10 is made of, for example, a doped silicon film. As the gate electrode material, an amorphous silicon film or a polycrystalline silicon film can be used, and impurities are implanted into this film. On the side wall of the gate electrode 10, a side wall composed of a silicon oxide film 18 and a silicon nitride film 19 is formed. Extension regions 16 and 17 (see FIG. 4C) are formed in the upper layer of the silicon substrate 1 below the sidewall. Further, source / drain regions 22 and 23 connected to the extension regions 16 and 17 are formed in the upper layer of the silicon substrate 1.
[0021]
Next, a method for manufacturing the semiconductor device will be described.
2 to 5 are process cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG.
First, as shown in FIG. 2A, the element isolation oxide film 2 is formed in the element isolation region of the silicon substrate 1 by the STI (shallow trench isolation) method. Then, a sacrificial oxide film 3 is formed on the silicon substrate 1.
Next, as shown in FIG. 2B, a resist pattern 4 is formed. Then, using this resist pattern 4 as a mask, phosphorus (P) 5 is implanted as an impurity by ion implantation. In addition to forming the diffusion layer, phosphorus is implanted a plurality of times for adjusting the threshold voltage of the transistor. Despite the P-type channel, boron (B) and boron fluoride (BF) are used for threshold voltage adjustment. ₂ ) May be injected. Thereafter, the resist pattern 4 is removed.
Next, a resist pattern covering the phosphorus implantation region is formed, and boron (B) is implanted by an ion implantation method using this resist pattern as a mask. Thereafter, the resist pattern is removed.
[0022]
Next, by thermally diffusing the implanted impurities, an N-type diffusion layer 6 and a P-type diffusion layer 7 are formed as shown in FIG. Then NH ₄ The sacrificial oxide film 3 is removed using an aqueous F solution. Furthermore, the surface of the silicon substrate 1 is cleaned using 0.5% to 5% dilute hydrofluoric acid.
[0023]
Next, the silicon substrate 1 is carried into the reaction furnace, and the inside of the furnace is evacuated. And 10 Pa O ₂ After raising the temperature to 650 ° C. at a temperature raising rate of 250 ° C./min in an atmosphere having a partial pressure, O ₂ Stop supplying. In addition, O ₂ Instead of this, water (water vapor) having a partial pressure of 0.1 Pa is supplied to perform the treatment for 5 minutes. Thereby, as shown in FIG. 3B, a silicon oxide film 8 is formed on the silicon substrate 1 with a film thickness of 0.5 nm, for example.
Next, the inside of the furnace is evacuated to remove moisture, and the temperature in the furnace is lowered to 280 ° C. Then, tetra-t-butoxyhafnium as an organometallic source gas (Hf source) and Si as a silicon-containing reducing gas (silicon source) ₂ H ₆ NH as nitrogen-containing gas ₃ Are introduced into the furnace to form a nitrogen-containing hafnium silicate film 9a with a thickness of 0.6 nm, for example.
Subsequently, only the silicon-containing reducing gas is converted into SiH. ₄ Instead of tetra-t-butoxyhafnium and SiH ₄ And NH ₃ Are introduced into the furnace to form a nitrogen-containing hafnium silicate film 9b with a thickness of, for example, 2.0 nm. In this manner, the nitrogen content of the nitrogen-containing hafnium silicate films 9a and 9b is controlled by changing the silicon-containing reducing gas.
And at a temperature of 250 ° C. or higher and 850 ° C. or lower, O ₂ , O ₃ , N ₂ Impurities such as excess nitrogen and carbon contained in the nitrogen-containing hafnium silicate films 9a and 9b by performing heat treatment in an atmosphere containing 0.001% or more of at least one oxidizing gas of O and NO Remove.
[0024]
Next, as shown in FIG. 3C, a silicon film 10a is formed on the nitrogen-containing hafnium silicate film 9b by a CVD method. Here, the silicon film 10a is, for example, an amorphous silicon film or a polycrystalline silicon film. Then, a resist pattern 11 is formed on the silicon film 10a so as to cover a region other than the region on the N-type diffusion layer 6. Subsequently, B (boron) 12 is ion-implanted into the silicon film 10a on the N-type diffusion layer 6 using the resist pattern 11 as a mask. Thereafter, the resist pattern 11 is removed.
Next, a resist pattern that covers the region other than the region on the P-type diffusion layer 7 is formed. Subsequently, using this resist pattern as a mask, P (phosphorus) ions are implanted into the silicon film 10 a on the P-type diffusion layer 7. Thereafter, the resist pattern is removed.
Subsequently, heat treatment is performed at a temperature of 900 ° C. to 1100 ° C. to activate the impurities implanted in the silicon film 10a. Thereby, the resistance of the silicon film 10a is lowered, and a doped silicon film is formed.
Note that the heat treatment for activating the impurities may be performed after formation of the gate electrode 10 (described later).
[0025]
Next, as shown in FIG. 4A, a resist pattern 13 is formed on the doped silicon film, and dry etching is performed using the resist pattern 13 as a mask. Thereby, the gate electrode 10 made of a doped silicon film is formed. Thereafter, the resist pattern 13 is removed.
[0026]
Then, as shown in FIG. 4B, a resist pattern 14 covering the region on the P-type diffusion layer 7 is formed. Subsequently, B (boron) 15 is ion-implanted into the N-type diffusion layer 6 using the resist pattern 14 and the gate electrode 10 as a mask. Thereafter, the resist pattern 14 is removed.
In the same manner, P (phosphorus) ions are implanted into the P-type diffusion layer 7.
Next, heat treatment for activating the impurities implanted in the diffusion layers 6 and 7 is performed. By this heat treatment, a P-type extension region 16 is formed in the N-type diffusion layer 6 and an N-type extension region 17 is formed in the P-type diffusion layer 7 as shown in FIG.
[0027]
Next, as shown in FIG. 5A, a silicon oxide film 18 is formed on the entire surface of the silicon substrate 1 by a CVD method so as to cover the gate electrode 10. Then, a silicon nitride film 19 is formed on the silicon oxide film 18 by a CVD method.
[0028]
Next, as shown in FIG. 5B, anisotropic etching is performed to leave the silicon oxide film 18 and the silicon nitride film 19 that cover the side walls of the gate electrode 10. That is, a sidewall made of the silicon oxide film 18 and the silicon nitride film 19 is formed on the sidewall of the gate electrode 10.
[0029]
Subsequently, as shown in FIG. 5C, a resist pattern 20 covering the region on the P-type diffusion layer 7 is formed. Then, B (boron) 21 is ion-implanted into the N-type diffusion layer 6 using the resist pattern 20, the gate electrode 10 and the sidewalls 18 and 19 as a mask. Thereafter, the resist pattern 20 is removed.
In the same manner, P (phosphorus) ions are implanted into the P-type diffusion layer 7.
Next, heat treatment is performed to activate the impurities implanted into the diffusion layers 6 and 7 of the silicon substrate 1. As a result, as shown in FIG. 12, a P-type source / drain region 22 is formed in the N-type diffusion layer 6, and an N-type source / drain region 23 is formed in the P-type diffusion layer 7.
[0030]
Thereafter, although not shown, an interlayer insulating film is formed on the entire surface of the silicon substrate 1, contacts are formed in the interlayer insulating film, and wirings and the like are further formed.
[0031]
The inventor analyzed the composition of the gate insulating film formed by the above-described method by RBS (Rutherford backscattering analysis). FIG. 6 is a diagram showing the concentration distribution of elements contained in the gate insulating film. The horizontal axis in FIG. 6 indicates the depth (nm) from the upper surface of the gate insulating film.
As shown in FIG. 6, a silicon oxide film (SiO 2) is formed at a deep position, that is, on the silicon substrate 1. ₂ Film) 8 is formed. A nitrogen-containing hafnium silicate film 9 a having a composition of Hf: Si: O: N = 15: 25: 30: 30 atm% is formed at a position shallower than that, that is, on the silicon oxide film 8. Further, a nitrogen-containing hafnium silicate film 9b having a composition of Hf: Si: O: N = 26: 8: 56: 10 atm% is formed at a shallower position, that is, on the nitrogen-containing hafnium silicate film 9a. Yes.
[0032]
Furthermore, the inventor investigated the heat resistance of the gate insulating film having the above composition.
More specifically, a silicon oxide film 8 having a thickness of 0.5 nm is formed on a silicon substrate 1, and nitrogen-containing hafnium having a composition of Hf: Si: O: N = 15: 25: 30: 30 atm% is formed thereon. A silicon oxide film 9a is formed to a thickness of 0.6 nm, and a nitrogen-containing hafnium silicon oxide film 9b having a composition of Hf: Si: O: N = 26: 8: 56: 10 atm% is further formed thereon to a thickness of 3.5 nm. It was formed with a film thickness. Thereafter, a polycrystalline silicon film is formed on the nitrogen-containing hafnium silicate film 9b at a temperature of 620 ° C. and heat-treated at a temperature of 950 ° C., 1000 ° C., 1050 ° C., 1100 ° C., and 1150 ° C. for 5 seconds. The crystallinity of these five samples was evaluated by the In-plane X-ray diffraction method.
FIG. 7 is a diagram showing a diffraction spectrum of the gate insulating film after the heat treatment.
As shown in FIG. 7, in the sample heat-treated at a temperature of 1100 ° C. or lower (950 ° C., 1000 ° C., 1050 ° C., 1100 ° C.), HfO ₂ No diffraction peak was observed, but in the sample heat-treated at 1150 ° C., HfO ₂ The diffraction peak was observed. From this result, it was found that the gate insulating film formed in Embodiment 1 was in an amorphous state or a microcrystalline state even after heat treatment at a temperature of 950 ° C. to 1100 ° C.
[0033]
In addition, the inventor investigated the relationship between the Hf concentration [Hf / (Hf + Si)] in the nitrogen-containing hafnium silicate film and the nitrogen content. As a result, even when the film average Hf concentration of the upper nitrogen-containing hafnium silicate film 9b is 50% to 80%, the lower nitrogen-containing hafnium silicate in contact with the underlying interface layer (silicon oxide film) 8 is used. It has been found that when the film average Hf concentration of the film 9a is 62% or less and the nitrogen content is 30% or more, crystallization can be suppressed even if heat treatment is performed at 1000 ° C. after the gate insulating film is formed.
Furthermore, when nitrogen is contained in the entire nitrogen-containing hafnium silicate film, the film average Hf concentration of the lower nitrogen-containing hafnium silicate film 9a in contact with the underlying interface layer 8 is 62% or less, and It has been found that if the nitrogen content is 30% or more, crystallization can be suppressed even if heat treatment at 1100 ° C. is performed. However, it has been found that when nitrogen is excessively contained, crystallization can be suppressed even if heat treatment at 1100 ° C. is performed as described above, but the gate leakage current tends to increase.
Therefore, the present inventor investigated the upper limit of the nitrogen content. As a result, the nitrogen content upper limit when the Hf concentration is 80% is 30 atm%, the nitrogen content upper limit when the Hf concentration is 70% is 33 atm%, and the Hf concentration is 60%. It was found that the upper limit of the nitrogen content was 37 atm%, and the upper limit of the nitrogen content when the Hf concentration was 50% was 40 atm%. Therefore, when the nitrogen content y (atm%) is the Hf concentration x (%), the gate leakage current is prevented from exceeding the upper limit given by y = (170−x) / 3. It was found to suppress the increase.
[0034]
Also, the nitrogen-containing hafnium silicate film is HfO ₂ And Si ₃ N ₄ If the Hf concentration is 80%, the nitrogen content upper limit when the Hf concentration is 80% is about 10 atm%, and the nitrogen content upper limit when the Hf concentration is 70% is about 14 atm%. It was found that the upper limit of the nitrogen content when the Hf concentration is 60% is about 20 atm%, and the upper limit of the nitrogen content when the Hf concentration is 50% is about 25 atm%, which is different from the above-described value. Therefore, whether the nitrogen in the nitrogen-containing hafnium silicate film is bonded to not only Si but also Hf, or N ₂ It is thought that it is taken in as a molecule. When nitrogen is bonded to only Hf, the characteristics of the conductor are shown. However, when nitrogen is bonded to both Hf and Si, the characteristics of the semiconductor or the insulator are shown. When the nitrogen content in the nitrogen-containing hafnium silicate film exceeds the upper limit given by the above formula, it is considered that the bonded state shows the characteristics of the conductor.
[0035]
As described above, in the first embodiment, the underlying interface layer 8, the nitrogen-containing hafnium silicate film 9a having a film average Hf concentration of 62% or less and a film average nitrogen content of 30 atm% or more, and the film average Hf A gate insulating film was constituted by the nitrogen-containing hafnium silicate film 9b having a concentration of 50% or more and 80% or less.
Thus, by increasing the film average Hf concentration of the upper nitrogen-containing hafnium silicate film 9b, a gate insulating film having a high relative dielectric constant can be obtained, so that it is not necessary to reduce the physical film thickness. Further, by setting the average nitrogen content of the lower nitrogen-containing hafnium silicate film 9a in contact with the base interface layer 8 to 30 atm% or more, the impurity activation at 900 ° C. to 1100 ° C. is performed after the gate insulating film is formed. A crystal grain boundary is not formed in the gate insulating film even by the heat treatment.
Accordingly, it is possible to obtain a gate insulating film having a high relative dielectric constant and in which a crystal grain boundary is not formed even after heat treatment for activating an impurity at 1000 ° C. or higher. Therefore, gate leakage current can be suppressed (described later).
[0036]
In the first embodiment, hafnium is used as the metal contained in the nitrogen-containing metal silicate film. However, the present invention is not limited to this, and zirconium or a mixture of hafnium and zirconium can be used. For example, even if the upper layer is a nitrogen-containing zirconium silicate film and the lower layer is a nitrogen-containing hafnium silicate film, or vice versa, the upper and lower nitrogen-containing metal silicate films may have different constituent metals. Good. As the zirconium raw material, one having the same ligand as the hafnium raw material (for example, tetra-t-butoxyzirconium) can be used.
[0037]
In the first embodiment, the nitrogen content of the nitrogen-containing hafnium silicate films 9a and 9b is controlled by changing the type of the silicon-containing reducing gas (silicon raw material), but the same silicon-containing reducing gas is used. May be. In this case, the nitrogen content of the nitrogen-containing hafnium silicate films 9a and 9b is controlled by changing the film formation conditions such as the flow rate ratio, temperature, and pressure of the organometallic source gas, silicon-containing reducing gas, and nitrogen-containing gas. be able to.
[0038]
Embodiment 2. FIG.
In the second embodiment, a silicon oxynitride film 24 is used as a base interface layer, and a metal silicide layer 26 is formed on the gate electrode 10 and the source / drain regions 22 and 23.
[0039]
FIG. 8 is a cross-sectional view for explaining a semiconductor device according to the second embodiment of the present invention.
As shown in FIG. 8, a gate electrode 10 is formed on a silicon substrate 1 via three layers of gate insulating films 24, 25a and 25b.
The ranges of the film average Hf concentration and the film average nitrogen content of the gate insulating films 25a and 25b are the same as those of the gate insulating films 9a and 9b of the first embodiment, and thus description thereof is omitted.
[0040]
The gate insulating film in the second embodiment will be specifically described. The first gate insulating film 24 is a silicon oxynitride film as a base interface layer, and has a thickness of, for example, 0.8 nm. The lower nitrogen-containing hafnium silicate film as the second gate insulating film 25a has, for example, a thickness of 0.8 nm and an average composition of Hf: Si: O: N = 20: 17: 25: 38 atm%. Have The upper nitrogen-containing hafnium silicate film as the third gate insulating film 25b has, for example, a thickness of 1.7 nm and an average composition of Hf: Si: O: N = 20: 17: 43: 20 atm%. Have The three-layer gate insulating films 24, 25a and 25b have a silicon oxide equivalent film thickness (EOT) of 1.2 nm. The Hf concentration of the lower and upper nitrogen-containing hafnium silicate films 25a and 25b is about 54%.
[0041]
Nickel silicide 26 is formed on the gate electrode 10 and the upper layers of the source / drain regions 22 and 23 to reduce resistance.
[0042]
Next, a method for manufacturing the semiconductor device will be described.
FIG. 9 is a process cross-sectional view for explaining the method of manufacturing the semiconductor device shown in FIG.
First, the steps shown in FIGS. 2A to 3A in Embodiment 1 are performed.
Next, although not shown, the sacrificial oxide film 3 is removed and the surface of the silicon substrate 1 is cleaned.
Then, the silicon substrate 1 is carried into the reaction furnace, and the inside of the furnace is evacuated. Then, after raising the temperature to 650 ° C. at a rate of 250 ° C./min in an atmosphere having oxygen with a partial pressure of 10 Pa, O ₂ Stop supplying. In addition, O ₂ Instead of this, water (water vapor) having a partial pressure of 0.1 Pa is supplied to perform the treatment for 3 minutes. As a result, a silicon oxide film is formed on the silicon substrate 1 with a film thickness of 0.4 nm, for example. In the second embodiment, subsequently, the inside of the furnace is evacuated to remove moisture, and NH having a partial pressure of 100 Pa at the same temperature is used. ₃ For 5 minutes. Thereby, the silicon oxynitride film 24 as a base interface layer is formed with a film thickness of 0.8 nm, for example.
Next, the furnace temperature is lowered to 260 ° C. Then, tetra-t-butoxyhafnium as an organometallic source gas (Hf source) and Si as a silicon-containing reducing gas (silicon source) ₂ H ₆ Are introduced into the furnace to form a hafnium silicate film with a thickness of, for example, 2.5 nm.
Then, after raising the temperature to 830 ° C. at a rate of 250 ° C./min, NH having a partial pressure of 1000 Pa ₃ Process for 5 minutes in atmosphere. Thus, a nitrogen-containing hafnium silicate film 25a having a nitrogen content of 38 atm% is formed on the silicon oxynitride film 24, and a nitrogen-containing hafnium silicate film 25b having a nitrogen content of 20 atm% is formed thereon. That is, by nitriding the hafnium silicate film, two layers of nitrogen-containing hafnium silicate films 25a and 25b having different nitrogen contents are formed.
[0043]
Next, as shown in FIG. 9, a doped polysilicon film is formed on the nitrogen-containing hafnium silicate film 25b, and the doped polysilicon film is patterned, whereby the gate electrode 10 is formed. Then, the nitrogen-containing hafnium silicate films 25b and 25a and the silicon oxynitride film 24 under the gate electrode 10 are sequentially patterned. Further, a P-type extension region 16 is formed in the N-type diffusion layer 6 and an N-type extension region 17 is formed in the P-type diffusion layer 7 by the same method as in the first embodiment.
Subsequently, sidewalls made of the silicon oxide film 18 and the silicon nitride film 19 are formed on the sidewalls of the gate electrode 10 by the same method as in the first embodiment. In the second embodiment, not only the side wall of the gate electrode 10 but also the side walls of the patterned gate insulating films 24, 25a, and 25b are covered with the side walls. Thereafter, source / drain regions 22 and 23 are formed by the same method as in the first embodiment.
Next, a nickel film and a titanium nitride film are sequentially formed and heat treatment is performed. Thereby, nickel and silicon react to form nickel silicide. Then, the titanium nitride film and the unreacted nickel film are removed. As a result, a nickel silicide layer 26 is selectively formed on the gate electrode 10 and the source / drain regions 22 and 23 (see FIG. 8).
[0044]
As in the first embodiment, the inventor analyzed the composition of the gate insulating film formed by the above-described method by RBS. FIG. 10 is a diagram showing a concentration distribution of elements contained in the gate insulating film. The horizontal axis in FIG. 10 indicates the depth (nm) from the upper surface of the gate insulating film.
As shown in FIG. 10, a silicon oxynitride film (SiON film) 24 is formed at a deep position, that is, on the silicon substrate 1. A nitrogen-containing hafnium silicate film 25a having a composition of Hf: Si: O: N = 20: 17: 25: 38 atm% is formed at a shallower position, that is, on the silicon oxynitride film 24. . Further, a nitrogen-containing hafnium silicate film 25b having a composition of Hf: Si: O: N = 20: 17: 43: 20 atm% is formed at a shallower position, that is, on the nitrogen-containing hafnium silicate film 25a. Yes.
[0045]
Furthermore, the inventor investigated the heat resistance of the gate insulating film having the above composition, as in the first embodiment.
More specifically, a silicon oxynitride film 24 having a thickness of 0.8 nm is formed on the silicon substrate 1, and nitrogen containing Hf: Si: O: N = 20: 17: 25: 38 atm% is contained thereon. A hafnium silicate film 25a is formed with a thickness of 0.8 nm, and a nitrogen-containing hafnium silicate film 25b having a composition of Hf: Si: O: N = 20: 17: 43: 20 atm% is further formed thereon with a thickness of 2.5 nm. The film thickness was formed. Thereafter, a polycrystalline silicon film is formed on the nitrogen-containing hafnium silicate film 25b at a temperature of 620 ° C. and heat-treated at temperatures of 950 ° C., 1000 ° C., 1050 ° C., 1100 ° C., and 1150 ° C. for 5 seconds. The crystallinity of these five samples was evaluated by the In-plane X-ray diffraction method.
As a result of this evaluation, although not shown in the drawing, in the sample subjected to heat treatment at a temperature of 1100 ° C. or lower as in the first embodiment, HfO ₂ No diffraction peak was observed, but in the sample heat-treated at 1150 ° C., HfO ₂ The diffraction peak was observed. From this result, it was found that the gate insulating film formed in Embodiment 2 was in an amorphous state or a microcrystalline state even after heat treatment at 1100 ° C. or lower.
[0046]
Further, according to the inventor's investigation, the nitrogen content of the outermost layer of the nitrogen-containing hafnium silicate film 25b was 0.5 atm% or less. Accordingly, even if the nitrogen content is locally low, the lower nitrogen-containing hafnium silicate film 25a has a film average nitrogen content of 30 atm% or more, and some nitrogen is also present in the upper nitrogen-containing hafnium silicate film 25b. If it is contained, it can be seen that it has sufficient heat resistance. NH after hafnium silicate film deposition ₃ When the heat treatment is performed at 550 ° C. for 50 minutes, the average nitrogen content of the lower nitrogen-containing hafnium silicate film 24a is 30 atm%, and the average nitrogen content of the upper nitrogen-containing hafnium silicate film 25b is 1 atm%. Met. In this case, it was found that no crystal grains were formed even if heat treatment was performed at a temperature of 1050 ° C. for 5 seconds. Therefore, it was found that sufficient heat resistance can be obtained if the film average nitrogen content of the upper nitrogen-containing hafnium silicate film 9b is at least 1 atm% or more.
[0047]
As described above, in the second embodiment, the underlying interface layer 24, the nitrogen-containing hafnium silicate film 25a having a film average Hf concentration of 62% or less and a film average nitrogen content of 30 atm% or more, and the film average Hf A gate insulating film was constituted by the nitrogen-containing hafnium silicate film 25b having a concentration of 50% or more and 80% or less.
Thus, by increasing the film average Hf concentration of the upper nitrogen-containing hafnium silicate film 25b, a gate insulating film having a high relative dielectric constant can be obtained, so that it is not necessary to reduce the physical film thickness. Further, by setting the film-average nitrogen content of the lower nitrogen-containing hafnium silicate film 25a in contact with the base interface layer 24 to 30 atm% or more, the impurity activation at 900 ° C. to 1100 ° C. is performed after the gate insulating film is formed. A crystal grain boundary is not formed in the gate insulating film even by the heat treatment. Further, when the film average nitrogen content of the upper nitrogen-containing hafnium silicate film 25b is at least 1 atm% or more, no crystal grain boundary is formed in the gate insulating film even when heat treatment at 1000 ° C. or higher is performed.
Accordingly, it is possible to obtain a gate insulating film having a high relative dielectric constant and in which a crystal grain boundary is not formed even after heat treatment for activating an impurity at 1000 ° C. or higher. Therefore, gate leakage current can be suppressed (described later).
[0048]
In the second embodiment, the hafnium silicate film is formed after the silicon oxynitride film 24 is formed. However, after the silicon oxide film is formed, the hafnium silicate film is formed, and then the temperature is 850 ° C. NH with partial pressure of 1000Pa ₃ The silicon oxynitride film may be changed by heat treatment in an atmosphere.
[0049]
The inventor formed a transistor by using the manufacturing method according to the first and second embodiments, and examined the gate leakage current characteristic thereof.
FIG. 11 is a diagram showing gate leakage current characteristics of N-type and P-type transistors.
Specifically, FIG. 11 shows that EOT = 1.7 nm of SiO. ₂ Film, EOT = 1.2 nm HfSiOx / SiO2 formed by conventional manufacturing method (conventional example) ₂ Laminated film, upper layer HfSiOx / lower layer HfSiOx / SiO formed by the manufacturing method according to the first embodiment = 1.2 nm ₂ When a multilayer film, an EOT = 1.2 nm upper layer HfSiOx / lower layer HfSiOx / SiON multilayer film formed by the manufacturing method according to the second embodiment is applied to the gate insulating film, and doped polysilicon is applied to the material of the gate electrode It is a figure which shows the leakage current characteristic by the side of the inversion layer of N-type and P-type transistors. Note that a drain voltage Vd of 0.05 V was applied to the N-type transistor, and a drain voltage Vd of −0.05 V was applied to the P-type transistor.
As shown in FIG. 11, as the gate insulating film, SiO ₂ Compared to the case of using a film, the conventional HfSiOx / SiO ₂ By using the laminated film as the gate insulating film, the gate leakage current can be reduced by one digit or more. By using the stacked films of the first and second embodiments as a gate insulating film, the gate leakage current can be further reduced by one digit or more. From this, it was found that the present invention has an excellent gate leakage current suppressing effect.
[0050]
The present invention is not limited to Embodiments 1 and 2 described above, and various modifications can be made without departing from the spirit of the present invention. For example, a silicon nitride film may be used instead of the silicon oxide film 8 and the silicon oxynitride film 24.
Further, the present invention can be applied to a gate insulating film in a MIS transistor having a buried gate electrode and a manufacturing method thereof. As a material of the gate electrode, in addition to the doped polysilicon film described in the first and second embodiments, a metal film such as a tungsten film, a titanium film, a ruthenium film, a tantalum film, a hafnium film, or a nitride film or silicide thereof. A membrane can be used.
The composition of the lower nitrogen-containing hafnium silicate film and the upper nitrogen-containing hafnium silicate film may be the same. However, in this case, it is necessary that the nitrogen content is 30% or more and the film average Hf concentration is 50% or more and 62% or less.
[0051]
【The invention's effect】
According to the present invention, it is possible to obtain a gate insulating film having a high relative dielectric constant and in which a crystal grain boundary is not formed even after heat treatment for impurity activation at 1000 ° C. or higher.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the first embodiment of the invention (part 1);
FIG. 3 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the first embodiment of the invention (part 2);
FIG. 4 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the first embodiment of the present invention (No. 3);
FIG. 5 is a process cross-sectional view for explaining the manufacturing method of the semiconductor device according to the first embodiment of the present invention (# 4);
6 is a diagram showing a concentration distribution of elements contained in a gate insulating film in the first embodiment. FIG.
FIG. 7 is a diagram showing a diffraction spectrum of a gate insulating film after heat treatment.
FIG. 8 is a cross-sectional view for explaining a semiconductor device according to a second embodiment of the present invention.
FIG. 9 is a process sectional view for illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention;
FIG. 10 is a diagram showing a concentration distribution of elements contained in a gate insulating film in the second embodiment.
FIG. 11 is a diagram showing a leakage current characteristic of the semiconductor device according to the first and second embodiments.
[Explanation of symbols]
1 Substrate (silicon substrate)
2 Device isolation oxide film
3 Sacrificial oxide film
4, 11, 13, 14 resist pattern
5 Phosphorus
6 N-type diffusion layer
7 P-type diffusion layer
8 First gate insulating film (underlying interface layer, silicon oxide film)
9a Second gate insulating film (nitrogen-containing hafnium silicate film)
9b Third gate insulating film (nitrogen-containing hafnium silicate film)
10 Gate electrode
10a Silicon film
12, 15 Boron
16 P-type extension area
17 N-type extension area
18 Silicon oxide film
19 Silicon nitride film
22 P-type source / drain regions
23 N-type source / drain regions
24 1st gate insulating film (underlying interface layer, silicon oxynitride film)
25a Second gate insulating film (nitrogen-containing hafnium silicate film)
25b Third gate insulating film (nitrogen-containing hafnium silicate film)
26 Metal silicide layer (nickel silicide layer)

Claims

A semiconductor device having a gate electrode on a substrate via a multilayer gate insulating film,
The gate insulating film is
A base interface layer formed on the substrate;
A first nitrogen-containing metal silicate film formed on the underlying interface layer, having a film average metal concentration of 62% or less and a film average nitrogen content of 30 atm% or more;
A second nitrogen-containing metal silicate film formed on the first nitrogen-containing metal silicate film, wherein the film average metal concentration is 50% or more and 80% or less;
A semiconductor device comprising:

The semiconductor device according to claim 1,
A semiconductor device, wherein the second nitrogen-containing metal silicate film has a film average nitrogen content of 1 atm% or more.

The semiconductor device according to claim 1 or 2,
The film average nitrogen content y of the first and second nitrogen-containing metal silicate films does not exceed the upper limit given by y = (170−x) / 3 when the film average metal concentration is x. A semiconductor device.

The semiconductor device according to any one of claims 1 to 3,
A semiconductor device, wherein the metal contained in the nitrogen-containing metal silicate film is hafnium, zirconium, or a mixture thereof.

The semiconductor device according to claim 1,
2. The semiconductor device according to claim 1, wherein the base interface layer is a silicon oxide film, a silicon oxynitride film, or a silicon nitride film.

A method of manufacturing a semiconductor device having a gate electrode on a substrate via a multilayer gate insulating film,
Forming a base interface layer on the substrate;
Forming a first nitrogen-containing metal silicate film having a film average metal concentration of 62% or less and a film average nitrogen content of 30 atm% or more on the base interface layer;
Forming a second nitrogen-containing metal silicate film having a film average metal concentration of 50% to 80% on the first nitrogen-containing metal silicate film;
A step of forming a gate electrode on the second nitrogen-containing metal silicate film, the method including a step of implanting impurities into the gate electrode and a step of performing a heat treatment for activating the impurities;
A method for manufacturing a semiconductor device, comprising:

In the manufacturing method of the semiconductor device according to claim 6,
A method of manufacturing a semiconductor device, wherein a silicon source gas used for forming the first nitrogen-containing metal silicate film is different from a silicon source gas used for forming the second nitrogen-containing metal silicate film.

A method of manufacturing a semiconductor device having a gate electrode on a substrate via a multilayer gate insulating film,
Forming a base interface layer on the substrate;
Forming a metal silicic acid film on the underlying interface layer;
By nitriding the metal silicate film, a first nitrogen-containing metal silicate film having a film average metal concentration of 62% or less and a film average nitrogen content of 30 atm% or more, and a film average metal concentration of 50 Forming a laminated film composed of a second nitrogen-containing metal silicate film that is not less than 80% and not more than 80%;
A step of forming a gate electrode on the second nitrogen-containing metal silicate film, the method including a step of implanting impurities into the gate electrode and a step of performing a heat treatment for activating the impurities;
A method for manufacturing a semiconductor device, comprising: