JP2010062221A - Ferroelectric gate field effect transistor, memory element using the same, and method of manufacturing the ferroelectric gate field effect transistor - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 158
- 230000015654 memory Effects 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000010438 heat treatment Methods 0.000 claims abstract description 26
- 239000012212 insulator Substances 0.000 claims description 158
- 239000004065 semiconductor Substances 0.000 claims description 93
- 239000000463 material Substances 0.000 claims description 19
- 238000010304 firing Methods 0.000 claims description 16
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 15
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- 239000002120 nanofilm Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 512
- 230000010287 polarization Effects 0.000 description 36
- 238000000034 method Methods 0.000 description 23
- 230000005684 electric field Effects 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 17
- 239000010931 gold Substances 0.000 description 14
- 230000006866 deterioration Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 12
- 230000002829 reductive effect Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 230000001066 destructive effect Effects 0.000 description 7
- 239000002094 self assembled monolayer Substances 0.000 description 7
- 239000013545 self-assembled monolayer Substances 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000005566 electron beam evaporation Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 4
- VOQMPZXAFLPTMM-UHFFFAOYSA-N 4-(4-chlorophenoxy)piperidine Chemical compound C1=CC(Cl)=CC=C1OC1CCNCC1 VOQMPZXAFLPTMM-UHFFFAOYSA-N 0.000 description 3
- XMWRBQBLMFGWIX-UHFFFAOYSA-N C60 fullerene Chemical compound C12=C3C(C4=C56)=C7C8=C5C5=C9C%10=C6C6=C4C1=C1C4=C6C6=C%10C%10=C9C9=C%11C5=C8C5=C8C7=C3C3=C7C2=C1C1=C2C4=C6C4=C%10C6=C9C9=C%11C5=C5C8=C3C3=C7C1=C1C2=C4C6=C2C9=C5C3=C12 XMWRBQBLMFGWIX-UHFFFAOYSA-N 0.000 description 3
- 229910052797 bismuth Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910003472 fullerene Inorganic materials 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 229910052746 lanthanum Inorganic materials 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- 229910021642 ultra pure water Inorganic materials 0.000 description 3
- 239000012498 ultrapure water Substances 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000002209 hydrophobic effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000001338 self-assembly Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000002791 soaking Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 239000011593 sulfur Substances 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000002033 PVDF binder Substances 0.000 description 1
- 229910020684 PbZr Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000002441 X-ray diffraction Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- 239000002985 plastic film Substances 0.000 description 1
- 229920006255 plastic film Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- -1 polyethylene terephthalate Polymers 0.000 description 1
- 229920002981 polyvinylidene fluoride Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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- Formation Of Insulating Films (AREA)
Abstract
Description
本発明は、強誘電体ゲート電界効果トランジスタ及びそれを用いたメモリ素子に関し、より詳細には、ゲート構造にＩＦＩ（Insulator Ferroelectric Insulator）構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法に関するものである。 The present invention relates to a ferroelectric gate field effect transistor and a memory device using the same, and more specifically, a ferroelectric gate field effect transistor of an MFS type memory including an IFI (Insulator Ferroelectric Insulator) structure in the gate structure, The present invention relates to a memory device using the same and a method of manufacturing a ferroelectric gate field effect transistor.
ユビキタス社会の集積回路におけるメモリに必要な条件として、不揮発性、高速動作及び低消費電力などが求められている。 Non-volatile, high-speed operation, low power consumption and the like are required as conditions necessary for a memory in an integrated circuit of a ubiquitous society.
このような条件を満たす有力なメモリの候補として、強誘電体メモリが挙げられ、研究開発が積極的に行われている。 Ferroelectric memories are listed as promising memory candidates that satisfy these conditions, and research and development are being actively conducted.
強誘電体メモリにおいて、現在実用化されているものの一つに、強誘電体キャパシタ型のメモリがある。 One of the ferroelectric memories currently in practical use is a ferroelectric capacitor type memory.
強誘電体キャパシタ型のメモリとは、一つのＭＯＳ（Metal Oxide Semiconductor）トランジスタと、一つの強誘電体キャパシタから構成されるメモリセル（以下「１Ｔ１Ｃ型」という）を有するものである。特許文献１には、このような強誘電体キャパシタ型のメモリの例が開示されている。 The ferroelectric capacitor type memory has one MOS (Metal Oxide Semiconductor) transistor and a memory cell (hereinafter referred to as “1T1C type”) composed of one ferroelectric capacitor. Patent Document 1 discloses an example of such a ferroelectric capacitor type memory.
しかし、１Ｔ１Ｃ型の強誘電体キャパシタ型のメモリでは、書き込み時にはワード線でセルを選択し、ビット線とプレート線との間に電圧をかけて強誘電体キャパシタを上または下向きに分極させる。 However, in a 1T1C ferroelectric capacitor type memory, a cell is selected by a word line at the time of writing, and a voltage is applied between the bit line and the plate line to polarize the ferroelectric capacitor upward or downward.
また、読み出し時はパルス電圧を加えて分極反転による電流が流れたかどうかで「１」及び「０」を判定する。この時、元の状態によらず分極は電圧方向を向く（同じ方向だったら電流が流れずそのまま、反対だったら反転して電流が生じる）ので、破壊読出しとなる。このため、読み出した情報を再書き込みしている。 Further, at the time of reading, “1” and “0” are determined depending on whether or not a current due to polarization inversion flows by applying a pulse voltage. At this time, polarization is directed in the voltage direction regardless of the original state (current does not flow if the direction is the same, but if it is opposite, current is reversed and current is generated), so destructive reading is performed. For this reason, the read information is rewritten.
すなわち、１Ｔ１Ｃ型メモリでは、データを読み出す際に書き込まれているデータを変えてしまうという破壊読み出しの特徴があるため、データを読み出した後に、再度読み出したデータを入れなおす動作が必要であるという問題点がある。 In other words, the 1T1C type memory has a destructive read feature that changes the written data when reading the data, so that it is necessary to reinsert the read data after reading the data. There is a point.
さらに、その他、二つのＭＯＳトランジスタと、二つの強誘電体キャパシタで構成される２Ｔ２Ｃ型のメモリでは、読み出し時の情報破壊を防ぐことが可能となるが、メモリセルのサイズが非常に大きくなってしまう。 Furthermore, in the 2T2C type memory composed of two MOS transistors and two ferroelectric capacitors, it is possible to prevent information destruction during reading, but the size of the memory cell becomes very large. End up.
また、強誘電体キャパシタ型のメモリは、実用可能となっている１Ｔ１Ｃ型であってもメモリセルのサイズが大きく大容量化しづらいという問題点がある。 Further, a ferroelectric capacitor type memory has a problem that even if it is a 1T1C type which can be used practically, the memory cell size is large and it is difficult to increase the capacity.
以上より、強誘電体キャパシタ型のメモリでは、メモリセルのサイズを小さくして大容量化を可能としつつ、非破壊読み出しを可能とすることが困難である。 As described above, in the ferroelectric capacitor type memory, it is difficult to enable non-destructive reading while reducing the size of the memory cell and increasing the capacity.
また、実用化されている強誘電体キャパシタ型のメモリでは、強誘電体材料としてＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３：ただし、０＜Ｘ＜１）が使用されているものがある。 In addition, some ferroelectric capacitor type memories that have been put to practical use use PZT (PbZr X Ti 1-X O 3 : where 0 <X <1) as a ferroelectric material.
ＰＺＴは、比誘電率（４５０〜１０００：真空の誘電率に対する物質の誘電率の比）が、高すぎるという問題点がある。なお、残留分極量は、２５μＣ／ｃｍ２程度である。 PZT has a problem that the relative dielectric constant (450 to 1000: ratio of the dielectric constant of the substance to the dielectric constant of vacuum) is too high. The residual polarization amount is about 25 μC / cm 2 .
また、ＰＺＴは、有害な鉛（Ｐｂ）を用いるため、融点が低い（セ氏８００〜９００度）、環境規制に対応できないという問題点がある。 Moreover, since PZT uses harmful lead (Pb), it has a problem that it has a low melting point (800 to 900 degrees Celsius) and cannot comply with environmental regulations.
また、ＰＺＴは、高温処理に耐える白金や金などを電極に用いると膜疲労が激しく、１０７回以下で残留分極が顕著に減少するという問題点もある。 In addition, PZT has a problem that when platinum, gold, or the like that can withstand high temperature treatment is used for an electrode, film fatigue is severe and remnant polarization is remarkably reduced after 10 7 times or less.
このような問題点を克服する従来技術として、強誘電体ゲート電界効果トランジスタ型のメモリがある。強誘電体ゲート電界効果トランジスタ型とは、メモリセルのサイズの小さい１つのトランジスタから構成されるメモリセル（以下「１Ｔ型」という）を有するものである。上記１つのトランジスタは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタのInsulator（絶縁体）の部分に強誘電体（Ferroelectric）を使用した構造を持つトランジスタである。なお、ＭＩＳのＭは金属、Ｉは絶縁体、Ｓは半導体のことである。また、読み出し時に強誘電体の分極方向は変化しないので理論上は、非破壊読み出しが可能となるが、ゲート絶縁膜部分の界面リーク電流が大きく、現時点での実用化は困難となっている。 As a conventional technique for overcoming such a problem, there is a ferroelectric gate field effect transistor type memory. The ferroelectric gate field effect transistor type has a memory cell (hereinafter referred to as “1T type”) composed of one transistor having a small memory cell size. The one transistor is a transistor having a structure in which a ferroelectric (Ferroelectric) is used in an insulator portion of a MIS (Metal Insulator Semiconductor) transistor. In the MIS, M is a metal, I is an insulator, and S is a semiconductor. Further, since the polarization direction of the ferroelectric material does not change at the time of reading, theoretically non-destructive reading is possible. However, the interface leakage current of the gate insulating film portion is large, and it is difficult to put it to practical use at the present time.
強誘電体ゲート電界効果トランジスタ型のメモリ（以下「ＭＦＳ型メモリ」という、但し、Ｆは、Ferroelectric「強誘電体」の略である）は、１Ｔ型のメモリを実現できるので、強誘電体キャパシタ型のメモリに比べて微細化に適し、さらに非破壊読み出しが可能であるので再度の書き込みが不要であり、読み出しにかかる時間が短縮されるという特徴を有するため、次世代の不揮発性メモリとして注目されている。 A ferroelectric gate field effect transistor type memory (hereinafter referred to as “MFS type memory”, where F is an abbreviation for “ferroelectric”) can realize a 1T type memory. It is suitable for miniaturization compared to the type memory, and further non-destructive reading is possible, so there is no need for rewriting and the time required for reading is shortened. Has been.
また、ＭＦＳ型メモリは、メモリサイズが強誘電体キャパシタ型のメモリに比べ小さくなり、大容量化が期待できる。 The MFS type memory has a smaller memory size than a ferroelectric capacitor type memory, and can be expected to have a large capacity.
このような、ＭＦＳ型メモリに使用される強誘電体に適した材料の条件として、残留分極値が小さい、ヒステリシスの矩形（形状の状態）が良い、比誘電率が小さい、疲労耐性やインプリント耐性が高い等が必要とされる。 As conditions for such a material suitable for the ferroelectric used in the MFS type memory, a low remanent polarization value, a good hysteresis rectangle (shape state), a low relative dielectric constant, a fatigue resistance and an imprint High tolerance is required.
なお、インプリント耐性とは、同一方向に複数回パルス電圧を印加した後では、逆方向のパルス電圧を印加しても１回では完全に分極反転しない場合があり、これをインプリント現象といい、このインプリント現象に対する耐性のことである。 In addition, imprint tolerance means that after applying a pulse voltage multiple times in the same direction, even if a pulse voltage in the reverse direction is applied, the polarization may not be completely reversed once, which is called an imprint phenomenon. The resistance to this imprint phenomenon.
これらを満たす材料としては、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２））がある。なお、上述したＰＺＴは、比誘電率の高さや、有害なＰｂ（鉛）が入っていることから、強誘電体材料の候補としてはあまり好ましくない。 As materials satisfying these conditions, there are SBT (SrBi 2 Ta 2 O 9 ) and BLT ((Bi, La) 4 Ti 3 O 12 )). The above-described PZT is not preferable as a candidate for a ferroelectric material because it has a high relative dielectric constant and contains harmful Pb (lead).
ＭＦＳ型メモリのゲート構造の類型としてはその他、ＭＦＳ構造、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造がある。特許文献２には、ＭＦＭＩＳ構造のＭＦＳ型メモリの例が開示されている。
Other types of gate structures of the MFS type memory include an MFS structure, an MFIS structure, an MFMIS structure, and an MIFIS structure.
このＭＦＭＩＳ構造では、強誘電体膜（Ｆ）の分圧ＶＦを十分な大きさとするためには、ゲート（Ｍ）に比較的大きな電圧を印加する必要があるという問題点がある。 In this MFMIS structure, to the partial pressure V F of the ferroelectric film (F) sufficiently large, there is a problem that it is necessary to apply a relatively large voltage to the gate (M).
特許文献２では、このような問題点を克服するために強誘電体を混晶Ｓｒ２（Ｔａ１−ｘＮｂｘ）２Ｏ７の薄膜により構成して、その誘電率を低くし、融点を高くしている。
In
一方、絶縁体膜（Ｉ）の材料として比誘電率の高い絶縁体材料を選び、膜厚を薄くする研究も盛んに行われている。 On the other hand, active research has been conducted to select an insulator material having a high relative dielectric constant as the material of the insulator film (I) and to reduce the film thickness.
しかしながら、絶縁体膜（Ｉ）の膜厚を薄くし過ぎると絶縁体膜（Ｉ）及びゲート（Ｍ）間にリーク電流（漏れ電流）が流れてしまい、トランジスタの電気特性が劣化してしまうという問題点が生じる。 However, if the thickness of the insulator film (I) is made too thin, a leak current (leakage current) flows between the insulator film (I) and the gate (M), and the electrical characteristics of the transistor deteriorate. Problems arise.
一方、近年、ＩＶ族半導体や化合物半導体に代わり、有機半導体をチャネル材料に用いる電界効果トランジスタの研究が盛んになってきている。 On the other hand, in recent years, research on field effect transistors using organic semiconductors as channel materials instead of group IV semiconductors and compound semiconductors has been actively conducted.
例えば、特許文献３及び非特許文献１には、有機半導体を使用した電界効果トランジスタの例が開示されている。
For example,
有機半導体を使用した電界効果トランジスタの特徴としては、有機半導体膜の形成温度が低いためプラスチックフィルム上に形成できることが挙げられる。 A characteristic of a field effect transistor using an organic semiconductor is that it can be formed on a plastic film because the formation temperature of the organic semiconductor film is low.
有機半導体を使用した電界効果トランジスタは、機械的でフレキシブルで、軽く、耐衝撃性に優れ、さらには薄膜化が容易な電界効果トランジスタを作成可能な技術として期待が高まっている。また、有機半導体を使用した電界効果トランジスタを用いれば、印刷プロセスを利用して、低コストで大面積の集積回路を作製できるというメリットもある。 A field effect transistor using an organic semiconductor is expected to be a technology capable of producing a field effect transistor that is mechanical, flexible, light, excellent in impact resistance, and easy to be thinned. In addition, when a field effect transistor using an organic semiconductor is used, there is an advantage that a large-area integrated circuit can be manufactured at a low cost by using a printing process.
以上のように、有機半導体を用いた電界効果トランジスタは、落としても壊れず、曲げることができ、そして軽量の壁掛けテレビや、丸めて運べる、服のように身に着けられるコンピューターを実現するために必要な技術となってきている。
上述したように、特許文献１に開示された強誘電体キャパシタ型のメモリでは、破壊読み出しの特徴があるため、データを読み出した後に、再度読み出したデータを入れなおす動作が必要であるという問題点がある。また、メモリセルのサイズが大きく大容量化しづらいという問題点がある。 As described above, the ferroelectric capacitor type memory disclosed in Patent Document 1 has a characteristic of destructive reading, and therefore, it is necessary to perform an operation of inserting the read data again after reading the data. There is. There is also a problem that the size of the memory cell is large and it is difficult to increase the capacity.
また、強誘電体材料としてＰＺＴは、比誘電率が、高すぎるという問題点がある。また、ＰＺＴはＰｂ（鉛）を含むため、融点が低いという問題点もある。 Further, PZT as a ferroelectric material has a problem that the relative dielectric constant is too high. Further, since PZT contains Pb (lead), there is also a problem that the melting point is low.
また、特許文献２に開示されたＭＦＭＩＳ構造のＭＦＳ型メモリでは、ゲートに、強誘電体膜以外に絶縁体膜が存在するので、ゲートに印加される電圧値に対し、強誘電体膜に印加される電圧値が低下し、強誘電体膜が分極反転することが困難となるという問題点がある。
Further, in the MFS type memory having the MFMIS structure disclosed in
さらに、非特許文献１に開示された有機電界効果トランジスタでは、有機半導体膜に接する絶縁体膜の表面が粗いと、有機電界効果トランジスタの電気特性を劣化させるという問題点がある。例えば、トランジスタにおけるドレイン電流などの電流値及びキャリア移動度が下がってしまうという問題点がある。 Furthermore, the organic field effect transistor disclosed in Non-Patent Document 1 has a problem that the electrical characteristics of the organic field effect transistor are deteriorated when the surface of the insulator film in contact with the organic semiconductor film is rough. For example, there is a problem that current values such as drain current and carrier mobility in a transistor are lowered.
ところで、このようなＭＦＳ型メモリのうち、ＭＩＦＩＳ構造では、基板（Ｍ、ゲート電極）、絶縁体膜（Ｉ）、強誘電体膜（Ｆ）、絶縁体膜（Ｉ）、及び半導体膜（Ｓ）がこの順で積層されており、ゲート構造にＩＦＩ構造が含まれている。 By the way, among such MFS type memories, in the MIFIS structure, a substrate (M, gate electrode), an insulator film (I), a ferroelectric film (F), an insulator film (I), and a semiconductor film (S Are stacked in this order, and the gate structure includes the IFI structure.
しかし、この従来のＭＩＦＩＳ構造のメモリでは、強誘電体膜を形成するために、高温で焼成した際に、絶縁体膜が結晶化しその表面が凸凹になるため、強誘電体膜の表面も凸凹になり、絶縁体膜に接した半導体膜などにかかる電界にばらつきが生じてしまうという問題点がある。 However, in this conventional MIFIS structure memory, since the insulator film crystallizes and becomes uneven when fired at a high temperature in order to form a ferroelectric film, the surface of the ferroelectric film is also uneven. Therefore, there is a problem that the electric field applied to the semiconductor film in contact with the insulator film varies.
また、例えば、半導体膜を有機半導体膜で形成した場合、上述した強誘電体膜の表面の凹凸により、有機半導体分子の配列特性が悪くなり、強誘電体膜及びゲート電極間若しくは強誘電体膜及び有機半導体膜間のリーク電流値が大きくなり、さらにドレイン電流などのキャリア移動度が低くなってしまうというように、トランジスタの電気特性が劣化してしまうという問題点がある。 In addition, for example, when the semiconductor film is formed of an organic semiconductor film, the alignment characteristics of the organic semiconductor molecules are deteriorated due to the unevenness of the surface of the ferroelectric film, and the ferroelectric film and the gate electrode or the ferroelectric film are deteriorated. In addition, there is a problem that the electrical characteristics of the transistor are deteriorated such that the leak current value between the organic semiconductor films is increased and the carrier mobility such as the drain current is decreased.
本発明は、前記従来の問題点に鑑みなされたものであって、その目的は、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法を提供することにある。 The present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide a ferroelectric film field effect transistor for an MFS type memory including an IFI structure in a gate structure. It is an object of the present invention to provide a ferroelectric gate field effect transistor capable of preventing deterioration of body characteristics and electrical characteristics of the transistor, a memory device using the same, and a method of manufacturing the ferroelectric gate field effect transistor.
本発明の強誘電体ゲート電界効果トランジスタは、前記課題を解決するために、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されていることを特徴としている。 In order to solve the above problems, a ferroelectric gate field effect transistor according to the present invention includes a substrate and at least a first insulator film, a ferroelectric film, and a second insulator film stacked in this order on the substrate. The first insulator film and the second insulator film are non-crystalline insulator films that are amorphous at a firing temperature for forming the ferroelectric film by heat treatment. It is characterized by being composed.
また、本発明の強誘電体ゲート電界効果トランジスタの製造方法は、前記課題を解決するために、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されている強誘電体ゲート電界効果トランジスタの製造方法であって、前記基板上に前記第１絶縁体膜を形成する第１絶縁体膜形成工程と、前記第１絶縁体膜の上に、前記強誘電体膜を、前記焼成温度で加熱処理によって形成する強誘電体膜形成工程と、前記強誘電体膜の上に前記第２絶縁体膜を形成する第２絶縁体膜形成工程とを含むことを特徴としている。 According to another aspect of the present invention, there is provided a method for manufacturing a ferroelectric gate field effect transistor comprising: a substrate; and at least a first insulator film, a ferroelectric film, and a second insulator film on the substrate. The first insulator film and the second insulator film are amorphous at a firing temperature for forming the ferroelectric film by heat treatment. A method of manufacturing a ferroelectric gate field effect transistor comprising a conductive insulator film, the first insulator film forming step of forming the first insulator film on the substrate, and the first insulator A ferroelectric film forming step of forming the ferroelectric film on the film by heat treatment at the firing temperature; and a second insulator for forming the second insulator film on the ferroelectric film. And a film forming step.
前記構成及び方法によれば、本発明の強誘電体ゲート電界効果トランジスタは、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順に積層されている。 According to the above-described configuration and method, the ferroelectric gate field effect transistor of the present invention includes a substrate and at least a first insulator film, a ferroelectric film, and a second insulator film stacked in this order on the substrate. ing.
ここで、第１絶縁体膜及び第２絶縁体膜をＩ（Insulator）、強誘電体膜をＦ（Ferroelectric）とすると、強誘電体ゲート電界効果トランジスタは、ＩＦＩ型構造を含むゲート構造有していることになる。 Here, when the first insulator film and the second insulator film are I (Insulator) and the ferroelectric film is F (Ferroelectric), the ferroelectric gate field effect transistor has a gate structure including an IFI structure. Will be.
このようなＩＦＩ型構造を含むゲート構造を持つ強誘電体ゲート電界効果トランジスタの例としては、ＭＩＦＩＳ型、及びＳＩＦＩＳ型のゲート構造を有するものなどが列挙できる。 Examples of such a ferroelectric gate field effect transistor having a gate structure including an IFI type structure include those having a MIFIS type and SIFIS type gate structure.
なお、最初に綴られるＭ（金属基板）またはＳ（Ｓｉ基板）の部分は、通常ゲート電極として使用され、これらを纏めてＭとし、以降、ＭＩＦＩＳ型、及びＳＩＦＩＳ型を纏めてＭＩＦＩＳ型ゲート構造という。 The portion of M (metal substrate) or S (Si substrate) to be spelled first is usually used as a gate electrode, and these are collectively referred to as M. Hereinafter, the MIFIS type and SIFIS type are collectively referred to as the MIFIS type gate structure. That's it.
なお、最後に綴られるＳは半導体であり、Ｓｉ半導体膜であっても良いし、以下で説明する有機半導体膜であっても良い。 The last spelled S is a semiconductor, which may be a Si semiconductor film or an organic semiconductor film described below.
このようなＭＩＦＩＳ型ゲート構造を有する強誘電体ゲート電界効果トランジスタによれば、１トランジスタで１つのメモリセルを構成することが可能になるので、メモリサイズを小さくしつつ、非破壊読み出しが可能なＭＦＳ型のメモリを提供することができる。 According to the ferroelectric gate field effect transistor having such a MIFIS type gate structure, one memory cell can be constituted by one transistor, so that nondestructive reading can be performed while reducing the memory size. An MFS type memory can be provided.
また、強誘電体膜の両面に第１絶縁体膜及び第２絶縁体膜を形成するので、強誘電体膜の構成要素の、第１絶縁体膜に接する基板中、または（第２絶縁体膜に接して他の物質膜が形成される場合には、その物質膜）への拡散を防止することができるので、強誘電体膜の構成要素の拡散による強誘電体特性の劣化を防止することができる。 In addition, since the first insulator film and the second insulator film are formed on both surfaces of the ferroelectric film, the components of the ferroelectric film are in the substrate in contact with the first insulator film, or (second insulator When another material film is formed in contact with the film, diffusion to the material film) can be prevented, so that deterioration of the ferroelectric characteristics due to diffusion of the components of the ferroelectric film is prevented. be able to.
なお、強誘電体特性について説明すると、強誘電体膜は、外部電場を印加すると、正または負の分極反転を起こし、外部電場を取り除いても、該分極反転が残留する（以下、「残留分極」という）という特性を持っている。 The ferroelectric characteristics will be described. A ferroelectric film causes a positive or negative polarization inversion when an external electric field is applied, and the polarization inversion remains even after the external electric field is removed (hereinafter referred to as “residual polarization”). ”)).
よって、強誘電体膜をゲート構造に含めることにより、外部電場を印加することで、正または負の残留分極が生じた状態とすることができる。 Therefore, by including the ferroelectric film in the gate structure, a positive or negative remanent polarization can be obtained by applying an external electric field.
このため、チャネル領域（例えば、第２絶縁体膜上にソース電極及びドレイン電極が並設される場合には、そのソース電極及びドレイン電極の間にある領域）にこの正または負の残留分極による電場が印加されることになる。チャネル領域に印加される残留分極による電場によりドレイン電流などの電流値は影響を受けるので、正または負の残留分極は、該ドレイン電流などの電流値の大小と対応づけることができる。 For this reason, this positive or negative remanent polarization is caused in the channel region (for example, a region between the source electrode and the drain electrode when the source electrode and the drain electrode are arranged in parallel on the second insulator film). An electric field will be applied. Since the current value such as the drain current is affected by the electric field due to the residual polarization applied to the channel region, the positive or negative residual polarization can be associated with the magnitude of the current value such as the drain current.
従って、例えば、正の残留分極を『１』、負の残留分極を『０』と対応づけることにより、データの非破壊読み出しが可能となる。 Therefore, for example, data can be read nondestructively by associating positive remanent polarization with “1” and negative remanent polarization with “0”.
また、前記構成及び方法によれば、第１絶縁体膜及び第２絶縁体膜は、強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成される。 Further, according to the configuration and the method, the first insulator film and the second insulator film are formed of an amorphous insulator film that is amorphous at a firing temperature for forming the ferroelectric film by heat treatment. The
以上の構成によれば、強誘電体膜を加熱処理によって形成する焼成温度で第１絶縁体膜及び第２絶縁体膜を結晶化させず、強誘電体膜を形成することができる。 According to the above configuration, the ferroelectric film can be formed without crystallizing the first insulator film and the second insulator film at the firing temperature at which the ferroelectric film is formed by heat treatment.
これにより、高温で焼成した際に第１絶縁体膜及び第２絶縁体膜が結晶化されないため、その表面が平坦性を維持し、また、強誘電体膜の表面も平坦性を維持されるので、第１絶縁体膜、強誘電体膜３及び第２絶縁体膜が、この順に積層されたＩＦＩ構造における誘電率の面方位依存性や結晶粒界の存在に起因する電界のばらつきや、第１絶縁体膜に接する基板（及び第２絶縁体膜の接する半導体膜を形成した場合の、その半導体膜）における局所的な等価酸化膜厚の差異の形成を防止することができる。
As a result, the first insulator film and the second insulator film are not crystallized when baked at a high temperature, so that the surfaces thereof are kept flat, and the surface of the ferroelectric film is also kept flat. Therefore, the first insulator film, the
なお、等価酸化膜厚（ＥＯＴ）とは、Ｈｆ系絶縁体膜などのＨｉｇｈ−ｋ（高比誘電率）膜の物理的な厚さを、ＳｉＯ２膜と等価な電気的膜厚に換算した値のことである。 Note that the equivalent oxide thickness (EOT) is obtained by converting the physical thickness of a high-k (high relative dielectric constant) film such as an Hf-based insulator film into an electrical film thickness equivalent to the SiO 2 film. It is a value.
また、例えば、第２絶縁体膜の接する半導体膜として有機半導体膜を採用した場合、その有機半導体の有機半導体分子の配列特性を良くすることができる。 For example, when an organic semiconductor film is employed as the semiconductor film in contact with the second insulator film, the alignment characteristics of organic semiconductor molecules of the organic semiconductor can be improved.
このため、強誘電体膜の配向特性の劣化による有機半導体膜にかかる電界のばらつきや、強誘電体膜の配向特性の劣化に起因する有機半導体分子の配列特性の悪化による第１絶縁体膜及び基板間（若しくは第２絶縁体膜及び有機半導体膜間）のリーク電流の増大、キャリア移動度の減少などのトランジスタの電気特性の劣化を防止することができる。 For this reason, the first insulator film due to the variation in the electric field applied to the organic semiconductor film due to the deterioration of the alignment characteristics of the ferroelectric film and the deterioration of the alignment characteristics of the organic semiconductor molecules due to the deterioration of the alignment characteristics of the ferroelectric film, and It is possible to prevent deterioration of the electrical characteristics of the transistor such as an increase in leakage current between the substrates (or between the second insulator film and the organic semiconductor film) and a decrease in carrier mobility.
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ及び強誘電体ゲート電界効果トランジスタの製造方法を提供することができる。 As described above, in the ferroelectric gate field effect transistor of the MFS type memory including the IFI structure in the gate structure, the ferroelectric capable of preventing the deterioration of the ferroelectric characteristics of the ferroelectric film and the electrical characteristics of the transistor. A method of manufacturing a gate field effect transistor and a ferroelectric gate field effect transistor can be provided.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記非結晶性絶縁体膜は、Ｈｆ、Ｓｉ、Ｏ及びＮを含むＨｆ系絶縁体膜であることが好ましい。 In the ferroelectric gate field effect transistor of the present invention, in addition to the above configuration, the amorphous insulator film is preferably an Hf-based insulator film containing Hf, Si, O, and N.
Ｈｆ系絶縁体膜は、Ｐｂ（鉛）を含むＰＺＴと比較して融点が高いというメリットがある。 The Hf-based insulator film has an advantage that the melting point is higher than that of PZT containing Pb (lead).
また、Ｈｆ系絶縁体膜は、強誘電体膜を形成する際に必要な７００度以上（７５０度程度）の熱処理にて、結晶化しないので、表面が凸凹にならず、第１絶縁体膜の上に形成した強誘電体膜の表面の平坦性が向上する。 Further, since the Hf-based insulator film is not crystallized by a heat treatment of 700 ° C. or more (about 750 ° C.) necessary for forming the ferroelectric film, the surface does not become uneven, and the first insulator film The flatness of the surface of the ferroelectric film formed thereon is improved.
また、第２絶縁体膜に接触して半導体膜を形成した場合には、該半導体膜にかかる電界のばらつきが無くすことができる。 In addition, when a semiconductor film is formed in contact with the second insulator film, variation in electric field applied to the semiconductor film can be eliminated.
さらに、半導体膜が、有機半導体膜であれば、有機半導体膜の有機半導体分子の配列特性を良くすることもできる。また、強誘電体膜と、基板または有機半導体膜とが直接接触して、強誘電体膜の構成元素が基板又は有機半導体膜中に拡散し、界面特性が悪化するのを防止することもできる。 Furthermore, if the semiconductor film is an organic semiconductor film, the alignment characteristics of the organic semiconductor molecules of the organic semiconductor film can be improved. In addition, it is possible to prevent the ferroelectric film and the substrate or the organic semiconductor film from being in direct contact with each other and the constituent elements of the ferroelectric film are diffused into the substrate or the organic semiconductor film, thereby deteriorating the interface characteristics. .
ところで、ＭＩＦＩＳ構造のメモリは、上述した特許文献２に開示されたＭＦＭＩＳ構造のＭＦＳ型メモリと同様に、ゲートにかける電圧値に対し、強誘電体膜にかかる電圧値の割合が小さくなり、動作電圧が大きくなるという問題点がある。
By the way, in the memory of the MIFIS structure, the ratio of the voltage value applied to the ferroelectric film to the voltage value applied to the gate is reduced with respect to the voltage value applied to the gate, similarly to the MFS type memory disclosed in
ここで、図６（ａ）、図６（ｂ）及び図７に基づき、このような問題点について説明する。 Here, based on FIG. 6A, FIG. 6B, and FIG. 7, such a problem will be described.
図６（ａ）は、ＭＩＳ構造のトランジスタの例であり、図６（ｂ）は、ＭＦＳ型構造のトランジスタの例である。 FIG. 6A illustrates an example of a MIS transistor, and FIG. 6B illustrates an example of an MFS transistor.
図６（ａ）に示すように、ＭＩＳ構造のトランジスタは、主としてゲート電極（金属）、絶縁体膜８Ａ、ソース電極９Ｓ（ソース領域）、ドレイン電極９Ｄ（ドレイン領域）からなり、有機半導体膜１０が存在している部分の近傍がチャネル領域となる。但し、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
As shown in FIG. 6A, the MIS transistor mainly includes a gate electrode (metal), an
一方、図６（ｂ）に示すように、ＭＦＳ構造のトランジスタは、ＭＩＳ構造のトランジスタの絶縁体膜８Ａを、強誘電体膜８Ｂで置換した構造である。なお、この場合も、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
On the other hand, as shown in FIG. 6B, the MFS transistor has a structure in which the
図６（ｂ）に示すＭＦＳ構造のゲートは、ゲート電極７と強誘電体膜８Ｂだけから成る構造であるのに対し、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造のゲートは、ゲート電極（Ｍ）と強誘電体膜（Ｆ）以外に絶縁体膜（Ｉ）が存在する。
The gate of the MFS structure shown in FIG. 6B is a structure composed of only the
このためゲート電極にかかる動作電圧と、強誘電体膜にかかる電圧値とが異なってくる。 For this reason, the operating voltage applied to the gate electrode is different from the voltage applied to the ferroelectric film.
より具体的には、ＭＦＳ構造においては、ゲート電極に印加する動作電圧と、強誘電体膜にかかる電圧値とは等しくなるが、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造においてゲート電極に動作電圧を印加した時、強誘電体膜以外に、絶縁体膜にも電圧がかかることとなる。 More specifically, in the MFS structure, the operating voltage applied to the gate electrode is equal to the voltage value applied to the ferroelectric film, but the operating voltage is applied to the gate electrode in the MFIS structure, MFMIS structure, and MIFIS structure. In this case, a voltage is applied to the insulator film in addition to the ferroelectric film.
例えば、上述したＭＩＦＩＳ構造のゲートでは、第１絶縁体膜、強誘電体膜及び第２絶縁体膜は、電気的に直列の関係にある。 For example, in the gate having the MIFIS structure described above, the first insulator film, the ferroelectric film, and the second insulator film are electrically in series.
このような、ＭＩＦＩＳ構造のゲート部分の等価回路を求めると、図７に示す等価回路図ようになる。 When such an equivalent circuit of the gate portion of the MIFIS structure is obtained, an equivalent circuit diagram shown in FIG. 7 is obtained.
図７に示すようにＭＩＦＩＳ構造のゲート部分は、それぞれ、第１絶縁体膜（ＩＩ）が容量ＣＩのキャパシタ、強誘電体膜（Ｆ）が容量ＣＦのキャパシタ及び第２絶縁体膜（ＩＩＩ）が容量ＣＩＩのキャパシタに相当すると考えることができる。 The gate portion of the MIFIS structure as shown in FIG. 7, respectively, the first insulator film (I I) is capacitance C I of the capacitor, the ferroelectric film (F) is the capacitance C F capacitor and the second insulator film It can be considered that (I II ) corresponds to a capacitor of capacitance C II .
ゲート（Ｍ）に印加した電圧値をＶ（ボルト）とすると、強誘電体膜に印加される電圧値は、
ＶＦ＝Ｖ／（１＋ＣＦ／ＣＩ＋ＣＦ／ＣＩＩ）となる。
When the voltage value applied to the gate (M) is V (volts), the voltage value applied to the ferroelectric film is
V F = V / (1 + C F / C I + C F / C II ).
よって、強誘電体膜の分圧ＶＦを十分な大きさとするためには、ゲートに比較的大きな電圧を印加する必要があるという問題点が生じ得ることが解る。 Therefore, in order to the partial pressure V F of the ferroelectric film of sufficient magnitude, it can be seen that the problem it is necessary to apply a relatively large voltage to the gate can occur.
以上のような問題点を解決するため、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記Ｈｆ系絶縁体膜は、ＨｆαＳｉβＯ２αＮ４β／３からなり、α＋β＝１かつ０．７≦α≦０．８かつ０．２≦β≦０．３を満たしていることが好ましい。 In order to solve the above problems, in the ferroelectric gate field effect transistor of the present invention, in addition to the above configuration, the Hf-based insulator film is made of Hf α Si β O 2α N 4β / 3 , It is preferable that α + β = 1 and 0.7 ≦ α ≦ 0.8 and 0.2 ≦ β ≦ 0.3 are satisfied.
これにより、前記Ｈｆ系絶縁体膜の比誘電率が１８〜２４程度となり、従来の１０〜１４程度から大幅に向上し、前記Ｈｆ系絶縁体膜の膜厚のＳｉＯ２換算膜厚の値を小さくできるので、ゲートにかける動作電圧に対し、強誘電体膜にかかる電圧値（分圧）の割合を向上させることができる。よって、低電圧で動作可能な強誘電体ゲート電界効果トランジスタを提供することができる。 As a result, the relative dielectric constant of the Hf-based insulator film is about 18 to 24, which is significantly improved from the conventional about 10 to 14, and the value of the film thickness of the Hf-based insulator film in terms of the SiO 2 equivalent film thickness is set. Since the voltage can be reduced, the ratio of the voltage value (divided voltage) applied to the ferroelectric film to the operating voltage applied to the gate can be improved. Therefore, a ferroelectric gate field effect transistor that can operate at a low voltage can be provided.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記Ｈｆ系絶縁体膜のＳｉＯ２換算膜厚をＸｎｍとするとき、０．８≦Ｘ≦２．０を満たしていることが好ましい。 In addition to the above configuration, the ferroelectric gate field effect transistor according to the present invention satisfies 0.8 ≦ X ≦ 2.0 when the SiO 2 equivalent film thickness of the Hf-based insulator film is X nm. Preferably it is.
これにより、例えば、本発明の強誘電体ゲート電界効果トランジスタにゲート電極、ソース電極及びドレイン電極を設けた場合に、ゲート電極及びソース電極間もしくは、ゲート電極及びドレイン電極間のリーク電流を低減可能な、前記Ｈｆ系絶縁体膜の限界の膜厚に設定することができるので、強誘電体膜（Ｆ）の分圧ＶＦを十分な大きさとすることができ、強誘電体ゲート電界効果トランジスタの記録情報に対する保持特性が向上するという効果が得られる。 Thereby, for example, when the gate electrode, the source electrode and the drain electrode are provided in the ferroelectric gate field effect transistor of the present invention, the leakage current between the gate electrode and the source electrode or between the gate electrode and the drain electrode can be reduced. Do, it is possible to set the film thickness limit of the Hf-based insulating film, the partial pressure V F to be a sufficient size, the ferroelectric gate field effect transistor of the ferroelectric film (F) It is possible to obtain the effect of improving the retention characteristics for the recorded information.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記強誘電体膜は、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）からなることが好ましい。 In the ferroelectric gate field effect transistor of the present invention, in addition to the above configuration, the ferroelectric film is preferably made of SrBi 2 Ta 2 O 9 (SBT).
ＳＢＴは、抗電界が４０ｋＶ／ｃｍ程度とＰＺＴの６０ｋＶ／ｃｍ程度よりも小さく、低電圧動作が可能であり、電極材料によらず疲労耐性が高く、１０１３回程度の反転に耐え、インプリント現象が起きにくいというメリットがある。 SBT has a coercive electric field of about 40 kV / cm, which is lower than that of PZT, about 60 kV / cm, can operate at low voltage, has high fatigue resistance regardless of the electrode material, and can withstand about 10 13 inversions, imprinting There is an advantage that the phenomenon is difficult to occur.
一方、ＳＢＴは、強誘電特性を得るためにはセ氏７００度以上の高温で結晶化させる必要があるという問題点がある。本発明の強誘電体ゲート電界効果トランジスタでは、Ｈｆ系絶縁体膜を採用することにより、この問題点を解決している。なお、ＳＢＴの残留分極量は、１０μＣ／ｃｍ２程度であり、比較的小さい。 On the other hand, SBT has a problem that it is necessary to crystallize at a high temperature of 700 degrees Celsius or higher in order to obtain ferroelectric characteristics. In the ferroelectric gate field effect transistor of the present invention, this problem is solved by employing an Hf-based insulator film. The residual polarization amount of SBT is about 10 μC / cm 2 and is relatively small.
これにより、残留分極値が小さい、ヒステリシスの矩形（形状の状態）が良い、比誘電率が小さい、疲労耐性やインプリント耐性が高いというＳＢＴ膜の安定した強誘電体特性（分極特性、比誘電率）が得られるので、記録情報の再現性に優れる強誘電体ゲート電界効果トランジスタを提供することができる。 As a result, the stable ferroelectric characteristics (polarization characteristics, relative dielectric constant) of the SBT film such that the remanent polarization value is small, the hysteresis rectangle (the state of the shape) is good, the relative dielectric constant is small, and the fatigue resistance and imprint resistance are high. Therefore, it is possible to provide a ferroelectric gate field effect transistor having excellent reproducibility of recorded information.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記第２絶縁体膜に対して、前記強誘電体膜が存在している側と異なる側には、有機半導体膜が形成されており、前記有機半導体膜は、Ｃ６０分子膜からなることが好ましい。 In addition to the above configuration, the ferroelectric gate field effect transistor according to the present invention may include an organic semiconductor film on a side different from the side where the ferroelectric film is present with respect to the second insulator film. The organic semiconductor film is preferably made of a C60 molecular film.
これにより、Ｃ６０（フラーレン）がｎ型有機半導体の中で電子移動度が良いので、ｎ型有機電界効果トランジスタにおいて電子移動度が高く、スイッチング速度が高い強誘電体ゲート電界効果トランジスタを提供することができる。 Accordingly, since C 60 (fullerene) has good electron mobility in the n-type organic semiconductor, a ferroelectric gate field effect transistor having high electron mobility and high switching speed in the n-type organic field effect transistor is provided. be able to.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記基板の材料は、Ｓｉ（Silicon）であることが好ましい。 Further, in the ferroelectric gate field effect transistor of the present invention, in addition to the above configuration, the material of the substrate is preferably Si (Silicon).
これにより、Ｓｉは安価で純度の高いものが多いので、強誘電体ゲート電界効果トランジスタの生産コストを低減することができる。 As a result, since Si is often inexpensive and has high purity, the production cost of the ferroelectric gate field effect transistor can be reduced.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記焼成温度は、セ氏７００度以上、１０５０度以下であることが好ましい。 Moreover, in the ferroelectric gate field effect transistor of the present invention, in addition to the above configuration, the firing temperature is preferably 700 ° C. or higher and 1050 ° C. or lower.
強誘電体膜が結晶化させるための下限は、セ氏７００度程度であり、Ｈｆ系絶縁体膜が非結晶性を維持する上限がセ氏１０５０度である。 The lower limit for crystallizing the ferroelectric film is about 700 degrees Celsius, and the upper limit for maintaining the non-crystalline property of the Hf-based insulator film is 1050 degrees Celsius.
これにより、確実に、第１絶縁体膜及び第２絶縁体膜を結晶化させることなく、強誘電体膜を加熱処理によって形成することができる。 Thereby, the ferroelectric film can be reliably formed by heat treatment without crystallizing the first insulator film and the second insulator film.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記構成に加えて、前記第２絶縁体膜と、前記有機半導体膜との間に、自己組織化単分子膜が形成されていることが好ましい。 In the ferroelectric gate field effect transistor of the present invention, in addition to the above structure, a self-assembled monolayer is formed between the second insulator film and the organic semiconductor film. preferable.
前記構成によれば、自己組織化単分子膜（ＳＡＭ：Self-assembled-monolayer）を第２絶縁体膜及び有機半導体膜間（並びに、第２絶縁体膜の表面上にソース電極及びドレインを形成した場合には、電極第２絶縁体膜、ソース電極、及びドレイン電極間）に形成した場合、第２絶縁体膜を疎水性とし、有機半導体分子の配列特性を向上させる（ソースまたはドレイン電極と第２絶縁体膜との密着性を向上させる）ことができる。 According to the above configuration, the self-assembled monolayer (SAM) is formed between the second insulator film and the organic semiconductor film (and the source electrode and the drain are formed on the surface of the second insulator film). In this case, when the electrode is formed on the second insulator film, between the source electrode and the drain electrode, the second insulator film is made hydrophobic to improve the alignment characteristics of the organic semiconductor molecules (with the source or drain electrode). (The adhesiveness with the second insulator film can be improved).
また、このように、有機半導体分子の配列特性を向上させることができるので、本発明の強誘電体ゲート電界効果トランジスタにおけるキャリア移動度をより向上させ、また、本発明の強誘電体ゲート電界効果トランジスタをより低電圧で動作させることが可能となる。 In addition, since the alignment characteristics of the organic semiconductor molecules can be improved in this way, the carrier mobility in the ferroelectric gate field effect transistor of the present invention is further improved, and the ferroelectric gate field effect of the present invention is improved. The transistor can be operated at a lower voltage.
なお、「自己組織化」の例としては、金（Ａｕ）を、エタノールまたは水を溶媒とし、Ｓ（硫黄）を含有する自己組織化単分子を溶質とする溶液に浸して所定時間経過すると、金の表面上に自発的に自己組織化単分子の膜が形成されることなどが知られている。 As an example of “self-assembly”, when gold (Au) is immersed in a solution containing ethanol or water as a solvent and a self-assembled monomolecule containing S (sulfur) as a solute, a predetermined time elapses. It is known that a self-assembled monomolecular film is spontaneously formed on the surface of gold.
また、本発明のメモリ素子は、前記強誘電体ゲート電界効果トランジスタを用いたものであることが好ましい。 The memory element of the present invention preferably uses the ferroelectric gate field effect transistor.
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法を提供することができる。 As described above, in the ferroelectric gate field effect transistor of the MFS type memory including the IFI structure in the gate structure, the ferroelectric capable of preventing the deterioration of the ferroelectric characteristics of the ferroelectric film and the electrical characteristics of the transistor. A gate field effect transistor, a memory device using the same, and a method for manufacturing a ferroelectric gate field effect transistor can be provided.
本発明の強誘電体ゲート電界効果トランジスタは、以上のように、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されているものである。 As described above, the ferroelectric gate field effect transistor of the present invention includes a substrate and a gate in which at least a first insulator film, a ferroelectric film, and a second insulator film are stacked in this order on the substrate. The first insulator film and the second insulator film are formed of an amorphous insulator film that is amorphous at a firing temperature for forming the ferroelectric film by heat treatment. It is what.
また、本発明の強誘電体ゲート電界効果トランジスタの製造方法は、以上のように、基板と、該基板上に少なくとも第１絶縁体膜、強誘電体膜及び第２絶縁体膜が、この順で積層されたゲート構造を有しており、前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されている強誘電体ゲート電界効果トランジスタの製造方法であって、前記基板上に前記第１絶縁体膜を形成する第１絶縁体膜形成工程と、前記第１絶縁体膜の上に、前記強誘電体膜を、前記焼成温度で加熱処理によって形成する強誘電体膜形成工程と、前記強誘電体膜の上に前記第２絶縁体膜を形成する第２絶縁体膜形成工程とを含む方法である。 In addition, as described above, the manufacturing method of the ferroelectric gate field effect transistor according to the present invention includes the substrate and at least the first insulator film, the ferroelectric film, and the second insulator film on the substrate in this order. The first insulator film and the second insulator film are amorphous at a firing temperature for forming the ferroelectric film by a heat treatment. A method of manufacturing a ferroelectric gate field effect transistor comprising a film, the first insulator film forming step of forming the first insulator film on the substrate, and the top of the first insulator film In addition, a ferroelectric film forming step of forming the ferroelectric film by heat treatment at the firing temperature, and a second insulator film forming step of forming the second insulator film on the ferroelectric film. A method including:
これにより、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタにおいて、強誘電体膜の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタの製造方法を提供するという効果を奏する。 Thereby, in the ferroelectric gate field effect transistor of the MFS type memory including the IFI structure in the gate structure, the ferroelectric that can prevent the deterioration of the ferroelectric characteristics of the ferroelectric film and the electrical characteristics of the transistor The gate field effect transistor, the memory device using the same, and the manufacturing method of the ferroelectric gate field effect transistor are provided.
本発明の一実施形態について図１〜５及び図７〜９に基づいて説明すれば、以下の通りである。 One embodiment of the present invention will be described below with reference to FIGS. 1 to 5 and FIGS.
〔１．強誘電体ゲート電界効果トランジスタの構成〕
まず、図１に基づき、本発明の一実施形態である強誘電体ゲート電界効果トランジスタ１１Ａの構成について説明する。
[1. Configuration of Ferroelectric Gate Field Effect Transistor]
First, based on FIG. 1, the structure of the ferroelectric gate
図１は、強誘電体ゲート電界効果トランジスタ１１Ａの素子構造を示す断面図である。
FIG. 1 is a cross-sectional view showing the element structure of a ferroelectric gate
図１に示すように、強誘電体ゲート電界効果トランジスタ１１Ａは、Ｓｉ基板（基板，ゲート電極）１、ＨｆＳｉＯＮ膜（第１絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）２、強誘電体膜３、ＨｆＳｉＯＮ膜（第２絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）４、ソース電極５Ｓ、ドレイン電極５Ｄ及びＣ６０膜（Ｃ６０分子膜，有機半導体膜）６からなる構成である。
As shown in FIG. 1, a ferroelectric gate
本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａは、Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜２が、この順で積層されたゲート構造を有している構成である。
The ferroelectric gate
ここで、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４をＩ（Insulator）、強誘電体膜３をＦ（Ferroelectric）とすると、強誘電体ゲート電界効果トランジスタ１１Ａは、ＩＦＩ型構造を含むゲート構造有していることになる。
Here, when the
このようなＩＦＩ型構造を含むゲート構造を持つ強誘電体ゲート電界効果トランジスタの例としては、ＭＩＦＩＳ型、及びＳＩＦＩＳ型のゲート構造を有するものなどが列挙できる（ＭＩＦＩＳ型については、図１０参照）。 Examples of the ferroelectric gate field effect transistor having a gate structure including such an IFI type structure include those having a MIFIS type and SIFIS type gate structure (for the MIFIS type, see FIG. 10). .
なお、最初に綴られるＭ（金属基板）またはＳ（Ｓｉ基板）の部分は、通常ゲート電極として使用され、これらを纏めてＭとし、以降、ＭＩＦＩＳ型、及びＳＩＦＩＳ型を纏めてＭＩＦＩＳ型ゲート構造という。 The portion of M (metal substrate) or S (Si substrate) to be spelled first is usually used as a gate electrode, and these are collectively referred to as M. Hereinafter, the MIFIS type and SIFIS type are collectively referred to as the MIFIS type gate structure. That's it.
なお、最後に綴られるＳは半導体であり、Ｓｉ半導体膜であっても良いし、以下で説明するＣ６０膜６であっても良い。
The last spelled S is a semiconductor, which may be a Si semiconductor film or a C60
このようなＭＩＦＩＳ型ゲート構造を有する強誘電体ゲート電界効果トランジスタ１１Ａによれば、１トランジスタで１つのメモリセルを構成することが可能になるので、メモリサイズを小さくしつつ、非破壊読み出しが可能なＭＦＳ型のメモリを提供することができる。
According to the ferroelectric gate
また、強誘電体膜３の両面にＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４を形成するので、強誘電体膜３の構成要素の、ＨｆＳｉＯＮ膜２に接するＳｉ基板１中、またはＨｆＳｉＯＮ膜４に接するＣ６０膜６への拡散を防止することができるので、強誘電体膜３の構成要素の拡散による強誘電体特性の劣化を防止することができる。
Further, since the
なお、強誘電体特性について説明すると、強誘電体膜３は、外部電場を印加すると、正または負の分極反転を起こし、外部電場を取り除いても、該分極反転が残留する（以下、「残留分極」という）という特性を持っている。
The ferroelectric characteristics will be described. The
よって、強誘電体膜３をゲート構造に含めることにより、外部電場を印加することで、正または負の残留分極が生じた状態とすることができる。
Therefore, by including the
このため、チャネル領域（ソース電極５Ｓ及びドレイン電極５Ｄの間にあるＣ６０膜６の領域）にこの正または負の残留分極による電場が印加されることになる。チャネル領域に印加される残留分極による電場によりドレイン電流ＩＤＳなどの電流値は影響を受けるので、正または負の残留分極は、ドレイン電流ＩＤＳなどの電流値の大小と対応づけることができる。
Therefore, so that the electric field according to the positive or negative remanent polarization (an area of the C 60 film 6 located between the
従って、例えば、正の残留分極を『１』、負の残留分極を『０』と対応づけることにより、データの非破壊読み出しが可能となる。 Therefore, for example, data can be read nondestructively by associating positive remanent polarization with “1” and negative remanent polarization with “0”.
また、強誘電体ゲート電界効果トランジスタ１１Ａは、特に、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４は、強誘電体膜３を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されている。
In the ferroelectric gate
これにより、強誘電体膜３を加熱処理によって形成する焼成温度でＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４を結晶化させず、強誘電体膜３を形成することができる。
Thereby, the
これにより、高温で焼成した際にＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４が結晶化されないため、その表面が平坦性を維持し、また、強誘電体膜３の表面も平坦性を維持されるので、ＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４が、この順に積層されたＩＦＩ構造における誘電率の面方位依存性や結晶粒界の存在に起因する電界のばらつきや、ＨｆＳｉＯＮ膜２に接するＳｉ基板１及びＨｆＳｉＯＮ膜４の接するＣ６０膜６における局所的な等価酸化膜厚の差異の形成を防止することができる。
Accordingly, since the
なお、等価酸化膜厚（ＥＯＴ）とは、Ｈｆ系絶縁体膜などのＨｉｇｈ−ｋ（高比誘電率）膜の物理的な厚さを、ＳｉＯ２膜と等価な電気的膜厚に換算した値のことである。 Note that the equivalent oxide thickness (EOT) is obtained by converting the physical thickness of a high-k (high relative dielectric constant) film such as an Hf-based insulator film into an electrical film thickness equivalent to the SiO 2 film. It is a value.
また、例えば、本実施形態のようにＨｆＳｉＯＮ膜４の接する半導体膜としてＣ６０膜６などの有機半導体膜を採用した場合、その有機半導体の有機半導体分子の配列特性を良くすることができる。
For example, when the a semiconductor film in contact with
このため、ＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４が、この順に積層されたＩＦＩ構造における誘電率の面方位依存性や結晶粒界の存在に起因するＣ６０膜６などの有機半導体膜にかかる電界のばらつきや、強誘電体膜３やＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の結晶粒界の存在に起因する有機半導体分子の配列特性の悪化によるＨｆＳｉＯＮ膜２及びＳｉ基板１間（若しくはＨｆＳｉＯＮ膜４及びＣ６０膜６間）のリーク電流の増大、キャリア移動度の減少などの強誘電体ゲート電界効果トランジスタ１１Ａの電気特性の劣化を防止することができる。
For this reason, the organic semiconductor such as the C 60 film 6 resulting from the surface orientation dependence of the dielectric constant and the presence of crystal grain boundaries in the IFI structure in which the
また、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の焼成温度は、強誘電体膜３が結晶化可能な温度であり、セ氏７００度以上、１０５０度以下である。
The firing temperature of the
強誘電体膜３が結晶化させるための下限は、セ氏７００度程度であり、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４が非結晶性を維持する上限がセ氏１０５０度である。
The lower limit for crystallizing the
これにより、確実に、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４を結晶化させることなく、強誘電体膜３を加熱処理によって形成することができる。
Thereby, the
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタ１１Ａにおいて、強誘電体膜３の強誘電体特性及び強誘電体ゲート電界効果トランジスタ１１Ａの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
As described above, in the ferroelectric gate
次に、強誘電体ゲート電界効果トランジスタ１１Ａの構成要素を順に説明する。
Next, components of the ferroelectric gate
Ｓｉ基板１は、ゲート電極として用いられ、本実施形態では、Ｓｉウェハを使用しており、厚さは、通常１００〜４００μｍ程度である。 The Si substrate 1 is used as a gate electrode, and in the present embodiment, a Si wafer is used, and the thickness is usually about 100 to 400 μm.
なお、Ｓｉ基板１は、単結晶シリコン膜や多結晶シリコン（poly silicon）膜で形成することができる。この場合、上記単結晶シリコン膜や多結晶シリコン膜の膜厚は、１００ｎｍ程度あれば良い。 The Si substrate 1 can be formed of a single crystal silicon film or a polycrystalline silicon film. In this case, the film thickness of the single crystal silicon film or the polycrystalline silicon film may be about 100 nm.
本実施形態のように、基板としてＳｉ基板１を採用すれば、Ｓｉは安価で純度の高いものが多いので、強誘電体ゲート電界効果トランジスタの生産コストを低減することができる。 If the Si substrate 1 is adopted as the substrate as in this embodiment, since Si is often inexpensive and has high purity, the production cost of the ferroelectric gate field effect transistor can be reduced.
また、ＨｆＳｉＯＮ膜（第１絶縁体膜）２は、Ｈｆ、Ｓｉ、Ｏ及びＮを含むＨｆ系絶縁体膜（以下、「ＨｆＳｉＯＮ」という）であり、本実施形態では、比誘電率は約２３．６、膜厚６ｎｍとしている。 The HfSiON film (first insulator film) 2 is an Hf-based insulator film (hereinafter referred to as “HfSiON”) containing Hf, Si, O, and N. In this embodiment, the relative dielectric constant is about 23. 6 and a film thickness of 6 nm.
ＨｆＳｉＯＮ膜（第２絶縁体膜）４は、比誘電率は約２３．６、膜厚４ｎｍ、膜表面粗さはＲａ値０．８ｎｍ、Ｒｍｓ値１．０ｎｍである。 The HfSiON film (second insulator film) 4 has a relative dielectric constant of about 23.6, a film thickness of 4 nm, a film surface roughness of Ra value of 0.8 nm, and Rms value of 1.0 nm.
ここでＲａ値、Ｒｍｓ値とは、膜表面の粗さを示す代表的なパラメータである。Ｒａ値（Ｒａ；算術平均粗さ）とは、ある設定した平均線からの凸凹の偏差の絶対値を合計し、平均した値である。またＲｍｓ値（Ｒｍｓ；二乗平均粗さ）は、前記偏差の二乗平均を平方根することによって得られる標準偏差値である。 Here, the Ra value and the Rms value are typical parameters indicating the roughness of the film surface. The Ra value (Ra; arithmetic average roughness) is a value obtained by summing and averaging the absolute values of the unevenness from a certain average line. The Rms value (Rms; root mean square roughness) is a standard deviation value obtained by square root of the mean square of the deviation.
なお、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の適正な膜厚については、後述する。
The appropriate film thicknesses of the
上述したＨｆ系絶縁体膜は、Ｐｂ（鉛）を含むＰＺＴと比較して融点が高いというメリットがある。 The Hf-based insulator film described above has an advantage that the melting point is higher than that of PZT containing Pb (lead).
また、Ｈｆ系絶縁体膜は、強誘電体膜３を形成する際に必要な７００度以上程度（７５０度程度）の熱処理にて、結晶化しないので、表面が凸凹にならず、ＨｆＳｉＯＮ膜２上に形成した強誘電体膜３の表面の平坦性が向上する。
Further, since the Hf-based insulator film is not crystallized by a heat treatment of about 700 degrees or more (about 750 degrees) necessary for forming the
また、ＨｆＳｉＯＮ膜４に接触して半導体膜を形成した場合には、該半導体膜にかかる電界のばらつきが無くすことができる。
In addition, when a semiconductor film is formed in contact with the
さらに、半導体膜が、本実施形態のＣ６０膜６のように、有機半導体膜であれば、有機半導体膜の有機半導体分子の配列特性を良くすることもできる。また、強誘電体膜３と、Ｓｉ基板１またはＣ６０膜６などの有機半導体膜とが直接接触して、強誘電体膜３の構成元素が基板１またはＣ６０膜６中などに拡散し、界面特性が悪化するのを防止することもできる。
Furthermore, if the semiconductor film is an organic semiconductor film like the C60
強誘電体膜３の材料は、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）であり、比誘電率は約２５０、膜厚３００ｎｍ、膜表面粗さはＲａ値１．０ｎｍ、Ｒｍｓ値１．４ｎｍである。
The material of the
なお、ＳＢＴの膜厚としては、通常２００〜４００ｎｍ程度である。 In addition, as a film thickness of SBT, it is about 200-400 nm normally.
ＳＢＴは、抗電界が４０ｋＶ／ｃｍ程度とＰＺＴの６０ｋＶ／ｃｍ程度よりも小さく、低電圧動作が可能であり、電極材料によらず疲労耐性が高く、１０１３回程度の反転に耐え、インプリント現象が起きにくいというメリットがある。 SBT has a coercive electric field of about 40 kV / cm, which is lower than that of PZT, about 60 kV / cm, can operate at low voltage, has high fatigue resistance regardless of the electrode material, and can withstand about 10 13 inversions, imprinting There is an advantage that the phenomenon is difficult to occur.
一方、ＳＢＴは、強誘電特性を得るためにはセ氏７００度以上の高温で結晶化させる必要があるという問題点がある。本発明の強誘電体ゲート電界効果トランジスタでは、Ｈｆ系絶縁体膜を採用することにより、この問題点を解決している。なお、ＳＢＴの残留分極量は、１０μＣ／ｃｍ２程度であり、比較的小さい。 On the other hand, SBT has a problem that it is necessary to crystallize at a high temperature of 700 degrees Celsius or higher in order to obtain ferroelectric characteristics. In the ferroelectric gate field effect transistor of the present invention, this problem is solved by employing an Hf-based insulator film. The residual polarization amount of SBT is about 10 μC / cm 2 and is relatively small.
これにより、残留分極値が小さい、ヒステリシスの矩形（形状の状態）が良い、比誘電率が比較的小さい、疲労耐性やインプリント耐性が高いというＳＢＴ膜の安定した強誘電体特性（分極特性、比誘電率）が得られるので、記録情報の再現性に優れる強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
As a result, the stable ferroelectric characteristics (polarization characteristics, polarization characteristics, SBT film having a small remanent polarization value, a good hysteresis rectangle (state of shape), a relatively low relative dielectric constant, and high fatigue resistance and imprint resistance. Therefore, it is possible to provide the ferroelectric gate
なお、強誘電体膜の他の例としては、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２））がある。ＢＬＴ膜からは、ｃ面及び（１１７）面のＸ線回折ピークを強く観測できる。なお、ＢＬＴの残留分極量は、ｃ軸の場合４μＣ／ｃｍ２程度と小さく、抗電界が４０ｋＶ／ｃｍ程度である。また、ＢＬＴは、Ｌａ（ランタン）をＢｉ（ビスマス）に対し１０〜２０％添加すると膜疲労が小さくなるという特性がある。 Another example of the ferroelectric film is BLT ((Bi, La) 4 Ti 3 O 12 )). From the BLT film, the X-ray diffraction peaks of the c-plane and (117) plane can be observed strongly. The residual polarization amount of BLT is as small as about 4 μC / cm 2 in the case of the c-axis, and the coercive electric field is about 40 kV / cm. Further, BLT has a characteristic that film fatigue is reduced when 10-20% of La (lanthanum) is added to Bi (bismuth).
ソース電極５Ｓ及びドレイン電極５Ｄの材料は、本実施形態では、金（Ａｕ）であり、膜厚は、通常６０〜１００ｎｍ程度である。
In this embodiment, the material of the
また、本実施形態のＣ６０膜６のように、強誘電体膜３に対するＨｆＳｉＯＮ膜２が存在している側と異なる側に形成する有機半導体膜は、Ｃ６０（フラーレン）からなることが好ましい。
Further, like the C 60 film 6 of the present embodiment, the organic semiconductor film formed on the side different from the side where the
本実施形態では、Ｃ６０膜（有機半導体膜）６は、フラーレンを使用し、Ｃ６０は、直径１ｎｍ程度の分子である。また、膜厚は、通常１００〜３００ｎｍ程度である。 In the present embodiment, the C 60 film (organic semiconductor film) 6 uses fullerene, and C 60 is a molecule having a diameter of about 1 nm. The film thickness is usually about 100 to 300 nm.
これにより、Ｃ６０がｎ型有機半導体の中で電子移動度が良いので、ｎ型有機電界効果トランジスタにおいて電子移動度が高く、スイッチング速度が高い強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
Thus, the C 60 is the electron mobility is good in the n-type organic semiconductor, a high electron mobility in n-type organic field effect transistor, that the switching speed to provide a high ferroelectric gate
〔２．強誘電体ゲート電界効果トランジスタの製造方法〕
次に、図２〜図５に基づき、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａの素子構造の製造方法について説明する。
[2. Manufacturing Method of Ferroelectric Gate Field Effect Transistor]
Next, a method for manufacturing the element structure of the ferroelectric gate
なお、〔２．強誘電体ゲート電界効果トランジスタの製造方法〕で説明すること以外の構成は、〔１．強誘電体ゲート電界効果トランジスタの構成〕と同じである。また、説明の便宜上、〔１．強誘電体ゲート電界効果トランジスタの構成〕の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。 In addition, [2. The configuration other than that described in [Manufacturing Method of Ferroelectric Gate Field Effect Transistor] is described in [1. Configuration of Ferroelectric Gate Field Effect Transistor]. For convenience of explanation, [1. Members having the same functions as those shown in the drawing of the configuration of the ferroelectric gate field effect transistor] are given the same reference numerals, and the description thereof is omitted.
図２は、強誘電体ゲート電界効果トランジスタ１１ＡのＨｆＳｉＯＮ膜２形成工程を示す断面図である。
FIG. 2 is a cross-sectional view showing the process of forming the
図３は、強誘電体ゲート電界効果トランジスタ１１Ａの強誘電体膜３形成工程を示す断面図である。
FIG. 3 is a cross-sectional view showing a process of forming the
図４は、強誘電体ゲート電界効果トランジスタ１１ＡのＨｆＳｉＯＮ膜４形成工程を示す断面図である。
FIG. 4 is a cross-sectional view showing a process of forming the
図５は、強誘電体ゲート電界効果トランジスタ１１Ａのソース電極５Ｓ・ドレイン電極５Ｄ形成工程を示す断面図である。
FIG. 5 is a cross-sectional view showing a step of forming the
図２に示すように、ＨｆＳｉＯＮ膜２形成工程では、まず、Ｓｉ基板１に第１絶縁体膜であるＨｆＳｉＯＮ膜２を約６ｎｍ形成した。
As shown in FIG. 2, in the
形成方法は、電子ビーム蒸着法を用いた。より具体的には、ＳＰＭ（硫過水、Sulfuric acid/hydrogen peroxide mixture；Ｈ２ＳＯ４：Ｈ２Ｏ２＝４：１）に浸した後、１％ＨＦ（フッ化水素）中に浸し、最後に流水（超純水）洗浄を行う一連の洗浄工程を二度繰り返した後、Ｓｉ基板１上に電子ビーム蒸着にて行った。 As a forming method, an electron beam evaporation method was used. More specifically, after soaking in SPM (sulfuric acid / sulfuric acid / hydrogen peroxide mixture; H 2 SO 4 : H 2 O 2 = 4: 1), soaking in 1% HF (hydrogen fluoride) Finally, a series of cleaning steps for cleaning with running water (ultra pure water) was repeated twice, and then performed on the Si substrate 1 by electron beam evaporation.
電子ビームにより成膜する際には、例えばＨｆＯ２とＳｉ３Ｎ４のモル比９２．３：７．７の割合で混ぜたペレットを使用した。成膜時の蒸着用チャンバ内は、真空度１．５×１０−９Ｔｏｒｒとした。 When forming a film by an electron beam, for example, pellets mixed at a molar ratio of 92.3: 7.7 of HfO 2 and Si 3 N 4 were used. The degree of vacuum in the vapor deposition chamber during film formation was 1.5 × 10 −9 Torr.
なお、本実施の形態においては、ＨｆＳｉＯＮ膜２の成膜時真空度を１．５×１０−９Ｔｏｒｒとしたが、２．０×１０−９Ｔｏｒｒ以下であれば、一様にＳｉを覆う膜を蒸着することができる。
In the present embodiment, the degree of vacuum at the time of forming the
また、Ｓｉ基板１を用いた理由は、Ｓｉは安価で純度の高いものが多く、トランジスタの作製において、コストダウンが図れるからである。 The reason why the Si substrate 1 is used is that Si is inexpensive and often has a high purity, so that the cost can be reduced in manufacturing the transistor.
Ｈｆ系絶縁体膜を第１絶縁体膜として用いた理由は、強誘電体膜３を形成する際に必要な７５０度の熱処理にて、結晶化しないためである。結晶化しなければ、表面が凸凹にならず、ＨｆＳｉＯＮ膜２上に作製した強誘電体膜３の表面の平坦性が向上し、Ｃ６０膜６にかかる電界のばらつきや、ＨｆＳｉＯＮ膜４に接しているＣ６０膜６の配列特性が良くなるからである。
The reason why the Hf-based insulator film is used as the first insulator film is that the Hf-based insulator film is not crystallized by the heat treatment at 750 degrees necessary for forming the
また、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４は、強誘電体膜３とＳｉ基板１が直接接触した場合、強誘電体膜３の構成元素がＳｉ基板１の中に拡散し、界面特性が悪化するのを防ぐために設けるものでもある。
Further, in the
ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４のＨｆＯ２とＳｉ３Ｎ４とのモル比は、高い比誘電率を有しつつ、高温でも結晶化しにくくなるよう設定する必要がある。
The molar ratio of HfO 2 and Si 3 N 4 in the HfSiON film 2 and the
従来例（特許文献１：特開２００７−１１５７３３）では、ＨｆＯ２とＳｉ３Ｎ４とのモル比は、６：４〜８：２の範囲が望ましいとされている。 In the conventional example (Patent Document 1: Japanese Patent Application Laid-Open No. 2007-115733), the molar ratio between HfO 2 and Si 3 N 4 is preferably in the range of 6: 4 to 8: 2.
しかしながら、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａでは、より比誘電率を上げるためＨｆＯ２の比率を上げ、９２．３：７．７を使用している。
However, in the ferroelectric gate
これにより、強誘電体ゲート電界効果トランジスタ１１Ａにおいて、メモリ特性を確認できた。なお、モル比８：２の場合は、Ｈｆ０．６Ｓｉ０．４Ｏ１．２Ｎ０．５となり、９２．３：７．７の場合は、Ｈｆ０．８Ｓｉ０．２Ｏ１．６Ｎ０．２７となる。
Thereby, the memory characteristics could be confirmed in the ferroelectric gate
次に、図３に示す強誘電体膜３形成工程では、ＨｆＳｉＯＮ膜２上にＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）からなる強誘電体膜３を形成した。
Next, in the
ＳＢＴの形成方法は、より具体的には、まず、ＳＢＴ前駆体溶液（Ｓｒ／Ｂｉ／Ｔａ＝０．８／２．２／２）をスピンコート法により塗布する。 More specifically, the SBT is formed by first applying an SBT precursor solution (Sr / Bi / Ta = 0.8 / 2.2 / 2) by spin coating.
その後、２４０度で乾燥させ、酸素雰囲気中にて７５０度１分間の熱処理を行う。前記、塗布、乾燥、熱処理の工程を繰り返した後、酸素雰囲気中にて７５０度３０分間の熱処理を行い、強誘電体膜３の結晶化を行った。
Then, it is dried at 240 ° C. and heat-treated at 750 ° C. for 1 minute in an oxygen atmosphere. After repeating the coating, drying and heat treatment steps, heat treatment was performed at 750 ° C. for 30 minutes in an oxygen atmosphere to crystallize the
形成された強誘電体膜３は、膜厚３００ｎｍで、膜の表面粗さはＲａ値が１．０ｎｍ、Ｒｍｓ値が１．４ｎｍであった。前記工程における熱処理では、ＨｆＳｉＯＮ膜２は結晶化されず、非晶質である。
The formed
ここで、ＳＢＴを強誘電体膜の材料に使用する理由は、安定した強誘電体特性（分極特性、比誘電率）を有するため、それを使用したトランジスタは記録情報の再現性に優れているからである。 Here, the reason for using SBT as a material for the ferroelectric film is that it has stable ferroelectric characteristics (polarization characteristics, relative permittivity), and thus a transistor using it has excellent reproducibility of recorded information. Because.
また、強誘電体ゲート電界効果トランジスタ１１Ａに適した材料の条件である、残留分極値が小さい、ヒステリシスの矩形が良い、比誘電率が小さい、疲労耐性やインプリント耐性が高いという条件を満たすためでもある。
Further, in order to satisfy the conditions of materials suitable for the ferroelectric gate
さらに、従来の強誘電体ゲート電界効果トランジスタでは、強誘電体膜を形成した後に加熱工程があるため、格子欠陥が生じやすかったが、本実施形態では格子欠陥を与えるほどの加熱工程は、必要なく、ＳＢＴ膜本来の特性を利用できる。 Further, in the conventional ferroelectric gate field effect transistor, since there is a heating process after forming the ferroelectric film, lattice defects are likely to occur. However, in this embodiment, a heating process that gives lattice defects is necessary. The original characteristics of the SBT film can be used.
次に、図４に示すＨｆＳｉＯＮ膜４形成工程では、研磨された強誘電体膜３上に第２絶縁体膜であるＨｆＳｉＯＮ膜４を約４ｎｍ形成する。形成方法は、電子ビーム蒸着法である。
Next, in the
より具体的には、まず、濃硝酸（６７％）中に浸してから流水（超純水）処理を行う洗浄工程を、この順に二度繰り返した。 More specifically, first, a washing process in which a flowing water (ultra pure water) treatment was performed after immersion in concentrated nitric acid (67%) was repeated twice in this order.
その後、電子ビーム蒸着にてＨｆＳｉＯＮ膜４を成膜した。成膜における条件は、膜厚以外は、ＨｆＳｉＯＮ膜２と同一の条件とした。
Thereafter, an
ＨｆＳｉＯＮ膜４を形成した後の表面の粗さは、Ｒａ値が０．８ｎｍ、Ｒｍｓ値１．０ｎｍとなった。
As for the roughness of the surface after the
ＨｆＳｉＯＮ膜４を第２絶縁体膜に用いた理由は、強誘電体膜３を形成する際に必要な７５０度の熱処理にて、結晶化しないためである。結晶化しなければ、ＨｆＳｉＯＮ膜４の表面が凸凹にならず、ＨｆＳｉＯＮ膜４に接触させて形成した強誘電体膜３の表面の平坦性が向上し、Ｃ６０膜６にかかる電界のばらつきや、ＨｆＳｉＯＮ膜４に接しているＣ６０膜６の配列特性が良くなるからである。
The reason why the
ここで、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の比誘電率を従来例よりも高くする理由について説明する。
Here, the reason why the relative dielectric constant of the
ＭＩＦＩＳ構造のメモリは、上述した特許文献２に開示されたＭＦＭＩＳ構造のＭＦＳ型メモリと同様に、ゲート電極（Ｓｉ基板１）にかける動作電圧Ｖ（＝ゲート電圧ＶＧ）に対し、強誘電体膜３にかかる電圧値（分圧ＶＦ）の割合が小さくなり、動作電圧Ｖが大きくなるという問題点がある。
Similar to the MFS type memory having the MFMIS structure disclosed in
ここで、図６（ａ）、図６（ｂ）及び図７に基づき、このような問題点について説明する。 Here, based on FIG. 6A, FIG. 6B, and FIG. 7, such a problem will be described.
図６（ａ）は、ＭＩＳ構造のトランジスタの例であり、図６（ｂ）は、ＭＦＳ型構造のトランジスタの例である。 FIG. 6A illustrates an example of a MIS transistor, and FIG. 6B illustrates an example of an MFS transistor.
図６（ａ）に示すように、ＭＩＳ構造のトランジスタは、主としてゲート電極（金属）、絶縁体膜８Ａ、ソース電極９Ｓ（ソース領域）、ドレイン電極９Ｄ（ドレイン領域）からなり、有機半導体膜１０が存在している部分の近傍がチャネル領域となる。但し、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
As shown in FIG. 6A, the MIS transistor mainly includes a gate electrode (metal), an
一方、図６（ｂ）に示すように、ＭＦＳ構造のトランジスタは、ＭＩＳ構造のトランジスタの絶縁体膜８Ａを、強誘電体膜８Ｂで置換した構造である。なお、この場合も、有機半導体膜１０の部分は、必ずしも有機半導体膜１０でなくても良く、Ｓｉ半導体膜であっても良い。
On the other hand, as shown in FIG. 6B, the MFS transistor has a structure in which the
図６（ｂ）に示すＭＦＳ構造のゲートは、ゲート電極７と強誘電体膜８Ｂだけから成る構造であるのに対し、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造のゲートは、ゲート電極（Ｍ）と強誘電体膜（Ｆ）以外に絶縁体膜（Ｉ）が存在する。
The gate of the MFS structure shown in FIG. 6B is a structure composed of only the
このためゲート電極にかかる動作電圧と、強誘電体膜にかかる電圧値とが異なってくる。 For this reason, the operating voltage applied to the gate electrode is different from the voltage applied to the ferroelectric film.
より具体的には、ＭＦＳ構造においては、ゲート電極に印加する動作電圧Ｖと、強誘電体膜にかかる電圧値（分圧ＶＦ）とは等しくなるが、ＭＦＩＳ構造、ＭＦＭＩＳ構造及びＭＩＦＩＳ構造においてゲート電極に電圧を印加した時、強誘電体膜以外に、絶縁体膜にも電圧がかかることとなる。 More specifically, in the MFS structure, the operating voltage V applied to the gate electrode is equal to the voltage value (divided voltage V F ) applied to the ferroelectric film, but in the MFIS structure, MFMIS structure, and MIFIS structure, When a voltage is applied to the gate electrode, a voltage is applied to the insulator film in addition to the ferroelectric film.
例えば、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａのように、ＭＩＦＩＳ構造のゲートでは、ＨｆＳｉＯＮ膜２、強誘電体膜３及びＨｆＳｉＯＮ膜４は、電気的に直列の関係にある。
For example, in the gate of the MIFIS structure like the ferroelectric gate
このような、ＭＩＦＩＳ構造のゲート部分の等価回路を求めると、図７に示す等価回路図ようになる。 When such an equivalent circuit of the gate portion of the MIFIS structure is obtained, an equivalent circuit diagram shown in FIG. 7 is obtained.
図７に示すようにＭＩＦＩＳ構造のゲート部分は、それぞれ、ＨｆＳｉＯＮ膜２（ＩＩ）が容量ＣＩのキャパシタ、強誘電体膜３（Ｆ）が容量ＣＦのキャパシタ及びＨｆＳｉＯＮ膜４（ＩＩＩ）が容量ＣＩＩのキャパシタに相当すると考えることができる。 As shown in FIG. 7, the gate portion of the MIFIS structure is such that the HfSiON film 2 (I I ) has a capacitance C I , the ferroelectric film 3 (F) has a capacitance C F , and the HfSiON film 4 (I II). ) it can be considered to correspond to a capacitor of capacitance C II.
ゲート（Ｍ：Ｓｉ基板１）に印加した動作電圧をＶ（ボルト）とすると、強誘電体膜３に印加される電圧値ＶＦは、次式（１）のようになる。
Gate: When the operating voltage applied to the (M Si substrate 1) and V (volts), the voltage value V F applied to the
ＶＦ＝Ｖ／（１＋ＣＦ／ＣＩ＋ＣＦ／ＣＩＩ）・・・・（１）
よって、強誘電体膜３の分圧ＶＦを十分な大きさとするためには、Ｓｉ基板１に比較的大きな動作電圧を印加する必要があるという問題点が生じ得ることが解る。
V F = V / (1 + C F / C I + C F / C II ) (1)
Therefore, in order to the partial pressure V F of the
以上のような問題点を解決するため、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａでは、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４（Ｈｆ系絶縁体膜）は、ＨｆαＳｉβＯ２αＮ４β／３からなり、α＋β＝１かつ０．７≦α≦０．８かつ０．２≦β≦０．３を満たしていることが好ましい。
In order to solve the above problems, in the ferroelectric gate
これにより、Ｈｆ系絶縁体膜の比誘電率が１８〜２４程度となり、従来の１０〜１４程度から大幅に向上し、Ｈｆ系絶縁体膜の膜厚のＳｉＯ２換算膜厚の値を小さくできるので、Ｓｉ基板１にかける動作電圧Ｖに対し、強誘電体膜３にかかる電圧値ＶＦの割合を向上させることができる。よって、低電圧で動作可能な強誘電体ゲート電界効果トランジスタ１１Ａを提供することができる。
As a result, the relative dielectric constant of the Hf-based insulator film becomes approximately 18 to 24, which is significantly improved from the conventional approximately 10 to 14, and the value of the thickness of the Hf-based insulator film in terms of SiO 2 can be reduced. since, with respect to the operating voltage V to be applied to the Si substrate 1, it is possible to improve the ratio of the voltage value V F applied to the
次に、本実施形態では、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の合計膜厚は１０ｎｍ程度となっているが、その理由は、ＳｉＯ２換算膜厚が関係している。
Next, in the present embodiment, the total film thickness of the
非特許文献２（応用物理、第７６巻、第９号、ｐ．１００６−１０１２ （２００７））においては、Ｈｆ系絶縁体膜（高比誘電率）のＳｉＯ２換算膜厚は、０．８ｎｍまで実現可能であると記載されている。 In Non-Patent Document 2 (Applied Physics, Vol. 76, No. 9, p. 1006-1012 (2007)), the SiO 2 equivalent film thickness of the Hf-based insulator film (high relative dielectric constant) is 0.8 nm. It is described that it is feasible.
また、ＳｉＯ２膜は、膜厚２．０ｎｍになった時量子力学的トンネル効果により電子がＳｉＯ２膜を透過するが、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の比誘電率は、ＳｉＯ２の３．９に比べて高いため、ＳｉＯ２換算膜厚２．０ｎｍの容量を、より厚い膜で実現することができると考えられる。
Further, SiO 2 film is electrons by quantum mechanical tunneling when it becomes thickness 2.0nm is transmitted through the SiO 2 film, the dielectric constant of the
以上より、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４のＳｉＯ２換算膜厚Ｘｎｍが０．８≦Ｘ≦２．０と定まり、本実施形態で使用したＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４における実際の膜厚は、４．７ｎｍ以上、１２．０ｎｍ以下となった。
From the above, the SiO 2 equivalent film thickness Xnm of the
以上のように、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４のＳｉＯ２換算膜厚をＸｎｍとするとき、０．８≦Ｘ≦２．０を満たしていることが好ましい。
As described above, when the SiO 2 equivalent film thickness of the
これにより、例えば、Ｓｉ基板１及びソース電極５Ｓ間もしくは、Ｓｉ基板１及びドレイン電極５Ｄ間のリーク電流を低減可能な、ＨｆＳｉＯＮ膜２及びＨｆＳｉＯＮ膜４の限界の膜厚に設定することができるので、強誘電体膜３の分圧ＶＦを十分な大きさとすることができ、強誘電体ゲート電界効果トランジスタ１１Ａの記録情報に対する保持特性が向上するという効果が得られる。
Accordingly, for example, the limit film thickness of the
最後に、図５に示すソース電極５Ｓ・ドレイン電極５Ｄ形成工程では、ソース電極５Ｓ、もしくはドレイン電極５Ｄを抵抗加熱法により約８０ｎｍ形成した。
Finally, in the step of forming the
ソース電極５Ｓ及びドレイン電極５Ｄはフォトリソグラフィ法によりパターニングされたものである。リフトオフ工程の後、レジストの残渣を除去するために０．１％ＨＦ（フッ化水素）中に浸し、その後流水（超純水）処理を行った。
The
その後、抵抗加熱法を用いて図１に示すように、Ｃ６０からなるＣ６０膜６を膜厚約２００ｎｍ程度蒸着した。Ｃ６０膜６の成膜時の蒸着用チャンバ内は、真空度２．０×１０−５Ｔｏｒｒとした。
Then, using a resistive heating method as shown in FIG. 1, and the C 60
なお、本実施の形態においては、Ｃ６０膜６の成膜時真空度を２．０×１０−５Ｔｏｒｒとしたが、２．０×１０−５Ｔｏｒｒ以下であれば、十分な電気特性を測定できる膜を蒸着することができる。
In this embodiment, although the degree of vacuum during deposition of the C 60
ここで、有機半導体膜に、Ｃ６０膜６を用いた理由は、ｎ型有機半導体の中で電子移動度が高い材料であるため、ｎ型有機電界効果トランジスタにおいて電子移動度が高い、スイッチング速度が高くなることが期待されるからである。
Here, the reason why the C60
しかしながら、成膜時真空度１０−４Ｔｏｒｒ以上の雰囲気では、水分やＣ６０の酸化による電子に対するトラップ準位がＣ６０膜６中に発生し、電気伝導度が急激に悪くなってしまう。 However, the degree of vacuum of 10 -4 Torr or more atmosphere during deposition, trap states for electrons due to the oxidation of water and C 60 are generated in the C 60 film 6, the electric conductivity becomes drastically poor.
また、ＨｆＳｉＯＮ膜４と、Ｃ６０膜６との間に、自己組織化単分子膜が形成されていることが好ましい。
Further, a HfSiON film 4, between the C 60
なお、自己組織化単分子膜の膜厚は、通常２〜３ｎｍ程度である。 The film thickness of the self-assembled monomolecular film is usually about 2 to 3 nm.
これにより、自己組織化単分子膜（ＳＡＭ：Self-assembled-monolayer）をＨｆＳｉＯＮ膜４及びＣ６０膜６間並びに、ＨｆＳｉＯＮ膜４、ソース電極５Ｓ及びドレイン電極５Ｄ間に形成した場合、ＨｆＳｉＯＮ膜４を疎水性とし、Ｃ６０膜６の有機半導体分子の配列特性を向上させ、ソース電極５Ｓまたはドレイン電極５ＤとＨｆＳｉＯＮ膜４との密着性を向上させることができる。
Thus, a self-assembled monolayer (SAM: Self-assembled-monolayer ) of between
また、このように、有機半導体分子の配列特性を向上させることができるので、強誘電体ゲート電界効果トランジスタ１１Ａにおけるキャリア移動度をより向上させ、より低電圧で動作させることが可能となる。
In addition, since the alignment characteristics of the organic semiconductor molecules can be improved as described above, the carrier mobility in the ferroelectric gate
なお、「自己組織化」の例としては、金（Ａｕ）を、エタノールまたは水を溶媒とし、Ｓ（硫黄）を含有する自己組織化単分子を溶質とする溶液に浸して所定時間経過すると、金の表面上に自発的に自己組織化単分子の膜が形成されることなどが知られている。 As an example of “self-assembly”, when gold (Au) is immersed in a solution containing ethanol or water as a solvent and a self-assembled monomolecule containing S (sulfur) as a solute, a predetermined time elapses. It is known that a self-assembled monomolecular film is spontaneously formed on the surface of gold.
また、Ｓｉ基板１やソース電極５Ｓ、もしくはドレイン電極５Ｄに使用している金電極をＩＴＯ（Indium Tin Oxide）、ＺｎＯ（酸化亜鉛）等の透明導電性酸化膜に換えることで、透明な強誘電体ゲート電界効果トランジスタ１１Ａを作製することができる。
In addition, a transparent ferroelectric can be obtained by replacing the gold electrode used for the Si substrate 1, the
また、強誘電体膜３にＰ（ＶＤＦ−ＴｒＦＥ）（ポリ弗化ビニリデンと三弗化エチレンとの共重合体）等の有機強誘電体を採用することで、膜形成に必要な温度が１５０度程度となる。このため、ＰＥＴ（polyethylene terephthalate）基板を使用でき、機械的にフレキシブルで軽く、耐衝撃性に優れた強誘電体ゲート電界効果トランジスタを作製することも可能である。
Further, by adopting an organic ferroelectric such as P (VDF-TrFE) (polyvinylidene fluoride / ethylene trifluoride copolymer) for the
また、有機半導体膜としてＣ６０膜６等のｎ型有機半導体を用いた場合は、ソースもしくはドレイン電極においては、金以外でより仕事関数の小さい金属を使用することで、トランジスタの移動度を上げることができる。使用する金属の例としては、銅やアルミニウム等が挙げられる。
When an n-type organic semiconductor such as the C60
〔３．強誘電体ゲート電界効果トランジスタの電気特性〕
なお、〔３．強誘電体ゲート電界効果トランジスタの電気特性〕で説明すること以外の構成は、〔１．強誘電体ゲート電界効果トランジスタの構成〕及び〔２．強誘電体ゲート電界効果トランジスタの製造方法〕と同じである。また、説明の便宜上、〔１．強誘電体ゲート電界効果トランジスタの構成〕及び〔２．強誘電体ゲート電界効果トランジスタの製造方法〕の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。以下、同様の説明は、省略する。
[3. Electrical Characteristics of Ferroelectric Gate Field Effect Transistor)
In addition, [3. The configurations other than those described in [Electric characteristics of ferroelectric gate field effect transistor] are described in [1. Configuration of Ferroelectric Gate Field Effect Transistor] and [2. Manufacturing method of ferroelectric gate field effect transistor]. For convenience of explanation, [1. Configuration of Ferroelectric Gate Field Effect Transistor] and [2. Members having the same functions as those shown in the drawings of [Manufacturing Method of Ferroelectric Gate Field-Effect Transistor] are denoted by the same reference numerals, and description thereof is omitted. Hereinafter, the same description is omitted.
次に、図９に基づき、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａの電気特性について説明する。Ｃ６０膜６の成膜後、蒸着チャンバ内に設置してある測定用端子を用いて強誘電体ゲート電界効果トランジスタ１１ＡのＩＤＳ−ＶＧ測定を行った。
Next, the electrical characteristics of the ferroelectric gate
具体的には、ソース電極５Ｓ及びドレイン電極５Ｄとゲート電極に銀ペーストを用いて、半導体パラメータアナライザ（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社製 ４１５６Ｃ）と接続した。
Specifically, the
それから、Ｃ６０膜６形成後、真空中（２．０×１０−５Ｔｏｒｒ以下）にて、ソース電極５Ｓを接地し、ドレイン電極５Ｄに印加する電圧を１４Ｖに固定して、ゲートに印加する電圧は０から８Ｖ迄を往復させた。
Then, after the C 60
図９から強誘電体メモリ由来の反時計回りのヒステリシスが確認でき、メモリ特性が確認できた。 From FIG. 9, the counterclockwise hysteresis derived from the ferroelectric memory was confirmed, and the memory characteristics were confirmed.
また閾値電圧は、低閾値電圧Ｖｔｈ１として５．２Ｖと高閾値電圧Ｖｔｈ２として５．８Ｖとの二つの値が得られた。 As the threshold voltage, two values of 5.2V as the low threshold voltage Vth1 and 5.8V as the high threshold voltage Vth2 were obtained.
なお閾値電圧は、（ＩＤＳ）１／２−ＶＧ特性から得られたものである。 The threshold voltage is obtained from the (IDS) 1/2 -VG characteristic.
以上より、一般的な有機電界効果トランジスタの閾値電圧１０Ｖ以上に比べ小さく、低電圧で動作することが明らかになった。 From the above, it became clear that the threshold voltage of a general organic field effect transistor is smaller than 10 V or more and operates at a low voltage.
〔４．強誘電体ゲート電界効果トランジスタを用いたメモリ素子〕
次に、図８（ａ）及び図８（ｂ）に基づき、本実施形態の強誘電体ゲート電界効果トランジスタ１１Ａを用いたメモリ素子の素子構造の概要と、その動作原理について説明する。
[4. Memory device using ferroelectric gate field effect transistor]
Next, based on FIG. 8A and FIG. 8B, the outline of the element structure of the memory element using the ferroelectric gate
図８（ａ）はメモリ素子の等価回路図である。図８（ａ）の等価回路図に示すように、メモリ素子は、強誘電体ゲート電界効果トランジスタ１１Ａ、ワード線１２及びビット線１３を含んでいる。
FIG. 8A is an equivalent circuit diagram of the memory element. As shown in the equivalent circuit diagram of FIG. 8A, the memory element includes a ferroelectric gate
ワード線１２は、強誘電体ゲート電界効果トランジスタ１１Ａのゲート電極に接続されている（Ｓｉ基板１に銀ペーストを介して接続されている）。
The
ビット線１３は、ドレイン電極５Ｄに接続されている。
The
ＧＮＤ（Ｇｒｏｕｎｄ）線１４は、ソース電極５Ｓに接続されている。
A GND (Ground)
次に、メモリ素子の動作について説明する。ここで、有機半導体膜として、Ｃ６０膜６などのｎ型有機半導体を使用している場合について考える。 Next, the operation of the memory element will be described. Consider now the case where the organic semiconductor film, using the n-type organic semiconductor, such as C 60 film 6.
例えば、データ『１』を書き込む場合はワード線１２に正の電圧を印加し、データ『０』を書き込む場合は、ワード線１２に負の電圧を印加すれば良い。
For example, when data “1” is written, a positive voltage is applied to the
データ『０』を書き込んだ場合は、データ『１』に比べて、トランジスタの閾電圧値（図８（ｂ）の低閾値電圧Ｖｔｈ１及び高閾値電圧Ｖｔｈ２）が高くなる。 When data “0” is written, the threshold voltage values of the transistors (the low threshold voltage Vth1 and the high threshold voltage Vth2 in FIG. 8B) are higher than the data “1”.
データを読み出す場合は、ゲート電極つまりワード線１２に一定の読み出し電圧Ｖｒ（低閾値電圧Ｖｔｈ１＜読み出し電流Ｖｒ＜高閾値電圧Ｖｔｈ２）を印加し、ドレイン電流ＩＤＳの大小をセンスアンプで読み取り、データ『０』及び『１』のいずれであるかを判断すれば良い。
When reading data, a constant read voltage Vr (low threshold voltage Vth1 <read current Vr <high threshold voltage Vth2) is applied to the gate electrode, that is, the
図８（ｂ）は、本実施形態のメモリ素子にデータ『０』とデータ『１』を書き込んだ際の強誘電体ゲート電界効果トランジスタ１１Ａのドレイン電流ＩＤＳ―ゲート電圧ＶＧ特性を示す概略図である。図８（ｂ）は、強誘電体の強誘電体特性を示すヒステリシスを強調して描いている。
FIG. 8B is a schematic diagram showing the drain current IDS-gate voltage VG characteristics of the ferroelectric gate
〔５．強誘電体ゲート電界効果トランジスタの他の実施形態〕
次に、図１０（ａ）及び図１０（ｂ）に基づき強誘電体ゲート電界効果トランジスタの他の実施形態である強誘電体ゲート電界効果トランジスタ１１Ｂの構成と、その特性を示す実験データについて説明する。
[5. Other Embodiments of Ferroelectric Gate Field Effect Transistor]
Next, a configuration of a ferroelectric gate
図１０（ｂ）に示すように、強誘電体ゲート電界効果トランジスタ１１Ｂは、Ｓｉ基板１、ＨｆＳｉＯＮ膜２、強誘電体膜３（ＳＢＴ）、ＨｆＳｉＯＮ膜４、ＯＴＰ（ＯＴＰ；n-octadecyl phosphonic acid）膜４ａ、ソース電極５Ｓ（Ａｕ）、ドレイン電極５Ｄ（Ａｕ）及びＣ６０膜６から構成されている。
As shown in FIG. 10B, the ferroelectric gate
図１０（ｂ）に示す本実施形態の強誘電体ゲート電界効果トランジスタ１１Ｂは、図１の強誘電体ゲート電界効果トランジスタ１１Ａとは、『強誘電体膜３の膜表面を研磨により平坦化していない』、『ＯＴＰ膜４ａが形成されている』という点のみが異なっている。
The ferroelectric gate
強誘電体ゲート電界効果トランジスタ１１Ｂの作成方法は、次の通りである。
A method for producing the ferroelectric gate
まず、Ｓｉ基板１の上にＨｆＳｉＯＮ膜２を膜厚６ｎｍで、電子ビーム蒸着法を用いて堆積させた。
First, an
その後、ＳＢＴを膜厚４００ｎｍで、スピンコート法で成膜し、さらに、その上にＨｆＳｉＯＮ膜２を膜厚４ｎｍで堆積させた。
Thereafter, SBT was formed with a film thickness of 400 nm by a spin coating method, and an
その後、フォトリソグラフィによって、Ａｕを膜厚８０ｎｍで形成し、表面特性を向上させるためＯＴＰ（ＯＴＰ；n-octadecyl phosphonic acid）溶液に長時間浸した。 Thereafter, Au was formed to a thickness of 80 nm by photolithography, and immersed in an OTP (OTP; n-octadecyl phosphonic acid) solution for a long time in order to improve surface characteristics.
また、Ｃ６０は、大気中で著しく劣化するため、真空中で、蒸着した。 Moreover, C 60, in order to significantly deteriorate in air, in vacuum, was deposited.
図１０（ａ）は、強誘電体ゲート電界効果トランジスタ１１Ｂのドレイン電流ＩＤＳ−ゲート電圧ＶＧ特性を示す特性図である。但し、チャネル幅Ｗ＝３０μｍ、チャネル長＝１０μｍとしている。
FIG. 10A is a characteristic diagram showing the drain current IDS-gate voltage VG characteristics of the ferroelectric gate
図１０（ａ）に示すように、正バイアス側で、分極型のヒステリシスが観測された。また、負バイアス側で電流が増加しているのは、ＨｆＳｉＯＮ膜４表面のモホロジーに起因していると考えられる。
As shown in FIG. 10A, polarization-type hysteresis was observed on the positive bias side. Further, it is considered that the current increase on the negative bias side is due to the morphology of the surface of the
以上より、ゲート構造にＩＦＩ構造が含まれるＭＦＳ型メモリの強誘電体ゲート電界効果トランジスタ１１Ａ及び強誘電体ゲート電界効果トランジスタ１１Ｂにおいて、強誘電体膜３の強誘電体特性及びトランジスタの電気特性の劣化を防止することが可能な強誘電体ゲート電界効果トランジスタ１１Ａ及び強誘電体ゲート電界効果トランジスタ１１Ｂ、それを用いたメモリ素子及び強誘電体ゲート電界効果トランジスタ１１Ａ及び強誘電体ゲート電界効果トランジスタ１１Ｂの製造方法を提供することができる。
As described above, in the ferroelectric gate
なお、本発明の強誘電体ゲート電界効果トランジスタは、基板と、基板上に順に第一の絶縁体膜と、強誘電体膜と、第二の絶縁体膜と積層されたゲート構造であって、第一及び第二の絶縁体膜に使用される材料はＨｆＳｉＯＮであっても良い。 The ferroelectric gate field effect transistor of the present invention has a gate structure in which a substrate, a first insulator film, a ferroelectric film, and a second insulator film are sequentially stacked on the substrate. The material used for the first and second insulator films may be HfSiON.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記強誘電体膜は、ＳＢＴであっても良い。 In the ferroelectric gate field effect transistor of the present invention, the ferroelectric film may be SBT.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記有機半導体膜は、Ｃ６０であっても良い。 Further, the ferroelectric gate field effect transistor of the present invention, the organic semiconductor film may be a C 60.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記基板はＳｉであっても良い。 In the ferroelectric gate field effect transistor of the present invention, the substrate may be Si.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記ＨｆＳｉＯＮの組成比が、ＨｆαＳｉβＯ２αＮ４β／３であって、α＋β＝１かつ０．７≦α≦０．８かつ０．２≦β≦０．３であっても良い。 In the ferroelectric gate field effect transistor according to the present invention, the composition ratio of HfSiON is Hf α Si β O 2α N 4β / 3 , and α + β = 1 and 0.7 ≦ α ≦ 0.8 and 0 .2 ≦ β ≦ 0.3 may be satisfied.
また、本発明の強誘電体ゲート電界効果トランジスタは、前記ＨｆＳｉＯＮのＳｉＯ２換算膜厚Ｘｎｍが０．８≦Ｘ≦２．０であっても良い。 In the ferroelectric gate field effect transistor of the present invention, the SiO 2 equivalent film thickness Xnm of the HfSiON may be 0.8 ≦ X ≦ 2.0.
また、本発明のメモリ素子は、前記強誘電体ゲート電界効果トランジスタを用いても良い。 The memory element of the present invention may use the ferroelectric gate field effect transistor.
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope of the claims, and the technical means disclosed in different embodiments can be appropriately combined. Such embodiments are also included in the technical scope of the present invention.
本発明は、ＲＡＭ（random access memory）及びＲＯＭ（read only memory）等の半導体メモリの分野に広く適用することができる。例えば、ＳＲＡＭ（スタティックＲＡＭ）及びＤＲＡＭ（ダイナミックＲＡＭ）等や、マスクＲＯＭ／ＥＰＲＯＭ／ＥＥＰＲＯＭ／フラッシュＲＯＭ等のＩＣメモリの他、ＬＳＩ（large-scale integrated circuit）、ＶＬＳＩ（very-large-scale integrated circuit）及びＵＬＳＩ（ultra-large-scale integrated）などの大規模集積回路等、並びにこれらのＩＣメモリ及び大規模集積回路等を含む電子機器に広く適用することができる。 The present invention can be widely applied to the field of semiconductor memories such as RAM (random access memory) and ROM (read only memory). For example, SRAM (static RAM), DRAM (dynamic RAM), etc., IC memory such as mask ROM / EPROM / EEPROM / flash ROM, LSI (large-scale integrated circuit), VLSI (very-large-scale integrated circuit) And large-scale integrated circuits such as ULSI (ultra-large-scale integrated), and electronic devices including these IC memories and large-scale integrated circuits.
１ Ｓｉ基板（基板，ゲート電極）
１Ｍ 金属基板（基板，ゲート電極）
２ ＨｆＳｉＯＮ膜（第１絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）
３ 強誘電体膜
４ ＨｆＳｉＯＮ膜（第２絶縁体膜，非結晶性絶縁体膜，Ｈｆ系絶縁体膜）
４ａ ＯＴＰ膜（n-octadecyl phosphonic acid膜）
５Ｓ ソース電極
５Ｄ ドレイン電極
６ Ｃ６０膜（Ｃ６０分子膜，有機半導体膜）
７ ゲート電極
８Ａ 絶縁体膜
８Ｂ 強誘電体膜
９Ｓ ソース電極
９Ｄ ドレイン電極
１０ 有機半導体膜
１１Ａ，１１Ｂ 強誘電体ゲート電界効果トランジスタ
１２ ワード線
１３ ビット線
１４ ＧＮＤ（ｇｒｏｕｎｄ）線
ＣＩ，ＣＩＩ，ＣＦ 静電容量
ＩＤＳ ドレイン電流
Ｖ 動作電圧
ＶＦ 電圧値若しくは分圧
ＶＩ，ＶＩＩ 電圧値
ＶＧ ゲート電圧
Ｖｒ 読み出し電流
Ｖｔｈ１ 低閾値電圧
Ｖｔｈ２ 高閾値電圧
Ｗ チャネル幅
Ｌ チャネル長
1 Si substrate (substrate, gate electrode)
1M metal substrate (substrate, gate electrode)
2 HfSiON film (first insulator film, non-crystalline insulator film, Hf insulator film)
3
4a OTP film (n-octadecyl phosphonic acid film)
7
Claims (11)
前記第１絶縁体膜及び第２絶縁体膜は、前記強誘電体膜を加熱処理によって形成する焼成温度で非晶質である非結晶性絶縁体膜で構成されていることを特徴とする強誘電体ゲート電界効果トランジスタ。 A gate structure in which a substrate and at least a first insulator film, a ferroelectric film, and a second insulator film are stacked in this order on the substrate;
The first insulator film and the second insulator film are made of an amorphous insulator film that is amorphous at a firing temperature at which the ferroelectric film is formed by heat treatment. Dielectric gate field effect transistor.
前記有機半導体膜は、Ｃ６０分子膜からなることを特徴とする請求項１から５までのいずれか１項に記載の強誘電体ゲート電界効果トランジスタ。 An organic semiconductor film is formed on a side different from the side where the ferroelectric film exists with respect to the second insulator film,
6. The ferroelectric gate field effect transistor according to claim 1, wherein the organic semiconductor film is made of a C60 molecular film.
前記基板上に前記第１絶縁体膜を形成する第１絶縁体膜形成工程と、
前記第１絶縁体膜の上に、前記強誘電体膜を、前記焼成温度で加熱処理によって形成する強誘電体膜形成工程と、
前記強誘電体膜の上に前記第２絶縁体膜を形成する第２絶縁体膜形成工程とを含むことを特徴とする強誘電体ゲート電界効果トランジスタの製造方法。 The substrate has a gate structure in which at least a first insulator film, a ferroelectric film, and a second insulator film are stacked in this order on the substrate, and the first insulator film and the second insulator are provided. The body film is a method of manufacturing a ferroelectric gate field effect transistor composed of an amorphous insulator film that is amorphous at a firing temperature for forming the ferroelectric film by heat treatment,
A first insulator film forming step of forming the first insulator film on the substrate;
A ferroelectric film forming step of forming the ferroelectric film on the first insulator film by heat treatment at the firing temperature;
A method of manufacturing a ferroelectric gate field effect transistor comprising: a second insulator film forming step of forming the second insulator film on the ferroelectric film.
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| Country | Link |
|---|---|
| JP (1) | JP2010062221A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102723436A (en) * | 2011-03-29 | 2012-10-10 | 中国科学院微电子研究所 | Ferroelectric memory cell, memory and preparation method thereof |
| JP2013084939A (en) * | 2011-09-29 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing semiconductor device |
| WO2013183547A1 (en) * | 2012-06-05 | 2013-12-12 | 独立行政法人産業技術総合研究所 | Semiconductor ferroelectric storage transistor and method for manufacturing same |
| KR101385735B1 (en) | 2013-03-18 | 2014-04-21 | 국립대학법인 울산과학기술대학교 산학협력단 | Ferroelectric memory device and method for manufacturing the same |
| WO2019066948A1 (en) * | 2017-09-29 | 2019-04-04 | Intel Corporation | Double-gated ferroelectric field-effect transistor |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10326872A (en) * | 1997-05-23 | 1998-12-08 | Rohm Co Ltd | Ferroelectric storage element and manufacture thereof |
| JP2001168214A (en) * | 1999-12-07 | 2001-06-22 | Toshiba Corp | Semiconductor storage device and method of manufacturing the same |
| JP2004111856A (en) * | 2002-09-20 | 2004-04-08 | Ricoh Co Ltd | Nonvolatile organic semiconductor memory element, its manufacture, and noncontact information controlling and dysplaying device |
| JP2004134507A (en) * | 2002-10-09 | 2004-04-30 | Matsushita Electric Ind Co Ltd | Non-volatile field effect transistor equipped with laminated insulating film |
| JP2005064032A (en) * | 2003-08-12 | 2005-03-10 | Semiconductor Leading Edge Technologies Inc | Semiconductor device and its manufacturing method |
| JP2006278639A (en) * | 2005-03-29 | 2006-10-12 | Seiko Epson Corp | Process for fabricating semiconductor element, and semiconductor device |
| JP2007096129A (en) * | 2005-09-29 | 2007-04-12 | Kyoto Univ | Molecule transistor, and method for manufacturing the same and nonvolatile memory and piezoelectric sensor using the same method |
| JP2007115733A (en) * | 2005-10-18 | 2007-05-10 | Fujitsu Ltd | Ferroelectric capacitor, ferroelectric memory and manufacturing method of them |
-
2008
- 2008-09-01 JP JP2008223944A patent/JP2010062221A/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10326872A (en) * | 1997-05-23 | 1998-12-08 | Rohm Co Ltd | Ferroelectric storage element and manufacture thereof |
| JP2001168214A (en) * | 1999-12-07 | 2001-06-22 | Toshiba Corp | Semiconductor storage device and method of manufacturing the same |
| JP2004111856A (en) * | 2002-09-20 | 2004-04-08 | Ricoh Co Ltd | Nonvolatile organic semiconductor memory element, its manufacture, and noncontact information controlling and dysplaying device |
| JP2004134507A (en) * | 2002-10-09 | 2004-04-30 | Matsushita Electric Ind Co Ltd | Non-volatile field effect transistor equipped with laminated insulating film |
| JP2005064032A (en) * | 2003-08-12 | 2005-03-10 | Semiconductor Leading Edge Technologies Inc | Semiconductor device and its manufacturing method |
| JP2006278639A (en) * | 2005-03-29 | 2006-10-12 | Seiko Epson Corp | Process for fabricating semiconductor element, and semiconductor device |
| JP2007096129A (en) * | 2005-09-29 | 2007-04-12 | Kyoto Univ | Molecule transistor, and method for manufacturing the same and nonvolatile memory and piezoelectric sensor using the same method |
| JP2007115733A (en) * | 2005-10-18 | 2007-05-10 | Fujitsu Ltd | Ferroelectric capacitor, ferroelectric memory and manufacturing method of them |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102723436A (en) * | 2011-03-29 | 2012-10-10 | 中国科学院微电子研究所 | Ferroelectric memory cell, memory and preparation method thereof |
| JP2013084939A (en) * | 2011-09-29 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing semiconductor device |
| WO2013183547A1 (en) * | 2012-06-05 | 2013-12-12 | 独立行政法人産業技術総合研究所 | Semiconductor ferroelectric storage transistor and method for manufacturing same |
| JP5828570B2 (en) * | 2012-06-05 | 2015-12-09 | 国立研究開発法人産業技術総合研究所 | Semiconductor ferroelectric memory transistor and manufacturing method thereof |
| US9780186B2 (en) | 2012-06-05 | 2017-10-03 | National Institute Of Advanced Industrial Science And Technology | Semiconductor ferroelectric storage transistor and method for manufacturing same |
| KR101385735B1 (en) | 2013-03-18 | 2014-04-21 | 국립대학법인 울산과학기술대학교 산학협력단 | Ferroelectric memory device and method for manufacturing the same |
| WO2019066948A1 (en) * | 2017-09-29 | 2019-04-04 | Intel Corporation | Double-gated ferroelectric field-effect transistor |
| US11289509B2 (en) | 2017-09-29 | 2022-03-29 | Intel Corporation | Double-gated ferroelectric field-effect transistor |
| US11895846B2 (en) | 2017-09-29 | 2024-02-06 | Intel Corporation | Double-gated ferroelectric field-effect transistor |
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