【０００１】
【発明の属する技術分野】
本発明は、複数の絶縁膜、強誘電体層、浮遊電極、制御電極からなる積層ゲート構造を持つ不揮発電界効果型トランジスタの構造に関する。
【０００２】
【従来の技術】
従来磁気テープやハードディスク装置、光ディスク装置、あるいは光磁気ディスク装置などによって実現されていた、電力の供給を遮断しても情報を保持する能力すなわち情報記録の不揮発性に関して、近年半導体による固体素子を用いようとする試みが盛んである。例えば既に実用化されているフラッシュメモリやＦｅＲＡＭなどと呼ばれているものがこれに相当する。これらは
前記磁気テープ装置やハードディスク装置、光ディスクあるいは光磁気ディスク装置で必要とされていた可動機械部分が無く、且つ外形寸法が小さく消費電力が少なくなるとして期待されている。
【０００３】
フラッシュメモリについては非特許文献１にその概要がまとめられてある。しかしながら現状のフラッシュメモリやＦｅＲＡＭでは以下のような問題点がある。
【０００４】
これによると現状のフラッシュメモリは高い動作電圧を必要とし、例えば非特許文献１で示した例では内部最大電圧が１２Ｖである。これは通常のＤＲＡＭやＬＳＩが３〜４Ｖで動作するのに比べて非常に高い。また書き換え時間に１ミリ秒〜１秒を必要とし頻繁なデータの書き換えを考えた時、使用者には大きなストレスを与える。
【０００５】
ＦｅＲＡＭについては非特許文献２にその概要がまとめられている。これによるとフラッシュメモリが１２Ｖ以上の高い内部電圧であるのに比べてＦｅＲＡＭでは５Ｖ以下と低いことが開示されている。またアクセス時間に関しても２５０ナノ秒と非常に短い。
【０００６】
しかしながら現状のＦｅＲＡＭでは以下のような問題点がある。非特許文献２によるとＦｅＲＡＭの場合は強誘電体キャパシタのスイッチング特性が温度の影響を受けやすく、また高温アニールが必要にも関わらず強誘電体層の構成元素としてＰｂやＢｉなどの低融点金属を含んでいるために、それらの元素の基板への拡散の問題があるなどの課題も開示されている。
【０００７】
これらフラッシュメモリ、ＦｅＲＡＭ以外に最近精力的に開発検討がなされている不揮発性記憶素子に、「ＭＦＳトランジスタ」と総称されるものがある。例えば非特許文献３にその概要がまとめられている。このデバイスは通常のＭＯＳトランジスタ構造のゲート部分に強誘電体を置き、強誘電体の分極の向きによってトランジスタのチャネルのコンダクタンスを変えて不揮発性のメモリを実現しようとするものである。通常、強誘電体を直接Ｓｉ基板上に置くことは元素の拡散などの問題から難しいので、拡散抑止層を兼ねた絶縁体膜（Ｉｎｓｕｌａｔｏｒ）を基板−強誘電体層間に挿入したＭＦＩＳ構造、あるいは更に浮遊電極を挿入したＭＦＭＩＳ構造を取ることが多い。本発明においてはそれらの中でも特に浮遊電極を挿入したタイプのＭＦＭＩＳ型のトランジスタに関する。
【０００８】
このＭＦＭＩＳトランジスタにおいても実際にはいくつかの問題が存在する。ゲートに電圧をかけ、強誘電体をスイッチングさせた後、電圧をとりさっても強誘電体の分極による反電界が存在することになるので、常に記憶された分極の向きが解消される方向に力を受ける。またこの反電界により半導体基板あるいは上部電極金属から浮遊電極金属と強誘電体層に電流が徐々に流れ込む。流れ込んだ電流は強誘電体の分極により発生した浮遊電極金属上の電荷を徐々に補償することになり、最終的には記憶情報を失ってしまう。つまり情報は揮発してしまうことになり、不揮発性記憶素子としての機能を発揮できないことになる。不揮発性記憶素子としての情報を保っている時間のことを保持時間（リテンションタイム）と呼ぶが、この保持時間が充分にとれないことになるのである。なお現在不揮発性記憶素子として用いられているフラッシュメモリについて保証されている標準的な保持時間は３ｘ１０８秒であり、これはほぼ１０年間に相当する。
【０００９】
ＭＦＭＩＳトランジスタ構造においてそのリーク電流を抑制して保持時間を伸ばそうとする試みはいくつかなされている。例えば非特許文献４で、 ＴａｋａｈａｓｈｉらはＭＦＭＩＳトランジスタ構造の上部電極金属と強誘電体層との間にリーク電流の小さな絶縁膜（Ｉ層）を挿入し、ＭＩＦＭＩＳトランジスタ構造とすることで、その保持時間を１０倍以上に伸ばすことが可能であることを計算によって報告している。すなわち上部電極と強誘電体の間に挿入した絶縁膜によりそのリーク電流を遮断し揮発しないようにすることができるのである。
【００１０】
しかしながらこのＭＩＦＭＩＳトランジスタにおいて、強誘電体を充分に分極させ、かつ素子を低い動作電圧で動作させるためには上部電極金属と強誘電体層との間に挿入されている絶縁膜のキャパシタンスをできるだけ大きくする必要がある。ＳｉＯ２など従来の絶縁膜を用いた場合、膜厚をかなり薄くしなければキャパシタンスを大きくすることができず、膜厚を薄くした結果、結局リーク電流を充分抑制することができなくなる。すなわちリーク電流と動作電圧がトレードオフの関係になってしまう。これはＳｉＯ２の比誘電率が３．９と低いことに原因がある。一般的に性質の良く似た物質で比較した場合、より大きなバンドギャップを持つ物質ほどその比誘電率がより小さいという傾向を持つ。
【００１１】
これを解決するためにＳｉＯ２に換えてより比誘電率の高い絶縁膜材料を用いることで絶縁膜の物理的な厚さを増やし、リーク電流量を抑制するという方法が考えられる。この比誘電率の高い絶縁膜（通常、「高誘電率膜」あるいは「ｈｉｇｈ−ｋ膜」と呼ばれる）にはＺｒＯ２、Ａｌ２Ｏ３などの材料が有望視され検討が行われている。酸化ハフニウム（ＨｆＯ２）に代表されるＨｆの酸化物や珪酸化物（ＨｆＳｉＯｘ）、珪化アルミン酸化物（ＨｆＳｉＡｌＯｘ）、窒化酸化物（ＨｆＯＮ）なども同様である。
【００１２】
【非特許文献１】
応用物理 第６５巻 第１１号 （１９９６年） １１１４頁〜１１２４頁：フラッシュメモリ技術、久米 均
【非特許文献２】
電子情報通信学会誌 Ｖｏｌ．８０， Ｎｏ．２ （１９９７年） １６９頁〜１７５頁：理想的なメモリとしての強誘電体メモリ、 Ｅｌｌｉｏｔｔ Ｍ． Ｐｈｉｌｏｆｓｋｙ
【非特許文献３】
電子情報通信学会誌 Ｖｏｌ．７７、Ｎｏ．９ ９７６頁〜９７９頁：強誘電体メモリの開発動向と将来、垂井康夫
【非特許文献４】
Ｍ． Ｔａｋａｈａｓｈｉ ｅｔ ａｌ．， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ． ４０． ２９２３ （２００１）
【非特許文献５】
Ｊ． Ｒｏｂｅｒｔｓｏｎ， Ｊ． Ｖａｃ． Ｓｃｉ． Ｔｅｃｈｎｏｌ．， Ｂ１８， １７８５ （２０００）
【００１３】
【発明が解決しようとする課題】
その絶縁膜にｈｉｇｈ−ｋ膜を導入したＭＩＦＭＩＳトランジスタ構造においても以下の様な問題が存在する。
【００１４】
すなわちＭＩＦＭＩＳ構造について正電位を印加した場合と負電位を印加した場合とで第２の絶縁膜挿入によるリーク電流の減少の仕方に非対称性があり、負電位側のリーク抑制が不充分になりかねないということがある。
【００１５】
本発明の目的は、かかる点に鑑み制御電極のフェルミ準位に対して真空準位側に充分離れた伝導帯下端を持つ絶縁膜と、制御電極のフェルミ準位に対して真空準位とは反対側に充分離れた荷電子帯上端を持つ絶縁膜との二つの積層による絶縁膜を制御電極と強誘電体層との間に設けることによって、制御電極から強誘電体層に流れるリーク電流を正電圧側でも負電圧側でも同等に抑制できるような積層ゲート構造を実現することで上記の問題を解決し、ＭＩＦＭＩＳトランジスタにおける記憶の保持時間を１０年以上とする構造を提供することである。
【００１６】
【課題を解決するための手段】
図１に本発明を想到するに至った過程において行った検討で用いたＭＩＦＩＳ構造を示す。半導体（シリコン：Ｓｉ）層１、第１の絶縁膜（酸化ジルコニウム／二酸化珪素積層：ＺｒＯ２／ＳｉＯ２）層２、強誘電体（チタン酸鉛ランタン：ＰＬＴ）層３、第２の絶縁膜（酸化ハフニウム：ＨｆＯ２）層４、制御電極（白金：Ｐｔ）５が順次積層されたＭＩＦＩＳ構造である。図２に同じく検討に用いたＭＦＩＳ構造を示す。半導体（シリコン：Ｓｉ）層６、絶縁膜（酸化ジルコニウム／二酸化珪素積層：ＺｒＯ２／ＳｉＯ２）層７、強誘電体（チタン酸鉛ランタン：ＰＬＴ）層８、制御電極（白金：Ｐｔ）９が順次積層されたＭＦＩＳ構造である。
【００１７】
それらのリーク電流と印加電圧との関係を図３に示す。線１０が図１に示したＭＩＦＩＳ構造における電流−電圧の関係を示す曲線（Ｉ−Ｖカーブ）であり、線１１が図２に示したＭＦＩＳ構造におけるＩ−Ｖカーブである。
【００１８】
これらの構造では制御電極５から強誘電体層３を通って流れる電流を評価するため浮遊電極を形成していない。両者を比較すると＋１ＶにおけるＭＩＦＩＳ構造のリーク電流がＭＦＩＳ構造のリーク電流よりも５０％以上減少していることがわかる。すなわち第２の絶縁膜４を挿入することにより、制御電極５から強誘電体層３に向かって流れ込む電流が制限されたためである。
【００１９】
しかしながらこの系には正電位側と負電位側とで第２の絶縁膜４の挿入によるリーク電流の減少の仕方に非対称性が存在して、−１Ｖにおける電流の減少幅は＋１Ｖにおけるそれよりも小さい。この原因は第２の絶縁膜４として挿入した酸化ハフニウムのバンド位置と制御電極であるＰｔの仕事関数との関係にあると推測される。
【００２０】
図４は非特許文献５におけるＲｏｂｅｒｔｓｏｎによる各種絶縁体のＳｉに対するバンド位置の関係を示したものに本発明者がＰｔのフェルミ準位位置（仕事関数の値）１２を書き加えたものである。これによるとＰｔのフェルミ準位位置と酸化ハフニウムの荷電子帯の上端との間には約６ｅＶの大きな差があることがわかる。一方Ｐｔのフェルミ準位位置と酸化ハフニウムの伝導帯の下端との間の差はそれに比べて１ｅＶ以下と非常に小さいことがわかる。
【００２１】
この関係を本検討におけるＭＩＦＩＳ構造に関して描いたものが図５および図６である。制御電極に正の電圧を印加した場合を図５に示した。第２の絶縁膜４の価電子帯の上端１９と制御電極５のフェルミ準位１８との間の差が価電子帯側のバンドオフセットΔＥＶである。その図に明らかな様に、ホール２０をキャリアとする電流成分は制御電極５と第２の絶縁膜４との間に非常に大きな障壁があることになり、簡単に制御電極５から第２の絶縁膜４に流入することができない。
【００２２】
一方図６に示した様に、Ｓｉ基板１側に正の電界を印加した場合には、第２の絶縁膜４の伝導帯の下端と制御電極５のフェルミ準位２６との間の差である伝導帯側のバンドオフセットΔＥＣがあまり大きくない。すなわち電子２８をキャリアとする電流成分に対しては制御電極５と第２の絶縁膜４との間にはごく小さな障壁しかないことになり、ほとんどその絶縁膜の厚さの効果によってしか電流は制限されないこととなる。
【００２３】
このため図３において、制御電極５に正電圧を印加した場合はリーク電流量が大きく減少するが、負電圧を印加した場合はその減少の度合いがあまり大きく無いという非対称な電流と電圧の関係になるもの考えられる。これはＨｆＯ２がＳｉＯ２などに対して大きな比誘電率を持ち、膜厚を大きくしてリーク電流抑制の効果を大きくできる一方、そのバンド構造における荷電子帯下端と電極金属との差がたまたま小さいためであるが、例えばＨｆＯ２などの様に大きな比誘電率を持つとともに、荷電子帯側にバンド位置が配置された絶縁膜を積層して用いることにより、負電圧を印加した場合のリーク電流も抑制できる様になると考えられる。
【００２４】
以上の考察から導かれた本発明について説明する。
【００２５】
本発明の不揮発電界効果型トランジスタは、半導体基板の上方に、その半導体基板に接する第１の絶縁膜、浮遊電極、強誘電体層、第２の絶縁膜、第３の絶縁膜、制御電極を順に積層してなる電界効果型トランジスタにおいて、第２の絶縁膜と第３の絶縁膜のいずれか一方が制御電極に用いられる金属の仕事関数に対してそのフェルミ準位が真空準位側にずれたバンド構造を持ち、また別の一方が制御電極に用いられる金属の仕事関数に対してそのフェルミ準位が真空準位とは反対の方向にずれたバンド構造を持つことを特徴とする不揮発電界効果型トランジスタである。
【００２６】
また本発明の不揮発電界効果型トランジスタは、上記不揮発電界効果型トランジスタにおいて、第２の絶縁膜、第３の絶縁膜のバンドギャップがそれぞれ６ｅＶ以下であることを特徴とする不揮発電界効果型トランジスタである。
【００２７】
また本発明の不揮発電界効果型トランジスタは、上記不揮発電界効果型トランジスタにおいて、第２の絶縁膜、第３の絶縁膜の比誘電率がそれぞれ９以上であることを特徴とする不揮発電界効果型トランジスタである。
【００２８】
また本発明の不揮発電界効果型トランジスタは、上記不揮発電界効果型トランジスタにおいて、制御電極のフェルミ準位と第２の絶縁膜あるいは第３の絶縁膜のいずれか一方の荷電子帯上端との差が１ｅＶ以上あり、かつ制御電極のフェルミ準位と第２の絶縁膜と第３の絶縁膜のうちの他の一方の伝導帯下端との差が１ｅＶ以上あることを特徴とする不揮発電界効果型トランジスタである。
【００２９】
【発明の実施の形態】
（第１の実施形態）
次に、本発明における不揮発電界効果型トランジスタの構造に関して図面を参照しながら説明する。
【００３０】
図７は、本発明の第１の実施形態に係る不揮発電界効果型トランジスタについて、複数の層が積層されてなるゲート電極の構造に絞ってその構成を概略的に示した図面である。本発明の素子の構造は電界効果型トランジスタとしては、ゲート電極積層構造部分を除いて通常のそれに等しい。従ってここではソースやドレイン、ゲート電極側壁保護絶縁膜（サイドウォール）などの通常の電界効果形トランジスタの構成要素を簡単のために省略している。実際には基板のゲート電極を挟む領域にソース、ドレインが存在し、ゲート電極の側壁にも保護絶縁膜が被覆していたりする。この不揮発電界効果型トランジスタは半導体基板２９、第１の絶縁膜層３０、浮遊電極３１、強誘電体層３２、第２の絶縁膜層３３、第３の絶縁膜層３４、制御電極（白金：Ｐｔ）３５が順次積層されたＭＩＦＩＳ構造である。
【００３１】
半導体基板２９には化合物を含むいろいろな半導体材料を使用することができる。最も一般的に使用されるのは珪素（Ｓｉ：シリコン）であるが例えばシリコンゲルマニウム（ＳｉＧｅ）やシリコンゲルマニウムカーボン（ＳｉＧｅＣ）などであってもよい。
【００３２】
第１の絶縁膜３０には絶縁性が高く、誘電率が高い絶縁膜材料を適用することが望ましいが、例えば従来から用いられていて高い絶縁性を示すＳｉＯ２やＳｉ３Ｎ４、ＳｉＯＮなどでもよい。また例えば絶縁性がある程度確保され、かつ比誘電率が大きなＡｌ２Ｏ３やＨｆＯ２、ＺｒＯ２、やＧｄ２Ｏ３またはそれらの珪化物や珪酸化物、窒化物や酸窒化物や混合されたものなどでもよい。
【００３３】
浮遊電極３１はその上部側に形成する強誘電体層３２の形成のしやすさや、半導体基板３４と組み合わせた時のフラットバンド位置、また構成元素が拡散しない、あるいは酸素を透過させないなど下部側にある第１の絶縁膜３０や半導体基板２９への影響などによって決定される。金属でもよいし、導電性のある酸化物などの化合物や半金属などでもよい。例えば白金（Ｐｔ）やルテニウム（Ｒｕ）などがよく用いられるがアルミニウム（Ａｌ）やイリジウム（Ｉｒ）、酸化ルテニウム（ＲｕＯ）や酸化イリジウム（ＩｒＯ）などでもよい。
【００３４】
強誘電体層３２は電圧の印加によって分極する強誘電体が用いられる。その比誘電率は大きい方がよく、だいたい４０以上が望ましい。またその分極密度はより小さい方がよく、だいたい２０μＣ／ｃｍ２以下が望ましい。またその抗電界は小さい方が望ましい。電圧を掃引していった時の分極と電圧の関係をプロットしたときに現れるヒステリシス形状においていわゆる角型比がより大きなものが望ましい。その材料にはビスマス層状化合物と呼ばれるものなどがあり、例えばＢｉＴｉＯｘやＢｉＬａＴｉＯｘなどである。またペロブスカイト構造やタングステンブロンズ構造と呼ばれる鉛（Ｐｂ）やタングステン（Ｗ）の化合物などでもよく例えばＰｂＺｒＴｉＯｘやＰｂＬａＴｉＯｘ、ＢａＬａＴｉＯｘ、ＢａＴｉＷＯｘなどがある。
【００３５】
第２の絶縁膜３３と第３の絶縁膜３４にはやはり絶縁性が高く、比誘電率が高い絶縁体薄膜が適用される。その際２つの絶縁膜３３・３４の順序はどちらが上になってもよいが、次の様な制約がある。すなわち図８に示す様に第２の絶縁膜３３と第３の絶縁膜３４のいずれか一方は、上部に配置される制御電極３５のフェルミ準位４３に対してその荷電子帯の上端４４が真空準位とは反対の方向に大きな差を持っている必要がある。例えばそれらの差（荷電子帯側バンドオフセット：ΔＥＶ）が１ｅＶ以上あることが望ましい。しかしながらそれらのバンドギャップ自体は大きい必要は無く、１ｅＶ以下でもよい。
【００３６】
つまりバンドギャップ自体は大きくなくても、そのバンドの配置が制御電極３５に対して真空準位とは反対方向にずれた形で存在すればよいのである。このことにより、図８に示された様に、制御電極に正の電圧が印加された時に制御電極から流入するキャリアであるホール４５は第２の絶縁膜３３あるいは第３の絶縁膜３４との間に大きな障壁を持つ事になり、電流がより流れにくくなる。
【００３７】
また第２の絶縁膜３３と第３の絶縁膜３４の残りの一方は、図９に示すように上部に配置される制御電極３５のフェルミ準位５３に対してその伝導帯の下端５４が真空準位の方向に大きな差を持っている必要がある。例えばそれらの差（伝導帯側バンドオフセット：ΔＥＣ）が１ｅＶ以上あることが望ましい。しかしながらそれらのバンドギャップ自体は大きい必要は無く、１ｅＶ以下でもよい。
【００３８】
つまりバンドギャップ自体は大きくなくても、そのバンドの配置が制御電極３５に対して真空準位の方向にずれた形で存在すればよいのである。このことにより、図９に示された様に、制御電極３５に負の電圧が印加された時に制御電極３５から流入するキャリアである電子５５は第２の絶縁膜３３あるいは第３の絶縁膜３４との間に大きな障壁を持つ事になり、電流がより流れにくくなる。また第２の絶縁膜３３あるいは第３の絶縁膜３４のいずれかにそれぞれ伝導帯側、荷電子帯側のオフセットを大きくとりながら、かつそれぞれの絶縁膜３３・３４のバンドギャップを小さく抑えることによって、各絶縁膜３３・３４の比誘電率が高いものを利用することができる。
【００３９】
すなわちＳｉＯ２などはバンドギャップが８．９ｅＶと大きく、これ１層で伝導帯側にも荷電子帯側にも大きなオフセットをとることができるが、一方その比誘電率が３．９と小さく、その層のキャパシタンスが小さくなって強誘電体に充分な電圧をかけることができなくなってしまう。
【００４０】
一般的に比誘電率とバンドギャップはトレードオフの関係にあり、同じ系列の絶縁体種ではバンドギャップが小さいほど、比誘電率が高いという傾向にある。すなわちバンドギャップの狭い絶縁体を利用することによって、その絶縁層のキャパシタンスを上げ、強誘電体に充分な電圧をかけることができるようになり、素子の動作電圧を下げることができるのである。第２の絶縁膜と第３の絶縁膜との組み合わせとして例えば、Ｔａ２Ｏ３とＳｉ３Ｎ４、ＢａＺｒＯ３とＳｉ３Ｎ４などが考えられるが、上記の条件を満たすものであればなんでもよい。
【００４１】
【実施例】
次に、実施例として、本発明における不揮発電界効果型トランジスタのゲート構造の作製方法を説明する。先ず半導体基板２９としてシリコン（Ｓｉ）基板を用意した。不純物としてホウ素（Ｂ）が添加されているため、このシリコン基板２９はｐ型の導電性を示し、そのため基板低効率が１Ωｃｍから５０Ωｃｍの間にあった。この時シリコン基板２０は燐（Ｐ）や砒素（Ａｓ）を添加されたｎ型の導電性を示すものでもよい。
【００４２】
このシリコン基板２９上に絶縁膜層３０として二酸化珪素（ＳｉＯ２）膜を熱酸化法で形成した。膜厚は６ｎｍであった。熱酸化法は酸素ガスあるいは酸素と水素の燃焼により生成したＨ２Ｏを酸化剤として用い、加熱することでシリコン基板２０の表面を酸化して二酸化珪素による絶縁膜層３０を形成する技術である。なお絶縁膜３０として二酸化珪素以外を用いてもよいし、その場合は、その絶縁膜材料を堆積法によって成膜することになる。
【００４３】
次に浮遊電極３１を形成した。浮遊電極３１は白金（Ｐｔ）でできており、ＲＦマグネトロンスパッタ装置を用いて白金ターゲットのスパッタリングによって形成した。浮遊電極３１はイリジウム（Ｉｒ）やルテニウム（Ｒｕ）あるいはそれらの酸化物である酸化イリジウム（ＩｒＯ２）や酸化ルテニウム（ＲｕＯ２）を用いて形成してもよく、また多結晶シリコン（ｐｏｌｙ−Ｓｉ）と窒化チタン（ＴｉＮ）などとの積層膜によって成っていてもよい。その成膜方法にはスパッタ法以外を用いてもよく、例えば化学的気相堆積法（ＣＶＤ法）や蒸着法を用いてもよい。
【００４４】
次に浮遊電極３１の上方に強誘電体層３２を形成した。強誘電体材料にはビスマス（Ｂｉ）層状化合物の一つであるタンタル酸ビスマスストロンチウムＳｒＢｉ２Ｔａ２Ｏ９を用いた。強誘電体層３２の形成方法にはＳｒＢｉ２Ｔａ２Ｏ９の液体材料をスピンコートにより基板上に塗布して焼成するゾルゲル法を用いた。なおこのＳｒＢｉ２Ｔａ２Ｏ９の形成方法は化学的気相成長法であってもよいし、スパッタ法であってもよい。
【００４５】
次に強誘電体層３２の上方に第２の絶縁膜層３３を形成した。第２の絶縁膜層３３の材料には酸化ハフニウム（ＨｆＯ２）を用いた。酸化ハフニウムによる絶縁層３３の形成にはスパッタ法を用いた。金属ハフニウム（Ｈｆ）をターゲットとして用い、ＲＦマグネトロンスパッタ装置によってスパッタリングを行い、成膜した。なお酸化ハフニウムの成膜にはターゲットとして酸化ハフニウムを用いてもよいし、あるいはスパッタ法を用いずに、化学的気相堆積法を用いてもよいし、ゾルゲル法、原子層堆積法（ＡＬＤ法）などを用いてもよい。
【００４６】
次に第２の絶縁膜層３３の上方に第３の絶縁膜層３４を形成した。この時第３の絶縁膜層３４の材料には窒化珪素（Ｓｉ３Ｎ４）を用いた。窒化珪素による第３の絶縁膜層３４の形成にはプラズマ化学的気相堆積法（プラズマＣＶＤ法）を用いた。次に第３の絶縁膜層３４の上方に上部電極３５を形成した。
【００４７】
上部電極３５の材料にはアルミニウム（Ａｌ）を用いた。またその成膜にはスパッタ法を用いた。なおアルミニウムの成膜には化学的気相堆積法を用いてもよいし、蒸着法を用いても良い。これらの工程を行った結果、本発明における不揮発電界効果型トランジスタのゲート構造を作製することができた。
【００４８】
なお、上記はゲート構造の形成のみに絞ってその工程を説明したが、実際にはトランジスタ形成工程の中に組み込まれているので必ずしも上記の様に一貫して形成されるわけでは無い。実際にはトランジスタの他の構成要素の形成過程が上記ゲート構造の作製と組み合わされて行われる。
【００４９】
【発明の効果】
本発明の不揮発電界効果型トランジスタの構造を用いると、制御電極と強誘電体層との間に配置された２層の絶縁膜のいずれか一方が制御電極に対して荷電子帯側に大きなバンドオフセットを持ち、また一方が伝導帯側に大きなバンドオフセットを持ち、かつそれぞれのバンドギャップが小さいために大きな比誘電率を持つということにより、制御電極から強誘電体層を通るリーク電流を抑制し、そのリテンション特性を向上させることができる低電圧動作の不揮発電界効果型トランジスタを実現することができる。
【図面の簡単な説明】
【図１】本発明を創出するための検討に要したＭＩＦＩＳ積層構造の模式図
【図２】本発明を創出するための検討に要したＭＦＩＳ積層構造の模式図
【図３】本発明を創出するための検討に要したＭＩＦＩＳ積層構造、ＭＦＩＳ積層構造についての電流−電圧曲線を示す図
【図４】本発明を創出するための検討に要したいろいろな絶縁膜のバンド位置を示した模式図
【図５】本発明を創出するための検討に要したＭＩＦＩＳ積層構造のバンド配置を示した模式図
【図６】本発明を創出するための検討に要したＭＩＦＩＳ積層構造のバンド配置を示した模式図
【図７】本発明における制御電極と強誘電体の間に２層の異なる絶縁膜を有する不揮発性電界効果型トランジスタの構造を示した模式図
【図８】本発明における制御電極と強誘電体の間に２層の異なる絶縁膜を有する不揮発性電界効果型トランジスタについて制御電極に正の電界を印加したときのバンド配置を示した模式図
【図９】本発明における制御電極と強誘電体の間に２層の異なる絶縁膜を有する不揮発性電界効果型トランジスタについて制御電極に負の電界を印加したときのバンド配置を示した模式図
【符号の説明】
１：半導体基板
２：第１の絶縁膜
３：強誘電体層層
４：第２の絶縁膜
５：制御電極
６：半導体基板
７：絶縁膜
８：強誘電体層層
９：制御電極
２９：半導体基板
３０：第１の絶縁膜
３１：浮遊電極
３２：強誘電体層
３３：第２の絶縁膜
３４：第３の絶縁膜
３５：制御電極
２０、４５：ホール
２８、５５：電子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a nonvolatile field effect transistor having a stacked gate structure including a plurality of insulating films, a ferroelectric layer, a floating electrode, and a control electrode.
[0002]
[Prior art]
In recent years, semiconductor solid-state devices have been used for the ability to retain information even when power supply is cut off, that is, the non-volatility of information recording, which has conventionally been realized by magnetic tapes, hard disk devices, optical disk devices, or magneto-optical disk devices. Attempts to do so are active. For example, flash memories and FeRAMs which have already been put into practical use correspond to this. These are expected to have no movable mechanical parts required for the magnetic tape device, hard disk device, optical disk or magneto-optical disk device, and to have small external dimensions and low power consumption.
[0003]
Non-Patent Document 1 outlines the flash memory. However, current flash memories and FeRAMs have the following problems.
[0004]
According to this, the current flash memory requires a high operating voltage. For example, in the example shown in Non-Patent Document 1, the internal maximum voltage is 12V. This is much higher than a normal DRAM or LSI operating at 3-4V. In addition, when rewriting time requires 1 millisecond to 1 second and frequent data rewriting is considered, a great stress is applied to the user.
[0005]
Non-Patent Document 2 outlines the FeRAM. According to this, it is disclosed that the FeRAM has a low internal voltage of 5 V or less, while the flash memory has a high internal voltage of 12 V or more. In addition, the access time is as short as 250 nanoseconds.
[0006]
However, the current FeRAM has the following problems. According to Non-Patent Document 2, in the case of FeRAM, the switching characteristics of a ferroelectric capacitor are easily affected by temperature, and low melting point metals such as Pb and Bi are used as constituent elements of a ferroelectric layer despite high-temperature annealing is required. In addition, problems such as a problem of diffusion of these elements into the substrate are disclosed.
[0007]
In addition to the flash memory and the FeRAM, a non-volatile memory element that has been energetically studied and developed recently is generally referred to as an “MFS transistor”. For example, Non-Patent Document 3 summarizes the outline. In this device, a ferroelectric substance is placed on the gate portion of a normal MOS transistor structure, and the conductance of the channel of the transistor is changed depending on the direction of polarization of the ferroelectric substance to realize a nonvolatile memory. Usually, since it is difficult to place a ferroelectric substance directly on a Si substrate due to problems such as element diffusion, an MFIS structure in which an insulator film (insulator) also serving as a diffusion suppression layer is inserted between the substrate and the ferroelectric layer, or Further, an MFMIS structure in which a floating electrode is inserted is often used. The present invention particularly relates to an MFMIS transistor in which a floating electrode is inserted.
[0008]
This MFMIS transistor also has some problems in practice. After applying a voltage to the gate and switching the ferroelectric, even if the voltage is removed, there will be an anti-electric field due to the polarization of the ferroelectric, so that the direction of the stored polarization is always canceled. Receive strength. Also, due to this anti-electric field, current gradually flows from the semiconductor substrate or the upper electrode metal to the floating electrode metal and the ferroelectric layer. The flowing current gradually compensates for the electric charge on the floating electrode metal generated by the polarization of the ferroelectric, and eventually loses the stored information. That is, the information is volatilized, and the function as the nonvolatile memory element cannot be exhibited. The time during which information is retained as a nonvolatile storage element is referred to as a retention time (retention time), and this retention time cannot be sufficiently taken. Note that the standard retention time guaranteed for a flash memory currently used as a nonvolatile memory element is 3 × 10 8 seconds, which is equivalent to almost 10 years.
[0009]
Some attempts have been made to increase the retention time by suppressing the leakage current in the MFMIS transistor structure. For example, in Non-Patent Document 4, Takahashi et al. Insert an insulating film (I layer) having a small leakage current between an upper electrode metal and a ferroelectric layer of an MFMIS transistor structure to form a MFMIS transistor structure, thereby retaining the MFMIS transistor structure. Calculations report that it is possible to extend the time by a factor of 10 or more. In other words, the leakage current can be cut off by the insulating film inserted between the upper electrode and the ferroelectric to prevent the volatilization.
[0010]
However, in this MIFMIS transistor, the capacitance of the insulating film inserted between the upper electrode metal and the ferroelectric layer must be as large as possible in order to sufficiently polarize the ferroelectric and operate the element at a low operating voltage. There is a need to. When a conventional insulating film such as SiO 2 is used, the capacitance cannot be increased unless the film thickness is considerably reduced. As a result, the leakage current cannot be sufficiently suppressed as a result of reducing the film thickness. That is, the leakage current and the operating voltage have a trade-off relationship. This is because the relative dielectric constant of SiO 2 is as low as 3.9. In general, when comparing materials having similar properties, a material having a larger band gap tends to have a lower relative dielectric constant.
[0011]
In order to solve this problem, a method of increasing the physical thickness of the insulating film by using an insulating film material having a higher relative dielectric constant in place of SiO 2 and suppressing the amount of leak current can be considered. Materials such as ZrO 2 and Al 2 O 3 are considered promising for this insulating film having a high relative dielectric constant (usually referred to as a “high dielectric constant film” or a “high-k film”) and are being studied. The same applies to oxides of Hf typified by hafnium oxide (HfO 2 ), silicates (HfSiOx), aluminum silicide (HfSiAlOx), nitrided oxides (HfON), and the like.
[0012]
[Non-patent document 1]
Applied Physics Vol. 65, No. 11, (1996), pp. 1114 to 1124: Flash memory technology, Hitoshi Kume [Non-Patent Document 2]
Journal of the Institute of Electronics, Information and Communication Engineers, Vol. 80, no. 2 (1997) pp. 169-175: Ferroelectric memory as an ideal memory, Elliott M. Philofsky
[Non-Patent Document 3]
Journal of the Institute of Electronics, Information and Communication Engineers, Vol. 77, no. Pp. 976 to 979: Development trend and future of ferroelectric memory, Yasuo Tarui [Non-Patent Document 4]
M. Takahashi et al. , Jpn. J. Appl. Phys. 40. 2923 (2001)
[Non-Patent Document 5]
J. Robertson, J. et al. Vac. Sci. Technol. , B18, 1785 (2000)
[0013]
[Problems to be solved by the invention]
The following problems also exist in the MIFMIS transistor structure in which a high-k film is introduced into the insulating film.
[0014]
That is, in the case of applying the positive potential and the case of applying the negative potential in the MIFMIS structure, there is an asymmetry in the manner of reducing the leak current due to the insertion of the second insulating film, and it may not be sufficient to suppress the leak on the negative potential side. Sometimes there is no.
[0015]
In view of the above, an object of the present invention is to provide an insulating film having a conduction band bottom sufficiently separated to a vacuum level side from a Fermi level of a control electrode, and a vacuum level with respect to the Fermi level of the control electrode. Leakage current flowing from the control electrode to the ferroelectric layer can be reduced by providing an insulating film consisting of two layers of an insulating film with a valence band upper end sufficiently separated on the opposite side between the control electrode and the ferroelectric layer. It is an object of the present invention to solve the above-mentioned problem by realizing a stacked gate structure capable of equally suppressing the voltage on both the positive voltage side and the negative voltage side, and to provide a structure in which the memory retention time of the MIFMIS transistor is 10 years or more.
[0016]
[Means for Solving the Problems]
FIG. 1 shows a MIFIS structure used in a study conducted in the process leading to the present invention. A semiconductor (silicon: Si) layer 1, a first insulating film (zirconium oxide / silicon dioxide laminated: ZrO 2 / SiO 2 ) layer 2, a ferroelectric (lead lanthanum titanate: PLT) layer 3, a second insulating film It has a MIFIS structure in which a (hafnium oxide: HfO 2 ) layer 4 and a control electrode (platinum: Pt) 5 are sequentially laminated. FIG. 2 shows the MFIS structure used in the study. Semiconductor (silicon: Si) layer 6, insulating film (zirconium oxide / silicon dioxide laminated: ZrO 2 / SiO 2 ) layer 7, ferroelectric (lead lanthanum titanate: PLT) layer 8, control electrode (platinum: Pt) 9 Are MFIS structures sequentially laminated.
[0017]
FIG. 3 shows the relationship between the leakage current and the applied voltage. Line 10 is a curve (IV curve) showing the current-voltage relationship in the MFIS structure shown in FIG. 1, and line 11 is an IV curve in the MFIS structure shown in FIG.
[0018]
In these structures, no floating electrode is formed to evaluate the current flowing from the control electrode 5 through the ferroelectric layer 3. A comparison between the two shows that the leakage current of the MIFIS structure at +1 V is reduced by 50% or more than the leakage current of the MFIS structure. That is, the insertion of the second insulating film 4 limits the current flowing from the control electrode 5 toward the ferroelectric layer 3.
[0019]
However, in this system, there is an asymmetry in the manner in which the leakage current is reduced by inserting the second insulating film 4 between the positive potential side and the negative potential side, and the current reduction at -1V is smaller than that at + 1V. small. This is presumed to be due to the relationship between the band position of hafnium oxide inserted as the second insulating film 4 and the work function of the control electrode Pt.
[0020]
FIG. 4 shows the relationship between the band positions of various insulators with respect to Si according to Robertson in Non-Patent Document 5, in which the present inventors have added the Fermi level position (work function value) 12 of Pt. According to this, it can be seen that there is a large difference of about 6 eV between the Fermi level position of Pt and the upper end of the valence band of hafnium oxide. On the other hand, it can be seen that the difference between the Fermi level position of Pt and the lower end of the conduction band of hafnium oxide is very small at 1 eV or less.
[0021]
FIGS. 5 and 6 illustrate this relationship with respect to the MIFIS structure in this study. FIG. 5 shows a case where a positive voltage was applied to the control electrode. The difference between the Fermi level 18 of the control electrode 5 and the second insulating film upper end 19 of the valence band of 4 is band offset Delta] E V of the valence band side. As is apparent from the figure, the current component having the hole 20 as a carrier has a very large barrier between the control electrode 5 and the second insulating film 4, and the current component can be easily transferred from the control electrode 5 to the second It cannot flow into the insulating film 4.
[0022]
On the other hand, as shown in FIG. 6, when a positive electric field is applied to the Si substrate 1 side, the difference between the lower end of the conduction band of the second insulating film 4 and the Fermi level 26 of the control electrode 5 The band offset ΔE C on a certain conduction band side is not so large. That is, there is only a very small barrier between the control electrode 5 and the second insulating film 4 with respect to the current component using the electrons 28 as carriers, and the current can be increased only by the effect of the thickness of the insulating film. It will not be restricted.
[0023]
For this reason, in FIG. 3, when a positive voltage is applied to the control electrode 5, the amount of leakage current is greatly reduced, but when a negative voltage is applied, the degree of the reduction is not so large. It is possible. This is because HfO 2 has a large relative dielectric constant with respect to SiO 2 and the like, and the effect of suppressing the leak current can be increased by increasing the film thickness, while the difference between the lower end of the valence band and the electrode metal in the band structure happens to occur. Although it is small, it has a large relative dielectric constant, such as HfO 2 , for example, and the insulating film in which the band position is arranged on the valence band side is used for stacking, so that the leakage when a negative voltage is applied is reduced. It is considered that the current can be suppressed.
[0024]
The present invention derived from the above considerations will be described.
[0025]
In the nonvolatile field effect transistor according to the present invention, a first insulating film, a floating electrode, a ferroelectric layer, a second insulating film, a third insulating film, and a control electrode in contact with the semiconductor substrate are provided above the semiconductor substrate. In a field-effect transistor that is sequentially stacked, one of the second insulating film and the third insulating film has its Fermi level shifted to the vacuum level side with respect to the work function of the metal used for the control electrode. A non-volatile electric field characterized by a band structure in which the Fermi level is shifted in a direction opposite to a vacuum level with respect to the work function of the metal used for the control electrode. It is an effect transistor.
[0026]
Further, the nonvolatile field effect transistor according to the present invention is the nonvolatile field effect transistor according to the above, wherein the band gaps of the second insulating film and the third insulating film are each 6 eV or less. is there.
[0027]
Further, in the nonvolatile field effect transistor according to the present invention, in the nonvolatile field effect transistor, the relative permittivity of each of the second insulating film and the third insulating film is 9 or more. It is.
[0028]
Further, in the nonvolatile field effect transistor according to the present invention, in the above nonvolatile field effect transistor, a difference between the Fermi level of the control electrode and the upper end of the valence band of one of the second insulating film and the third insulating film is different. A non-volatile field effect transistor wherein the difference between the Fermi level of the control electrode and the lower end of the other conduction band of the second insulating film and the third insulating film is 1 eV or more; It is.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
Next, the structure of the nonvolatile field effect transistor according to the present invention will be described with reference to the drawings.
[0030]
FIG. 7 is a drawing schematically showing the configuration of the nonvolatile field effect transistor according to the first embodiment of the present invention, focusing only on the structure of a gate electrode formed by stacking a plurality of layers. The structure of the device of the present invention is the same as that of a field-effect transistor except for a gate electrode laminated structure. Therefore, components of a normal field effect transistor such as a source, a drain, and a gate electrode side wall protective insulating film (side wall) are omitted here for simplicity. Actually, the source and the drain exist in the region of the substrate sandwiching the gate electrode, and the protective insulating film covers the side wall of the gate electrode. This nonvolatile field effect transistor includes a semiconductor substrate 29, a first insulating film layer 30, a floating electrode 31, a ferroelectric layer 32, a second insulating film layer 33, a third insulating film layer 34, and a control electrode (platinum: Pt) 35 is a MIFIS structure in which layers are sequentially stacked.
[0031]
Various semiconductor materials including compounds can be used for the semiconductor substrate 29. The most commonly used is silicon (Si: silicon), but may be, for example, silicon germanium (SiGe) or silicon germanium carbon (SiGeC).
[0032]
It is desirable to apply an insulating film material having a high insulating property and a high dielectric constant to the first insulating film 30. For example, SiO 2 , Si 3 N 4 , SiON, etc. which have been conventionally used and have a high insulating property are used. May be. In addition, for example, Al 2 O 3 , HfO 2 , ZrO 2 , Gd 2 O 3, or a silicide, a silicide, a nitride, an oxynitride, or a mixture thereof having a certain level of insulation and a large relative dielectric constant is used. It may be something.
[0033]
The floating electrode 31 is formed on the lower side such as the ease of forming the ferroelectric layer 32 formed on the upper side, the flat band position when combined with the semiconductor substrate 34, and the diffusion of constituent elements or the impermeability of oxygen. It is determined by the influence on a certain first insulating film 30 and the semiconductor substrate 29 and the like. It may be a metal, a compound such as a conductive oxide, or a metalloid. For example, platinum (Pt) or ruthenium (Ru) is often used, but aluminum (Al), iridium (Ir), ruthenium oxide (RuO), iridium oxide (IrO), or the like may be used.
[0034]
The ferroelectric layer 32 is made of a ferroelectric that is polarized by applying a voltage. The larger the relative permittivity, the better, and preferably about 40 or more. The polarization density is preferably smaller, and is preferably about 20 μC / cm 2 or less. It is desirable that the coercive electric field is small. It is desirable that the so-called squareness ratio be larger in the hysteresis shape that appears when the relationship between the polarization and the voltage when the voltage is swept is plotted. The material includes a material called a bismuth layered compound, such as BiTiOx or BiLaTiOx. Further, a compound of lead (Pb) or tungsten (W) called a perovskite structure or a tungsten bronze structure may be used, and examples thereof include PbZrTiOx, PbLaTiOx, BaLaTiOx, and BaTiWOx.
[0035]
As the second insulating film 33 and the third insulating film 34, an insulating thin film having high insulating property and high relative dielectric constant is applied. In this case, the order of the two insulating films 33 and 34 may be higher, but there are the following restrictions. That is, as shown in FIG. 8, one of the second insulating film 33 and the third insulating film 34 has an upper end 44 of its valence band with respect to the Fermi level 43 of the control electrode 35 disposed thereon. It is necessary to have a large difference in the direction opposite to the vacuum level. For example, it is desirable that the difference between them (the band offset on the valence band side: ΔE V ) is 1 eV or more. However, their band gaps need not be large, and may be 1 eV or less.
[0036]
In other words, even if the band gap itself is not large, it is only necessary that the band is present in a form shifted from the control electrode 35 in the direction opposite to the vacuum level. As a result, as shown in FIG. 8, the holes 45, which are carriers flowing from the control electrode when a positive voltage is applied to the control electrode, are in contact with the second insulating film 33 or the third insulating film. There will be a large barrier between them, making it more difficult for current to flow.
[0037]
The other one of the second insulating film 33 and the third insulating film 34 has a conduction band lower end 54 with respect to the Fermi level 53 of the control electrode 35 disposed above as shown in FIG. It is necessary to have a large difference in the direction of the level. For example, it is desirable that their difference (conduction band side band offset: ΔE C ) be 1 eV or more. However, their band gaps need not be large, and may be 1 eV or less.
[0038]
That is, even if the band gap itself is not large, it is only necessary that the band is present in a form shifted from the control electrode 35 in the direction of the vacuum level. As a result, as shown in FIG. 9, when a negative voltage is applied to the control electrode 35, the electrons 55, which are carriers flowing from the control electrode 35, are transferred to the second insulating film 33 or the third insulating film 34. Has a large barrier between them, and the current becomes more difficult to flow. In addition, the offset between the conduction band side and the valence band side is set to be large in either the second insulating film 33 or the third insulating film 34, and the band gap of each of the insulating films 33 and 34 is suppressed to be small. The insulating films 33 and 34 having a high relative dielectric constant can be used.
[0039]
That such SiO 2 band gap as large as 8.9EV, which is one layer can take the larger offset both in the valence band side to the conduction band side, while a relative dielectric constant as small as 3.9, The capacitance of that layer becomes so small that a sufficient voltage cannot be applied to the ferroelectric.
[0040]
In general, the relative dielectric constant and the band gap are in a trade-off relationship, and in the same kind of insulator, the smaller the band gap, the higher the relative dielectric constant. That is, by using an insulator having a narrow band gap, the capacitance of the insulating layer can be increased, a sufficient voltage can be applied to the ferroelectric, and the operating voltage of the element can be reduced. As a combination of the second insulating film and the third insulating film, for example, Ta 2 O 3 and Si 3 N 4 , BaZrO 3 and Si 3 N 4 are conceivable, but any combination satisfying the above conditions is possible. Good.
[0041]
【Example】
Next, as an example, a method for manufacturing a gate structure of a nonvolatile field effect transistor according to the present invention will be described. First, a silicon (Si) substrate was prepared as the semiconductor substrate 29. Since boron (B) was added as an impurity, the silicon substrate 29 exhibited p-type conductivity, and the low substrate efficiency was between 1 Ωcm and 50 Ωcm. At this time, the silicon substrate 20 may have n-type conductivity to which phosphorus (P) or arsenic (As) is added.
[0042]
A silicon dioxide (SiO 2 ) film was formed as an insulating film layer 30 on the silicon substrate 29 by a thermal oxidation method. The thickness was 6 nm. The thermal oxidation method is a technique in which H 2 O generated by combustion of oxygen gas or oxygen and hydrogen is used as an oxidizing agent, and the surface of the silicon substrate 20 is oxidized by heating to form an insulating film layer 30 of silicon dioxide. . The insulating film 30 may be made of a material other than silicon dioxide, and in that case, the insulating film material is formed by a deposition method.
[0043]
Next, the floating electrode 31 was formed. The floating electrode 31 is made of platinum (Pt) and formed by sputtering a platinum target using an RF magnetron sputtering device. The floating electrode 31 may be formed using iridium (Ir) or ruthenium (Ru), or iridium oxide (IrO 2 ) or ruthenium oxide (RuO 2 ) which is an oxide thereof, or may be formed using polycrystalline silicon (poly-Si). ) And titanium nitride (TiN). A method other than the sputtering method may be used as the film forming method, and for example, a chemical vapor deposition method (CVD method) or a vapor deposition method may be used.
[0044]
Next, a ferroelectric layer 32 was formed above the floating electrode 31. As the ferroelectric material, bismuth strontium tantalate SrBi 2 Ta 2 O 9 which is one of bismuth (Bi) layered compounds was used. As a method for forming the ferroelectric layer 32, a sol-gel method in which a liquid material of SrBi 2 Ta 2 O 9 is applied on a substrate by spin coating and fired is used. The method of forming SrBi 2 Ta 2 O 9 may be a chemical vapor deposition method or a sputtering method.
[0045]
Next, a second insulating film layer 33 was formed above the ferroelectric layer 32. Hafnium oxide (HfO 2 ) was used as the material of the second insulating film layer 33. The sputtering method was used to form the insulating layer 33 using hafnium oxide. Using metal hafnium (Hf) as a target, sputtering was performed by an RF magnetron sputtering apparatus to form a film. In forming hafnium oxide, hafnium oxide may be used as a target, a chemical vapor deposition method may be used without using a sputtering method, a sol-gel method, an atomic layer deposition method (ALD method). ) May be used.
[0046]
Next, a third insulating film layer 34 was formed above the second insulating film layer 33. At this time, silicon nitride (Si 3 N 4 ) was used as the material of the third insulating film layer 34. The formation of the third insulating film layer 34 using silicon nitride was performed by a plasma chemical vapor deposition method (plasma CVD method). Next, an upper electrode 35 was formed above the third insulating film layer 34.
[0047]
Aluminum (Al) was used as the material of the upper electrode 35. The film was formed by a sputtering method. Note that a chemical vapor deposition method or an evaporation method may be used for the film formation of aluminum. As a result of performing these steps, a gate structure of the non-volatile field effect transistor of the present invention could be manufactured.
[0048]
Although the above description focuses on the formation of only the gate structure, the steps have been described. However, since the steps are actually incorporated in the transistor formation step, they are not necessarily formed consistently as described above. In practice, the process of forming other components of the transistor is performed in combination with the fabrication of the gate structure.
[0049]
【The invention's effect】
When the structure of the nonvolatile field-effect transistor of the present invention is used, one of the two insulating films disposed between the control electrode and the ferroelectric layer has a large band on the valence band side with respect to the control electrode. It has an offset and one has a large band offset on the conduction band side, and each has a large relative dielectric constant due to its small band gap, thereby suppressing leakage current from the control electrode through the ferroelectric layer. In addition, it is possible to realize a low-voltage operation non-volatile field effect transistor capable of improving its retention characteristics.
[Brief description of the drawings]
FIG. 1 is a schematic diagram of a MIFIS laminated structure required for studying to create the present invention. FIG. 2 is a schematic diagram of a MFIS laminated structure required for studying to create the present invention. FIG. FIG. 4 is a diagram showing current-voltage curves of a MIFIS laminated structure and an MFIS laminated structure required for studying FIG. 4. FIG. 4 is a schematic diagram showing band positions of various insulating films required for a study for creating the present invention. FIG. 5 is a schematic view showing the band arrangement of the MIFIS laminated structure required for the study for creating the present invention. FIG. 6 is a diagram showing the band arrangement of the MIFIS laminated structure required for the study for creating the present invention. FIG. 7 is a schematic diagram showing the structure of a nonvolatile field-effect transistor having two different insulating films between the control electrode and the ferroelectric according to the present invention. Between dielectrics FIG. 9 is a schematic view showing a band arrangement when a positive electric field is applied to a control electrode in a nonvolatile field effect transistor having two different insulating films. FIG. 9 shows a band arrangement between a control electrode and a ferroelectric in the present invention. Schematic diagram showing the band arrangement when a negative electric field is applied to the control electrode for a non-volatile field effect transistor having insulating films of different layers [Explanation of the symbols]
1: a semiconductor substrate 2: a first insulating film 3: a ferroelectric layer 4: a second insulating film 5: a control electrode 6: a semiconductor substrate 7: an insulating film 8: a ferroelectric layer 9: a control electrode 29: Semiconductor substrate 30: first insulating film 31: floating electrode 32: ferroelectric layer 33: second insulating film 34: third insulating film 35: control electrode 20, 45: hole 28, 55: electron
