JPH0794731A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
- Publication number
- JPH0794731A JPH0794731A JP23844393A JP23844393A JPH0794731A JP H0794731 A JPH0794731 A JP H0794731A JP 23844393 A JP23844393 A JP 23844393A JP 23844393 A JP23844393 A JP 23844393A JP H0794731 A JPH0794731 A JP H0794731A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- refractory metal
- silicon nitride
- film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＭＯＳ形半導体装置の電極、配線の形成方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming electrodes and wirings of a MOS type semiconductor device.
【０００２】[0002]
【従来の技術】近年、半導体集積回路の高集積化及び高
速化にはめざましいものがあるが、ＭＯＳＦＥＴを集積
回路の能動素子として用いる場合、ゲート電極の低抵抗
化は集積回路の高速化のための重要な要素となる。2. Description of the Related Art In recent years, there have been remarkable achievements in high integration and high speed of semiconductor integrated circuits. However, when a MOSFET is used as an active element of the integrated circuit, lower resistance of the gate electrode is required for higher speed of the integrated circuit. It becomes an important element of.
【０００３】ゲート電極の低抵抗化のための一つの方法
として、ゲ−ト電極を、従来用いられていた多結晶シリ
コンの代わりに、Ｍｏ、Ｗ等の高融点金属の珪化物、又
はこれら高融点金属の珪化物を多結晶シリコンと積層し
たものを用いることがある。高融点金属の珪化物は、高
温の熱処理や薬品などに対して安定であり、多結晶シリ
コンを用いたプロセスとの互換性が高いという利点があ
る。As one method for lowering the resistance of the gate electrode, the gate electrode is replaced by a silicide of a refractory metal such as Mo or W, or a high-melting point metal thereof instead of polycrystalline silicon which has been conventionally used. A layered product of a melting point metal silicide and polycrystalline silicon may be used. The refractory metal silicide is stable against high-temperature heat treatment and chemicals, and has an advantage that it is highly compatible with a process using polycrystalline silicon.
【０００４】しかしながら、金属珪化物を用いる場合、
ゲートの高さを３００〜４００ｎｍとしても数１０Ω／
ｓｑ程度の層抵抗しか達成することが出来ない。層抵抗
を低くするためにゲートの高さを高くすれば、ゲート加
工の際のエッチングにおいて寸法変換差が大きくなった
り、ゲート酸化膜とゲート電極材料との間のエッチング
選択比が充分でないため、ゲート酸化膜でエッチングが
止まらず、シリコン基板をエッチングしてしまう等の不
具合が生じる。However, when a metal silicide is used,
Even if the gate height is 300 to 400 nm, it is several tens of Ω /
Only layer resistance of about sq can be achieved. If the height of the gate is increased in order to reduce the layer resistance, the dimensional conversion difference in etching during gate processing becomes large, or the etching selectivity between the gate oxide film and the gate electrode material is not sufficient. Etching does not stop at the gate oxide film, causing problems such as etching the silicon substrate.
【０００５】半導体集積回路のより一層の高速化の為、
例えば１Ω／ｓｑ程度の層抵抗を、例えば４００ｎｍ以
下の高さのゲート電極において実現するためには、ゲー
ト電極の材料として金属を用いることが考えられるが、
高温の熱処理や薬品に対し金属珪化物ほど安定ではない
ため、多結晶シリコンを用いたプロセスとの互換性は低
い。In order to further increase the speed of semiconductor integrated circuits,
For example, in order to realize a layer resistance of about 1 Ω / sq in a gate electrode having a height of 400 nm or less, it is considered that a metal is used as a material of the gate electrode.
It is not as stable as metal silicides against high-temperature heat treatments and chemicals, so it is less compatible with processes using polycrystalline silicon.
【０００６】金属をゲート電極の材料として用いる際
に、耐熱性や耐薬品性を補う方法として、ゲートの上
面、及び側面を保護膜で覆う方法が考えられる。保護膜
の条件としては、耐熱性、耐薬品性はもちろんである
が、ゲート電極の側部に用いる場合には、ソース・ドレ
インとの絶縁を保つ必要があることに注意すべきであ
る。高温の酸化工程に於けるバリア性や弗酸を含む薬品
に対する安定性等を考慮すると、シリコン窒化膜は最も
適した保護膜の一つと考えられる。As a method of supplementing heat resistance and chemical resistance when a metal is used as a material for the gate electrode, a method of covering the upper surface and the side surface of the gate with a protective film can be considered. It should be noted that the condition of the protective film is not only heat resistance and chemical resistance, but when it is used on the side of the gate electrode, it is necessary to maintain insulation from the source / drain. Considering the barrier property in the high temperature oxidation process and the stability against chemicals containing hydrofluoric acid, the silicon nitride film is considered to be one of the most suitable protective films.
【０００７】しかしながら、シリコン窒化膜を形成する
際にソースガスとしてＮＨ3 （アンモニア）を用いるた
め、金属表面が不均一に窒化され、シリコン窒化膜が不
均一に粒状成長するという問題がある。その様子を示し
たのが図１である。これは７８０℃、０．５Ｔｏｒｒ、
ＮＨ3 ：ＳｉＨ2 Ｃｌ2 ＝１０：１の流量比でＷからな
るゲ−ト電極８の表面にＳｉＮ層１０を推積したもので
あるが、ＳｉＮが粒状成長している様子がわかる。However, since NH 3 (ammonia) is used as a source gas when forming the silicon nitride film, there is a problem that the metal surface is nitrided nonuniformly and the silicon nitride film is nonuniformly grown. This is shown in FIG. This is 780 ° C, 0.5 Torr,
The SiN layer 10 is deposited on the surface of the gate electrode 8 made of W at a flow rate ratio of NH 3 : SiH 2 Cl 2 = 10: 1, and it can be seen that SiN is growing granularly.
【０００８】[0008]
【発明が解決しようとする課題】このように、ＭＯＳＦ
ＥＴのゲート電極の材料として金属を用い、その表面に
耐熱性や耐薬品性を向上させる目的で保護膜としてシリ
コン窒化膜を形成する際に、金属表面がソースガスの一
つであるＮＨ3 により不均一に窒化されてしまい、その
結果、シリコン窒化膜が不均一に粒状成長し、保護膜と
しての性能が損なわれる。As described above, the MOSF is
When a metal is used as a material for the gate electrode of ET and a silicon nitride film is formed as a protective film on the surface for the purpose of improving heat resistance and chemical resistance, the metal surface is changed by NH 3 which is one of source gases. The silicon nitride film is non-uniformly nitrided, resulting in non-uniform grain growth of the silicon nitride film and impairing the performance as a protective film.
【０００９】そこで本発明の目的は、金属からなるゲ−
ト電極の表面に、均一なシリコン窒化膜を形成した、低
抵抗のゲート電極を具備する半導体装置を提供すること
にある。Therefore, an object of the present invention is to make a metal gate.
Another object of the present invention is to provide a semiconductor device having a low-resistance gate electrode in which a uniform silicon nitride film is formed on the surface of the gate electrode.
【００１０】本発明の他の目的は、金属からなるゲ−ト
電極の表面に、均一なシリコン窒化膜を形成した、低抵
抗の、従来プロセスとの互換性の高いゲート電極又は配
線の形成を可能とする半導体装置の製造方法を提供する
ことにある。Another object of the present invention is to form a gate electrode or wiring having a low resistance and a high compatibility with conventional processes, in which a uniform silicon nitride film is formed on the surface of a gate electrode made of metal. An object of the present invention is to provide a method of manufacturing a semiconductor device that enables the manufacturing method.
【００１１】[0011]
【課題を解決するための手段】上記課題を解決するため
に本発明は、半導体基板と、この半導体基板上に形成さ
れ、障壁層及び高融点金属層が積層された構造を有する
電極配線とを具備し、前記高融点金属層の上面又は側面
の少なくとも一方が高融点金属珪化物層で被覆され、こ
の珪化物層を介して前記電極配線の上面または側面の少
なくとも一方がシリコン窒化膜で被覆されていることを
特徴とする半導体装置を提供する。In order to solve the above problems, the present invention provides a semiconductor substrate and electrode wiring having a structure in which a barrier layer and a refractory metal layer are laminated on the semiconductor substrate. At least one of the upper surface and the side surface of the refractory metal layer is covered with a refractory metal silicide layer, and the upper surface or the side surface of the electrode wiring is covered with a silicon nitride film through the silicide layer. A semiconductor device is provided.
【００１２】更に本発明は、半導体基板上に、障壁層及
び高融点金属層を積層させた構造を有する電極配線を形
成する工程と、シリコンを含む雰囲気中で熱処理を行う
ことにより、上記高融点金属層の上面又は側面の少なく
とも一方に珪化物層を形成する工程と、この珪化物層を
介して、前記積層構造の上面又は側面の少なくとも一方
にシリコン窒化物を堆積する工程を具備することを特徴
とする半導体装置の製造方法を提供する。Further, according to the present invention, the step of forming an electrode wiring having a structure in which a barrier layer and a refractory metal layer are laminated on a semiconductor substrate and a heat treatment in an atmosphere containing silicon are performed to obtain the refractory metal having the above melting point. A step of forming a silicide layer on at least one of the upper surface and the side surface of the metal layer, and a step of depositing silicon nitride on at least one of the upper surface and the side surface of the laminated structure via the silicide layer. A method of manufacturing a characteristic semiconductor device is provided.
【００１３】本発明において、高融点金属層としては、
Ｎｉ、Ｍｏ、Ｔａ、Ｎｂ、Ｖ等を用いることが出来る。
また、反応障壁層としては、ＴｉＮ層、ＴｉＮ層とＳｉ
Ｎ層との積層体を用いることが可能である。なお、この
障壁層は、例えばビアの下に多結晶シリコン等の高融点
シリコン層と反応する物質から構成される層を形成する
場合には反応を防止する層となり、また、酸化シリコン
膜等の絶縁膜を形成する場合には、高融点金属の絶縁膜
中への拡散を防止する層となる。絶縁膜中に高融点金属
が拡散すると、この絶縁膜中において、リ−ク電流が生
じ易くなる。In the present invention, as the refractory metal layer,
Ni, Mo, Ta, Nb, V or the like can be used.
As the reaction barrier layer, TiN layer, TiN layer and Si
It is possible to use a laminate with N layers. The barrier layer serves as a layer that prevents a reaction when a layer made of a substance that reacts with a high melting point silicon layer such as polycrystalline silicon is formed under a via, and also a silicon oxide film or the like. When the insulating film is formed, it serves as a layer that prevents the refractory metal from diffusing into the insulating film. When the refractory metal diffuses in the insulating film, a leak current is likely to occur in the insulating film.
【００１４】多結晶シリコン層は、不純物を含むもので
ある。また、ｐ型不純物をド−プした多結晶シリコン層
とｎ型不純物をド−プした多結晶シリコン層とを同一基
板上に設けることも可能である。The polycrystalline silicon layer contains impurities. It is also possible to provide a polycrystalline silicon layer doped with p-type impurities and a polycrystalline silicon layer doped with n-type impurities on the same substrate.
【００１５】本発明の方法において、熱処理雰囲気とし
てのシリコンを含む雰囲気は、ジクロロシラン（ＳｉＨ
2 Ｃｌ2 ）、シラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ
6 ）等のシラン系化合物とすることが出来る。In the method of the present invention, the atmosphere containing silicon as the heat treatment atmosphere is dichlorosilane (SiH).
2 Cl 2 ), silane (SiH 4 ), disilane (Si 2 H
6 ) etc. can be used.
【００１６】[0016]
【作用】本発明によれば、多結晶シリコン層、反応障壁
層、及び高融点金属層の積層体を、シリコンを含む雰囲
気中で熱処理することにより、高融点金属の表面に珪化
物層を形成し、次いで、この珪化物層上にシリコン窒化
物を推積している。そのため、高融点金属の表面に直接
シリコン窒化物を形成する時に生ずる、シリコン窒化膜
の不均一な粒状成長が防止され、均一でかつ安定なシリ
コン窒化物を、高融点金属層の保護膜として形成するこ
とが可能である。According to the present invention, a silicide layer is formed on the surface of a refractory metal by heat-treating a laminated body of a polycrystalline silicon layer, a reaction barrier layer and a refractory metal layer in an atmosphere containing silicon. Then, silicon nitride is deposited on this silicide layer. Therefore, the uneven grain growth of the silicon nitride film, which occurs when the silicon nitride is directly formed on the surface of the refractory metal, is prevented, and a uniform and stable silicon nitride is formed as a protective film for the refractory metal layer. It is possible to
【００１７】[0017]
【実施例】以下、図面を参照して、本発明の実施例を説
明する。図１（ａ）〜（ｄ）は、本発明の第１の実施例
に係る半導体装置の製造工程を示す断面図である。ま
ず、図１（ａ）に示すように、ｐ型シリコン基板１に熱
酸化によって厚さ６００ｎｍ程度の素子分離用酸化膜２
と、厚さ８ｎｍ程度の酸化膜３を形成する。次いで、ト
ランジスタのしきい値を合わせる目的で、必要に応じて
イオン注入を行ない、不純物層４を形成する。Embodiments of the present invention will be described below with reference to the drawings. 1A to 1D are cross-sectional views showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention. First, as shown in FIG. 1A, a device isolation oxide film 2 having a thickness of about 600 nm is formed on a p-type silicon substrate 1 by thermal oxidation.
Then, the oxide film 3 having a thickness of about 8 nm is formed. Then, for the purpose of adjusting the threshold value of the transistor, ion implantation is performed as necessary to form the impurity layer 4.
【００１８】次に、図１（ｂ）に示すように、酸化膜３
を希弗酸等で剥離し、更に熱酸化により厚さ８ｎｍ程度
のゲート酸化膜５を形成する。ここで、ゲート酸化膜を
新たに形成し直すのは、イオン注入の際に形成された酸
化膜中の欠陥を除去するとともに、犠牲酸化を行って表
面を清浄化し、信頼性の高いゲート酸化膜を形成するた
めである。続いて、減圧ＣＶＤ法により厚さ１００ｎｍ
の多結晶シリコン層６を形成した後、４０ＫｅＶの加速
電圧、３×１０15ｃｍ-2程度のド−ズ量でＡｓをイオン
注入し、多結晶シリコン層６中にｎ型不純物を導入す
る。Next, as shown in FIG. 1B, the oxide film 3
Is removed with dilute hydrofluoric acid or the like, and thermal oxidation is performed to form a gate oxide film 5 having a thickness of about 8 nm. Here, the gate oxide film is newly formed by removing defects in the oxide film formed at the time of ion implantation and performing sacrificial oxidation to clean the surface to obtain a highly reliable gate oxide film. Is to form. Then, the thickness is 100 nm by the low pressure CVD method.
After the polycrystalline silicon layer 6 is formed, As is ion-implanted at an accelerating voltage of 40 KeV and a dose amount of about 3 × 10 15 cm −2 to introduce an n-type impurity into the polycrystalline silicon layer 6.
【００１９】次に、図１（ｃ）に示すように、反応性ス
パッタリングにより、厚さ１０ｎｍ程度のＴｉＮ層７を
形成し、その上にスパッタリング法により厚さ１００ｎ
ｍのタングステン（Ｗ）層８を形成する。ここで、Ｔｉ
Ｎ層８は、後の熱工程でＷと多結晶シリコンが反応し、
Ｗが多結晶シリコン中に拡散し、ゲート酸化膜を損なう
ことを防止する障壁層としての役割を有する。或いは、
ＴｉＮ層７を形成する代わりに、スパッタリングの反応
室内で窒素プラズマによって多結晶シリコン層６の表面
を薄く（１ｎｍ程度）窒化するか、またはアンモニアを
含む雰囲気中でＲＴＡ(rapid thermal annealing）を行
うことで、薄く多結晶シリコン層６の表面を窒化する
か、更には、このような方法でシリコン表面を窒化した
後、ＴｉＮを形成することによっても同様の反応防止の
効果は得られる。Next, as shown in FIG. 1C, a TiN layer 7 having a thickness of about 10 nm is formed by reactive sputtering, and a TiN layer 7 having a thickness of 100 n is formed thereon by a sputtering method.
A tungsten (W) layer 8 of m is formed. Where Ti
In the N layer 8, W and polycrystalline silicon react with each other in a later heat step,
It has a role as a barrier layer for preventing W from diffusing into the polycrystalline silicon and damaging the gate oxide film. Alternatively,
Instead of forming the TiN layer 7, the surface of the polycrystalline silicon layer 6 is thinly (about 1 nm) nitrided by nitrogen plasma in a sputtering reaction chamber, or RTA (rapid thermal annealing) is performed in an atmosphere containing ammonia. Then, the same effect of preventing the reaction can be obtained by nitriding the surface of the polycrystalline silicon layer 6 thinly, or by nitriding the silicon surface by such a method and then forming TiN.
【００２０】次に、図１（ｄ）に示すように、ＬＰＣＶ
Ｄ法によりＷ層８上にＳｉＮ層１０を推積するが、これ
にはまず、温度７８０℃、圧力０．５Ｔｏｒｒ程度の条
件でＳｉＨ2 Ｃｌ2 を１０分間程度導入し、Ｗ層８の表
面に薄い珪化物層９を形成した後に、同一の反応室内で
ＳｉＨ2 Ｃｌ2 とＮＨ3 を導入し、厚さ１００ｎｍのＳ
ｉＮ層１０を推積する。このようにすることで、図２に
示すように、Ｗ層８の表面は不均一に窒化されることが
なく、ＳｉＮ層１０は均一に推積される。Next, as shown in FIG. 1 (d), LPCV
The SiN layer 10 is deposited on the W layer 8 by the D method. First, SiH 2 Cl 2 is introduced for about 10 minutes under the conditions of a temperature of 780 ° C. and a pressure of about 0.5 Torr to form a surface of the W layer 8. After forming a thin silicide layer 9 on the silicon, SiH 2 Cl 2 and NH 3 are introduced in the same reaction chamber, and a 100 nm thick S
The iN layer 10 is deposited. By doing so, as shown in FIG. 2, the surface of the W layer 8 is not unevenly nitrided, and the SiN layer 10 is uniformly deposited.
【００２１】引き続き、通常の方法を用いて、ＳｉＮ／
Ｗ／ＴｉＮ／多結晶シリコンからなる積層体を所望の形
状にパターニングしてゲート電極を形成し、このゲート
電極をマスクとして用いて第２導電型の不純物イオンを
基板に注入することにより、ソース、ドレインを形成す
る。その後、ＣＶＤ法により層間絶縁膜としてＳｉＯ2
膜を推積し、このＳｉＯ2 膜にコンタクト孔を形成し、
Ａｌの配線を形成することによりＭＯＳＦＥＴが完成さ
れる。Subsequently, the SiN /
By patterning a laminate of W / TiN / polycrystalline silicon into a desired shape to form a gate electrode, and using the gate electrode as a mask to implant impurity ions of the second conductivity type into the substrate, a source, Form the drain. After that, SiO 2 is formed as an interlayer insulating film by the CVD method.
A film is deposited, a contact hole is formed in this SiO 2 film,
The MOSFET is completed by forming Al wiring.
【００２２】図３（ａ）〜（ｄ）は、本発明の第２の実
施例に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、ｐ型シリコン基板２１
上に素子分離用の酸化膜２２を形成し、ゲート酸化膜２
５を形成した後、多結晶シリコン層２６を推積し、この
多結晶シリコン層２６に４０ＫｅＶの加速電圧、３×１
０15ｃｍ-2程度のド−ズ量でＡｓのイオン注入を行い、
次いで、Ｗと多結晶シリコンの反応を防止する層２７を
設けた後にＷ層２８を推積し、更に、保護膜３０を形成
し、ゲート電極を所望の形状にパターニングして、多層
構造のゲ−ト電極を得る。3 (a) to 3 (d) are sectional views showing the manufacturing steps of the semiconductor device according to the second embodiment of the present invention.
First, as shown in FIG. 3A, the p-type silicon substrate 21
An oxide film 22 for element isolation is formed on the gate oxide film 2
5 is formed, a polycrystalline silicon layer 26 is deposited, and an accelerating voltage of 40 KeV, 3 × 1 is applied to the polycrystalline silicon layer 26.
As ions are implanted at a dose of about 0 15 cm -2 ,
Next, after providing a layer 27 for preventing the reaction between W and polycrystalline silicon, a W layer 28 is deposited, a protective film 30 is further formed, and a gate electrode is patterned into a desired shape to obtain a multilayer structure. -Give the electrode.
【００２３】ここで、保護膜３０としては、第１の実施
例で述べた方法によりＳｉＮを推積してもよいし、常圧
ＣＶＤ法やプラズマＣＶＤ法等の低温の推積法を用いて
ＳｉＯ2 膜を推積しても良い。また、その後の工程を考
慮し、充分な耐熱性や耐薬品性を有する他の絶縁膜や導
電性の膜を用いても良い。Here, as the protective film 30, SiN may be deposited by the method described in the first embodiment, or a low temperature deposition method such as an atmospheric pressure CVD method or a plasma CVD method may be used. A SiO 2 film may be deposited. Further, in consideration of the subsequent steps, another insulating film or conductive film having sufficient heat resistance and chemical resistance may be used.
【００２４】次に、図３（ｂ）に示すように、Ｈ2 ／Ｎ
2 ／Ｈ2 Ｏの混合ガス雰囲気中で熱処理することで、Ｗ
層２８及び反応防止膜２７は酸化されることなく、多結
晶シリコン層２６及び基板２１の表面のみを酸化し、酸
化膜３１を形成する。これは、ゲート酸化膜の両端を厚
くすることによりゲート端の電界集中を緩和するためで
ある。次に、ゲート電極をマスクとして用いて、２０Ｋ
ｅＶの加速電圧、１×１０14ｃｍ-2程度のド−ズ量で、
Ａｓのイオン注入を行ない、ドレイン端での電界集中を
緩和するためのいわゆるＬＤＤ(lightly doped drain)
領域３２を形成する。Next, as shown in FIG. 3B, H 2 / N
By heat treatment in a mixed gas atmosphere of 2 / H 2 O, W
The layer 28 and the reaction preventive film 27 are not oxidized, and only the surfaces of the polycrystalline silicon layer 26 and the substrate 21 are oxidized to form an oxide film 31. This is because the electric field concentration at the gate end is relaxed by thickening both ends of the gate oxide film. Next, using the gate electrode as a mask, 20K
With an accelerating voltage of eV and a dose amount of about 1 × 10 14 cm −2 ,
So-called LDD (lightly doped drain) for ion implantation of As to alleviate electric field concentration at the drain end
A region 32 is formed.
【００２５】次いで、ゲート電極の側壁に絶縁膜を形成
するために、図３（ｃ）に示すように、ＬＰＣＶＤ法に
より厚さ１００ｎｍ程度のＳｉＮ層３４を推積するが、
この場合も、第１の実施例で述べたように、まず温度７
８０℃、圧力０．５Ｔｏｒｒ程度の条件で、ＳｉＨ2 Ｃ
ｌ2 を１０分間程度導入し、Ｗ層２８の側面に珪化物層
３３を形成した後に、同一の反応室内でにおいて、Ｓｉ
Ｈ2 Ｃｌ2 とＮＨ3 を導入し、厚さ１００ｎｍのＳｉＮ
層３４を推積する。このようにすることで、Ｗ層２８の
表面は不均一に窒化されることがなく、ＳｉＮ層３４は
均一に推積される。Next, in order to form an insulating film on the side wall of the gate electrode, a SiN layer 34 having a thickness of about 100 nm is deposited by LPCVD as shown in FIG. 3C.
Also in this case, as described in the first embodiment, first, the temperature 7
SiH 2 C under the conditions of 80 ° C. and pressure of 0.5 Torr
After introducing l 2 for about 10 minutes to form a silicide layer 33 on the side surface of the W layer 28, Si is placed in the same reaction chamber.
Introducing H 2 Cl 2 and NH 3 to form SiN with a thickness of 100 nm
Layer 34 is deposited. By doing so, the surface of the W layer 28 is not unevenly nitrided, and the SiN layer 34 is uniformly deposited.
【００２６】次に、図３（ｄ）に示すように、反応性イ
オンエッチング（ＲＩＥ）によりＳｉＮをエッチバック
する事によりゲート側壁（３５）を形成する。引き続
き、通常の工程により、ゲート電極及びゲート側壁をマ
スクとして用いて、４０ＫｅＶの加速電圧、３×１０15
ｃｍ-2程度のド−ズ量で、Ａｓのイオン注入を行い、ソ
ース３６ａ及びドレイン３６ｂを形成する。なお、この
時、イオン注入のマスクとしてレジストを用いる場合
は、レジストを塗布する以前に基板に熱酸化膜を形成
し、レジストから基板への汚染を防止する必要がある。
そのような場合、Ｗ層２８の表面の珪化物層３３を厚く
形成し、耐酸化性をあらかじめ強化しておくことが有効
である。Next, as shown in FIG. 3D, the gate sidewalls (35) are formed by etching back SiN by reactive ion etching (RIE). Then, by an ordinary process, using the gate electrode and the gate sidewall as a mask, an acceleration voltage of 40 KeV, 3 × 10 15
As ions are implanted with a dose amount of about cm −2 to form a source 36 a and a drain 36 b. At this time, when a resist is used as a mask for ion implantation, it is necessary to form a thermal oxide film on the substrate before applying the resist to prevent the resist from contaminating the substrate.
In such a case, it is effective to form the silicide layer 33 on the surface of the W layer 28 thick to enhance the oxidation resistance in advance.
【００２７】次に、ＣＶＤ法によりＳｉＯ2 層を推積
し、このＳｉＯ2 層にコンタクト孔を形成した後、Ａｌ
等からなる配線を形成することにより、ＭＯＳＦＥＴが
完成される。Next, a SiO 2 layer is deposited by the CVD method, contact holes are formed in this SiO 2 layer, and then Al is deposited.
The MOSFET is completed by forming wirings made of, for example.
【００２８】図４は、本発明の第３の実施例に係る半導
体装置を示す断面図である。この実施例では、Ｗ層２８
の側面に限らず、上面にも珪化物層３３を形成し、更に
ＳｉＮ層３４を推積している。それ以外は、第２の実施
例と同様である。FIG. 4 is a sectional view showing a semiconductor device according to the third embodiment of the present invention. In this embodiment, the W layer 28
The silicide layer 33 is formed not only on the side surface but also on the upper surface, and the SiN layer 34 is further deposited. Other than that, it is the same as the second embodiment.
【００２９】なお、以上の実施例においては、Ｎチャネ
ル−ＭＯＳトランジスタの製造方法について説明した
が、不純物の導電型を変えることでＰチャネル−ＭＯＳ
トランジスタも同様の方法で製造できる。また、電極配
線構造として、ゲ−ト電極以外の構造に耐して本発明を
適用することが出来る。例えば、多層配線構造やコンタ
クト電極配線に対して適用可能である。Although the method of manufacturing the N-channel MOS transistor has been described in the above embodiments, the P-channel-MOS can be formed by changing the conductivity type of the impurities.
The transistor can be manufactured by the same method. Further, as the electrode wiring structure, the present invention can be applied to a structure other than the gate electrode. For example, it can be applied to a multilayer wiring structure and contact electrode wiring.
【００３０】更に、以上の実施例では、金属としてＷを
挙げたが、珪化の際の温度、圧力、等を適当に変えるこ
とでＭｏ、Ｔａ、Ｎｂ、Ｖ等の他の高融点金属を用いて
も、同様の効果が得られる。また、反応障壁層として、
ＴｉＮ以外に、ＺｒＮ、ＨｆＮ、ＷＮX 等のの高融点金
属窒化物、ＴｉＣ、ＴａＣ等の高融点金属炭化物等を用
いることが出来る。Further, although W has been mentioned as the metal in the above embodiments, other refractory metals such as Mo, Ta, Nb and V can be used by appropriately changing the temperature, pressure, etc. during silicidation. However, the same effect can be obtained. In addition, as a reaction barrier layer,
Besides TiN, ZrN, HfN, refractory metal nitrides of such WN X, TiC, may be used a high-melting metal carbides such as TaC.
【００３１】更にまた、ゲ−ト構造も、上記した多結晶
シリコンの積層構造以外に、ゲ−ト絶縁膜上に反応障壁
層及び高融点金属層を、この順に積層した構造とするこ
とが可能である。その他、本発明の趣旨を逸脱しない範
囲で、様々な変形が可能である。Furthermore, the gate structure may be a structure in which a reaction barrier layer and a refractory metal layer are laminated in this order on the gate insulating film, in addition to the above-mentioned polycrystalline silicon laminated structure. Is. In addition, various modifications can be made without departing from the spirit of the present invention.
【００３２】[0032]
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン層、反応障壁層、及び高融点金属層の積
層体を、シリコンを含む雰囲気中で熱処理することによ
り、高融点金属の表面に珪化物層を形成し、次いで、こ
の珪化物層上にシリコン窒化物を推積している。そのた
め、高融点金属の表面に直接シリコン窒化物を形成する
時に生ずる、シリコン窒化膜の不均一な粒状成長が防止
され、均一でかつ安定なシリコン窒化物を、高融点金属
層の保護膜として形成することが可能である。As described above, according to the present invention,
The laminated body of the polycrystalline silicon layer, the reaction barrier layer, and the refractory metal layer is heat-treated in an atmosphere containing silicon to form a silicide layer on the surface of the refractory metal. It is deposited with silicon nitride. Therefore, the uneven grain growth of the silicon nitride film, which occurs when the silicon nitride is directly formed on the surface of the refractory metal, is prevented, and a uniform and stable silicon nitride is formed as a protective film for the refractory metal layer. It is possible to
【図１】本発明の第１の実施例に係る半導体装置の製造
工程を示す断面図。FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to a first embodiment of the invention.
【図２】本発明の方法によりＷ表面にＳｉＮが均一に成
長することを示す図。FIG. 2 is a view showing that SiN uniformly grows on the W surface by the method of the present invention.
【図３】本発明の第２の実施例に係る半導体装置の製造
工程を示す断面図。FIG. 3 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the second embodiment of the invention.
【図４】本発明の第３の実施例に係る半導体装置を示す
断面図。FIG. 4 is a sectional view showing a semiconductor device according to a third embodiment of the present invention.
【図５】Ｗ表面のＳｉＮ粒状成長を示す図。FIG. 5 is a view showing SiN grain growth on a W surface.
１…シリコン基板 ２…素子分離 ３…酸化膜 ４…しきい値を合わせるための不純物層 ５…ゲート酸化膜 ６…多結晶シリコン ７…反応防止膜（ＴｉＮ） ８…Ｗ（タングステン） ９…珪化物層 １０…シリコン窒化膜 ２１…シリコン基板 ２２…素子分離 ２５…ゲート酸化膜 ２６…多結晶シリコン ２７…反応防止膜 ２８…Ｗ（タングステン） ３０…保護膜 ３１…酸化膜 ３２…ＬＤＤ領域 ３３…珪化物層 ３４…シリコン窒化膜 ３５…ゲート側壁 DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Element isolation 3 ... Oxide film 4 ... Impurity layer 5 for adjusting a threshold value 5 ... Gate oxide film 6 ... Polycrystalline silicon 7 ... Reaction prevention film (TiN) 8 ... W (tungsten) 9 ... Silicification Physical layer 10 ... Silicon nitride film 21 ... Silicon substrate 22 ... Element isolation 25 ... Gate oxide film 26 ... Polycrystalline silicon 27 ... Reaction prevention film 28 ... W (tungsten) 30 ... Protective film 31 ... Oxide film 32 ... LDD region 33 ... Silicide layer 34 ... Silicon nitride film 35 ... Gate sidewall
【手続補正書】[Procedure amendment]
【提出日】平成６年１２月１６日[Submission date] December 16, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１１】[0011]
【課題を解決するための手段】上記課題を解決するため
に本発明は、半導体基板と、この半導体基板上に形成さ
れた高融点金属層を有する電極配線とを具備し、前記高
融点金属層の上面又は側面の少なくとも一方が高融点金
属珪化物層で被覆され、この珪化物層を介して前記電極
配線の上面または側面の少なくとも一方がシリコン窒化
膜で被覆されていることを特徴とする半導体装置を提供
する。The present invention in order to solve the above problems SUMMARY OF THE INVENTION comprises a semiconductor substrate, it is formed on the semiconductor substrate
An electrode wiring having a high-melting-point metal layer formed thereon , at least one of an upper surface and a side surface of the high-melting-point metal layer is covered with a high-melting-point metal silicide layer, and the upper surface of the electrode wiring through the silicide layer. Further, there is provided a semiconductor device characterized in that at least one of the side surfaces is covered with a silicon nitride film.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１２】更に本発明は、半導体基板上に、高融点金
属層を有する電極配線を形成する工程と、シリコンを含
む雰囲気中で熱処理を行うことにより、上記高融点金属
層の上面又は側面の少なくとも一方に珪化物層を形成す
る工程と、この珪化物層を介して、前記電極配線の上面
又は側面の少なくとも一方にシリコン窒化物を堆積する
工程を具備することを特徴とする半導体装置の製造方法
を提供する。Further, the present invention provides a high melting point gold on a semiconductor substrate.
A step of forming an electrode wiring having a metal layer, a step of forming a silicide layer on at least one of an upper surface and a side surface of the refractory metal layer by performing heat treatment in an atmosphere containing silicon, and the silicide layer And a step of depositing silicon nitride on at least one of the upper surface and the side surface of the electrode wiring via the above.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】本発明において、電極配線としては、障壁
層及び高融点金属層が積層された構造を有するものが好
ましい。高融点金属層としては、Ｎｉ、Ｍｏ、Ｔａ、Ｎ
ｂ、Ｖ等を用いることが出来る。また、障壁層として
は、ＴｉＮ層、ＴｉＮ層とＳｉＮ層との積層体を用いる
ことが可能である。なお、この障壁層は、例えばビアの
下に多結晶シリコン等の高融点シリコン層と反応する物
質から構成される層を形成する場合には反応を防止する
層となり、また、酸化シリコン膜等の絶縁膜を形成する
場合には、高融点金属の絶縁膜中への拡散を防止する層
となる。絶縁膜中に高融点金属が拡散すると、この絶縁
膜中において、リ−ク電流が生じ易くなる。In the present invention, a barrier is used as the electrode wiring.
It is preferable to have a structure in which a layer and a refractory metal layer are laminated.
Good As the refractory metal layer, Ni, Mo, Ta, N
b, V, etc. can be used. As the barrier layer , it is possible to use a TiN layer or a laminated body of a TiN layer and a SiN layer. The barrier layer serves as a layer that prevents a reaction when a layer made of a substance that reacts with a high melting point silicon layer such as polycrystalline silicon is formed under a via, and also a silicon oxide film or the like. When the insulating film is formed, it serves as a layer that prevents the refractory metal from diffusing into the insulating film. When the refractory metal diffuses in the insulating film, a leak current is likely to occur in the insulating film.
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】[0016]
【作用】本発明によれば、高融点金属層をシリコンを含
む雰囲気中で熱処理することにより、高融点金属の表面
に珪化物層を形成し、次いで、この珪化物層上にシリコ
ン窒化物を推積している。そのため、高融点金属の表面
に直接シリコン窒化物を形成する時に生ずる、シリコン
窒化膜の不均一な粒状成長が防止され、均一でかつ安定
なシリコン窒化物を、高融点金属層の保護膜として形成
することが可能である。According to the present invention, a refractory metal layer is heat-treated in an atmosphere containing silicon to form a silicide layer on the surface of the refractory metal, and then a silicon nitride layer is formed on the silicide layer. It is piled up. Therefore, the uneven grain growth of the silicon nitride film, which occurs when the silicon nitride is directly formed on the surface of the refractory metal, is prevented, and a uniform and stable silicon nitride is formed as a protective film for the refractory metal layer. It is possible to
Claims (2)
れ、障壁層及び高融点金属層が積層された構造を有する
電極配線とを具備し、前記高融点金属層の上面又は側面
の少なくとも一方が高融点金属珪化物層で被覆され、こ
の珪化物層を介して前記電極配線の上面または側面の少
なくとも一方がシリコン窒化膜で被覆されていることを
特徴とする半導体装置。1. A semiconductor substrate, and electrode wiring formed on the semiconductor substrate and having a structure in which a barrier layer and a refractory metal layer are laminated, and at least one of an upper surface and a side surface of the refractory metal layer. Is covered with a refractory metal silicide layer, and at least one of the upper surface and the side surface of the electrode wiring is covered with a silicon nitride film through the silicide layer.
を積層させた構造を有する電極配線を形成する工程と、
シリコンを含む雰囲気中で熱処理を行うことにより、上
記高融点金属層の上面又は側面の少なくとも一方に珪化
物層を形成する工程と、この珪化物層を介して、前記積
層構造の上面又は側面の少なくとも一方にシリコン窒化
物を堆積する工程を具備することを特徴とする半導体装
置の製造方法。2. A step of forming electrode wiring having a structure in which a barrier layer and a refractory metal layer are laminated on a semiconductor substrate,
A step of forming a silicide layer on at least one of the upper surface and the side surface of the refractory metal layer by performing a heat treatment in an atmosphere containing silicon; A method of manufacturing a semiconductor device, comprising a step of depositing silicon nitride on at least one side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844393A JPH0794731A (en) | 1993-09-24 | 1993-09-24 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23844393A JPH0794731A (en) | 1993-09-24 | 1993-09-24 | Semiconductor device and its manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794731A true JPH0794731A (en) | 1995-04-07 |
Family
ID=17030304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23844393A Pending JPH0794731A (en) | 1993-09-24 | 1993-09-24 | Semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794731A (en) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012869A (en) * | 1996-06-20 | 1998-01-16 | Nec Corp | Semiconductor device and its manufacture |
| US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
| US6162741A (en) * | 1996-12-03 | 2000-12-19 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| WO2002073696A1 (en) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Process for producing semiconductor integrated circuit device |
| US6879043B2 (en) | 2000-10-30 | 2005-04-12 | Matsushita Electric Industrial Co., Ltd. | Electrode structure and method for fabricating the same |
| US6893980B1 (en) | 1996-12-03 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US7022574B2 (en) | 1997-02-12 | 2006-04-04 | Yamaha Corporation | Multi-voltage level semiconductor device and its manufacture |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| JP2009515328A (en) * | 2005-11-04 | 2009-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Semiconductor transistor with contact hole close to the gate |
| KR100940267B1 (en) * | 2007-11-30 | 2010-02-04 | 주식회사 하이닉스반도체 | Method for forming electrode of semiconductor device |
| JP2010123982A (en) * | 2010-01-06 | 2010-06-03 | Renesas Technology Corp | Method of manufacturing semiconductor device |
| US8134201B2 (en) | 2008-05-09 | 2012-03-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device provided with stacked layer gate including charge accumulation layer and control gate, and manufacturing method thereof |
| JP2018181885A (en) * | 2017-04-03 | 2018-11-15 | 住友電気工業株式会社 | Forming method of silicon nitride passivation film and manufacturing method of semiconductor device |
-
1993
- 1993-09-24 JP JP23844393A patent/JPH0794731A/en active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012869A (en) * | 1996-06-20 | 1998-01-16 | Nec Corp | Semiconductor device and its manufacture |
| US7232751B2 (en) | 1996-12-03 | 2007-06-19 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US6162741A (en) * | 1996-12-03 | 2000-12-19 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US6893980B1 (en) | 1996-12-03 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method therefor |
| US7022574B2 (en) | 1997-02-12 | 2006-04-04 | Yamaha Corporation | Multi-voltage level semiconductor device and its manufacture |
| US6137177A (en) * | 1997-10-31 | 2000-10-24 | Nec Corporation | CMOS semiconductor device |
| US6879043B2 (en) | 2000-10-30 | 2005-04-12 | Matsushita Electric Industrial Co., Ltd. | Electrode structure and method for fabricating the same |
| US7300833B2 (en) | 2001-03-12 | 2007-11-27 | Renesas Technology Corp. | Process for producing semiconductor integrated circuit device |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7144766B2 (en) | 2001-03-12 | 2006-12-05 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having polymetal gate electrode |
| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| CN100447980C (en) * | 2001-03-12 | 2008-12-31 | 株式会社日立制作所 | Process for producing semiconductor integrated circuit device |
| WO2002073696A1 (en) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Process for producing semiconductor integrated circuit device |
| US7985643B2 (en) | 2005-11-04 | 2011-07-26 | International Business Machines Corporation | Semiconductor transistors with contact holes close to gates |
| JP2009515328A (en) * | 2005-11-04 | 2009-04-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Semiconductor transistor with contact hole close to the gate |
| KR100940267B1 (en) * | 2007-11-30 | 2010-02-04 | 주식회사 하이닉스반도체 | Method for forming electrode of semiconductor device |
| US8134201B2 (en) | 2008-05-09 | 2012-03-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device provided with stacked layer gate including charge accumulation layer and control gate, and manufacturing method thereof |
| JP2010123982A (en) * | 2010-01-06 | 2010-06-03 | Renesas Technology Corp | Method of manufacturing semiconductor device |
| JP2018181885A (en) * | 2017-04-03 | 2018-11-15 | 住友電気工業株式会社 | Forming method of silicon nitride passivation film and manufacturing method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4484392B2 (en) | Method for forming gate electrode of semiconductor element | |
| KR100530401B1 (en) | Semiconductor device having a low-resistance gate electrode | |
| US5512502A (en) | Manufacturing method for semiconductor integrated circuit device | |
| JP2002198526A (en) | Method of manufacturing semiconductor device | |
| JP2877104B2 (en) | Method for manufacturing semiconductor device | |
| KR100685205B1 (en) | Semiconductor device having a hmp metal gate and method for manufacturing the same | |
| JPH0794731A (en) | Semiconductor device and its manufacturing method | |
| US6635938B1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH08250451A (en) | Manufacture of semiconductor device | |
| JP2740722B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4347479B2 (en) | Field effect transistor | |
| US7375015B2 (en) | Manufacturing method which prevents abnormal gate oxidation | |
| JPH03147328A (en) | Manufacture of semiconductor device | |
| JP4730993B2 (en) | Method for forming conductive line of semiconductor element | |
| JPH0982812A (en) | Manufacture of semiconductor device | |
| JP2972687B2 (en) | Method for manufacturing semiconductor device | |
| KR100277855B1 (en) | Method for forming gate electrode of semiconductor device_ | |
| KR100200184B1 (en) | Manufacturing method of semiconductor device | |
| JP2746100B2 (en) | Method for manufacturing semiconductor device | |
| JPH08130216A (en) | Semiconductor device and its manufacture | |
| JP2968548B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH05190855A (en) | Thin-film transistor and manufacture thereof | |
| JPS63281424A (en) | Formation of polycide electrode | |
| JPH08107153A (en) | Manufacture of semiconductor device | |
| JPH0878358A (en) | Manufacture of semiconductor device |