JP2005062618A - Ｅｌ表示装置および該ｅｌ表示装置の駆動方法。 - Google Patents

Abstract

【課題】表示オン、オフ時の電源シーケンスを規定し、良好な画像表示を行うこうができるＥＬ表示装置、ＥＬ表示方法を提供する。
【解決手段】電源立ち上げ時はアノードラインの電圧ＰＶＤＤ、カソードラインの電圧ＰＶＳＳ、出力制御信号ＯＥＶ２以外の電圧を最初に立ち上げ、ＰＶＤＤ、ＰＶＳＳを次に立ち上げ、ＯＥＶ２を最後に立ち上げる構成とする。電源立ち下げ時は逆に、ＯＥＶ２、ＰＶＤＤ、ＰＶＳＳ、その他の信号・電圧の順に立ち下げる構成とする。また上記の電源立ち上げ、立ち下げシーケンスを実現できるよう、ＥＬ素子のアノード、カソードと電源回路を結ぶ配線へスイッチを設け、スイッチのオン・オフによりＰＶＤＤ、ＰＶＳＳの立ち上げ、立ち下げタイミングを制御できる構成とする。
【選択図】図６

Description

本発明は、有機または無機エレクトロルミネッセンス（ＥＬ）素子を用いたＥＬ表示パネルなどの自発光表示パネルに関するものである。また、これらの表示パネルの駆動回路に関するものである。ＥＬ表示パネルの駆動方法と駆動回路およびそれらを用いた情報表示装置などに関するものである。

ＥＬ表示装置（例えば、特許文献１参照。）は、現在フラットディスプレイで幅広く利用されている液晶表示装置と比較して、自発光素子を使用していることからバックライトを必要としないことから、電力・薄さの点で有利であり、他にも視野角が広いなどメリットが多く、次世代の有力フラットディスプレイとして期待が大きい。
特開平２００２−３３４７７９号公報

ＥＬ表示パネルの画像表示を行う際、電源シーケンスというものに関しては特に規定の無いのが現在の状態である。特に規定も無い電源立ち上げシーケンスでＥＬ表示を実行した場合、ＴＦＴのスイッチング制御が不定となる場合があり、表示時に画面がフラッシュするなどの異常な表示が起こる可能性がある。また、電源立ち下げシーケンスに関しても同様の異常な表示が起こる可能性がある。

要するに、電源回路の立ち上げ、立ち下げ動作に関して、特にこれといって確立されたものがないのが現状であった。

上記課題を考慮して、本発明は、良好な画像表示を行うこうができるＥＬ表示装置、ＥＬ表示方法を提供することを目的とする。

上記課題を解決するために、第１の本発明は、スイッチングＴＦＴへ各々の制御電圧印加するゲートドライバと、
前記ゲートドライバからの出力により導通し、画素への所定電流の書込みを行う第１のスイッチングＴＦＴと、
前記ゲートドライバからの出力により導通し、ＥＬ素子の発光を行う第２のスイッチングＴＦＴと、
ＥＬ素子に対して画素データに対応した電流を流すソースドライバと、
前記ソースドライバより出力される前記画素データに対応した電流を流す駆動ＴＦＴと、
前記ＥＬ素子のアノード、カソードに接続されているアノードライン、カソードラインと電源回路の間をそれぞれ接続・遮断する第１、第２のスイッチとを備え、
前記第１、第２のスイッチをオフして前記アノードライン、前記カソードラインと前記電源回路の間を遮断させた状態で前記画素データに対応した電流を前記駆動ＴＦＴへ流すアクティブマトリクス駆動のＥＬ表示装置である。

第２の本発明は、前記第１、第２のスイッチは前記駆動ＴＦＴのゲート電圧が確定し、前記画素への所定電流の書込みが完了した後にオンさせる、第１の本発明のアクティブマトリクス駆動のＥＬ表示装置である。

第３の本発明は、前記第２のスイッチングＴＦＴの導通は、前記第１、第２のスイッチをオンした後に行う、第１または第２の本発明のアクティブマトリクス駆動のＥＬ表示装置である。

第４の本発明は、前記第１のスイッチと前記第２のスイッチのオン、オフは同時に行われる、第１〜３の本発明のいずれかのアクティブマトリクス駆動のＥＬ表示装置である。
第５の本発明は、ゲートドライバによりスイッチングＴＦＴへ各々の制御電圧を印加する工程と、
第１のスイッチングＴＦＴにより前記ゲートドライバからの出力により導通し、画素への所定電流の書込みを行う工程と、
第２のスイッチングＴＦＴにより前記ゲートドライバからの出力により導通し、ＥＬ素子の発光を行う工程と、
ソースドライバによりＥＬ素子に対して画素データに対応した電流を流す工程と、
駆動ＴＦＴにより前記ソースドライバより出力される前記画素データに対応した電流を流す工程と、
前記第１、第２のスイッチにより前記ＥＬ素子のアノード、カソードに接続されているアノードライン、カソードラインと電源回路の間をそれぞれ接続・遮断する工程とを備え、
前記第１、第２のスイッチをオフして前記アノードライン、前記カソードラインと前記電源回路の間を遮断させた状態で前記画素データに対応した電流を前記駆動ＴＦＴへ流すアクティブマトリクス駆動のＥＬ表示装置の駆動方法である。

本発明のアクティブマトリクス駆動のＥＬ表示装置の駆動方法は、電源シーケンスの立ち上げ、立ち下げに特定の順序を設け、またそれを実現するための手段を表示装置の内部に構成するようにしたことを特徴とする。

ＴＦＴの状態が不定となることなくＥＬ表示が行われるため、良好な画像表示を行うことが出来る。なお、本発明を用いれば、低消費電力の情報表示装置などを構成できるので、電力を消費しない。また、小型軽量化できるので、資源を消費しない。また、高精細の表示パネルであっても十分に対応できる。したがって、地球環境、宇宙環境に優しいこととなる。

以下、本発明のＥＬ表示装置の構成を図１に示す。１１はソースドライバであり、画素１６へ画素データに対応した出力を行う手段である。１２はゲートドライバであり、ゲートドライバ１２のスタートパルスＳＴＶ、１ライン期間のクロックＣＫＶによって生成されるライン選択信号を出力し、画素１６内のＴＦＴ（薄膜トランジスタ）へＴＦＴのスイッチングオン電圧ＶＧＨまたはスイッチングオフ電圧ＶＧＬを印加する手段である。１３はＥＬパネル表示領域であり、ＥＬ表示を行う画素１６の集団である。１４はゲート信号線であり、ゲートドライバ１２出力と画素１６内のＴＦＴへの出力制御信号ＯＥＶのＮＡＮＤ出力を画素１６内のＴＦＴへ印加する手段である。１５はソース信号線であり、ソースドライバ１１からの出力を画素１６内のＥＬ素子へ印加する手段である。１６は画素であり、ソースドライバ１１、ゲートドライバ１２、ＯＥＶによってＥＬ表示制御を行う手段である。

なお、ＯＥＶとゲートドライバ１２からのライン選択出力とのＮＡＮＤ出力が画素１６内のＴＦＴへ印加されるが、ＯＥＶ、ライン選択信号ともに“Ｈ”レベルのとき、ＮＡＮＤによりスイッチングオン電圧ＶＧＬが出力されてＴＦＴが導通し、それ以外の条件ではスイッチングオフ電圧ＶＧＨが出力されてＴＦＴが遮断する。

次に、ＥＬパネル表示領域１３とＥＬ素子のアノード・カソードの接続を図２に示す。２１はアノードラインであり、画素１６内のＥＬ素子のアノード端子に接続される。２２はカソードラインであり、画素１６内のＥＬ素子のカソード端子に接続される。２３は電源回路であり、アノードライン２１の電圧ＰＶＤＤ、カソードライン２２の電圧ＰＶＳＳなどＥＬ表示に必要な電圧を生成する手段である。

画素１６内のＥＬ素子のアノード端子、カソード端子にそれぞれＰＶＤＤ、ＰＶＳＳが印加されることにより、ＥＬ素子は導通し発光が可能となる。

次に、画素１６の構成を示す。図３ではカレントコピア方式におけるＥＬ表示の画素構成を表している。３１は蓄積容量であり、ソースドライバ１１から出力された電流により決定するＴＦＴ３２ｃのゲート電圧とＰＶＤＤとの電位差により電荷を蓄積する手段である。３２はＴＦＴであり、３２ａ、３２ｂは１フレーム中のライン選択期間にソースドライバ１１からの出力電流をＴＦＴ３２ｃへ送る手段であり、３２ｃはソースドライバからの出力電流をＥＬ素子３３へ印加する手段であり、３２ｄは1フレーム中のライン非選択期間にＴＦＴ３２ｃを流れる電流をＥＬ素子へ印加させる手段である。３３はＥＬ素子であり、ＴＦＴ３２ｃを流れる電流が流れ込むことでＥＬ表示を行う手段である。

図３の画素構成でのＥＬ表示について図４を参照しながら説明する。ゲート信号線１４ａの出力は、ＴＦＴ３２ａ、３２ｂのスイッチングオフ電圧ＶＧＨ１あるいはスイッチングオン電圧ＶＧＬ１の値であり、ゲート信号線１４ｂの出力は、ＴＦＴ３２ｄのスイッチングオン電圧ＶＧＨ２あるいはスイッチングオフ電圧ＶＧＬ２の値を持つ。ゲート信号線１４の状態により、ＥＬ素子３３の輝度が変化する。

動作としてはまず、１フレーム中のライン選択期間にゲート信号線１４ｂの電圧がＶＧＨ２レベルとなり、ＥＬ素子３３の発光が停止する。その後、ゲート信号線１４ａの電圧がＶＧＬ１レベルとなり、蓄積容量３１へ電荷が蓄積される。この動作を所定電流を書き込むと定義する。なお、書きこまれる所定電流量は、ソースドライバ１１からの出力される電流値に応じて変わる。

所定電流が書きこまれ、ゲート信号線１４ａの電圧がＶＧＨ１レベルとなる、すなわちライン選択期間が終了することで書込みを終了し、１フレーム中のライン非選択期間へと移行する。ライン非選択期間ではゲート信号線１４ｂの電圧がＶＧＬ２レベルとなることで書きこまれた所定電流がＥＬ素子３３へ流れ込み、輝度Ｂの発光を行う。

ところで、有機ＥＬ表示パネルをモジュール化する際、問題となる事項に、アノード配線２３１、カソード配線の引き回し（配置）の抵抗値の課題がある。なお、アノード配線２３１はアノードライン２１と同様の手段である。有機ＥＬ表示パネルは、ＥＬ素子３３の駆動電圧が比較的低いかわりに、ＥＬ素子３３に流れる電流が大きい。そのため、ＥＬ素子３３に電流を供給するアノード配線、カソード配線を太くする必要がある。一例として、２インチクラスのＥＬ表示パネルでも高分子ＥＬ材料では、２００ｍＡ以上の電流をアノード配線２３１に流す必要がある。そのため、アノード配線２３１の電圧降下を防止するため、アノード配線は１Ω以下の低抵抗化する必要がある。しかし、アレイ基板２６２では、配線は薄膜蒸着で形成するため、低抵抗化は困難である。そのため、パターン幅を太くする必要がある。しかし、２００ｍＡの電流をほとんど電圧降下なしで伝達するためには、配線幅が２ｍｍ以上となるという課題があった。

図３３は従来のＥＬ表示パネルの構成である。表示領域５０の左右に内蔵ゲートドライバ３１１ａ、３１１ｂが形成（配置）されている。また、ソースドライバ回路２３４ｐも画素３１３のＴＦＴと同一プロセスで形成されている（内蔵ソースドライバ回路）。

アノード配線２３１はパネルの右側に配置されている。アノード配線２３１にはＰＶＤＤ電圧が印加されている。アノード配線２３１幅は一例として２ｍｍ以上である。アノード配線２３１は画面の下端から画面の上端に分岐されている。分岐数は画素列数である。たとえば、ＱＣＩＦパネルでは、１７６列×ＲＧＢ＝５２８本である。一方、ソース信号線２３５は内蔵ソースドライバ２３４ｐから出力されている。ソース信号線２３５は画面の上端から画面の下端に配置（形成）されている。また、内蔵ゲートドライバ３１１の電源配線３３１も画面の左右に配置されている。

したがって、表示パネルの右側の額縁は狭くすることができない。現在、携帯電話などに用いる表示パネルでは、狭額縁化が重要である。また、画面の左右の額縁を均等にすることが重要である。しかし、図３３の構成では、狭額縁化が困難である。

この課題を解決するため、本発明の表示パネルでは、図３４に図示するように、アノード配線２３１はソースドライバＩＣ２３４の裏面に位置する箇所、かつアレイ表面に配置（形成）している。ソースドライバ回路（ＩＣ）２３４は半導体チップで形成（作製）し、ＣＯＧ（チップオンガラス）技術で基板２６２に実装している。ソースドライバＩＣ２３４化にアノード配線２３１を配置（形成）できるのは、チップ２３４の裏面に基板に垂直方向に１０μｍ〜３０μｍの空間があるからである。図３３のように、ソースドライバ回路２３４ｐをアレイ基板２６２に直接形成すると、マスク数の問題、あるいは歩留まりの問題、ノイズの問題からソースドライバ回路２３４ｐの下層あるいは上層にアノード配線（ベースアノード線、アノード電圧線、基幹アノード線）２３１を形成することは困難である。

また、図３４に図示するように、共通アノード線２４２を形成し、ベースアノード線２３１と共通アノード線２４２とを接続アノード線２４１で短絡させている。特に、ＩＣチップの中央部の接続アノード線２４１を形成した点がポイントである。接続アノード線２４１を形成することにより、ベースアノード線２３１と共通アノード線２４２間の電位差がなくなる。また、アノード配線２３２を共通アノード線２４２から分岐している点がポイントである。以上の構成を採用することにより、図３３のようにアノード配線２３１の引き回しがなくなり、狭額縁化を実現できる。

共通アノード線２４２が長さ２０ｍｍとし、配線幅が１５０μｍとし、配線のシート抵抗を０．０５Ω／□とすれば、抵抗値は２００００（μｍ）／１５０（μｍ）×０．０５Ω＝約７Ωになる。共通アノード線２４２の両端を接続アノード線２４１ｃでベースアノード線２３１と接続すれば、共通アノード線２４２には両側給電されるから、見かけ上の抵抗値は、７Ω／２＝３．５Ωとなり、また、集中分布乗数に置きなおすと、さらに、見かけ上の共通アノード線２４２の抵抗値は１／２となるから、少なくとも２Ω以下となる。アノード電流が１００ｍＡであっても、この共通アノード線２４２での電圧降下は、０．２Ｖ以下となる。さらに、中央部の接続アノード線２４１ｂで短絡すれば電圧降下は、ほとんど発生しないようにすることができるのである。

本発明はベースアノード線２３１をＩＣ２３４下に形成すること、共通アノード線２４２を形成し、この共通アノード線２４２とベースアノード線２３１とを電気的に接続すること（接続アノード線２４１）、共通アノード線２４２からアノード配線２３２を分岐させることである。なお、アノード線はカソード線に置き換えることができる。

また、アノード線（ベースアノード線２３１、共通アノード線２４２、接続アノード線２４１、アノード配線２３２など）を低抵抗化するため、薄膜の配線を形成後、あるいはパターニング前に、無電解メッキ技術、電解メッキ技術などを用いて、導電性材料を積層し厚膜化してもよい。厚膜化することにより、配線の断面積が広くなり、低抵抗化することができる。以上の事項はカソードに関しても同様である。また、ゲート信号線３１２、ソース信号線２３５にも適用することができる。

したがって、共通アノード線２４２を形成し、この共通アノード線２４２を接続アノード線２４１で両側給電を行う構成の効果は高く、また、中央部に接続アノード線２４１ｂ（２４１ｃ）を形成することによりさらに効果が高くなる。また、ベースアノード線２３１、共通アノード線２４２、接続アノード線２４１でループを構成しているため、ＩＣ２３４に入力される電界を抑制することができる。

共通アノード線２４２とベースアノード線２３１は同一金属材料で形成し、また、接続アノード線２４１も同一金属材料で形成することが好ましい。また、これらのアノード線は、アレイを形成する最も抵抗値の低い金属材料あるいは構成で実現する。一般的に、ソース信号線２３５の金属材料および構成（ＳＤレイヤ）で実現する。共通アノード線２４２とソース信号線２３５とが交差する箇所は、同一材料で形成することはできない。したがって、交差する箇所は他の金属材料（ゲート信号線３１２と同一材料および構成、ＧＥレイヤ）で形成し、絶縁膜で電気的に絶縁する。もちろん、アノード線は、ソース信号線２３５の構成材料からなる薄膜と、ゲート信号線３１２の構成材料からなる薄膜とを積層して構成してもよい。

なお、ソースドライバＩＣ２３４の裏面にアノード配線（カソード配線）などのＥＬ素子３３に電流を供給する配線を敷設する（配置する、形成する）としたが、これに限定するものではない。たとえば、ゲートドライバ回路３１１をＩＣチップで形成し、このＩＣをＣＯＧ実装してもよい。このゲートドライバＩＣ３１１の裏面にアノード配線、カソード配線を配置（形成）する。以上のように本発明は、ＥＬ表示装置などにおいて、駆動ＩＣを半導体チップで形成（作製）し、このＩＣをアレイ基板２６２などの基板に直接実装し、かつ、ＩＣチップの裏面の空間部にアノード配線、カソード配線などの電源あるいはグランドパターンを形成（作製）するものである。

図３８は基準電流の受け渡し端子位置を概念的に図示している。ＩＣチップの中央部に配置されて信号入力端子３８３ｉに基準電流信号線が接続されている。この基準電流信号線３８２に印加される電流（なお、電圧の場合もある。）は、ＥＬ材料の温特補償がされている。また、ＥＬ材料の寿命劣化による補償がされている。

基準電流信号線３８２に印加された電流（電圧）に基づき、チップ２３４内で電流源を駆動する。この基準電流がカレントミラー回路を介して、スレーブチップへの基準電流として出力される。スレーブチップへの基準電流は端子３８３ｏから出力される。端子３８３ｏは基準電流発生回路２４３の左右に少なくとも１個以上配置（形成）される。図３８では、左右に２個づつ配置（形成）されている。この基準電流が、カスケード信号線３８１ａ１、３８１ａ２、３８１ｂ１、３８１ｂ２でスレーブチップ２３４に伝達される。なお、スレーブチップ２３４ａに印加された基準電流を、マスターチップ２３４ｂにフィードバックし、ずれ量を補正するように回路を構成してもよい。

以上の事項を他の図面を使用しながらさらに詳しく説明をする。図２３は本発明の表示パネルの一部の説明図である。図２３において、点線がＩＣチップ２３４を配置する位置である。つまり、ベースアノード線（アノード電圧線つまり分岐まえのアノード配線）がＩＣチップ２３４の裏面かつアレイ基板２６２上に形成（配置）されている。なお、本発明の実施例において、ＩＣチップ（３１１、２３４）の裏面に分岐前のアノード配線２３１を形成するとして説明するが、これは説明を容易にするためである。たとえば、分岐前のアノード配線２３１のかわりに分岐前のカソード配線あるいはカソード膜を形成（配置）してもよい。その他、ゲートドライバ回路３１１の電源配線３３１を配置または形成してもよい。

ＩＣチップ２３４はＣＯＧ技術により電流出力（電流入力）端子３８３とアレイ２６２に形成された接続端子２３３とが接続される。接続端子２３３はソース信号線２３５の一端に形成されている。また、接続端子２３３は２３３ａと２３３ｂというように千鳥配置である。なお、ソース信号線の一端には接続端子２３３が形成され、他の端にもチェック用の端子電極が形成されている。

また、本発明ではＩＣチップは電流駆動方式のドライバＩＣ（電流で画素にプログラムする方式）としたが、これに限定するものではない。たとえば、図１７などの電圧プログラムの画素を駆動する電圧駆動方式のドライバＩＣを積載したＥＬ表示パネル（装置）などにも適用することができる。

接続端子２３３ａと２３３ｂ間にはアノード配線２３２（分岐後のアノード配線）が配置される。つまり、太く、低抵抗のベースアノード線２３１から分岐されたアノード配線２３２が接続端子２３３間に形成され、画素３１３列に沿って配置されている。したがって、アノード配線２３２とソース信号線２３５とは平行に形成（配置）される。以上のように構成（形成）することにより、図３３のようにベースアノード線２３１を画面横に引き回すことなく、各画素にＰＶＤＤ電圧を供給できる。

図２４はさらに、具体的に図示している。図２３との差異は、アノード配線を接続端子２３３間に配置せず、別途形成した共通アノード線２４２から分岐させた点である。共通アノード線２４２とベースアノード線２３１とは接続アノード線２４１で接続している。

図２４はＩＣチップ２３４を透視して裏面の様子を図示したように記載している。ＩＣチップ２３４は出力端子２４４にプログラム電流Ｉｗを出力する電流出力回路２４３が配置されている。基本的に、出力端子２４４と電流出力回路２４３は規則正しく配置されている。ＩＣチップ２３４の中央部には親電流源の基本電流を作製する回路、コントロール（制御）回路が形成されている。そのため、ＩＣチップの中央部には出力端子２４４が形成されていない（電流出力回路２４３がＩＣチップの中央部に形成できないからである）。

本発明では、図２４の中央部２４３ａ部には出力端子２４４をＩＣチップに作製していない（出力回路がないからである。なお、ソースドライバなどのＩＣチップの中央部に、コントロール回路などが形成され、出力回路が形成されていない事例は多い）。本発明のＩＣチップはこの点に着眼し、ＩＣチップの中央部に出力端子２４４を形成（配置）せず（ソースドライバなどのＩＣチップの中央部に、コントロール回路などが形成され、出力回路が形成されていない場合であっても、中央部にダミーパッドをして、出力端子（パッド）が形成されているのが一般的である）、この位置に共通アノード線２４１を形成している（ただし、共通アノード線２４１はアレイ基板２６２面に形成されている）。接続アノード線２４１の幅は、５０μｍ以上１０００μｍ以下にする。また、長さに対する抵抗（最大抵抗）値は、１００Ω以下になるようにする。

接続アノード線２４１でベースアノード線２３１と共通アノード線２４２とをショートすることにより、共通アノード線２４２に電流が流れることにより発生する電圧降下を極力抑制する。つまり、本発明の構成要素である接続アノード線２４１はＩＣチップの中央部に出力回路がない点を有効に利用しているのである。また、従来、ＩＣチップの中央部にダミーパッドとして形成されている出力端子２４４を削除することにより、このダミーパッドと接続アノード線２４１が接触することによる、ＩＣチップが電気的に影響をあたえることを防止している。ただし、このダミーパッドがＩＣチップのベース基板（チップのグランド）、他の構成と電気的に絶縁されている場合は、ダミーパッドが接続アノード線２４１と接触しても全く問題がない。したがって、ダミーパッドをＩＣチップの中央部に形成したままでもよいことは言うまでもない。

さらに具体的には、図２７のように接続アノード線２４１、共通アノード線２４２は形成（配置）されている。まず、接続アノード線２４１は太い部分（２４１ａ）と細い部分（２４１ｂ）がある。太い部分（２４１ａ）は抵抗値を低減するためである。細い部分（２４１ｂ）は、出力端子２４４間に接続アノード線２４１ｂを形成し、共通アノード線２４２と接続するためである。

また、ベースアノード線２３１と共通アノード線２４２との接続は、中央部の接続アノード線２４１ｂだけでなく、左右の接続アノード線２４１ｃでもショートしている。したがって、共通アノード線２４２とベースアノード線２３１とは３本の接続アノード線２４１でショートされている。したがって、共通アノード線２４２に大きな電流が流れても共通アノード線２４２で電圧降下が発生しにくい。これは、ＩＣチップ２３４は通常、幅が２ｍｍ以上あり、このＩＣ２３４下に形成されたベースアノード線２３１の線幅を太く（低インピーダンス化できる）できるからである。そのため、低インピーダンスのベースアノード線２３１と共通アノード線２４２とを複数箇所で接続アノード線２４１によりショートしているため、共通アノード線２４２の電圧降下は小さくなるのである。

以上のように共通アノード線２４２での電圧降下を小さくできるのは、ＩＣチップ２３４下にベースアノード線２３１を配置（形成）できる点、ＩＣチップ２３４の左右の位置を用いて、接続アノード線２４１ｃを配置（形成）できる点、ＩＣチップ２３４の中央部に接続アノード線２４１ｂを配置（形成）できる点にある。

また、図２７では、ベースアノード線２３１とカソード電源線（ベースカソード線）２７１とを絶縁膜２６１を介して積層させている。この積層した箇所がコンデンサを形成する（この構成をアノードコンデンサ構成と呼ぶ）。このコンデンサは、電源パスコンデンサとして機能する。したがって、ベースアノード線２３１の急激な電流変化を吸収することができる。コンデンサの容量は、ＥＬ表示装置の表示面積をＳ平方ミリメートルとし、コンデンサの容量をＣ（ｐＦ）としたとき、Ｍ／２００ ≦ Ｃ ≦ Ｍ／１０の関係を満足させることがよい。さらには、Ｍ／１００ ≦ Ｃ ≦ Ｍ／２０の関係を満足させることがよい。Ｃが小さいと電流変化を吸収することが困難であり、大きいとコンデンサの形成面積が大きくなりすぎ実用的でない。

なお、図２７などの実施例では、ＩＣチップ２３４下にベースアノード線２３１を配置（形成）するとしたが、アノード線をカソード線としてもよいことは言うまでもない。また、図２７において、ベースカソード線２７１とベースアノード線２３１とを入れ替えても良い。本発明の技術的思想は、ドライバを半導体チップで形成し、かつ半導体チップをアレイ基板２６２もしくはフレキシブル基板に実装し、半導体チップの下面にＥＬ素子３３などの電源あるいはグランド電位（電流）を供給する配線などを配置（形成）する点にある。

したがって、半導体チップは、ソースドライバ２３４に限定されるものではなく、ゲートドライバ３１１でもよく、また、電源ＩＣでもよい。また、半導体チップをフレキシブル基板に実装し、このフレキシブル基板面かつ半導体チップの下面にＥＬ素子３３などの電源あるいはグランドパターンを配線（形成）する構成も含まれる。もちろん、ソースドライバＩＣ２３４とゲートドライバＩＣ３１１の両方を、半導体チップで構成し、基板２６２にＣＯＧ実装を行っても良い。そして、前記チップの下面に電源あるいはグランドパターンを形成してもよい。また、ＥＬ素子３３への電源あるいはグラントパターンとしたがこれに限定するものではなく、ソースドライバ２３４への電源配線、ゲートドライバ３１１への電源配線でもよい。また、ＥＬ表示装置に限定されるものではなく、液晶表示装置にも適用できる。その他、ＦＥＤ、ＰＤＰなど表示パネルにも適用することができる。以上の事項は、本発明の他の実施例でも同様である。

図２５は本発明の他の実施例である。主な図２３、図２４、図２７との差異は図２３が出力端子２３３間にアノード配線２３２を配置したのに対し、図２５では、ベースアノード配線２３１から多数（複数）の細い接続アノード線２４１ｄを分岐させ、この接続アノード線２４１ｄを共通アノード線２４２とをショートした点である。また、細い接続アノード線２４１ｄと接続端子２３３と接続されたソース信号線２３５とを絶縁膜２６１を介して積層した点である。

アノード線２４１ｄはベースアノード線２３１とコンタクトホール２５１ａで接続を取り、アノード配線２３２は共通アノード線２４２とコンタクトホール２５１ｂで接続を取っている。他の点（接続アノード線２４１ａ、２４１ｂ、２４１ｃ、アノードコンデンサ構成など）などは図２４、図２７と同様であるので説明を省略する。

図２７のＡＡ’線での断面図を図２６に図示する。図２６（ａ）では、略同一幅のソース信号線２３５を接続アノード線２４１ｄが絶縁膜２６１ａを介して積層されている。
絶縁膜２６１ａの膜厚は、５００オングストローム以上３０００オングストローム（Å）以下にする。さらに好ましくは、８００オングストローム以上２０００オングストローム（Å）以下にする。膜厚が薄いと、接続アノード線２４１ｄとソース信号線２３５との寄生容量が大きくなり、また、接続アノード線２４１ｄとソース信号線２３５との短絡が発生しやすくなり好ましくない。逆に厚いと絶縁膜の形成時間に長時間を要し、製造時間が長くなりコストが高くなる。また、上側の配線の形成が困難になる。なお、絶縁膜２６１は、ポリビフェーニールアルコール（ＰＶＡ）樹脂、エポキシ樹脂、ポリプロピレン樹脂、フェノール樹脂、アクリル系樹脂、ポリイミド樹脂などの有機材料と同一材料が例示され、その他、ＳiＯ₂、ＳｉＮｘなどの無機材料が例示される。その他、Ａｌ2Ｏ3、Ｔａ2Ｏ3などであってもよいことは言うまでもない。また、図２６（ａ）に図示するように、最表面には絶縁膜２６１ｂを形成し、配線２４１などの腐食、機械的損傷を防止させる。

図２６（ｂ）では、ソース信号線２３５の上にソース信号線２３５よりも線幅の狭い接続アノード線２４１ｄが絶縁膜２６１ａを介して積層されている。以上のように構成することにより、ソース信号線２３５の段差によるソース信号線２３５と接続アノード線２４１ｄとのショートを抑制することができる。図２６（ｂ）の構成では、接続アノード線２４１ｄの線幅は、ソース信号線２３５の線幅よりも０．５μｍ以上狭くすることが好ましい。さらには、接続アノード線２４１ｄの線幅は、ソース信号線２３５の線幅よりも０．８μｍ以上狭くすることが好ましい。

図２６（ｂ）では、ソース信号線２３５の上にソース信号線２３５よりも線幅の狭い接続アノード線２４１ｄが絶縁膜２６１ａを介して積層されているとしたが、図２６（ｃ）に図示するように、接続アノード線２４１ｄの上に接続アノード信号線２４１ｄよりも線幅の狭いソース信号線２３５が絶縁膜２６１ａを介して積層するとしてもよい。他の事項は他の実施例と同様であるので説明を省略する。

図２８はＩＣチップ２３４部の断面図である。基本的には図２７の構成を基準にしているが、図２４、図２５などでも同様に適用できる。もしくは類似に適用できる。

図２８（ｂ）は図２７のＡＡ’での断面図である。図２８（ｂ）でも明らかなように、ＩＣチップの２３４の中央部には出力パッド２４４が形成（配置）されていない。この出力パッドと、表示パネルのソース信号線２３５とが接続される。出力バッド２４４は、メッキ技術あるいはネイルヘッドボンダ技術によりバンプ（突起）が形成されている。突起の高さは１０μｍ以上４０μｍ以下の高さにする。もちろん、金メッキ技術（電解、無電解）により突起を形成してもよいことは言うまでもない。

前記突起と各ソース信号線２３５とは導電性接合層（図示せず）を介して電気的に接続されている。導電性接合層は接着剤としてエポキシ系、フェノール系等を主剤とし、銀（Ａｇ）、金（Ａｕ）、ニッケル（Ｎｉ）、カーボン（Ｃ）、酸化錫（ＳnＯ2）などのフレークを混ぜた物、あるいは紫外線硬化樹脂などである。導電性接合層（接続樹脂）２８１は、転写等の技術でバンプ上に形成する。または、突起とソース信号線２３５とをＡＣＦ樹脂２８１で熱圧着される。なお、突起あるいは出力パッド２４４とソース信号線２３５との接続は、以上の方式に限定するものではない。また、アレイ基板上にＩＣ２３４を積載せず、フィルムキャリヤ技術を用いてもよい。また、ポリイミドフィルム等を用いてソース信号線２３５などと接続しても良い。図２８（ａ）はソース信号線２３５と共通アノード線２４２とが重なっている部分の断面図である（図２６を参照のこと）。

共通アノード線２４２からアノード配線２３２が分岐されている。アノード配線２３２はＱＣＩＦパネルの場合は、１７６×ＲＧＢ＝５２８本である。アノード配線２３２を介して、図１などで図示するＰＶＤＤ電圧（アノード電圧）が供給される。１本のアノード配線２３２には、ＥＬ素子３３が低分子材料の場合は、最大で２００μＡ程度の電流が流れる。したがって、共通アノード配線２４２には、２００μＡ×５２８で約１００ｍＡの電流が流れる。

したがって、共通アノード配線２４２での電圧降下を０．２（Ｖ）以内にするには、電流が流れる最大経路の抵抗値が２Ω（１００ｍＡ流れるとして）以下にする必要がある。本発明では、図２７に示すように３箇所に接続アノード線２４１を形成しているので、集中分布回路におきなおすと、共通アノード線２４２の抵抗値は容易に極めて小さく設計することができる。また、図２５のように多数の接続アノード線２４１ｄを形成すれば、共通アノード線２４２での電圧降下は、ほぼなくなる。

問題となるのは、共通アノード線２４２とソース信号線２３５との重なり部分における寄生容量（共通アノード寄生容量と呼ぶ）の影響である。基本的に、電流駆動方式では、電流を書き込むソース信号線２３５に寄生容量があると黒表示電流を書き込みにくい。したがって、寄生容量は極力小さくする必要がある。

共通アノード寄生容量は、少なくとも１ソース信号線２３５が表示領域内で発生する寄生容量（表示寄生容量と呼ぶ）の１／１０以下にする必要がある。たとえば、表示寄生容量が１０（ｐＦ）であれば、１（ｐＦ）以下にする必要がある。さらに好ましくは、（表示寄生容量と呼ぶ）の１／２０以下にする必要がある。表示寄生容量が１０（ｐＦ）であれば、０．５（ｐＦ）以下にする必要がある。この点を考慮して、共通アノード線２４２の線幅（図３１のＭ）、絶縁膜２６１の膜厚（図２９を参照）を決定する。

ベースアノード線２３１はＩＣチップ２３４の下に形成（配置）する。形成する線幅は、低抵抗化の観点から、極力太い方がよいことは言うまでのない。その他、ベースアノード配線２３１は遮光の機能を持たせることが好ましい。この説明図を図３０に図示している。なお、ベースアノード配線２３１を金属材料で所定膜厚形成すれば、遮光の効果があることはいうまでもない。また、ベースアノード線２３１が太くできない時、あるいは、ＩＴＯなどの透明材料で形成するときは、ベースアノード線２３１に積層して、あるいは多層に、光吸収膜あるいは光反射膜をＩＣチップ２３４下（基本的にはアレイ２６２の表面）に形成する。また、図３０の遮光膜（ベースアノード線２３１）は、完全な遮光膜であることを必要としない。部分に開口部があってもよく。また、回折効果、散乱効果を発揮するものでもよい。また、ベースアノード線２３１に積層させて、光学的干渉多層膜からなる遮光膜を形成または配置してもよい。

もちろん、アレイ基板２６２とＩＣチップ２３４との空間に、金属箔あるいは板あるいはシートからなる反射板（シート）、光吸収板（シート）を配置あるいは挿入あるいは形成してもよいことは言うまでもない。また、金属箔に限定されず、有機材料あるいは無機材料からなる箔あるいは板あるいはシートからなる反射板（シート）、光吸収板（シート）を配置あるいは挿入あるいは形成してもよいことは言うまでもない。また、アレイ基板２６２とＩＣチップ２３４との空間に、ゲルあるいは液体からなる光吸収材料、光反射材料を注入あるいは配置してもよい。さらに前記ゲルあるいは液体からなる光吸収材料、光反射材料を加熱により、あるいは光照射により硬化させることが好ましい。なお、ここでは説明を容易にするために、ベースアノード線２３１を遮光膜（反射膜）にするとして説明をする。

図３０のように、ベースアノード線２３１はアレイ基板２６２の表面に限定するものではない。遮光膜／反射膜とするという思想を満足させるためには、ＩＣチップ２３４の裏面に光が入射しなければよいのである。したがって、基板２６２の内面あるいは内層にベースアノード線２３１などを形成してもよいことは言うまでもない。また、基板２６２の裏面にベースアノード線２３１（反射膜、光吸収膜として機能する構成または構造）を形成することにより、ＩＣ２３４に光が入射することを防止または抑制できるのであれば、アレイ基板２６２の裏面でもよい。

また、図３０などでは、遮光膜などはアレイ基板２６２に形成するとしたがこれに限定するものではなく、ＩＣチップ２３４の裏面に直接に遮光膜などを形成してもよい。この場合は、ＩＣチップ２３４の裏面に絶縁膜２６１（図示せず）を形成し、この絶縁膜上に遮光膜もしくは反射膜などを形成する。また、ソースドライバ回路２３４がアレイ基板２６２に直接に形成する構成（低温ポリシリコン技術、高温ポリシリコン技術、固相成長技術、アモルファスシリコン技術によるドライバ構成）の場合は、遮光膜、光吸収膜あるいは反射膜を基板２６２に形成し、その上にドライバ回路２３４を形成（配置）すればよい。

ＩＣチップ２３４には電流源６３４など、微少電流を流すトランジスタ素子が多く形成されている（図３０の回路形成部３０１）。微少電流を流すトランジスタ素子に光が入射すると、ホトコンダクタ現象が発生し、出力電流（プログラム電流Ｉｗ）、親電流量、子電流量などが異常な値（バラツキが発生するなど）となる。特に、有機ＥＬなどの自発光素子は、基板２６２内でＥＬ素子３３から発生した光が乱反射するため、表示領域５０以外の箇所から強い光が放射される。この放射された光が、ＩＣチップ２３４の回路形成部３０１に入射するとホトコンダクタ現象を発生する。したがって、ホトコンダクタ現象の対策は、ＥＬ表示デバイスに特有の対策である。

この課題に対して、本発明では、ベースアノード線２３１を基板２６２上に構成し、遮光膜する。ベースアノード線２３１の形成領域は図３０に図示するように、回路形成部３０１を被覆するようにする。以上のように、遮光膜（ベースアノード線２３１）を形成することにより、ホトコンダクタ現象を完全に防止できる。特にベースアノード配線２３１などのＥＬ電源線は、画面書き換えに伴い、電流がながれて多少の電位が変化する。しかし、電位の変化量は、１Ｈタイミングで少しずつ変化するため、ほど、グランド電位（電位変化しないという意味）として見なせる。したがって、ベースアノード線２３１あるいはベースカソード線は、遮光の機能だけでなく、シールドの効果も発揮する。

有機ＥＬなどの自発光素子は、基板２６２内でＥＬ素子３３から発生した光が乱反射するため、表示領域５０以外の箇所から強い光が放射される。この乱反射光を防止あるいは抑制するため、図２９に図示するように、画像表示に有効な光が通過しない箇所（無効領域）に光吸収膜２９１を形成する（逆に有効領域とは、表示領域５０をその近傍）。光吸収膜を形成する箇所は、封止フタ２９４の外面（光吸収膜２９１ａ）、封止フタ２９４の内面（光吸収膜２９１ｃ）、基板２６２の側面（光吸収膜２９１ｄ）、基板の画像表示領域以外（光吸収膜２９１ｂ）などである。なお、光吸収膜に限定するものではなく、光吸収シートを取り付けてもよく、また、光吸収壁でもよい。また、光吸収の概念には、光を散乱させることのより、光を発散させる方式あるいは構造も含まれる、また、広義には反射により光を封じこめる方式あるいは構成も含まれる。

光吸収膜を構成する物質としては、アクリル樹脂などの有機材料にカーボンを含有させたもの、黒色の色素あるいは顔料を有機樹脂中に分散させたもの、カラーフィルターの様にゼラチンやカゼインを黒色の酸性染料で染色したものが例示される。その他、単一で黒色となるフルオラン系色素を発色させて用いたものでもよく、緑色系色素と赤色系色素とを混合した配色ブラックを用いることもできる。また、スパッタにより形成されたＰｒＭｎＯ3膜、プラズマ重合により形成されたフタロシアニン膜等が例示される。

以上の材料はすべて黒色の材料であるが、光吸収膜としては、表示素子が発生する光色に対し、補色の関係の材料を用いても良い。例えば、カラーフィルター用の光吸収材料を望ましい光吸収特性が得られるように改良して用いれば良い。基本的には前記した黒色吸収材料と同様に、色素を用いて天然樹脂を染色したものを用いても良い。また、色素を合成樹脂中に分散した材料を用いることができる。色素の選択の範囲は黒色色素よりもむしろ幅広く、アゾ染料、アントラキノン染料、フタロシアニン染料、トリフェニルメタン染料などから適切な１種、もしくはそれらのうち２種類以上の組み合わせでも良い。

また、光吸収膜としては金属材料を用いてもよい。たとえば、六価クロムが例示される。六価クロムは黒色であり、光吸収膜として機能する。その他、オパールガラス、酸化チタンなどの光散乱材料であってもよい。光を散乱させることにより、結果的に光を吸収することと等価になるからである。

なお、封止フタ２９４は、４μｍ以上１５μｍ以下の樹脂ビーズ２９２を含有させた封止樹脂３１１を用いて、基板２６２と封止フタ２９４とを接着する。フタ２９４は加圧せずに配置し、固定する。

図２７の実施例は、共通アノード線２４２をＩＣチップ２３４の近傍に形成（配置）するように図示したが、これに限定するものではない。たとえば、図３１に図示するように、表示領域５０の近傍に形成してもよい。また、形成することが好ましい。なぜならば、ソース信号線２３５とアノード配線２３２とが短距離で、かつ平行して配置（形成）する部分が減少するからである。ソース信号線２３５とアノード配線２３２とが短距離で、かつ平行に配置されると、ソース信号線２３５とアノード配線２３２間に寄生容量が発生するからである。図３１のように、表示領域５０の近傍に共通アノード線２４２を配置するとその問題点はなくなる。画面表示領域５０から共通アノード線２４２の距離Ｋ（図３１を参照）は、１ｍｍ以下にすることが好ましい。

共通アノード線２４２は、極力低抵抗化するため、ソース信号線２３５を形成する金属材料で形成することが好ましい。本発明では、Ｃu薄膜、Ａｌ薄膜あるいはＴｉ／Ａｌ／Ｔｉの積層構造、あるいは合金もしくはアマルガムからなる金属材料（ＳＤメタル）で形成している。したがって、ソース信号線２３５と共通アノード線２４２が交差する箇所はショートすることを防止するため、ゲート信号線３１２を構成する金属材料（ＧＥメタル）に置き換える。ゲート信号線は、Ｍｏ／Ｗの積層構造からなる金属材料で形成している。

一般的に、ゲート信号線３１２のシート抵抗は、ソース信号線２３５のシート抵抗より高い。これは、液晶表示装置で一般的である。しかし、有機ＥＬ表示パネルにおいて、かつ電流駆動方式では、ソース信号線２３５を流れる電流は１〜５μＡと微少である。したがって、ソース信号線２３５の配線抵抗が高くとも電圧降下はほとんど発生せず、良好な画像表示を実現できる。液晶表示装置においては、電圧でソース信号線２３５に画像データを書き込む。したがって、ソース信号線２３５の抵抗値が高いと画像を１水平走査期間に書き込むことができない。

しかし、本発明の電流駆動方式では、ソース信号線２３５の抵抗値が高く（つまり、シート抵抗値が高い）とも、課題とはならない。したがって、ソース信号線２３５のシート抵抗は、ゲート信号線３１２のシート抵抗より高くともよい。したがって、本発明のＥＬ表示パネルにおいて（概念的には、電流駆動方式の表示パネルあるいは表示装置において）、図３２に図示するように、ソース信号線２３５をＧＥメタルで作製（形成）し、ゲート信号線３１２をＳＤメタルで作製（形成）してもよい（液晶表示パネルと逆）。

図３５は、図２７、図３１の構成に加えて、ゲートドライバ回路３１１を駆動する電源配線３３１を配置した構成である。電源配線３３１はパネルの表示領域５０の右端→下辺→表示領域５０の左端に引き回している。つまり、ゲートドライバ３１１ａと３１１ｂの電源とは同一になっている。

しかし、ゲート信号線３１２ａを選択するゲートドライバ回路３１１ａ（ゲート信号線３１２ａはＴＦＴ１１ｂ、ＴＦＴ１１ｃを制御する）と、ゲート信号線３１２ｂを選択するゲートドライバ回路３１１ｂ（ゲート信号線３１２ｂはＴＦＴ１１ｄを制御し、ＥＬ素子３３に流れる電流を制御する）とは、電源電圧を異ならせることが好ましい。特に、ゲート信号線３１２ａの振幅（オン電圧−オフ電圧）は小さいことが好ましい。ゲート信号線３１２ａの振幅が小さくなるほど、画素３１３のコンデンサ１９への突き抜け電圧が減少するからである（図１などを参照）。一方、ゲート信号線３１２ｂはＥＬ素子３３を制御する必要があるため、振幅は小さくできない。

したがって、図３６に図示するように、ゲートドライバ３１１ａの印加電圧はＶｈａ（ゲート信号線３１２ａのオフ電圧）と、Ｖｌａ（ゲート信号線３１２ａのオン電圧）とし、ゲートドライバ３１１ｂの印加電圧はＶｈｂ（ゲート信号線３１２ｂのオフ電圧）と、Ｖｌａ（ゲート信号線３１２ｂのオン電圧）とする。Ｖｌａ < Ｖｌｂなる関係とする。なお、ＶｈａとＶｈｂとは、略一致させてもよい。

ゲートドライバ回路３１１は、通常、ＮチャンネルトランジスタとＰチャンネルトランジスタで構成するが、Ｐチャンネルトランジスタのみで形成することが好ましい。アレイを作製に必要とするマスク数が減少し、製造歩留まり向上、スループットの向上が見込まれるからである。したがって、図３などに例示したように、画素３１３を構成するＴＦＴをＰチャンネルトランジスタとするとともに、ゲートドライバ回路３１１もＰチャンネルトランジスタで形成あるいは構成する。ＮチャンネルトランジスタとＰチャンネルトランジスタでゲートドライバ回路を構成すると必要なマスク数は１０枚となるが、Ｐチャンネルトランジスタのみで形成すると必要なマスク数は５枚になる。

しかし、Ｐチャンネルトランジスタのみでゲートドライバ回路３１１などを構成すると、レベルシフタ回路をアレイ基板２６２に形成できない。レベルシフタ回路はＮチャンネルトランジスタとＰチャンネルトランジスタで構成するからである。

この課題に対して、本発明では、レベルシフタ回路機能を、電源ＩＣ３７１に内蔵させている。図３７はその実施例である。電源ＩＣ３７１はゲートドライバ回路３１１の駆動電圧、ＥＬ素子３３のアノード、カソード電圧、ソースドライバ回路２３４の駆動電圧を発生させる。

電源ＩＣ３７１はゲートドライバ回路３１１のＥＬ素子３３のアノード、カソード電圧を発生させるため、高い耐圧の半導体プロセスを使用する必要がある。この耐圧があれば、ゲートドライバ回路３１１の駆動する信号電圧までレベルシフトすることができる。

したがって、レベルシフトおよびゲートドライバ回路３１１の駆動は図３７の構成で実施する。入力データ（画像データ、コマンド、制御データ）２７２はソースドライバＩＣ２３４に入力される。入力データにはゲートドライバ回路３１１の制御データも含まれる。ソースドライバＩＣ２３４は耐圧（動作電圧）が５（Ｖ）である。一方、ゲートドライバ回路３１１は動作電圧が１５（Ｖ）である。ソースドライバ回路２３４から出力されるゲートドライバ回路３１１に出力される信号は、５（Ｖ）から１５（Ｖ）にレベルシフトする必要がある。このレベルシフトを電源回路（ＩＣ）３７１で行う。図３７ではゲートドライバ回路３１１を制御するデータ信号も電源ＩＣ制御信号３７２としている。

電源回路３７１は入力されたゲートドライバ回路３１１を制御するデータ信号３７２を内蔵するレベルシフタ回路でレベルシフトし、ゲートドライバ回路制御信号３７３として出力し、ゲートドライバ回路３１１を制御する。

以下、基板２６２に内蔵するゲートドライバ回路３１１をＰチャンネルのトランジスタのみで構成した本発明のゲートドライバ３１１について説明をする。先にも説明したように、画素３１３とゲートドライバ回路３１１とをＰチャンネルトランジスタのみで形成する（つまり、基板２６２に形成するトランジスタはすべてＰチャンネルトランジスタである。反対に言えば、Ｎチャンネルのトランジスタを用いない状態）ことにより、アレイを作製に必要とするマスク数が減少し、製造歩留まり向上、スループットの向上が見込まれるからである。また、Ｐチャンネルトランジスタの性能のみの向上に取り組みができるため、結果として特性改善が容易である。たとえば、Ｖｔ電圧の低減化（より０（Ｖ）に近くするなど）、Ｖｔバラツキの減少を、ＣＭＯＳ構造（ＰチャンネルとＮチャンネルトランジスタを用いる構成）よりも容易に実施できる。

一例として、図３４に図示するように、本発明は、表示領域５０の左右に１相（シフトレジスタ）づつ、ゲートドライバ回路３１１を配置または形成あるいは構成している。

ゲートドライバ回路３１１など（画素３１３のトランジスタも含む）は、プロセス温度が４５０度（摂氏）以下の低温ポリシリコン技術で形成または構成するとして説明するが、これに限定するものではない。プロセス温度が４５０度（摂氏）以上の高温ポリシリコン技術を用いて構成してもよく、また、固相（ＣＧＳ）成長させた半導体膜を用いてＴＦＴなどを形成したものを用いてもよい。その他、有機ＴＦＴで形成してもよい。また、アモルファスシリコン技術で形成あるいは構成したＴＦＴであってもよい。

１つは選択側のゲートドライバ回路３１１ａである。ゲート信号線３１２ａにオンオフ電圧を印加し、画素ＴＦＴ１１を制御する。他方のゲートドライバ回路３１１ｂは、ＥＬ素子３３に流す電流を制御（オンオフさせる）する。本発明の実施例では、主として図３の画素構成を例示して説明をするがこれに限定するものではない。

ＥＬ表示装置のＥＬパネル表示領域１３とＥＬ素子のアノード・カソードの接続の一例を図５に示す。５１はスイッチであり、５１ａは電源回路２３と画素１６内のＥＬ素子３３のアノード端子を接続もしくは遮断、５１ｂは電源回路２３と画素１６内のＥＬ素子３３のカソード端子を接続もしくは遮断する手段である。なお、スイッチ５１ａと５１ｂは同時にオン・オフを行う。

図５の構成における電源立ち上げシーケンスを図６のように示す。ＶＧＨやＶＧＬを初めとした各駆動電圧、ＣＫＶ、ＳＴＶといったゲートドライバ１１制御用信号に対して、ＰＶＤＤ、ＰＶＳＳの立ち上げタイミングをスイッチ５１にて遅らせる。また、ＴＦＴ３２ｄの出力制御信号ＯＥＶ２の立ち上げを、スイッチ５１のオンタイミングから所定の時間だけ遅らせる。

図７は図６にて示したタイミングチャートを模式的に表したものである。電源電圧７００が外部より電源回路へ入力され、７０１のタイミングでＤＣ／ＤＣコンバータの動作が開始する。仕様による遅延の後、７０２のタイミングでＶＧＨ７０３、ＶＧＬ７０４他のＥＬ駆動用電圧７０５が立ちあがり、ここからＳＴＶやＣＫＶなどのゲート入力信号７０６が確定後７０７のタイミングで動作を開始する。ここから１フレームの間、シフトレジスタ（Ｓ／Ｒ）が正常動作するまではゲート出力７０８はＯＥＶ１＝“Ｌ”，ＯＥＶ２＝“Ｌ”により“Ｈ”レベルとなり、画素回路７０９すなわちＴＦＴ３２は全て遮断（ＯＦＦ）状態である。ソースドライバ１１の出力制御信号ＯＥＨ７１０については“Ｌ”となっており、ソースドライバ１１から出力を行わない。この間は当然ＥＬ素子３３はＯＦＦ状態、すなわち非発光状態である。

上記のシフトレジスタが正常動作するまでの１フレーム中にゲートドライバが動作を開始した後、ＰＶＤＤ７１２、ＰＶＳＳ７１３が同時に立ち上がるが、ＥＬ素子３３はＯＥＶ２によって制御されるゲート出力が“Ｈ”レベルであるため、ＥＬ素子３３はＯＦＦ状態のままである。

上記のシフトレジスタが正常動作するまでの１フレーム期間が終了後、電流書込み側のＴＦＴ３２ａ、３２ｂへのゲートドライバ１２からの出力制御信号ＯＥＶ１が“Ｈ”レベルとなり、このときＯＥＨ７１０も“Ｈ”となるため、１フレームの間所定電流が書きこまれる。しかしながら、ＯＥＶ２＝“Ｌ”であるため、ＥＬ素子３３はＯＦＦ状態のままである。

所定電流が書きこまれる１フレーム期間が終了後、ＯＥＶ２＝“Ｈ”となり、ゲートドライバ１２のシフトレジスタが動作を開始し、ＴＦＴ３２ｄがゲート出力により導通し、ＥＬ素子３３がＯＮ状態すなわち発光状態となる。以上が本発明の実施の一例における電源立ち上げシーケンスである。

次に本発明の電源立ち下げシーケンスの一例を図８に示す。図６の立ち上げシーケンス時とは逆に、まずＯＥＶを最初に立ち下げ、所定の時間が経過後、ＰＶＤＤ、ＰＶＳＳを立ち下げる。他の信号、電圧はＤＣ／ＤＣの立ち下げ時に同時に立ち下がる。

図９は図８にて示したタイミングチャートを模式的に表したものである。また、図９は図７の最後の状態を継続している図である。すなわち、図９は初期状態ではＥＬ素子３３が発光状態である。この状態から、まずＯＥＶが９０１のタイミングで“Ｌ”レベルとなることによりＴＦＴ３２ａ、３２ｂ、へ出力される電圧がＶＧＨ１、３２ｄへ出力される電圧がＶＧＨ２となるため、ＴＦＴ３２ａ、３２ｂ、３２ｄは遮断状態となる。ＥＬ素子３３へは電流が流れなくなり、ＥＬ素子３３はＯＦＦ状態となる。ＯＥＶが“Ｌ”レベルとなって表示が終了した９０２のタイミングで、ＰＶＤＤ７１２、ＰＶＳＳ７１３がスイッチ５１のオフにより立ち下がる。ＤＣ／ＤＣコンバータが立ち下がるまでの期間としては、少なくともアノードライン２１、カソードライン２２に接続されているパスコン、特にカソードライン２２側のパスコンに蓄積された電荷が放電されるまでの期間９０３を有する。パスコンの電荷の放電が終了した後、９０４のタイミングでＤＣ／ＤＣを立ち下げることでその他のゲート入力信号は初期状態に変化し、その他の電圧は立ち下がる。以上が本発明の実施の一例における電源立ち下げシーケンスである。

なお、図５においてはＰＶＤＤとＰＶＳＳを制御するスイッチ５１によって、アノードライン２１とカソードライン２２が同時に接続・遮断していたが、ＯＥＶ２が“Ｈ”レベルとなる前のタイミングであれば、同時でなくとも良い。

図１０にＰＶＤＤとＰＶＳＳが同時に立ちあがらない場合の電源立ち上げシーケンスを示す。図１０ではＰＶＤＤはＣＫＶやＳＴＶといった信号等と同時に立ちあがっており、ＰＶＳＳのみが遅れて立ち上がる構成となっている。しかしＯＥＶ２に対してＰＶＳＳの立ち上がりタイミングが早いため、正常な表示を行うことが出来る。

同様に、電源立ち下げシーケンスについても適用が可能である。図１１にアノードライン２１とカソードライン２２の接続・遮断をスイッチ５１にて同時には行わない電源立ち下げシーケンスを示す。図１１において、最初にＯＥＶ２が“Ｌ”となり、表示終了後にＰＶＳＳのみが立ち下がる。ＰＶＤＤはＣＫＶやＳＴＶなどと同様にＤＣ／ＤＣコンバータの立ち下げと同時に立ち下がる構成となっている。本発明の一例においても、ＯＥＶ２が先に“Ｌ”となっているため、表示において異常を発生することなく、立ち下げが可能である。

本発明は図１２のような構成によっても実施が可能である。図１２では、図５に対してアノードライン２１側にスイッチ５１ａがなく、カソードライン２２側にのみスイッチ１２１がついている構成である。なお、スイッチ１２１はスイッチ５１ｂと同様の機能を果たす手段である。また、カソードライン２２に接続されているパスコン１２２は、スイッチ１２１の電源回路２３側にのみ接続されている。

パスコン１２２がスイッチ１２１の画素１６側に接続されているときは、スイッチ１２１がオフしていると、電源立ち上げ時にＥＬ素子３３のカソード電位がパスコン１２２に蓄積されている電荷によって決定され、パスコン１２２の電荷が放電されるまでの間表示が行われてしまう。しかし、スイッチ１２１の電源回路２３側にのみパスコン１２２を接続することで、スイッチ１２１がオフ時にはＥＬ素子３３のカソード電位はＧＮＤレベルとなり、不要な電荷の影響を受けることなく、正常な表示のみを行うことが出来る。

図１３は本発明の実施形態であるＥＬ表示装置のＥＬパネル表示領域１３とＥＬ素子のアノード・カソードの接続における一つの形態であり、図５と異なる点はアノードライン２１とカソードライン２２との間にスイッチ１３１と抵抗１３２を接続した点にある。１フレーム中のライン選択期間、すなわちスイッチ５１ｂがオンであり、かつスイッチ１３１がオフしている期間に通常のＥＬ表示が行われ、１フレーム中のライン非選択期間では、スイッチ５１ｂがオフでありスイッチ１３１がオンしており、カソードライン２２がアノードライン２１とショートしてＥＬ素子３３の両端が同電位となることにより、電流が流れなくなる。スイッチ５１ｂがオンの時、スイッチ１３１はオフに、またスイッチ５１ｂがオフの時、スイッチ１３１はオンに同時に切り替わる構成である。

図１４は図１３における、１フレーム中のライン選択期間からライン非選択期間への移行時のタイミングチャートを示している。ライン選択期間からライン非選択期間に移行する際にスイッチ１３１がオンすることによりアノードライン２１とカソードライン２２がショートし、ＰＶＳＳはＰＶＤＤと同電位となる。ＤＣ／ＤＣコンバータ立ち下げ時にＰＶＤＤが立ち下がり、同時にＰＶＳＳも立ち下がる。

図１５は、本発明におけるＰＶＤＤから抵抗分割によりＩＣアナログ電圧ＡＶＤＤの生成を示した図である。なお、ＰＶＤＤ ＞ ＡＶＤＤである。また本発明は、図１５のようにＡＶＤＤを生成する構成でなく、ＡＶＤＤをＰＶＤＤから生成する構成でなくとも良い。

本発明は図１６のようなカレントミラー方式においても同様に画素１６とアノードライン２１、カソードライン２２との接続と電源シーケンスによって行うことが可能である。
ＴＦＴ３２ｅは３２ｃと同様に所定電流を画素へ書きこむための手段であり、３２ｆは書きこまれた所定電流をＥＬ素子３３へ流す手段である。

また、図１７のような電圧駆動方式の画素構成においても、ソースドライバ１２からの出力が電圧データであれば同様の実施が可能である。ＴＦＴ３２ｇは導通時に所定電圧を画素へ書込む手段であり、３２ｈは所定電圧値に応じた電流をＥＬ素子３３へ流す手段である。

つぎに、本発明の駆動方式を実施する本発明の表示装置についての実施例について説明をする。図１８は情報端末装置の一例としての携帯電話の平面図である。筐体１８３にアンテナ１８１、テンキー１８２などが取り付けられている。１８２などが表示色切換キーあるいは電源オンオフ、フレームレート切り替えキーである。

キー１８２を１度押さえると表示色は８色モードに、つづいて同一キー１８２を押さえると表示色は４０９６色モード、さらにキー１８２を押さえると表示色は２６万色モードとなるようにシーケンスを組んでもよい。キーは押さえるごとに表示色モードが変化するトグルスイッチとする。なお、別途表示色に対する変更キーを設けてもよい。この場合、キー１８２は３つ（以上）となる。

キー１８２はプッシュスイッチの他、スライドスイッチなどの他のメカニカルなスイッチでもよく、また、音声認識などにより切換るものでもよい。たとえば、４０９６色を受話器に音声入力すること、たとえば、「高品位表示」、「４０９６色モード」あるいは「低表示色モード」と受話器に音声入力することにより本発明の表示パネル１８４の表示画面５０に表示される表示色が変化するように構成する。これは現行の音声認識技術を採用することにより容易に実現することができる。

また、表示色の切り替えは電気的に切換るスイッチでもよく、表示パネルの表示部５０に表示させたメニューを触れることにより選択するタッチパネルでも良い。また、スイッチを押さえる回数で切換る、あるいはクリックボールのように回転あるいは方向により切換るように構成してもよい。

１８２は表示色切換キーとしたが、フレームレートを切換るキーなどとしてもよい。また、動画と静止画とを切換るキーなどとしてもよい。また、動画と静止画とフレームレートなどの複数の要件を同時に切り替えてもよい。また、押さえ続けると徐々に（連続的に）フレームレートが変化するように構成してもよい。この場合は発振器を構成するコンデンサＣ、抵抗Ｒのうち、抵抗Ｒを可変抵抗にしたり、電子ボリウムにしたりすることにより実現できる。また、コンデンサはトリマコンデンサとすることにより実現できる。また、半導体チップに複数のコンデンサを形成しておき、１つ以上のコンデンサを選択し、これらを回路的に並列に接続することにより実現してもよい。

さらに、本発明のＥＬ表示パネルあるいはＥＬ表示装置もしくは駆動方法を採用した実施の形態について、図面を参照しながら説明する。

図１９は本発明の実施の形態におけるビューファインダの断面図である。但し、説明を容易にするため模式的に描いている。また一部拡大あるいは縮小した箇所が存在し、また、省略した箇所もある。たとえば、図１９において、接眼カバーを省略している。以上のことは他の図面においても該当する。

ボデー１８３の裏面は暗色あるいは黒色にされている。これは、ＥＬ表示パネル（表示装置）１８４から出射した迷光がボデー１８３の内面での乱反射による表示コントラストの低下を防止するためである。また、表示パネルの光出射側には位相板（λ／４板など）、偏光板１９６などが配置されている。

接眼リング１９１には拡大レンズ１９２が取り付けられている。観察者は接眼リング１９１をボデー１８３内での挿入位置を可変して、表示パネル１８４の表示画像５０にピントがあうように調整する。

また、必要に応じて表示パネル１８４の光出射側に正レンズ１９３を配置すれば、拡大レンズ１９２に入射する主光線を収束させることができる。そのため、拡大レンズ１９２のレンズ径を小さくすることができ、ビューファインダを小型化することができる。

図２０はビデオカメラの斜視図である。ビデオカメラは撮影（撮像）レンズ部２０２とビデオカメラ本体１８３と具備し、撮影レンズ部２０２とビューファインダ部２０３とは背中合わせとなっている。観察者（ユーザー）はこの接眼カバー部から表示パネル１８４の画像５０を観察する。

一方、本発明のＥＬ表示パネルは表示モニターとしても使用されている。表示部５０は支点２０１で角度を自由に調整できる。表示部５０を使用しない時は、格納部２０３に格納される。

本実施の形態のＥＬ表示装置などはビデオカメラだけでなく、図２１に示すような電子カメラ、スチルカメラなどにも適用することができる。表示装置はカメラ本体２１１に付属されたモニター５０として用いる。カメラ本体２１１にはシャッタ２１３が取り付けられている。

以上は表示パネルの表示領域が比較的小型の場合であるが、３０インチ以上と大型となると表示画面５０がたわみやすい。その対策のため、本発明では図２２に示すように表示パネルに外枠２２１をつけ、外枠２２１をつりさげられるように固定部材２２４で取り付けている。この固定部材２２４を用いて、壁などに取り付ける。

しかし、表示パネルの画面サイズが大きくなると重量も重たくなる。そのため、表示パネルの下側に脚取り付け部２２３を配置し、複数の脚２２２で表示パネルの重量を保持できるようにしている。

脚２２２はＡに示すように左右に移動でき、また、脚２２２はＢに示すように収縮できるように構成されている。そのため、狭い場所であっても表示装置を容易に設置することができる。

図２２のテレビでは、画面の表面を保護フィルム（保護板でもよい）で被覆している。これは、表示パネルの表面に物体があたって破損することを防止することが１つの目的である。保護フィルムの表面にはＡＩＲコートが形成されており、また、表面をエンボス加工することにより表示パネルに外の状況（外光）が写り込むことを抑制している。

保護フィルムと表示パネル間にビーズなどを散布することにより、一定の空間が配置されるように構成されている。また、保護フィルムの裏面に微細な凸部を形成し、この凸部で表示パネルと保護フィルム間に空間を保持させる。このように空間を保持することにより保護フィルムからの衝撃が表示パネルに伝達することを抑制する。

また、保護フィルムと表示パネル間にアルコール、エチレングリコールなど液体あるいはゲル状のアクリル樹脂あるいはエポキシなどの固体樹脂などの光結合剤を配置または注入することも効果がある。界面反射を防止できるとともに、前記光結合剤が緩衝材として機能するからである。

保護フィルムをしては、ポリカーボネートフィルム（板）、ポリプロピレンフィルム（板）、アクリルフィルム（板）、ポリエステルフィルム（板）、ＰＶＡフィルム（板）などが例示される。その他エンジニアリング樹脂フィルム（ＡＢＳなど）を用いることができることは言うまでもない。また、強化ガラスなど無機材料からなるものでもよい。保護フィルムを配置するかわりに、表示パネルの表面をエポキシ樹脂、フェノール樹脂、アクリル樹脂で０．５ｍｍ以上２．０ｍｍ以下の厚みでコーティングすることも同様の効果がある。また、これらの樹脂表面にエンボス加工などをすることも有効である。

また、保護フィルムあるいはコーティング材料の表面をフッ素コートすることも効果がある。表面についた汚れを洗剤などで容易にふき落とすことができるからである。また、保護フィルムを厚く形成し、フロントライトと兼用してもよい。

本発明にかかる、ＥＬ表示装置、ＥＬ表示装置の駆動方法によれば、良好な画像表示を行うことができ、フラットディスプレイパネル等として有用である。

アクティブマトリクス駆動のＥＬ表示装置の構成図。 アクティブマトリクス駆動のＥＬ表示装置内の、画素と画素内のＥＬ素子の両端に接続されるアノードライン、カソードラインとの接続図。 アクティブマトリクス駆動のＥＬ表示装置における、カレントコピア方式の画素の構成図。 カレントコピア方式でのＴＦＴへの出力電圧とＥＬ素子の発光の関係を示す図。 本発明の実施の形態における、画素とＥＬ素子の両端に接続されるアノードライン、カソードラインとの第１の接続図。 本発明の実施の形態における、図５の構成での電源立ち上げシーケンスを示す図。 本発明の実施の形態における、電源電圧、駆動電圧、ゲート入力信号、ゲート出力、画素回路の状態、ソース出力制御信号ＯＥＨの電源立ち上げ時のタイミングチャート。 本発明の実施の形態における、図５の構成での電源立ち下げシーケンスを示す図。 本発明の実施の形態における、電源電圧、駆動電圧、ゲート入力信号、ゲート出力、画素回路の状態、ソース出力制御信号ＯＥＨの電源立ち下げ時のタイミングチャートを示す図。 本発明の実施の形態における、ＰＶＤＤ、ＰＶＳＳを同時に制御しない場合の図５の構成での電源立ち上げシーケンスを示す図。 本発明の実施の形態における、ＰＶＤＤ、ＰＶＳＳを同時に制御しない場合の図５の構成での電源立ち下げシーケンスを示す図。 本発明の画素とＥＬ素子の両端に接続されるアノードライン、カソードラインとの第２の接続図。 本発明の画素とＥＬ素子の両端に接続されるアノードライン、カソードラインとの第３の接続図。 図１３の構成における、１フレーム中のライン選択期間、非選択期間でのＰＶＤＤ、ＰＶＳＳのタイミングチャート。 本発明の実施の一形態である、ＰＶＤＤの抵抗分割によりＡＶＤＤの生成を行う回路図。 アクティブマトリクス駆動のＥＬ表示装置における、カレントミラー方式の画素の構成図。 アクティブマトリクス駆動のＥＬ表示装置における、電圧駆動方式の画素の構成図。 本発明のＥＬ表示装置の説明図。 本発明のＥＬ表示装置の説明図。 本発明のＥＬ表示装置の説明図。 本発明のＥＬ表示装置の説明図。 本発明のＥＬ表示装置の説明図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の断面図。 本発明のＥＬ表示装置の断面図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のＥＬ表示装置の構成図。 本発明のドライバ回路の説明図。

符号の説明

１１ ソースドライバ
１２ ゲートドライバ
１３ ＥＬパネル表示領域
１４ ゲート信号線
１５ ソース信号線
１６ 画素
２１ アノードライン
２２ カソードライン
２３ 電源回路
３１ 蓄積容量
３２ ＴＦＴ（薄膜トランジスタ）
３３ ＥＬ素子
５１ スイッチ
１２１ スイッチ
１２２ パスコン（バイパスコンデンサ）
１３１ スイッチ
１３２ 抵抗
１５１ ＩＣアナログ電圧線
１５２ 抵抗
１５３ コンデンサ
１８１ アンテナ
１８２ キー
１８３ 筐体
１８４ 表示パネル
１９１ 接眼リング
１９２ 拡大レンズ
１９３ 凸レンズ
１９４ 接着剤
１９５ 偏光板
２０１ 支点
２０２ 撮影レンズ
２０３ 格納部
２１１ 本体
２１２ 撮影部
２１３ シャッタスイッチ
２２１ 取りつけ枠
２２２ 脚
２２３ 取りつけ台
２２４ 固定部
２３１ ベースアノード線（アノード電圧線、基幹アノード線）
２３２ アノード配線
２３３ 接続端子
２３４ ソースドライバＩＣ（回路）
２３５ ソース信号線
２４１ 接続アノード線
２４２ 共通アノード線
２４３ 電流出力回路
２４４ 出力パッド（出力信号端子）
２５１ コンタクトホール
２６１ 層間絶縁膜
２６２ アレイ基板（表示パネル）
２７１ ベースカソード線
２７２ 入力信号線
２９１ 光吸収膜
２９２ 樹脂ビーズ
２９３ 封止樹脂
２９４ 封止フタ
３０１ 回路形成部
３１１ ゲートドライバＩＣ（回路）
３１２ ゲート信号線
３１３ 画素
３３１ ゲート電圧線
３７１ 電源回路（ＩＣ）
３７２ 電源ＩＣ制御信号
３７３ ゲートドライバ回路制御信号
３８１ カスケード電流接続線
３８２ 基準電流信号線
３８３ｉ 電流入力端子
３８３ｏ 電流出力端子

Claims (5)

1. スイッチングＴＦＴへ各々の制御電圧を印加するゲートドライバと、
   前記ゲートドライバからの出力により導通し、画素への所定電流の書込みを行う第１のスイッチングＴＦＴと、
   前記ゲートドライバからの出力により導通し、ＥＬ素子の発光を行う第２のスイッチングＴＦＴと、
   ＥＬ素子に対して画素データに対応した電流を流すソースドライバと、
   前記ソースドライバより出力される前記画素データに対応した電流を流す駆動ＴＦＴと、
   前記ＥＬ素子のアノード、カソードに接続されているアノードライン、カソードラインと電源回路の間をそれぞれ接続・遮断する第１、第２のスイッチとを備え、
   前記第１、第２のスイッチをオフして前記アノードライン、前記カソードラインと前記電源回路の間を遮断させた状態で前記画素データに対応した電流を前記駆動ＴＦＴへ流すアクティブマトリクス駆動のＥＬ表示装置。
2. 前記第１、第２のスイッチは前記駆動ＴＦＴのゲート電圧が確定し、前記画素への所定電流の書込みが完了した後にオンさせる、請求項１に記載のアクティブマトリクス駆動のＥＬ表示装置。
3. 前記第２のスイッチングＴＦＴの導通は、前記第１、第２のスイッチをオンした後に行う、請求項１または２に記載のアクティブマトリクス駆動のＥＬ表示装置。
4. 前記第１のスイッチと前記第２のスイッチのオン、オフは同時に行われる、請求項１〜３のいずれかに記載のアクティブマトリクス駆動のＥＬ表示装置。
5. ゲートドライバによりスイッチングＴＦＴへ各々の制御電圧を印加する工程と、
   第１のスイッチングＴＦＴにより前記ゲートドライバからの出力により導通し、画素への所定電流の書込みを行う工程と、
   第２のスイッチングＴＦＴにより前記ゲートドライバからの出力により導通し、ＥＬ素子の発光を行う工程と、
   ソースドライバによりＥＬ素子に対して画素データに対応した電流を流す工程と、
   駆動ＴＦＴにより前記ソースドライバより出力される前記画素データに対応した電流を流す工程と、
   前記第１、第２のスイッチにより前記ＥＬ素子のアノード、カソードに接続されているアノードライン、カソードラインと電源回路の間をそれぞれ接続・遮断する工程とを備え、
   前記第１、第２のスイッチをオフして前記アノードライン、前記カソードラインと前記電源回路の間を遮断させた状態で前記画素データに対応した電流を前記駆動ＴＦＴへ流すアクティブマトリクス駆動のＥＬ表示装置の駆動方法。

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