JP2005057763A - 電力変換回路および電力変換方法 - Google Patents

Abstract

【課題】 本発明は、既知の従来回路をオフセットを抑えるよう改良し、この改良された回路とフィードバック型電力変換器の組合せによって低出力オフセット、高速および高電流効率を実現する、改良された変換回路を提供する。
【解決手段】 本発明の第一の態様によると、電圧変換回路は、直列接続された第一および第二のゲインステージと、第二のゲインステージおよび変換回路の出力との間に配置された切替手段とを備え、ここで第一のゲインステージのゲインは第二のゲインステージのゲインより大きく、第二のゲインステージの帯域幅は第一のゲインステージの帯域幅より大きい。本発明の第二の態様によると、電圧変換方法は、第一および第二のゲインステージを直列接続して第二のゲインステージおよび出力端子との間に配置された切替手段を提供し、第一のゲインステージを第二のゲインステージよりゲインが大きくなるよう選択し、第二のゲインステージを第一のゲインステージより帯域幅が大きくなるよう選択する、ことを含む。
【選択図】 図７

Description

本発明は、電力変換回路および電力変換方法に関する。

集積回路（ＩＣ）では、現在、オンチップ電源の需要が高い。ＩＣでは異なる電源電圧レベルが必要とされることが多いため、オンチップ電源があるレベル、すなわち比較的高いレベルの電圧を、同一ＩＣ内で使用するために別のレベル、すなわちより低いレベルの電圧に変換することが必要となる。同一ＩＣ内での使用のための高電圧レベルから低電圧レベルへの変換は、通常、インダクタおよびコンデンサのような外部部品を使用する切換変換器、または半導体ＩＣに完全に組込みが可能な線形または切換変換器のいずれかによっておこなわれる。

組込み型の変換器としては、線形変換器が一般的に望ましい。これは、回路部品が少なくて済み、よって電圧変換プロセスのためのＩＣ回路配置に必要な装置が少なくて済むためである。したがって、携帯装置用に設計されるＩＣに使用するには、電力効率がよりよい切換変換器と比較しても、線形変換器の方がより適すると考えられる。

線形電力変換器は、外部電源および負荷の間に、自動調整可能な電気抵抗を与えることにより機能する。抵抗は負荷および出力電流に応じて自己調整するため、負荷端子における電圧は一定となる。

よって、電圧変換器の電力効率は次の式により求められる。

電力変換器においては、その回路の制御部においていくらかの電流を消費する。よって、変換器の効率は常に１未満である。

図１に線形電力変換器の典型例を示す。これはプルダウン変換器の一例である。このプルダウン回路において、差動増幅器２は比較器として働き、出力ノード６での電圧が基準電圧Ｖ_refと比較し高いか低いかに応じて、トランジスタ４の形式で、固体スイッチのオンオフを切り替える。トランジスタ４は、負荷８に直列接続され、電圧源Ｖ_DDに接続される。図２に同じ回路のプルアップ版を示す。スイッチはこれらの回路において、出力電圧が基準電圧よりも低ければオンに、高ければオフに切り替えられる。

図３は、より簡易的なプルダウン線形変換器を示す。これは負荷１２に直列接続されたＰＭＯＳトランジスタ１０で構成される。このプルダウン回路において、ＰＭＯＳトランジスタ１０のゲート電圧は、基準電圧と等価なバイアス電圧に加え、ＰＭＯＳトランジスタの閾値電圧よりもわずかに高い所定の電圧により固定される。したがって、出力ノード１４での電圧が上昇すると、ＰＭＯＳトランジスタのソース・ゲート電圧もこれにならい、負荷１２を介してＰＭＯＳトランジスに流れ込む電流も同様である。つまり、ＰＭＯＳトランジスタは、実質的にダイオードとして機能する。この電流は、負荷電流Ｉ_Lの比較的小さい変動にも適切に機能する。しかし、この回路の出力抵抗は大きく、さらに変動しやすいため、負荷電流も変化し、出力電圧には比較的大きく非線形の変動が起こる。したがって、負荷電流に比較的大きい変動があると、出力電圧において、許容範囲を超えて大きく、非線形の、制御する必要のある変動が起こる。図４にＮＭＯＳトランジスタ１６をスイッチとして使用する、同じ回路のプルダウン版を示す。

現在使われている電力変換装置はまた、次の二つの問題を抱えている。電流効率の低さ、および負荷電流の変化への対応が通常遅いという点である。

負荷電流の変動が大きくなく大変速くもない場合は、既知の回路も十分に機能する。より簡易的な回路では出力抵抗が大きいため、負荷電流の変動が大きすぎると出力における電圧中に大きなオフセットを引き起こす。このオフセットは、ダイオードスイッチとして機能するトランジスタを物理的に大きくすることによってのみ減少することができる。しかし、これはＩＣ配置上の限られた面積を大きく占拠してしまい、十分な対処法とはいえない。

より複雑な既知の回路では、スイッチを大きくすることなく出力抵抗を減少させるために、増幅されたフィードバックを使用する。この場合、フィードバック増幅器のゲイン（増幅率）と等価な係数によって、スイッチの出力抵抗を減少させる。しかし、高ゲインのフィードバック増幅器は、次の二つの問題を引き起こす。一つは、回路のループゲインが高いため回路の安定性が下がり、回路を安定させるために何らかの形で補正が通常必要となる点である。ここでさらに、これに対処することにより回路速度が落ち、負荷電流が大変急速に変動すると回路は対応できない。二点目は、切換トランジスタは通常大型であるため、そのゲート容量もまた大きいという問題である。このため、フィードバック増幅器は、負荷電流が変化するたびにこのゲート容量を帯電および放電する比較的大量の電流を消費することになる。これにより、回路の電流効率が減少する。

したがって、本発明の目的は、上記の問題を少なくとも実質的に緩和した、改良版のインバータ回路を提供することである。本発明に係る回路は、既知の従来回路をオフセットを減少させるよう改良し、この改良された回路とフィードバック型電力変換器の組合せによって低出力オフセット、高速および高電流効率を実現する。

本発明の第一の態様によると、電圧変換回路は、直列接続された第一および第二のゲインステージと、第二のゲインステージおよび変換回路との出力との間に配置された切替手段とを備え、ここで第一のゲインステージのゲインは第二のゲインステージのゲインより大きく、第二のゲインステージの帯域幅は第一のゲインステージの帯域幅より大きい。

本発明の第二の態様によると、電圧変換方法は、第一および第二のゲインステージを直列接続して第二のゲインステージおよび出力端子との間に配置された切替手段を提供し、第一のゲインステージを第二のゲインステージよりゲインが大きくなるよう選択し、第二のゲインステージを第一のゲインステージより帯域幅が大きくなるよう選択する、ことを含む。

詳細を例示するために、図面を参照して本発明の実施の形態を説明する。

図５は、本発明に係るプルダウン電力変換回路の概念を示す。実質的に、この回路は、負荷２２を介して電流を調整するＭＯＳスイッチ２０と、ＭＯＳスイッチ２０を制御する高速電流検出増幅器２４と、電流検出増幅器２４に対しバイアス電圧を与える高ゲインで比較的低速のフィードバック増幅器２６とを含むと考えられる。したがって、ゲインについてはフィードバック増幅器２６の方が高速電流検出増幅器２４よりも高いが、帯域幅については高速で動作するその性能により高速電流検出増幅器２４の方が、比較的低速のフィードバック増幅器２６よりも広い。高速電流検出増幅器は、図５に示す例においては、制御可能な変換特性を備える。

反転および非反転増幅器のいずれにも、変換特性として知られる入出力特性が備わっており、その中央部ではこの特性の傾斜により増幅器のゲインが与えられる。増幅器の入力電圧をＶ_in、出力電圧をＶ_outとすると、この増幅器のゲインは次の式で求められる。
Ｖ_outの変化÷Ｖ_inの変化

この特性の中央部の各端部では、Ｖ_inが低すぎるまたは高すぎる場合、ゲインはゼロとなる。すなわち、Ｖ_inが多少増加または減少しても、Ｖ_outは実質的に変化しない。したがって、高ゲインの領域はこの特性の中央部であると考えられる。

増幅器が制御可能な特性を備える場合、この技術においては、制御電圧Ｖ_contを増加／減少（または減少／増加）することによりシフトする入出力特性を備えると考えられる。

非反転増幅器の場合、Ｖ_contが増加すると、変換特性は、この特性の高ゲイン中央部がＶ_inの値がより高い点にくるようシフトする。もちろん、増幅器の種類によっては、この特性の中央部がＶ_inの値がより低い点にくるようシフトするものもある。

同じ原則が反転増幅器にも当てはまるが、変換特性は非反転増幅器の場合と比べて逆の傾斜を描く。

図５に示す実施形態では、高速増幅器２４は負荷電流を直接検出することにより動作し、スイッチトランジスタ２０のゲートにおける電圧は、負荷電流の増加または減少に応じて増加または減少される。スイッチトランジスタ２０には、負荷２２への正確な電流量が流れ込み、出力電圧Ｖ_outが上昇するのを防ぐ。高速増幅器２４の動作に必要な電流は、リンク２８を介して負荷電流によって部分的に供給される。最小負荷電流が高速増幅器２４に必要な電流よりも大きい場合、この高速増幅回路の電流消費全量は負荷２２から流れ込み、回路の高速増幅器部による総電流消費をゼロとし、全体の電流効率が向上される。

高速増幅器２４の動作に必要なバイアス電圧は、ゲインは大変高いが比較的低速のフィードバック増幅器２６によって適応的に生成される。回路のこの部分により、電力変換回路全体のオフセットが低く保たれる。電力変換器の出力電圧Ｖ_outが基準電圧Ｖ_refと等価でない場合、これを差動増幅器としてのフィードバック増幅器２６が検出すると、高速増幅器に与えられたバイアス電圧は出力電圧Ｖ_outが基準電圧Ｖ_refと等価になるように制御される。フィードバック増幅器２６は動作が大変遅いため、電力消費要件の長期平均をおこない、高速増幅器２４のバイアス電圧を最適なレベルに維持するよう調整する。増幅器２６は大変低速であるため、その電力消費も大変小さい。つまり、負荷によって少なくとも部分的に供給される比較的高速な増幅器２４の動作に必要な電流と組み合わせると、回路全体の総電流消費は極めて小さく、回路全体の電流効率が大変高くなる。また、ＩＣに組み込まれるこの回路に必要な面積は、図１に示す回路の面積よりも小さく、既知の線形電力変換器に比べてさらに有益である。

図５は、変換特性の負の傾斜として示される反転増幅器を含む高速増幅器２４を備えた、プルアップ型線形電力変換器を示す。しかし、本発明の原則は、図６に示す高速増幅器２４として非反転型増幅器を使用しているプルダウン変換回路や、図７に示すプルアップおよびプルダウン機能を備えた電力変換器にも適用できる。図７に示されるように、高速増幅器において回路のプルアップおよびプルダウン部としてそれぞれ使用される反転および非反転増幅器は、高ゲイン増幅器２６を共有し、高ゲイン増幅器２６および高速増幅器２４の間に、変換特性の高ゲイン部上での高増幅器２４の動作を最適化するためのレベルシフタ回路３０をそれぞれ備える。高ゲイン増幅器２６を共有することにより、個別のプルアップおよびプルダウン変換器を使用する場合と比較し、特に高速増幅器の電流消費がリンク２８を介して負荷からのものである場合に、回路効率が改善される。

図８ａおよび図８ｂは、それぞれ図５に示すプルアップ回路および図６に示すプルダウン回路の実装例を示す。図８ａのプルアップ回路において、スイッチ２０はＮＭＯＳトランジスタ３２により実施される。図８ｂのプルダウン回路において、スイッチはＰＭＯＳトランジスタ３４により実施される。これらの各回路例では、高速増幅器が高速差動増幅器として構成され、各回路は、高速増幅器が確実に変換特性の最適部上で動作するためのレベルシフタ回路を含む。

図９ａは、スイッチとしてＰＭＯＳトランジスタ３６を使用したプルアップ変換器の一例を示す。図９ｂは、スイッチとしてＮＭＯＳトランジスタ３８を使用したプルダウン変換器の一例を示す。９ａおよび９ｂに示す例は、高速増幅器２４および高ゲイン増幅器２６への入力が図８ａおよび８ｂに示すものの反対である点を除き、図８ａおよび８ｂに示す例と同じである。

図１０ａは、プルアップおよびプルダウン機能を有する変換器の一例を示す。回路のプルアップ部４０中のスイッチとしてＰＭＯＳトランジスタを使用し、回路のプルダウン部４２中のスイッチとしてＮＭＯＳトランジスタを使用する。本例では、変換器のプルアップ部４０およびプルダウン部４２は高ゲイン増幅器２６を共有する。

図１０ｂもプルアップおよびプルダウン機能を有する変換器の一例を示す。ここでは回路のプルアップ部４０中のスイッチとしてＮＭＯＳトランジスタを使用し、回路のプルダウン部４２中のスイッチとしてＰＭＯＳトランジスタを使用する。本例においても、変換器のプルアップ部４０およびプルダウン部４２は高ゲイン増幅器２６を共有する。しかし、本例では高速増幅器２４に供給する差動増幅器の負の入力は、出力ノードに負荷２２へと接続される。

図１０ｃは、プルアップおよびプルダウン機能を有する変換器の別の例を示す。ここでは回路のプルアップ部４０および回路のプルダウン部４２中のスイッチとしてＮＭＯＳトランジスタを使用する。本例では、プルアップ部高速増幅器の負の入力およびプルダウン部高速増幅器の正の入力が、ノードに負荷２２へと接続される。

図１０ｄは、プルアップおよびプルダウン機能を有する変換器のさらに別の例を示す。ここでは回路のプルアップ部４０および回路のプルダウン部４２中のスイッチとしてＰＭＯＳトランジスタを使用し、高速差動増幅器の正および負の入力に適切に接続される。

図１１は、図８ａに示す回路の実用的な実装を概略的に示す図であり、高速増幅器は電流シンクＩ１および電流ソースＩ２の間に直列配置されたＰＭＯＳトランジスタ４４を備える。電流ソースＩ２からの電流値は、電流シンクＩ１に流れ込む電流、つまり負荷電流Ｉ_Lの最小期待値よりもわずかに大きい。これはいかなる状態においても、高速増幅器２４の適切な動作を保証するためである。しかし、一般的には、負荷電流の最小期待値は電流ソースＩ１から供給される電流よりも大きいことが知られており、したがって電流シンクＩ２は必ずしも必要ではない。このような場合、回路は高ゲイン増幅器２６が必要とする電流のみを消費する。つまり、高ゲイン増幅器は低速で動作するため、消費量は大変少ない。したがって、このような状況において、回路全体の電流効率は大変高い。

図１２は、図９ａに示す回路の実用的な実装を概略的に示す図であり、高速増幅器２４は電流ソースＩ１および電流シンクＩ２の間に直列配置されたＮＭＯＳトランジスタ４６を備える。本例において、Ｉ２の値はＩ１、すなわち負荷電流の最小期待値よりもわずかに大きくなるよう構成される。図１１に示す回路と同様に、負荷電流の最小期待値はＩ１よりも大きく、したがって電流シンクＩ２は必ずしも必要ではない。この状況においても、回路は高ゲイン増幅器２６が必要とする電流のみを消費する。つまり、消費量は大変少なく、回路全体の効率は大変高い。

図１３は、図１０ａに示す回路の実用的な実装を示す。これはプルアップおよびプルダウン機能を備える。本例では、回路４０のプルアップ部の高速増幅器は、電流ソースＩ１に直列配置されたＮＭＯＳトランジスタを備え、この回路のプルダウン部の高速増幅器は、電流シンクＩ２に直列配置されたＰＭＯＳトランジスタを備える。図１１に示すプルダウン変換器または図１２に示すプルアップ変換器と違い、Ｉ１およびＩ２からの電流は回路のいかなる動作中にも流れ続ける。これにより図１１および図１２に示す回路と比較し電流効率が落ちるが、それでも従来回路と比較すると電流効率は大変高い。これは、両高速増幅器２４が高ゲインフィードバック増幅器２６を共有し、Ｉ１およびＩ２の値がいずれも負荷電流を下回るからである。

図１４は、図11に示すプルダウン変換器の実用的な実装を示す。高ゲインフィードバック増幅器２６は、単純差動対であるＰＭＯＳトランジスタ６０および６２、ならびにＮＭＯＳトランジスタ６４および６６で構成される。また、高速増幅器２４の電流ソースおよび電流ドレインとして、単純ＰＭＯＳトランジスタ６８およびＮＭＯＳトランジスタ７０を備える。本例では、フィードバック増幅器２６は、ミラー補償によって安定化される。

図１５は、図１２に示すプルアップ変換回路の実用的な実装を示す。図１４に示す回路と同様に、フィードバック増幅器は単純差動対であり、高速増幅器の電流ソースおよび電流ドレインは単純ＰＭＯＳおよびＮＭＯＳトランジスタからなる。

図１６は、図１３に示す回路の実用的な実装を示し、プルアップおよびプルダウン機能を備える。高ゲインフィードバック増幅器および高速増幅器は、図１３および図１４に示す回路と同様の回路部品によって製造される。しかし、本実装においては、レベルシフタ回路を使用し、回路のプルアップおよびプルダウン高速部の両方を同一のフィードバック増幅器により制御する。

本発明は、いかなる設計の電圧変換器にも適用可能であるが、特に負荷電流が大変高く速い場合の用途に適する。これには、デジタルスイッチを電圧変換器によって制御する必要のある場合も含まれる。本変換回路はまた、ＩＣの設計において省スペース要件を満たすための大変高い電流効率を提供する。

本回路は、用途が大変広く、線形電力調整器が必要な用途に使用可能である。これには内蔵ＩＣのあらゆる用途が含まれる。

本書の記載はあくまで一例示であり、本発明はその範囲から逸脱することなく、当業者の知識に基づき変更を加えて実施可能である。

図１は、既知のフィードバック補助プルダウン電力変換回路を示す。 図２は、既知のフィードバック補助プルアップ電力変換回路を示す。 図３は、既知のＰＭＯＳダイオード型プルダウン変換回路を示す。 図４は、既知のＮＭＯＳダイオード型プルダウン変換回路を示す。 図５は、本発明に係るプルアップ変換回路を示す。 図６は、本発明に係るプルダウン変換回路を示す。 図７は、プルアップおよびプルダウン機能を有する、本発明に係る変換回路を示す。 図８ａは、スイッチとしてＮＭＯＳトランジスタを組み込んだ、本発明に係るプルダウン変換回路の一例を示す。 図８ｂは、スイッチとしてＰＭＯＳトランジスタを組み込んだ、本発明に係るプルダウン変換回路の一例を示す。 図９ａは、スイッチとしてのＰＭＯＳトランジスタを、ならびにゲインステージ間にレベルシフタ回路を組み込んだ、本発明に係るプルアップ変換回路の一例を示す。 図９ｂは、スイッチとしてのＮＭＯＳトランジスタを、ならびにゲインステージ間にレベルシフタ回路を組み込んだ、本発明に係るプルアップ変換回路の一例を示す。 図１０ａは、プルアップスイッチとしてのＰＭＯＳトランジスタ、およびプルダウンスイッチとしてのＮＭＯＳトランジスタを備えた、プルアップおよびプルダウン機能を有する変換回路の一例を示す。 図１０ｂは、プルアップスイッチとしてのＮＭＯＳトランジスタ、およびプルダウンスイッチとしてのＰＭＯＳトランジスタを備えた、プルアップおよびプルダウン機能を有する変換回路の一例を示す。図１０ｂは、プルアップスイッチとしてのＮＭＯＳトランジスタ、およびプルダウンスイッチとしてのＰＭＯＳトランジスタを備えた、プルアップおよびプルダウン機能を有する変換回路の一例を示す。 図１０ｃは、プルアップスイッチおよびプルダウンスイッチとしてのＮＭＯＳトランジスタを備えた、プルアップおよびプルダウン機能を有する変換回路の一例を示す。 図１０ｄは、プルアップスイッチおよびプルダウンスイッチとしてのＰＭＯＳトランジスタを備えた、プルアップおよびプルダウン機能を有する変換回路の一例を示す。 図１１は、プルダウン機能および高電流効率を有する、本発明に係る変換回路を示す。 図１２は、プルアップ機能および高電流効率を有する、本発明に係る変換回路を示す。 図１３は、プルアップおよびプルダウン機能、ならびに高電流効率を有する、本発明に係る変換回路を示す。 図１４は、図１１に示す回路の実用的な実装を示す。 図１５は、図１２に示す回路の実用的な実装を示す。 図１６は、両ゲインステージに共通のフィードバック増幅器を備え、レベルシフタ回路を組み込んだ、プルアップおよびプルダウン機能を有する変換回路の実用的な実装を示す。

符号の説明

２ 差動増幅器
４ トランジスタ
６、１４ 出力ノード
８、１２、２２ 負荷
１０、３４、３６ ＰＭＯＳトランジスタ
１６、３２、３８ ＮＭＯＳトランジスタ
２０ ＭＯＳスイッチ
２４ 高速電流検出増幅器
２６ フィードバック増幅器
２８ リンク
３０ レベルシフタ回路
４０ プルアップ部
４２ プルダウン部

Claims (20)

1. 直列接続された第一および第二のゲインステージと、
   前記第二のゲインステージおよび前記変換回路の出力との間に配置された切替手段とを含み、
   ここで前記第一のゲインステージのゲインは前記第二のゲインステージのゲインより大きく、
   前記第二のゲインステージの帯域幅は前記第一のゲインステージの帯域幅より大きい、電圧変換回路。
2. 前記第一のゲインステージのゲインは前記変換回路の出力における出力電圧および前記第一のゲインステージの入力が受け取る基準電圧との差を所定回数の前記出力電圧について平均したものによって決まり、
   前記第二のゲインステージの帯域幅は前記出力電圧の最大瞬時周波数によって決まる、
   請求項１に記載の変換回路。
3. 前記切替手段がＭＯＳトランジスタを含む、請求項１または２に記載の変換回路。
4. 前記第二のゲインステージが第一の電流ソースに直列接続されたＭＯＳトランジスタを含む、請求項１乃至３のいずれかに記載の変換回路。
5. 前記第二のゲインステージがもう一つの電流ソースを含み、
   前記ゲインステージＭＯＳトランジスタが前記第一およびもう一つの電流ソースとの間に直列接続された、
   請求項４に記載の変換回路。
6. 前記第一およびもう一つの電流ソースがＣＭＯＳトランジスタを含む、請求項５に記載の変換回路。
7. 前記第一のゲインステージが前記変換回路の出力に接続されたフィードバック入力を備えるフィードバック増幅器を含む、請求項１乃至６のいずれかに記載の変換回路。
8. もう一つの第二のゲインステージと、
   前記もう一つの第二のゲインステージおよび前記変換回路の出力との間に配置されたもう一つの切替手段と、
   をさらに含む、請求項１乃至７のいずれかに記載の変換回路。
9. 前記もう一つの第二のゲインステージは前記第二のゲインステージのＭＯＳトランジスタとは導電型が反対のＭＯＳトランジスタを含み、
   前記もう一つの切換手段は前記切換手段のＭＯＳトランジスタとは導電型が反対のＭＯＳトランジスタ含む、
   請求項４に従属し請求項３に従属する場合の、請求項８に記載の変換回路。
10. 前記第一のゲインステージおよび前記第二のゲインステージとの間、および前記もう一つの第二のゲインステージとの間に接続されたそれぞれのレベルシフタ回路を含む、請求項８または９に記載の変換回路。
11. 第一および第二のゲインステージを直列接続して前記第二のゲインステージおよび出力端子との間に配置された切替手段を提供し、
    前記第一のゲインステージを前記第二のゲインステージよりゲインが大きくなるよう選択し、
    前記第二のゲインステージを前記第一のゲインステージより帯域幅が大きくなるよう選択する、
    を含む電圧変換方法。
12. 前記第一のゲインステージのゲインは前記電圧変換より起こる出力電圧および前記第一のゲインステージの入力に供給される基準電圧との差を所定回数の前記出力電圧について平均したものによって決まり、
    前記第二のゲインステージの帯域幅は前記出力電圧の最大瞬時周波数によって決まる、
    請求項１１に記載の方法。
13. 前記切替手段がＭＯＳトランジスタを含むよう選択される、請求項１０または１１に記載の方法。
14. 前記第二のゲインステージが第一の電流ソースに直列接続されたＭＯＳトランジスタを含むよう選択される、請求項１０乃至１３のいずれかに記載の方法。
15. 前記第二のゲインステージがもう一つの電流ソースを含むよう選択され、
    前記ゲインステージＭＯＳトランジスタが前記第一およびもう一つの電流ソースとの間に直列接続される、
    請求項１４に記載の方法。
16. 前記第一およびもう一つの電流ソースがＣＭＯＳトランジスタを含むよう選択される、請求項１５に記載の方法。
17. 前記第一のゲインステージが前記出力端子に接続されたフィードバック入力を備えるフィードバック増幅器含むよう選択される、請求項１乃至１６のいずれかに記載の方法。
18. もう一つの第二のゲインステージと、
    前記もう一つの第二のゲインステージおよび前記出力端子との間に配置されたもう一つの切替手段とを提供する、
    を含む、請求項１０乃至１７のいずれかに記載の方法。
19. 前記もう一つの第二のゲインステージを前記第二のゲインステージのＭＯＳトランジスタとは導電型が反対のＭＯＳトランジスタとして提供し、
    前記もう一つの切換手段を前記切換手段のＭＯＳトランジスタとは導電型が反対のＭＯＳトランジスタとして提供する、
    を含む、請求項１４に従属し請求項１３に従属する場合の、請求項１８に記載の方法。
20. 前記第一のゲインステージおよび前記第二のゲインステージとの間、および前記もう一つの第二のゲインステージとの間に接続されたそれぞれのレベルシフタ回路を提供する、を含む、請求項１０乃至１９のいずれかに記載の方法。

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