JP2005057153A - Evaluation method of soi wafer - Google Patents
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Abstract
Description
本発明は、絶縁層又は絶縁体上にシリコン層が形成された、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウエーハを評価するための評価方法に関するものであり、特に、絶縁層又は絶縁体上に形成されたシリコン層の品質を評価する評価方法に関するものである。 The present invention relates to an evaluation method for evaluating a so-called SOI (Silicon On Insulator) wafer in which a silicon layer is formed on an insulating layer or an insulator, and in particular, formed on the insulating layer or the insulator. The present invention relates to an evaluation method for evaluating the quality of a silicon layer.
近年、システムの高速化・高集積化や携帯端末の発展に伴い、半導体デバイスには高速かつ低消費電力のものがより一層求められている。このような中で、ＳＯＩウエーハは、ＳＯＩ構造を有さないバルクウエーハ用デバイスプロセスの既設の設備や工程等を大きく変更することなくデバイスの作製を行なうことができることから、デバイスの高速化・低消費電力化が容易に可能になるとして注目されている。 In recent years, with the increase in system speed and integration and the development of mobile terminals, semiconductor devices with higher speed and lower power consumption are further required. Under such circumstances, SOI wafers can be manufactured without greatly changing existing facilities and processes of a bulk wafer device process having no SOI structure. It is attracting attention as it enables power consumption to be easily achieved.
また、ＳＯＩ構造が形成されてないシリコンウエーハ（バルクウエーハ）の品質を評価する方法として、ＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）法が非常に有効であり、一般的に広く用いられている。このＧＯＩ法による評価方法は、例えば図７に示すように、評価対象となるシリコンウエーハ１１を酸化して酸化膜１２（ゲート酸化膜）を形成し、この酸化膜１２に金属電極１３（または、多結晶シリコン電極）を形成してＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を作製する。
Further, as a method for evaluating the quality of a silicon wafer (bulk wafer) on which no SOI structure is formed, the GOI (Gate Oxide Integrity) method is very effective and generally used widely. In the evaluation method by the GOI method, for example, as shown in FIG. 7, the
続いて、このように作製したＭＯＳキャパシタに対して、シリコンウエーハ１１が蓄積側となるように金属電極１３に電圧を印加して、金属電極１３から酸化膜１２に電気ストレスを加える。例えばシリコンウエーハ１１がＰ型である場合は、金属電極１３に負電圧を印加することによってシリコンウエーハ１１が蓄積側となる。そして、金属電極１３から酸化膜１２に印加する電気ストレスを大きくしていき、ゲート酸化膜１２の絶縁破壊挙動を測定することによってシリコンウエーハ１１の品質を評価することができる。
Subsequently, a voltage is applied to the
例えば、シリコンウエーハにＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）のような結晶欠陥や不純物等が存在してなければ、上記の評価においてゲート酸化膜の絶縁破壊は酸化膜そのものがもつ真性破壊挙動を示す。しかし、シリコンウエーハに欠陥等が存在していると、欠陥の存在により本来の絶縁膜としての絶縁性が劣化するので、ゲート酸化膜の絶縁破壊挙動を測定した際に酸化膜破壊電界強度が低下してしまう。 For example, if crystal defects such as COP (Crystal Originated Particles) or impurities do not exist in the silicon wafer, the dielectric breakdown of the gate oxide film exhibits the intrinsic breakdown behavior of the oxide film itself in the above evaluation. However, if there is a defect in the silicon wafer, the insulation as the original insulating film deteriorates due to the presence of the defect, so the oxide film breakdown electric field strength decreases when measuring the dielectric breakdown behavior of the gate oxide film. Resulting in.
一方、上記ＧＯＩ法によりＳＯＩウエーハを評価する場合では、例えば図８に示すようにＳＯＩウエーハ１９には支持基板１８とシリコン層１６との間に絶縁体である埋め込み酸化膜１７が存在しているために、ウエーハ裏面からの電気コンタクトを取ることができない。そのため、ウエーハ表面側に電気コンタクトを取るためのグラウンドを別途に形成しなければならない。したがって、ＳＯＩウエーハの評価を行なう際は、図８に示すように、シリコン層１６の表面にゲート酸化膜１２及びゲート電極１３の他にウエーハ表面側で電気コンタクト可能にするための金属配線１４及びこれらの金属配線同士を絶縁する分離酸化膜１５を形成することが必要となる。このような構造を有するウエーハ評価用の素子は、例えば特許文献１や非特許文献１等で報告されている。
On the other hand, when the SOI wafer is evaluated by the GOI method, a buried
しかしながら、このようなＳＯＩウエーハの評価では、ＳＯＩウエーハのシリコン層表面に形成する素子の構造が、図７に示すバルクウエーハを評価する場合と比較して非常に複雑なものとなる。そのため、ＳＯＩウエーハを評価する場合には、図８のようなウエーハ評価用の素子を形成するための多くの複雑な工程が必要となり、評価に要する時間が非常に長くなるという問題があった。しかも、複雑な構造ゆえに、測定精度も低く、バラツキも大きいという問題も生じる。 However, in the evaluation of such an SOI wafer, the structure of the element formed on the surface of the silicon layer of the SOI wafer becomes very complicated as compared with the case of evaluating the bulk wafer shown in FIG. Therefore, when an SOI wafer is evaluated, many complicated steps for forming a wafer evaluation element as shown in FIG. 8 are required, and the time required for the evaluation becomes very long. Moreover, due to the complicated structure, there are problems that the measurement accuracy is low and the variation is large.
また、ＳＯＩウエーハの評価を行なうための設備に関しても、バルクウエーハの評価に必要な装置以外に、分離酸化膜を形成するためのＣＶＤ酸化膜用設備や金属配線技術等が必要とされるのでコスト面での負担が大きく、より簡便にＳＯＩウエーハを評価できる評価方法の開発が望まれている。 In addition to equipment required for bulk wafer evaluation, equipment for performing evaluation of SOI wafers requires equipment for CVD oxide film and metal wiring technology for forming an isolation oxide film. Development of an evaluation method capable of evaluating SOI wafers more easily is desired.
そこで、本発明は上記問題点に鑑みてなされたものであって、本発明の目的は、ＳＯＩウエーハの評価を行なう際にウエーハ表面に分離酸化膜や金属配線等を形成せずに、ＳＯＩウエーハの品質を簡便にかつ短時間で評価することのできるＳＯＩウエーハの評価方法を提供することにある。 Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to form an SOI wafer without forming an isolation oxide film or a metal wiring on the wafer surface when evaluating the SOI wafer. An object of the present invention is to provide an SOI wafer evaluation method that can easily and quickly evaluate the quality of a wafer.
上記目的を達成するために、本発明によれば、絶縁層又は絶縁体上にシリコン層が形成されたＳＯＩウエーハを評価する評価方法において、先ず前記シリコン層を酸化してゲート酸化膜を形成し、該ゲート酸化膜上に少なくとも３つの電極を形成した後、該形成した電極のうちの隣接する２つの電極間に電気ストレスを印加して該２つの電極の下の領域内にあるゲート酸化膜を絶縁破壊し、次に該隣接する２つの電極のうちの少なくとも１つから前記ＳＯＩウエーハの裏面に電気ストレスを印加して前記ＳＯＩウエーハの絶縁層又は絶縁体を絶縁破壊し、その後前記隣接する２つの電極以外の電極から前記ＳＯＩウエーハの裏面に電気ストレスを印加して該電極の下の領域内にあるゲート酸化膜の電気特性を測定することによって、ＳＯＩウエーハの評価を行なうことを特徴とするＳＯＩウエーハの評価方法が提供される（請求項１）。 In order to achieve the above object, according to the present invention, in an evaluation method for evaluating an SOI wafer in which a silicon layer is formed on an insulating layer or an insulator, the silicon layer is first oxidized to form a gate oxide film. Forming at least three electrodes on the gate oxide film, and then applying an electrical stress between two adjacent electrodes of the formed electrodes to form a gate oxide film in a region under the two electrodes Then, an electrical stress is applied to the back surface of the SOI wafer from at least one of the two adjacent electrodes to break down the insulating layer or insulator of the SOI wafer, and then the adjacent By applying electrical stress to the back surface of the SOI wafer from an electrode other than the two electrodes and measuring the electrical characteristics of the gate oxide film in the region under the electrodes, the SOI wafer is measured. Evaluation method of an SOI wafer, characterized in that the evaluation of Doha is provided (claim 1).
このようにしてＳＯＩウエーハの評価を行なうことによって、ＳＯＩウエーハの表面に形成するゲート酸化膜及び電極の構造を非常に簡単なものにすることができるので、従来のような分離酸化膜や金属配線を形成する工程を省略して評価工程を簡略化し、ＳＯＩウエーハの評価を簡便にかつ短時間で行なうことができる。また、簡単な構造で測定できるので、測定精度も向上する。 By evaluating the SOI wafer in this way, the structure of the gate oxide film and electrode formed on the surface of the SOI wafer can be made very simple. By omitting the step of forming the substrate, the evaluation step can be simplified, and the evaluation of the SOI wafer can be performed easily and in a short time. Moreover, since measurement can be performed with a simple structure, measurement accuracy is also improved.
この場合、前記ＳＯＩウエーハの絶縁層又は絶縁体を絶縁破壊する際に、該絶縁層又は絶縁体の電気特性を測定することが好ましい（請求項２）。
このようにＳＯＩウエーハの絶縁層又は絶縁体を絶縁破壊する際に、該絶縁層又は絶縁体の電気特性を測定することによって、ＳＯＩウエーハの絶縁層又は絶縁体の品質も同時に評価することができるようになり、ＳＯＩウエーハの品質評価をより詳細に行なうことが可能となる。
In this case, it is preferable to measure the electrical characteristics of the insulating layer or insulator when the insulating layer or insulator of the SOI wafer is subjected to dielectric breakdown.
Thus, when the insulation layer or insulator of the SOI wafer is subjected to dielectric breakdown, the quality of the insulation layer or insulator of the SOI wafer can be evaluated at the same time by measuring the electrical characteristics of the insulation layer or insulator. As a result, the quality evaluation of the SOI wafer can be performed in more detail.
このとき、前記測定する電気特性として、酸化膜耐圧を測定することが好ましい（請求項３）。
例えば、上記のシリコン層に形成したゲート酸化膜の電気特性として酸化膜耐圧を測定することにより、ＳＯＩウエーハのＧＯＩ評価を行なうことができる。また、ＳＯＩウエーハの絶縁層又は絶縁体の酸化膜耐圧を測定することにより、それらの信頼性等を合わせて評価することもできる。
At this time, it is preferable to measure an oxide film breakdown voltage as the electrical characteristic to be measured.
For example, the GOI evaluation of an SOI wafer can be performed by measuring the oxide film breakdown voltage as the electrical characteristic of the gate oxide film formed on the silicon layer. Further, by measuring the oxide film breakdown voltage of the insulating layer or insulator of the SOI wafer, it is possible to evaluate the reliability and the like together.
本発明のＳＯＩウエーハの評価方法によれば、ＳＯＩウエーハのシリコン層表面にゲート酸化膜及び電極を簡単な構造で形成してＳＯＩウエーハの評価を行うことができるようになるので、ＳＯＩウエーハの評価工程が簡略化し、ＳＯＩウエーハの品質を簡便にかつ短時間で評価することができる。 According to the method for evaluating an SOI wafer of the present invention, the SOI wafer can be evaluated by forming a gate oxide film and an electrode with a simple structure on the surface of the silicon layer of the SOI wafer. The process is simplified, and the quality of the SOI wafer can be evaluated easily and in a short time.
以下、本発明について実施の形態を説明するが、本発明はこれらに限定されるものではない。
本発明者は、ＳＯＩウエーハのシリコン層表面に酸化膜及び電極を簡単な構造で形成してＳＯＩウエーハの品質を評価できる方法について鋭意実験及び検討を重ねた。その結果、ＳＯＩウエーハのシリコン層表面にゲート酸化膜と少なくとも３つの電極とを形成すれば、その形成した電極のうちの隣接する２つの電極を利用して、先ずそれら２つの電極の下の領域内にあるゲート酸化膜、次にＳＯＩウエーハの絶縁層（または絶縁体）を順番に絶縁破壊し、その後これらの隣接する２つの電極以外の電極からＳＯＩウエーハの裏面に電気ストレスを印加することによって、その電極の下の領域内にあるゲート酸化膜の電気特性を測定してＳＯＩウエーハの品質を評価することができることを見出して、本発明を完成させた。
Hereinafter, although an embodiment is described about the present invention, the present invention is not limited to these.
The present inventor has conducted intensive experiments and studies on a method for evaluating the quality of an SOI wafer by forming an oxide film and an electrode with a simple structure on the surface of the silicon layer of the SOI wafer. As a result, if a gate oxide film and at least three electrodes are formed on the surface of the silicon layer of the SOI wafer, two adjacent electrodes among the formed electrodes are used to first form a region under the two electrodes. By sequentially breaking down the gate oxide film and then the insulating layer (or insulator) of the SOI wafer, and then applying electrical stress from the electrodes other than the two adjacent electrodes to the back surface of the SOI wafer The present invention has been completed by finding that the quality of the SOI wafer can be evaluated by measuring the electrical characteristics of the gate oxide film in the region under the electrode.
ここで、本発明によるＳＯＩウエーハの評価方法について、図面を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。図１に本発明のＳＯＩウエーハの評価方法の一例を示すフロー図を示し、図２〜図５に本発明のＳＯＩウエーハの評価方法を順番に概略的に説明する概略説明図を示す。 Here, the SOI wafer evaluation method according to the present invention will be described in detail with reference to the drawings, but the present invention is not limited to this. FIG. 1 is a flow chart showing an example of an SOI wafer evaluation method of the present invention, and FIGS. 2 to 5 are schematic explanatory views schematically explaining the SOI wafer evaluation method of the present invention in order.
（ＳＯＩウエーハの準備：図１Ａ）
最初に、評価対象となるＳＯＩウエーハを準備する。本発明で評価の対象となるＳＯＩウエーハは、例えば図２に示したように支持基板８の上に絶縁層となる埋め込み酸化膜７とシリコン層６とが形成されたＳＯＩウエーハ１０や、絶縁基板等の絶縁体上にシリコン層が形成されたＳＯＩウエーハ等であり、ＳＯＩ構造を有しているものであれば特に限定されるものではない。
(Preparation of SOI wafer: Fig. 1A)
First, an SOI wafer to be evaluated is prepared. The SOI wafer to be evaluated in the present invention is, for example, an SOI wafer 10 in which a buried
（ゲート酸化膜及び電極の形成：図１Ｂ）
次に、この評価対象となるＳＯＩウエーハ１０のシリコン層６を酸化してゲート酸化膜２を形成し、このゲート酸化膜２の上に少なくとも３つの電極１（ゲート電極ともいう）を形成する。このとき、ゲート酸化膜２及び電極１の形成方法は特に限定されず、例えばゲート酸化膜２は、ＳＯＩウエーハ１０に熱酸化処理を施すことによって容易に形成することができる。
(Formation of gate oxide film and electrode: FIG. 1B)
Next, the
また、ゲート酸化膜２上に電極１を形成する方法としては、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により多結晶シリコン層を堆積した後、リン等の不純物を熱拡散法またはイオン注入法を用いて多結晶シリコン層中にドープして、抵抗率の低い多結晶シリコン層を形成する。尚、多結晶シリコン層の堆積時に、同時に不純物もドープするＤｏｐｅｄ Ｐｏｌｙ−Ｓｉ法を用いて低抵抗率の多結晶シリコン層を形成することもできる。
Further, as a method of forming the
その後、上記のように形成した多結晶シリコン層に、例えばレジスト塗布、露光、現像という一連のフォトリソグラフィ工程を施した後エッチングを行なうことによって、ゲート酸化膜２上に多結晶シリコンの電極１を形成することができる。このとき、ゲート酸化膜２上に少なくとも３つの電極１を形成すれば良く、その構造（パターン）は任意であるが、基板寄生抵抗等を考慮すると、例えば図２に示すように３つの電極を３重の構造で配置することが好ましい。尚、図２に示したように、電極１のうち内側に形成した電極から順番に電極１ａ、電極１ｂ、電極１ｃとする。
Thereafter, the polycrystalline silicon layer formed as described above is subjected to a series of photolithography processes such as resist coating, exposure, and development, and then etched to form the
（ゲート酸化膜の絶縁破壊：図１Ｃ）
上記のようにしてゲート酸化膜２上に少なくとも３つの電極１ａ〜１ｃを形成した後、これらの形成した電極のうちの隣接する２つの電極間に電気ストレスを印加して、これら２つの電極の下の領域内にあるゲート酸化膜を絶縁破壊する。例えば図３に示すように、３つの電極１ａ〜１ｃのうち最外周に位置する電極１ｃをグラウンドに接続しておき、中間部に位置する電極１ｂから電極１ｃに一定の電圧または電流を印加して電気ストレスを加えることにより、両電極の下の領域にあるゲート酸化膜を絶縁破壊して電流パスを形成することができる。
(Dielectric breakdown of gate oxide film: Fig. 1C)
After forming at least three electrodes 1a to 1c on the
このとき、例えばシリコン層がＰ型であれば、電極１ｂから負電圧を印加すれば良い。また、ゲート酸化膜２は通常厚さが２５ｎｍ程度の薄いものであるため、４０Ｖ程度の電圧を印加することによって、電極１ｂ、１ｃの下の領域内にあるゲート酸化膜を容易に絶縁破壊することができる。また、以下で説明するようにゲート酸化膜の電気特性を測定する際に中心部に位置する電極１ａから電気ストレスを印加するために、上記のように最外周に位置する電極１ｃをグラウンドに接続した方が良い。
At this time, for example, if the silicon layer is P-type, a negative voltage may be applied from the
（ＳＯＩウエーハの絶縁層の絶縁破壊：図１Ｄ）
次に、上記のゲート酸化膜の絶縁破壊に用いた隣接する２つの電極１ｂ、１ｃのうちの少なくとも１つからＳＯＩウエーハ１０の裏面に電気ストレスを印加してＳＯＩウエーハ１０の埋め込み酸化膜７を絶縁破壊する。例えば図４に示すように、ＳＯＩウエーハ１０の裏面をグラウンドに接続しておき、電極１ｂおよび電極１ｃから、上記で絶縁破壊したゲート酸化膜を通じて埋め込み酸化膜７に電気ストレスを印加することによって、埋め込み酸化膜７を絶縁破壊することができる。尚、電気ストレスの印加は、図４のように電極１ｂ、１ｃの両方から行なわずに、電極１ｂまたは電極１ｃのいずれか一方から行なっても良い。このとき、例えばシリコン層がＰ型であれば、電極から負電圧を印加すれば良い。
(Dielectric breakdown of insulating layer of SOI wafer: Fig. 1D)
Next, an electrical stress is applied to the back surface of the
また、このように埋め込み酸化膜７を絶縁破壊する際に、テスタ等を用いて埋め込み酸化膜７の電気特性を測定することが好ましい。例えば、埋め込み酸化膜７を絶縁破壊する際に、埋め込み酸化膜の電流−電圧特性を測定して酸化膜耐圧を調べることによって、埋め込み酸化膜の信頼性を評価することが可能となり、ＳＯＩウエーハの品質をより詳細に評価することが可能となる。
Further, when the buried
（ゲート酸化膜の電気特性の測定：図１Ｅ）
そして、上記のようにしてＳＯＩウエーハ１０の埋め込み酸化膜７を絶縁破壊した後、上記で用いた電極１ｂ、１ｃ以外の中心部に位置する電極１ａからＳＯＩウエーハの裏面に電気ストレスを印加して、この電極１ａの下の領域内にあるゲート酸化膜の電気特性を測定する。
(Measurement of electrical characteristics of gate oxide film: Fig. 1E)
Then, after dielectric breakdown of the buried
すなわち、前記の工程で埋め込み酸化膜７を絶縁破壊したことにより埋め込み酸化膜７に電流パスが確保されているので、例えば図５に示すように、ＳＯＩウエーハ１０の裏面をグラウンドに接続しておき、プローバに接続したテスタ等を用いて電極１ａから電気ストレスを印加することによって、電極１ａの下の領域内にある絶縁破壊してないゲート酸化膜の酸化膜耐圧等の電気特性を容易に測定することができる。そして、このように測定したゲート酸化膜の絶縁破壊電界強度等からＳＯＩウエーハの品質を詳細に評価することができる。このとき、例えばシリコン層がＰ型であれば、電極１ａからシリコン層６の表面側が蓄積側となるように負電圧を印加することによって、ゲート酸化膜の酸化膜耐圧等を安定して測定することができる。
That is, since the buried
以上のようにしてＳＯＩウエーハの評価を行なうことによって、ウエーハの裏面と電気コンタクトを取ることができるようになるので、従来のようにＳＯＩウエーハの表面に分離酸化膜や金属配線等を形成する必要がなく、ＳＯＩウエーハの評価工程を簡略化することができる。したがって、ＳＯＩウエーハにおけるシリコン層の品質、さらに埋め込み酸化膜の品質等を非常に簡便にかつ短時間で評価することができるとともに、測定精度も高い。 Since the evaluation of the SOI wafer as described above makes it possible to make electrical contact with the back surface of the wafer, it is necessary to form an isolation oxide film, a metal wiring, or the like on the surface of the SOI wafer as in the prior art. Therefore, the SOI wafer evaluation process can be simplified. Therefore, the quality of the silicon layer in the SOI wafer, the quality of the buried oxide film, etc. can be evaluated very simply and in a short time, and the measurement accuracy is high.
以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
電気特性評価用試料として、直径２００ｍｍ、導電型としてはボロンをドープしたＰ型のシリコンウエーハを用いて作製したＳＯＩウエーハを準備した。このときのＳＯＩウエーハにおけるシリコン層の厚さは１４５ｎｍであり、埋め込み酸化膜の厚さは１４５ｎｍであった。
EXAMPLES Hereinafter, although an Example is shown and this invention is demonstrated more concretely, this invention is not limited to these.
An SOI wafer manufactured using a P-type silicon wafer having a diameter of 200 mm and a conductivity type doped with boron was prepared as an electrical property evaluation sample. At this time, the thickness of the silicon layer in the SOI wafer was 145 nm, and the thickness of the buried oxide film was 145 nm.
次に、このＳＯＩウエーハに９００℃の乾燥酸素雰囲気中でおよそ１００分間の熱酸化処理を行って２５ｎｍのゲート酸化膜を形成し、このゲート酸化膜上にＣＶＤ法によりリンをドープした多結晶シリコンを堆積した。このとき、多結晶シリコンをおよそ３００ｎｍの厚さで堆積し、またそのシート抵抗値が２５Ω／□程度となるようにした。 Next, this SOI wafer is thermally oxidized in a dry oxygen atmosphere at 900 ° C. for about 100 minutes to form a 25 nm gate oxide film, and phosphorus is doped on the gate oxide film by polycrystalline silicon. Deposited. At this time, polycrystalline silicon was deposited to a thickness of about 300 nm, and the sheet resistance value was about 25Ω / □.
続いて、この多結晶シリコン層にフォトリソグラフィを行なった後、フッ硝酸を用いてウエットエッチングを行ない、ゲート酸化膜上に３つの電極を図２に示すように３重の構造で形成した。その後、ＳＯＩウエーハの裏面に形成されている酸化膜を除去するために、ＳＯＩウエーハの表面側のゲート酸化膜および電極にレジストを塗布して保護し、ウエーハ裏面に希ＨＦ水溶液のウエットエッチングによる裏面処理を行った。 Subsequently, after photolithography was performed on the polycrystalline silicon layer, wet etching was performed using hydrofluoric acid, and three electrodes were formed on the gate oxide film in a triple structure as shown in FIG. Thereafter, in order to remove the oxide film formed on the back surface of the SOI wafer, a gate oxide film and an electrode on the surface side of the SOI wafer are coated and protected with a resist, and the back surface of the wafer back surface by wet etching with dilute HF aqueous solution Processed.
その後、フルオートプローバに接続したテスタを用いて、図３に示すように中間部に位置する電極１ｂから最外周に位置する電極１ｃに電流を印加して両電極の下の領域にあるゲート酸化膜を絶縁破壊した。このとき、テスタとしてプローバ及び配線にノイズ対策を施したものを使用した。また、電極１ｂから印加した電流密度は０．１Ａ／ｃｍ２であり、また電極１ｂの電極面積は４ｍｍ２であった。
Thereafter, using a tester connected to a full auto prober, as shown in FIG. 3, a current is applied from the
次に、図４に示すように、電極１ｂ及び電極１ｃからＳＯＩウエーハの裏面に電圧を印加して埋め込み酸化膜７を絶縁破壊した。このときの電圧の印加条件は、電圧を０Ｖから０．１ＭＶ／ｃｍのステップ電圧高さ（埋め込み酸化膜厚１４５ｎｍの場合では、１．４５Ｖに相当）でステップ状に徐々に上昇させるようにし、また電圧ステップ上昇後のステップ維持時間を２００ｍ秒に設定して電流のモニタリングを行った。この条件で電圧を最大１５０Ｖ程度まで印加し、およそ１２０Ｖ（８．２ＭＶ／ｃｍ）で埋め込み酸化膜がブレイクダウンしたことが確認できた。
Next, as shown in FIG. 4, a voltage was applied from the
その後、図５に示すように、電極１ａからＳＯＩウエーハの裏面に電圧を印加して、電極１ａの下の領域内にあるゲート酸化膜の電気特性を測定した。このときの電圧の印加条件は、電圧を０Ｖから０．２５ＭＶ／ｃｍのステップ電圧高さ（ゲート酸化膜厚２５ｎｍの場合では、０．６２５Ｖに相当）でステップ状に徐々に上昇させるようにし、また各ステップでの電圧ステップ上昇後のステップ維持時間を２００ｍ秒、アベレージング時間を２０ｍ秒に設定して電流のモニタリングを行った。その測定結果を図６に示す。 Thereafter, as shown in FIG. 5, a voltage was applied from the electrode 1a to the back surface of the SOI wafer, and the electrical characteristics of the gate oxide film in the region under the electrode 1a were measured. The voltage application condition at this time is such that the voltage is gradually increased stepwise at a step voltage height of 0 V to 0.25 MV / cm (corresponding to 0.625 V in the case of a gate oxide film thickness of 25 nm), Further, the current was monitored by setting the step maintaining time after the voltage step increase at each step to 200 ms and the averaging time to 20 ms. The measurement results are shown in FIG.
このように、本発明によれば、従来のような分離酸化膜や金属配線を形成せずにゲート酸化膜の絶縁破壊挙動を図６に示したように測定することができ、簡便かつ高精度でＳＯＩウエーハの評価を行なうことができた。 As described above, according to the present invention, the dielectric breakdown behavior of the gate oxide film can be measured as shown in FIG. 6 without forming a conventional isolation oxide film or metal wiring, which is simple and highly accurate. We were able to evaluate SOI wafers.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above embodiment is merely an example, and the present invention has the same configuration as that of the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
例えば、上記では、支持基板とシリコン層との間に絶縁層となる埋め込み酸化膜が形成されているＳＯＩウエーハを評価する場合を例に挙げて説明を行なっているが、本発明はこれに限定されず、前述のように、絶縁基板等の絶縁体上にシリコン層が形成されたＳＯＩウエーハを評価する場合にも同様に適用することができる。 For example, in the above description, the case of evaluating an SOI wafer in which a buried oxide film serving as an insulating layer is formed between the support substrate and the silicon layer is described as an example. However, the present invention is not limited to this. However, as described above, the present invention can be similarly applied to the evaluation of an SOI wafer in which a silicon layer is formed on an insulator such as an insulating substrate.
１（１ａ，１ｂ，１ｃ）…電極、 ２…ゲート酸化膜、
６…シリコン層、 ７…埋め込み酸化膜、 ８…支持基板、
１０…ＳＯＩウエーハ、 １１…シリコンウエーハ、
１２…酸化膜（ゲート酸化膜）、
１３…金属電極（ゲート電極）、 １４…金属配線、
１５…分離酸化膜、 １６…シリコン層、
１７…埋め込み酸化膜、 １８…支持基板、 １９…ＳＯＩウエーハ。
1 (1a, 1b, 1c) ... electrode, 2 ... gate oxide film,
6 ... silicon layer, 7 ... buried oxide film, 8 ... support substrate,
10 ... SOI wafer, 11 ... Silicon wafer,
12 ... oxide film (gate oxide film),
13 ... Metal electrode (gate electrode), 14 ... Metal wiring,
15 ... isolation oxide film, 16 ... silicon layer,
17 ... buried oxide film, 18 ... support substrate, 19 ... SOI wafer.
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Cited By (2)
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| JP2020113642A (en) * | 2019-01-11 | 2020-07-27 | 株式会社Sumco | Resistivity measurement method of high-resistance material |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077336A (en) * | 1999-09-01 | 2001-03-23 | Sumitomo Metal Ind Ltd | Substrate evaluation element and its manufacturing method |
| JP2001267384A (en) * | 2000-03-15 | 2001-09-28 | Mitsubishi Materials Silicon Corp | Measurement method of pseudo-mosfet |
| JP2003133384A (en) * | 2001-10-25 | 2003-05-09 | Sumitomo Mitsubishi Silicon Corp | Substrate evaluation element, manufacturing method therefor and evaluating method of soi substrate |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077336A (en) * | 1999-09-01 | 2001-03-23 | Sumitomo Metal Ind Ltd | Substrate evaluation element and its manufacturing method |
| JP2001267384A (en) * | 2000-03-15 | 2001-09-28 | Mitsubishi Materials Silicon Corp | Measurement method of pseudo-mosfet |
| JP2003133384A (en) * | 2001-10-25 | 2003-05-09 | Sumitomo Mitsubishi Silicon Corp | Substrate evaluation element, manufacturing method therefor and evaluating method of soi substrate |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008072373A1 (en) * | 2006-12-11 | 2008-06-19 | Shin-Etsu Handotai Co., Ltd. | Semiconductor substrate evaluating method and semiconductor substrate evaluating element |
| JP2008147461A (en) * | 2006-12-11 | 2008-06-26 | Shin Etsu Handotai Co Ltd | Method of evaluating semiconductor substrate, and element for evaluation of the semiconductor substrate |
| JP2020113642A (en) * | 2019-01-11 | 2020-07-27 | 株式会社Sumco | Resistivity measurement method of high-resistance material |
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