JP2007123648A - Wafer for evaluating ion implantation amount distribution - Google Patents
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Abstract
Description
本発明は、半導体ウエハに不純物をイオン注入する際に生じる面内イオン注入量分布のばらつきを評価するための評価用ウエハに関するものである。 The present invention relates to an evaluation wafer for evaluating variation in in-plane ion implantation amount distribution that occurs when impurities are ion-implanted into a semiconductor wafer.
半導体チップサイズの縮小化や、アナログ特性を利用した製品を製造するためには、半導体ウエハ面内の微少な領域に対するイオン注入量のばらつきを小さくすることが重要である。半導体ウエハ面内のイオン注入量分布（不純物濃度分布）を測定する方法として、例えばシート抵抗を利用する方法がある（例えば、特許文献１を参照。）。この方法では、不純物をイオン注入した後にシート抵抗を測定し、そのシート抵抗値に基づいてイオン注入量を算出する。 In order to reduce the size of the semiconductor chip and to manufacture products using analog characteristics, it is important to reduce variations in the amount of ion implantation for a minute region in the surface of the semiconductor wafer. As a method for measuring the ion implantation amount distribution (impurity concentration distribution) in the semiconductor wafer surface, for example, there is a method using sheet resistance (see, for example, Patent Document 1). In this method, the sheet resistance is measured after ion implantation of impurities, and the ion implantation amount is calculated based on the sheet resistance value.
しかし、シート抵抗を測定するためには、注入密度が例えば１.０×１０12ions／ｃｍ2以上必要であるため、注入密度が１.０×１０12ions／ｃｍ2よりも小さい場合にはイオン注入量を測定することができなかった。また、この方法で用いるシート抵抗測定器は、一般的に半導体ウエハ面内の数百点を測定するのが限界であり、半導体ウエハ面内のイオン注入量分布を詳細に測定することができなかった。 However, in order to measure the sheet resistance, an implantation density of, for example, 1.0 × 10 12 ions / cm 2 or more is required. Therefore, when the implantation density is smaller than 1.0 × 10 12 ions / cm 2 The amount of ion implantation could not be measured. In addition, the sheet resistance measuring instrument used in this method is generally limited to measuring several hundred points on the surface of the semiconductor wafer, and the ion implantation amount distribution in the surface of the semiconductor wafer cannot be measured in detail. It was.
また、シート抵抗を測定する方法以外の方法として、半導体ウエハ中を伝播するサーマウェーブを利用する方法がある（例えば、特許文献２を参照。）。
この方法は、サーマウェーブ測定器を用いて、レーザ光照射により発生するサーマウェーブ及びエレクトロンホールプラズマウェーブの減衰特性をプルーブレーザ光の反射率の変化から測定することで、半導体中の電気的特性及び熱的特性、ひいては半導体中の欠陥を検出することができる。通常、このサーマウェーブを利用した方法は、半導体基板の研磨、イオン注入、ドライエッチングにより生じる欠陥の検査に使用されている。
Further, as a method other than the method of measuring the sheet resistance, there is a method using a therma wave propagating in a semiconductor wafer (see, for example, Patent Document 2).
This method uses a therma wave measuring instrument to measure the attenuation characteristics of the therma wave and electron hole plasma wave generated by laser light irradiation from the change in reflectance of the probe laser light, and thereby the electrical characteristics in the semiconductor and Thermal characteristics and thus defects in the semiconductor can be detected. Usually, the method using the therma wave is used for inspection of defects caused by polishing, ion implantation, and dry etching of a semiconductor substrate.
サーマウェーブを利用した方法は、注入密度が１.０×１０12ions／ｃｍ2よりも小さくてもイオン注入量を測定することができるが、半導体ウエハ面内の数百点を測定するのが限界であり、この方法でも半導体ウエハ面内のイオン注入量分布を詳細に測定することができなかった。 The method using therma wave can measure the ion implantation amount even if the implantation density is smaller than 1.0 × 10 12 ions / cm 2 , but it is necessary to measure several hundred points on the surface of the semiconductor wafer. This is a limit, and this method cannot measure the ion implantation amount distribution in the semiconductor wafer surface in detail.
また、注入装置側に注入量や均一性を推定するための検知器を設けて注入量や均一性を監視する方法もある（例えば、特許文献３又は特許文献４を参照。）。 There is also a method of monitoring the injection amount and uniformity by providing a detector for estimating the injection amount and uniformity on the injection device side (see, for example, Patent Document 3 or Patent Document 4).
上記以外のイオン注入量を測定する方法として、半導体基板に反対導電型のイオン（不純物）を打ち込み、さらにその基板上にイオン注入マスク物質を配置した状態で同じイオンを高濃度に注入して複数の分離領域を形成したウエハを用いるものがある。このウエハでは、形成した分離領域の相互間に流れる電流を測定することによってイオン注入量を評価することができる（例えば、特許文献５を参照。）。 As another method for measuring the amount of ion implantation other than the above, a plurality of ions may be implanted by implanting ions (impurities) of opposite conductivity type into a semiconductor substrate, and then implanting the same ions at a high concentration with an ion implantation mask material disposed on the substrate. There is a type using a wafer in which a separate region is formed. In this wafer, the ion implantation amount can be evaluated by measuring the current flowing between the formed separation regions (see, for example, Patent Document 5).
また、イオン注入装置のイオンビーム発生部からのビーム電流を測定するフラグファラデーを多分割し、それぞれに電流測定子を設けることが提案されている（特許文献６を参照。）。 Further, it has been proposed to divide the flag Faraday for measuring the beam current from the ion beam generator of the ion implantation apparatus into multiple parts and provide a current measuring element for each of them (see Patent Document 6).
本発明は、イオン注入量に制限されることなく、半導体ウエハ面内の詳細なイオン注入量分布を評価することができるイオン注入量分布評価用ウエハを提供することを目的としている。 An object of the present invention is to provide a wafer for ion implantation amount distribution evaluation capable of evaluating a detailed ion implantation amount distribution in a semiconductor wafer surface without being limited by the ion implantation amount.
本発明にかかるイオン注入量分布評価用ウエハ（単に、評価用ウエハともいう。）は、ソース及びドレインと、ソースとドレインの間に形成されたチャネル領域と、チャネル領域上に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極とを備えた、複数の同一構造をもつ評価用トランジスタのみが、半導体ウエハの主表面全体に等密度に分布して形成されており、上記チャネル領域は評価対象であるイオン注入が施されて形成されたものであって、各評価用トランジスタのしきい値電圧は評価対象であるイオン注入量に依存していることを特徴とするものである。
ここで、評価用トランジスタのみが形成されているとは、半導体ウエハに評価用トランジスタとは構造が異なるトランジスタが形成されていないことを意味する。半導体ウエハの主表面全体に評価用トランジスタのみが形成されていることは、引用文献１〜５のいずれにも記載されていない。
An ion implantation amount distribution evaluation wafer according to the present invention (also simply referred to as an evaluation wafer) includes a source and a drain, a channel region formed between the source and the drain, and a gate oxidation formed on the channel region. Only a plurality of evaluation transistors having the same structure, including a film and a gate electrode formed on the gate oxide film, are formed in a uniform distribution over the main surface of the semiconductor wafer. The region is formed by performing ion implantation to be evaluated, and the threshold voltage of each evaluation transistor depends on the ion implantation amount to be evaluated. .
Here, that only the evaluation transistor is formed means that a transistor having a structure different from that of the evaluation transistor is not formed on the semiconductor wafer. None of the cited references 1 to 5 describes that only the evaluation transistor is formed on the entire main surface of the semiconductor wafer.
本発明の評価用ウエハにおいて、評価用トランジスタ上を含んで半導体ウエハの主表面全体に形成された層間絶縁膜と、その層間絶縁膜のソース、ドレイン及びゲート電極に対応する位置に形成されたコンタクトホールと、層間絶縁膜上に形成された、コンタクトホールを介してソース、ドレイン及びゲート電極の電位を外部に引き出すためのメタル層と、をさらに備えているのが好ましい。 In the evaluation wafer of the present invention, an interlayer insulating film formed on the entire main surface of the semiconductor wafer including the evaluation transistor, and contacts formed at positions corresponding to the source, drain and gate electrodes of the interlayer insulating film It is preferable to further include a hole and a metal layer formed on the interlayer insulating film for extracting the potential of the source, drain and gate electrodes to the outside through the contact hole.
本発明の評価用ウエハにおけるチャネル領域は、１枚のイオン注入量分布評価用ウエハを回転させた状態で、不純物イオンビームをイオン注入量分布評価用ウエハの主表面上で走査させながら不純物を注入する方法を用いてイオン注入されたものである例を挙げることができる。 In the channel region of the evaluation wafer of the present invention, impurities are implanted while the impurity ion beam is scanned on the main surface of the ion implantation amount distribution evaluation wafer while one ion implantation amount distribution evaluation wafer is rotated. An example in which ions are implanted using the method described above can be given.
本発明の評価用ウエハでは、評価用トランジスタが主表面に１ｃｍ2当たり１０個以上形成されているのが好ましい。
さらに詳細にイオン注入量分布を評価するためには、評価用ウエハの主表面に１ｃｍ2当たり３０個以上、さらには１ｃｍ2当たり１００個以上の評価用トランジスタが形成されているのが好ましい。
In the evaluation wafer of the present invention, it is preferable that 10 or more evaluation transistors are formed on the main surface per cm 2 .
To further evaluate the ion dose distribution in detail, the main surface of the evaluation wafer 1 cm 2 per 30 or more, more preferably 100 or more evaluation transistor per 1 cm 2 is formed.
本発明の評価用ウエハは、複数の同一構造をもつ評価用トランジスタのみが、半導体ウエハの主表面全体に等密度に分布して形成されており、評価用トランジスタのチャネル領域は、イオン注入量分布の評価対象であるイオン注入が施されて形成され、各評価用トランジスタのしきい値電圧は評価対象であるイオン注入量に依存しているので、各評価用トランジスタのしきい値電圧を測定して評価用ウエハ面内のしきい値電圧分布を測定することにより、評価用ウエハ面内のイオン注入量分布を評価することができる。そしてこの評価用ウエハを用いれば、シート抵抗器やサーマウェーブ測定器を用いずに、イオン注入量の制限を受けることなくウエハ面内のイオン注入量分布を評価することができる。評価用トランジスタは評価用ウエハ面内に多数配置することができるので、シート抵抗器やサーマウェーブ測定器を用いた方法よりも詳細なイオン注入量分布評価を行なうことができる。さらに、評価用トランジスタのみが形成されていることにより、半導体ウエハに評価用トランジスタを高密度に配置することができる。また、単一構造のトランジスタが形成されているだけなので、評価用トランジスタを安価で容易に形成することができる。そして、本発明の評価用ウエハは製品用半導体ウエハの製造プロセスよりも工程数が少なくてすむので、短時間でイオン注入量の分布を確認することができる。 In the evaluation wafer of the present invention, only a plurality of evaluation transistors having the same structure are formed with equal density over the main surface of the semiconductor wafer, and the channel region of the evaluation transistor has an ion implantation amount distribution. Because the threshold voltage of each evaluation transistor depends on the amount of ion implantation to be evaluated, the threshold voltage of each evaluation transistor is measured. By measuring the threshold voltage distribution in the evaluation wafer surface, the ion implantation amount distribution in the evaluation wafer surface can be evaluated. If this evaluation wafer is used, it is possible to evaluate the ion implantation amount distribution in the wafer surface without using a restriction on the ion implantation amount without using a sheet resistor or a thermowave measuring device. Since a large number of evaluation transistors can be arranged on the evaluation wafer surface, it is possible to perform a more detailed evaluation of ion implantation amount distribution than a method using a sheet resistor or a thermowave measuring device. Furthermore, since only the evaluation transistors are formed, the evaluation transistors can be arranged on the semiconductor wafer with high density. Further, since only a single-structure transistor is formed, the evaluation transistor can be easily formed at low cost. Since the evaluation wafer of the present invention requires fewer steps than the manufacturing process of the product semiconductor wafer, the distribution of the ion implantation amount can be confirmed in a short time.
さらに、半導体ウエハの主表面全体に形成された層間絶縁膜と、その層間絶縁膜のソース、ドレイン及びゲート電極に対応する位置に形成されたコンタクトホールと、層間絶縁膜上に形成され、コンタクトホールを介してソース、ドレイン及びゲート電極の電位を外部に引き出すためのメタル層と、を備えているようにすれば、その後のイオン注入量分布評価を容易に行なうことができる。 Further, an interlayer insulating film formed on the entire main surface of the semiconductor wafer, contact holes formed at positions corresponding to the source, drain and gate electrodes of the interlayer insulating film, and contact holes formed on the interlayer insulating film. If a metal layer for extracting the potentials of the source, drain and gate electrodes to the outside through the gate is provided, the subsequent ion implantation amount distribution evaluation can be easily performed.
ところで、しきい値電圧制御用不純物注入が、１枚のウエハを回転させた状態で、不純物イオンビームをウエハの主表面上で走査させながら行なわれる場合、ウエハの回転速度と不純物イオンビームの走査速度が同期すると、ウエハ面内のイオン注入量分布に特に大きなばらつきが生じる。
そこで、本発明の評価用ウエハにおける評価用トランジスタのチャネル領域を、上記のイオン注入方法によってイオン注入して形成するようにし、評価用ウエハ面内の詳細なイオン注入量分布を測定するようにすれば、ウエハ回転速度と不純物イオンビーム走査周波数の条件を変更して測定することにより、イオン注入量分布のばらつきが小さくなるウエハ回転速度及び不純物イオンビーム走査周波数を調べることができ、イオン注入条件を適切な条件に設定することができる。
By the way, when the impurity implantation for controlling the threshold voltage is performed while the impurity ion beam is scanned on the main surface of the wafer while one wafer is rotated, the rotation speed of the wafer and the scanning of the impurity ion beam are performed. When the speed is synchronized, a particularly large variation occurs in the ion implantation amount distribution in the wafer surface.
Therefore, the channel region of the evaluation transistor in the evaluation wafer of the present invention is formed by ion implantation by the above-described ion implantation method, and a detailed ion implantation amount distribution in the evaluation wafer surface is measured. For example, by changing and measuring the conditions of the wafer rotation speed and the impurity ion beam scanning frequency, the wafer rotation speed and the impurity ion beam scanning frequency at which variations in the ion implantation amount distribution are reduced can be investigated. Appropriate conditions can be set.
本発明の評価用ウエハにおいて、評価用トランジスタが半導体ウエハの主表面に１ｃｍ2当たり１０個以上形成されているようにすれば、評価用ウエハ全面の微細なイオン注入量分布を測定することができる。さらに、評価用トランジスタがウエハ面内に１ｃｍ2当たり３０個以上形成されているようにすれば、より詳細なイオン注入量分布を測定することができ、１ｃｍ2当たり１００個以上形成されているようにすれば、さらに精密な測定が可能になる。 In the evaluation wafer of the present invention, if 10 or more transistors for evaluation are formed per 1 cm 2 on the main surface of the semiconductor wafer, a fine ion implantation amount distribution on the entire surface of the evaluation wafer can be measured. . Furthermore, if 30 or more transistors for evaluation are formed per 1 cm 2 in the wafer surface, a more detailed ion implantation amount distribution can be measured, and 100 or more transistors are formed per 1 cm 2 . This makes it possible to perform more precise measurements.
以下に図面を参照して本発明の好適な形態を説明する。
この実施例に示されているウエハは、実際に半導体チップを製造するための半導体ウエハではなく、半導体ウエハ主表面内におけるイオン注入量分布のばらつきを評価するためのイオン注入試験で用いるための専用のウエハである。ここで評価の対象となるイオン注入はトランジスタのしきい値電圧制御用の不純物注入（以下チャネルドープという。）である。
Preferred embodiments of the present invention will be described below with reference to the drawings.
The wafer shown in this embodiment is not a semiconductor wafer for actually manufacturing a semiconductor chip, but a dedicated wafer for use in an ion implantation test for evaluating variations in ion implantation amount distribution in the main surface of the semiconductor wafer. Wafer. The ion implantation to be evaluated here is impurity implantation for controlling the threshold voltage of the transistor (hereinafter referred to as channel doping).
図１は評価用ウエハの一実施例を示す断面図である。
評価用ウエハ２の基盤となる、例えばＰ型のシリコンウエハからなる半導体ウエハａの主表面全体に、同一の構造をもつ複数の評価用トランジスタ１０のみが、例えば１ｃｍ2当たり１３個の割合で等密度に分布して形成されている。各評価用トランジスタ１０は評価用トランジスタ形成領域４ごとに形成されており、半導体ウエハ２ａの主表面全体に渡って形成されたＰウエル６内に形成されている。Ｐウエル６は半導体ウエハ２ａの主表面全体に、加速エネルギーが５０ＫｅＶ、注入密度が３.４×１０12ions／ｃｍ2の条件でボロンが注入されて形成されたものである。
FIG. 1 is a cross-sectional view showing an embodiment of an evaluation wafer.
Only a plurality of evaluation transistors 10 having the same structure are formed on the entire main surface of a semiconductor wafer a made of, for example, a P-type silicon wafer, which serves as a base for the evaluation wafer 2, for example, at a rate of 13 per 1 cm 2. It is distributed in density. Each evaluation transistor 10 is formed for each evaluation transistor formation region 4 and is formed in a P well 6 formed over the entire main surface of the semiconductor wafer 2a. The P well 6 is formed by implanting boron into the entire main surface of the semiconductor wafer 2a under the conditions of an acceleration energy of 50 KeV and an implantation density of 3.4 × 10 12 ions / cm 2 .
評価用トランジスタ１０は、評価用トランジスタ形成領域４内に互いに離間して形成されたソース１０ａ及びドレイン１０ｂ、ソース１０ａとドレイン１０ｂの間のＰウエル６表面近傍に形成されたチャネル領域１０ｃ、及びチャネル領域１０ｃ上にゲート酸化膜１０ｄを介して形成されたゲート電極１０ｅで構成されている。チャネル領域１０ｃはＰウエル６の表面近傍に、例えばＮ型不純物であるリンがイオン注入されて実質的なＰ型不純物濃度が薄くされて形成されたものである。
各評価用トランジスタ１０は、ＬＯＣＯＳ（local oxidation of silicon）酸化膜８と、ＬＯＣＯＳ酸化膜８下にボロンが注入されて形成されたフィールドドープ領域９によって他の評価用トランジスタ１０とは電気的に分離されている。
The evaluation transistor 10 includes a source 10a and a drain 10b formed in the evaluation transistor formation region 4 so as to be separated from each other, a channel region 10c formed in the vicinity of the surface of the P well 6 between the source 10a and the drain 10b, and a channel The gate electrode 10e is formed on the region 10c via a gate oxide film 10d. The channel region 10c is formed in the vicinity of the surface of the P well 6 by, for example, implanting phosphorus, which is an N type impurity, to reduce the substantial P type impurity concentration.
Each evaluation transistor 10 is electrically isolated from other evaluation transistors 10 by a local oxidation of silicon (LOCOS) oxide film 8 and a field doped region 9 formed by implanting boron under the LOCOS oxide film 8. Has been.
評価用トランジスタ１０が形成された半導体ウエハ２ａ上全面に、例えばＢＰＳＧ（boro-phospho silicate glass）膜などの絶縁膜からなる層間絶縁膜１２が形成されている。層間絶縁膜１２の所定の領域に、各評価用トランジスタのソース１０ａ、ドレイン１０ｂ及びゲート電極１０ｅに対応してコンタクトホールが形成されている。各コンタクトホール内及び層間絶縁膜１２上にメタル層１４ａ，１４ｂ，１４ｃが形成されている。メタル層１４ａはソース１０ａの電位を、メタル層１４ｂはドレイン１０ｂの電位を、メタル層１４ｃはゲート電極１０ｅの電位を外部に引き出すためのものである。 An interlayer insulating film 12 made of an insulating film such as a BPSG (boro-phosphosilicate glass) film is formed on the entire surface of the semiconductor wafer 2a on which the evaluation transistor 10 is formed. Contact holes are formed in predetermined regions of the interlayer insulating film 12 so as to correspond to the source 10a, the drain 10b, and the gate electrode 10e of each evaluation transistor. Metal layers 14 a, 14 b and 14 c are formed in each contact hole and on the interlayer insulating film 12. The metal layer 14a is for extracting the potential of the source 10a, the metal layer 14b is for extracting the potential of the drain 10b, and the metal layer 14c is for extracting the potential of the gate electrode 10e.
図２は図１に示した評価用ウエハの形成方法を示す工程断面図である。
（１）抵抗率が１６〜２４Ω・ｃｍの半導体ウエハ２ａの主表面全体に、加速エネルギーが５０ＫｅＶ、注入密度が３.４×１０12ions／ｃｍ2の条件でボロンを注入して、Ｐウエル６を形成する。さらに、半導体ウエハ２ａの主表面全体に渡って、例えば１ｃｍ2当たり１３個の割合で等密度に分布するように評価用トランジスタ形成領域４を設定し、それらの評価用トランジスタ形成領域４の間の領域に、ＬＯＣＯＳ酸化膜８及びフィールドドープ領域９を形成して、各評価用トランジスタ形成領域４を電気的に分離する。その後、半導体ウエハ２ａの主表面にゲート酸化膜１０ｄを例えば５００Å（オングストローム）の膜厚に形成する。半導体ウエハ２ａの主表面全面に対して評価対象のイオン注入であるチャネルドープを行なってチャネル領域１０ｃを形成する（図２（Ａ）を参照。）。ここでは、Ｎ型不純物であるリンを加速エネルギーは１００ＫｅＶ、注入密度は４.６×１０11ions／ｃｍ2の条件で行なった。
FIG. 2 is a process sectional view showing a method for forming the evaluation wafer shown in FIG.
(1) Boron is implanted into the entire main surface of the semiconductor wafer 2a having a resistivity of 16 to 24 Ω · cm under conditions of an acceleration energy of 50 KeV and an implantation density of 3.4 × 10 12 ions / cm 2. 6 is formed. Further, the evaluation transistor forming regions 4 are set so as to be distributed at an equal density of, for example, 13 pieces per 1 cm 2 over the entire main surface of the semiconductor wafer 2a, and between the evaluation transistor forming regions 4 are set. A LOCOS oxide film 8 and a field dope region 9 are formed in the region to electrically isolate each evaluation transistor forming region 4. Thereafter, a gate oxide film 10d is formed on the main surface of the semiconductor wafer 2a to a film thickness of, for example, 500 angstroms. A channel region 10c is formed on the entire main surface of the semiconductor wafer 2a by channel doping which is ion implantation to be evaluated (see FIG. 2A). Here, phosphorus, which is an N-type impurity, was performed under the conditions of an acceleration energy of 100 KeV and an implantation density of 4.6 × 10 11 ions / cm 2 .
上記チャネルドープは、例えば図３に示されるイオン注入装置を用いて行なった。このイオン注入装置は、半導体ウエハ２ａを保持して回転させるウェハステージ１６と、イオンビーム２０をＸ、Ｙ方向に静電的に偏向するための電極を備えている。イオン注入時には、半導体ウエハ２ａを回転させた状態で、イオンビーム２０を静電的にＸ、Ｙ方向に偏向させ、半導体ウエハ２ａ表面で走査させることにより、半導体ウエハ２ａ表面全体にイオンビーム２０を照射して不純物イオンを注入する。 The channel doping is performed using, for example, an ion implantation apparatus shown in FIG. This ion implantation apparatus includes a wafer stage 16 that holds and rotates the semiconductor wafer 2a, and an electrode for electrostatically deflecting the ion beam 20 in the X and Y directions. At the time of ion implantation, while the semiconductor wafer 2a is rotated, the ion beam 20 is electrostatically deflected in the X and Y directions and scanned on the surface of the semiconductor wafer 2a, whereby the ion beam 20 is applied to the entire surface of the semiconductor wafer 2a. Irradiation and impurity ions are implanted.
図２に戻って評価用ウエハの形成方法の説明を続ける。
（２）半導体ウエハ２ａ上全面に例えば３５００Åの膜厚にポリシリコン膜を形成する。写真製版技術及びエッチング技術を用いてポリシリコン膜をパターニングして、各評価用トランジスタ形成領域４内の所定の領域にポリシリコンからなるゲート電極１０ｅを形成する（図２（Ｂ）を参照。）。
Returning to FIG. 2, the description of the method for forming the evaluation wafer will be continued.
(2) A polysilicon film is formed on the entire surface of the semiconductor wafer 2a to a thickness of 3500 mm, for example. The polysilicon film is patterned using a photoengraving technique and an etching technique to form a gate electrode 10e made of polysilicon in a predetermined region in each evaluation transistor formation region 4 (see FIG. 2B). .
（３）ゲート電極１０ｅ及びＬＯＣＯＳ酸化膜８をマスクにして、各評価用トランジスタ形成領域４のＰウエル６に、例えばリンを高濃度に注入してソース１０ａ及びドレイン１０ｂをゲート電極１０ｅに対して自己整合的に形成する（図２（Ｃ）を参照。）。 (3) Using the gate electrode 10e and the LOCOS oxide film 8 as a mask, phosphorus, for example, is implanted at a high concentration into the P well 6 in each transistor formation region 4 for evaluation, and the source 10a and the drain 10b are connected to the gate electrode 10e. They are formed in a self-aligned manner (see FIG. 2C).
（４）半導体ウエハ２ａ上全面に層間絶縁膜１２を形成し、各評価用トランジスタのソース１０ａ、ドレイン１０ｂ及びゲート電極１０ｅに対応する位置にコンタクトホールを形成する（図２（Ｄ）を参照。）。 (4) An interlayer insulating film 12 is formed on the entire surface of the semiconductor wafer 2a, and contact holes are formed at positions corresponding to the source 10a, drain 10b, and gate electrode 10e of each evaluation transistor (see FIG. 2D). ).
（５）コンタクトホール内及び層間絶縁膜１２上にメタル層１４ａ，１４ｂ，１４ｃを形成する（図１を参照。）。 (5) Metal layers 14a, 14b, and 14c are formed in the contact holes and on the interlayer insulating film 12 (see FIG. 1).
上記工程（１）〜（５）により形成された評価用ウエハ２を用いて、（１）のチャネルドープにおける評価用ウエハ２面内のイオン注入量分布を評価する方法を説明する。
メタル層１４ａ，１４ｂを介してソース１０ａ及びドレイン１０ｂに所定の一定電圧を印加した状態で、メタル層１４ｃを介してゲート電極１０ｅにゲート電圧を印加し、各評価用トランジスタ１０のしきい値電圧を測定する。例えばソース１０ａをグランドに接続し、ドレイン１０ｂに５Ｖの電圧を印加した状態で、ゲート電極１０ｅの電圧を０〜２Ｖの範囲で変化させて、しきい値電圧を測定する。
しきい値電圧はチャネル領域１０ｃの不純物濃度に大きく依存しているため、評価用ウエハ２面内全体に等密度に配置された各評価用トランジスタ１０のしきい値電圧をそれぞれ測定することにより、チャネルドープ時のイオン注入量分布を評価することができる。
A method of evaluating the ion implantation amount distribution in the surface of the evaluation wafer 2 in the channel dope of (1) using the evaluation wafer 2 formed by the above steps (1) to (5) will be described.
A gate voltage is applied to the gate electrode 10e through the metal layer 14c in a state where a predetermined constant voltage is applied to the source 10a and the drain 10b through the metal layers 14a and 14b, and the threshold voltage of each evaluation transistor 10 is applied. Measure. For example, with the source 10a connected to the ground and a voltage of 5V applied to the drain 10b, the threshold voltage is measured by changing the voltage of the gate electrode 10e in the range of 0-2V.
Since the threshold voltage greatly depends on the impurity concentration of the channel region 10c, by measuring the threshold voltage of each of the evaluation transistors 10 arranged at equal density over the entire surface of the evaluation wafer 2, The ion implantation amount distribution during channel doping can be evaluated.
図４は評価用ウエハを用いて測定したしきい値電圧分布を示す図であり、（Ａ）は評価用トランジスタが１ｃｍ2当たり１３個の密度で、（Ｂ）は評価用トランジスタが１ｃｍ2当たり３１個の密度で、（Ｃ）は評価用トランジスタが１ｃｍ2当たり１２４個の密度で配置されたものを示している。
図５は図４のウエハにおける測定位置としきい値電圧の関係を示す図であり、（Ａ）は図４（Ａ）のＸ−Ｘ位置、（Ｂ）は図４（Ｂ）のＹ−Ｙ位置、（Ｃ）は図４（Ｃ）のＺ−Ｚ位置に対応している。図５において、縦軸はしきい値電圧（Ｖ（ボルト））、横軸は測定位置（ｍｍ（ミリメートル））を示す。
また、図６にサーマウェーブ測定器を用いて上記チャネルドープ注入のイオン注入量分布を測定した結果を示す。
Figure 4 is a diagram showing the threshold voltage distribution measured using an evaluation wafer, (A) is a density for transistor 13 per 1 cm 2 of the evaluation, (B) is for evaluation transistor 1 cm 2 per (C) shows a case where evaluation transistors are arranged at a density of 124 pieces per 1 cm 2 at a density of 31 pieces.
5A and 5B are diagrams showing the relationship between the measurement position and the threshold voltage in the wafer of FIG. 4, where FIG. 5A is the XX position in FIG. 4A, and FIG. 5B is the YY position in FIG. The position (C) corresponds to the ZZ position in FIG. 4 (C). In FIG. 5, the vertical axis represents the threshold voltage (V (volt)), and the horizontal axis represents the measurement position (mm (millimeter)).
FIG. 6 shows the result of measuring the ion implantation amount distribution of the channel dope implantation using a therma wave measuring instrument.
図６に示したサーマウェーブ測定器を用いたイオン注入量分布に比べて、図４に示したしきい値電圧分布、すなわちイオン注入量分布の方が詳細に表示されているのがわかる。図４及び図５からわかるように、上記チャネルドープの際にウエハ２ａの回転速度とイオンビームの走査周波数が一部同期しているために、評価用ウエハ２面内のイオン注入量分布に大きなばらつきが生じているのがわかる。
この評価結果に基づいて、ウエハの回転速度とイオンビームの走査周波数を調整することにより、ウエハ面内のイオン注入量のばらつきを小さくすることができる。また、必要に応じて、イオン注入時の加速エネルギーや注入密度の調整も行なうようにしてもよい。
It can be seen that the threshold voltage distribution shown in FIG. 4, that is, the ion implantation amount distribution, is displayed in more detail than the ion implantation amount distribution using the therma wave measuring device shown in FIG. As can be seen from FIGS. 4 and 5, since the rotational speed of the wafer 2a and the scanning frequency of the ion beam are partially synchronized during the channel doping, the ion implantation amount distribution in the surface of the evaluation wafer 2 is large. It can be seen that there is variation.
By adjusting the rotation speed of the wafer and the scanning frequency of the ion beam based on this evaluation result, it is possible to reduce variations in the ion implantation amount in the wafer surface. If necessary, the acceleration energy and the implantation density during ion implantation may be adjusted.
このように、本発明の評価用ウエハを用いることで、半導体ウエハ面内の詳細なイオン注入量分布を評価することができる。
さらに、トランジスタのしきい値電圧はチャネルドープでのイオン注入量の変化によって大きく変化するので、イオン注入量に制限されることなくイオン注入量分布を評価することができる。
Thus, by using the evaluation wafer of the present invention, it is possible to evaluate the detailed ion implantation amount distribution in the semiconductor wafer surface.
Furthermore, since the threshold voltage of the transistor changes greatly due to the change of the ion implantation amount by channel doping, the ion implantation amount distribution can be evaluated without being limited by the ion implantation amount.
また、図４及び図５からわかるように、（Ａ）測定密度（評価用トランジスタの設置密度）が１３個／ｃｍ2である場合よりも（Ｂ）測定密度が３１個／ｃｍ2である場合の方が詳細なしきい値電圧分布、ひいてはイオン注入量分布を測定できており、（Ｂ）測定密度が３１個／ｃｍ2である場合よりも（Ｃ）測定密度が１２４個／ｃｍ2である場合の方がさらに詳細なしきい値電圧分布、ひいてはイオン注入量分布を測定できていることがわかる。 As can be seen from FIGS. 4 and 5, (A) the measurement density is 31 / cm 2 than the measurement density (installation density of the transistor for evaluation) is 13 / cm 2. detailed threshold voltage distribution towards, thus are able to measure the ion dose distribution is the (B) measuring density than when it is 31 / cm 2 (C) measurement density 124 cells / cm 2 It can be seen that more detailed threshold voltage distribution and thus ion implantation amount distribution can be measured.
また、図４及び図５の（Ａ）から測定密度が１０個／ｃｍ2以上であればイオン注入量分布を評価できると推測でき、（Ｂ）から測定密度が３０個／ｃｍ2以上であれば詳細にイオン注入量分布を評価できると推測でき、（Ｃ）から測定密度が１００個／ｃｍ2以上であればイオン注入量分布をさらに詳細に評価できると推測できる。 Further, if the measured density (A) to FIG. 4 and FIG. 5 is 10 / cm 2 or more can be inferred that it can evaluate the ion dose distribution, there measurement density 30 / cm 2 or more from the (B) It can be estimated that the ion implantation amount distribution can be evaluated in detail, and it can be estimated from (C) that the ion implantation amount distribution can be evaluated in more detail if the measurement density is 100 pieces / cm 2 or more.
上記実施例では、測定密度が１３個／ｃｍ2、３１個／ｃｍ2、１２４個／ｃｍ2の例を示しているが、本発明はこれらの数値に限定されるものではなく、必要とするイオン注入量分布の詳細度に応じて測定密度を変更することができる。 In the above embodiment, the measurement density is 13 / cm 2 , 31 / cm 2 , 124 / cm 2 , but the present invention is not limited to these values and is necessary. The measurement density can be changed according to the level of detail of the ion implantation amount distribution.
上記実施例では、評価用ウエハ２として評価用トランジスタ１０がＰウエル６に形成されているものを用いているが、本発明はこれに限定されるものではなく、評価用トランジスタはウエルが形成されていない半導体ウエハ自体に形成されていてもよいし、Ｎウエルに形成されていてもよい。また、Ｐ型の半導体ウエハ２ａに代えてＮ型の半導体ウエハを用いることもできる。 In the above embodiment, the evaluation wafer 10 in which the evaluation transistor 10 is formed in the P well 6 is used as the evaluation wafer 2, but the present invention is not limited to this, and the evaluation transistor has a well formed. The semiconductor wafer itself may be formed, or may be formed in an N well. Further, an N-type semiconductor wafer can be used instead of the P-type semiconductor wafer 2a.
上記実施例では、チャネル領域１０ｃはチャネルドープ用の不純物としてリンがイオン注入されて形成されたものであるが、本発明の評価用ウエハはこれに限定されるものではなく、チャネル領域は他の不純物、例えばボロンや砒素などが注入されて形成されたものであってもよい。 In the above embodiment, the channel region 10c is formed by ion implantation of phosphorus as an impurity for channel doping. However, the evaluation wafer of the present invention is not limited to this, and the channel region is not limited to this. It may be formed by implanting impurities such as boron or arsenic.
また、本発明の評価対象となるイオン注入は、図３を参照して説明したイオン注入装置によるイオン注入に限定されるものではなく、例えば複数のウエハに対して同時にイオン注入を行なうことができるイオン注入装置を用いたイオン注入のイオン注入量評価にも用いることができる。 Further, the ion implantation to be evaluated in the present invention is not limited to the ion implantation by the ion implantation apparatus described with reference to FIG. 3, and for example, ion implantation can be performed simultaneously on a plurality of wafers. It can also be used for ion implantation amount evaluation of ion implantation using an ion implantation apparatus.
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、数値などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。 The embodiments of the present invention have been described above. However, the present invention is not limited to these, and numerical values are examples, and various modifications can be made within the scope of the present invention described in the claims. It is.
２ 評価用ウエハ
２ａ Ｐ型半導体ウエハ
４ 評価用トランジスタ形成領域
６ Ｐウエル
８ ＬＯＣＯＳ酸化膜
９ フィールドドープ領域
１０ａ ソース
１０ｂ ドレイン
１０ｃ チャネル領域
１０ｄ ゲート酸化膜
１０ｅ ゲート電極
１２ 層間絶縁膜
１４ａ，１４ｂ，１４ｃ メタル層
2 Evaluation wafer 2a P-type semiconductor wafer 4 Evaluation transistor formation region 6 P well 8 LOCOS oxide film 9 Field doped region 10a Source 10b Drain 10c Channel region 10d Gate oxide film 10e Gate electrode 12 Interlayer insulating film 14a, 14b, 14c Metal layer
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|---|---|---|---|
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| JP (1) | JP2007123648A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022041270A1 (en) * | 2020-08-31 | 2022-03-03 | 深圳市大疆创新科技有限公司 | Semiconductor element, and testing method and device therefor |
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