JP2005057101A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 ボンディング及びプロービング時の電極パッドの認識精度を向上させる。
【解決手段】 電極パッド(1)上のパッド保護膜6の開口の周囲に、断面がテーパー状または円弧状の段差部7を形成する。これにより、ボンディング及びプロービング時に電極パッド(1)を認識する際、上方からパッド部に光を照射した際に、パッド保護膜6の段差部7と、それ以外の部分とで光の反射量が大きく異なるために、段差部7の認識が容易となりその認識精度が著しく向上する。この段差部7を認識することで電極パッド(1)を認識でき、電極パッドの認識精度が著しく向上する。したがって微細プロセスによるパッドピッチ縮小、及びパッド開口サイズ縮小時であっても電極パッドの認識が容易になる。
【選択図】 図1
【解決手段】 電極パッド(1)上のパッド保護膜6の開口の周囲に、断面がテーパー状または円弧状の段差部7を形成する。これにより、ボンディング及びプロービング時に電極パッド(1)を認識する際、上方からパッド部に光を照射した際に、パッド保護膜6の段差部7と、それ以外の部分とで光の反射量が大きく異なるために、段差部7の認識が容易となりその認識精度が著しく向上する。この段差部7を認識することで電極パッド(1)を認識でき、電極パッドの認識精度が著しく向上する。したがって微細プロセスによるパッドピッチ縮小、及びパッド開口サイズ縮小時であっても電極パッドの認識が容易になる。
【選択図】 図1
Description
本発明は、ボンディングやプローブ検査で使用する電極パッドを有する半導体装置およびその製造方法を提供する。
従来の半導体装置の電極パッド構造について図面を参照して説明する。図3は従来の半導体装置の電極パッド構造を示す断面図である。図3において、1、2、3はメタル配線層であり、主にアルミニウムや銅材が用いられる。通常配線層は3〜4層で形成される。1は電極パッドである最上層メタル配線層、2は最上層から1層下のメタル配線層、3は最上層から2層下のメタル配線層である。そしてそのメタル配線層間には絶縁膜4が形成されている。これらの絶縁膜4は主にSiO2で構成され、ここではFSG,TEOSの2種類の積層構造膜として図示している。最上層メタル配線層1とその下のメタル配線層2とはビア5によって接続されている。ビア5は主にタングステンで構成されている。電極パッドである最上層メタル配線層1の保護膜6として窒化膜が形成される。パッド周縁エッジ部Aにおいて、パッド保護膜6の上面8とパッド保護膜6の開口面9とはほぼ垂直関係となっている。
次に、この従来の半導体装置の製造方法について図4を参照して説明する。図4(a)に示すように、電極パッドである最上層メタル配線層1を形成する。次に図4(b)に示すようにパッド保護膜6として一様なレートで窒化膜を形成する。これにより最上層メタル配線層1とそれがない部分において段差が生じる。次に図4(c)に示すようにパッド開口寸法と例えば同じサイズで開口を形成した露光用マスク13越しに上方から露光14(例えば等倍露光)を行うことにより、保護膜6である窒化膜がドライエッチングされる。この時のエッチングはフルエッチングとする。これによりパッド保護膜6に開口が形成されて図4(d)に示すようなパッド構造が構成される。
上記従来の半導体装置である半導体チップの平面図を図5に示す。図5に示すように、内部素子領域15とその特性を外部に引き出す電極パッド16(最上層メタル配線層1に相当)、及びチップ中央位置を認識するためのカギ状マーク17,18から構成される。電極パッド16は金ワイヤー及びバンプを形成することにより内部素子領域15と外部を接続するボンディング工法、及びチップをパッケージに組み立てる工程前の中間特性検査としてのプロービングの際に使用されている。一例としてボンディングにおける電極パッド位置の認識について図6を参照して以下に説明する。
まず、チップ中央位置を認識するためにチップ左上に形成されているカギ状マーク17をボンディング装置に認識させる。この際、認識はカギ状マークを囲むエリア19の濃淡の光量調節を行い2値化の情報を記憶させることで行う。同様にチップ右下に形成されているカギ状マーク18を認識させる。この2箇所の認識動作によりチップ中心20を割り出し、認識させる。
次に、電極パッド16を2値化によりボンディング装置に認識させる。この2値化による認識は、パッド保護膜6とその開口部21(電極パッド16の露出面)の濃淡差によりパッドエッジ22を認識することで行う。
次に、電極パッド16と同サイズのレチクルマークをボンディング装置モニター上に作成し、電極パッド16とレチクルマークが一致した位置を認識させる。これによりチップ中心20からの電極パッド16の位置が割り出され座標として設備に登録される。
特開平6−13464号公報
しかしながら上記従来のパッド構造においては、微細プロセスによるパッドピッチ縮小、及びパッド開口サイズ縮小時にボンディング及びプロービングのパッド認識精度が劣化する。これはパッド保護膜6の窒化膜とパッド開口部21との色の濃淡差が小さいため、2値化によるパッド認識が困難となることに起因する。
本発明は、ボンディング及びプロービング時の電極パッドの認識精度を向上させることのできる半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、基板上に形成された電極パッドと、電極パッドの形成された基板上を覆い、かつ電極パッド上に開口を有する保護膜とを備えた半導体装置であって、保護膜は、開口の周囲に断面テーパー状または断面円弧状の段差部を有したことを特徴とする。
また、本発明において、開口の周囲に断面テーパー状または断面円弧状の段差部を2段以上有した構成としてもよい。
本発明の半導体装置の製造方法は、基板上に電極パッドを形成した後、電極パッドを覆うように基板上に保護膜を形成する工程と、電極パッド上の保護膜をハーフエッチングして凹部を形成することにより、凹部の周囲の保護膜に断面テーパー状または断面円弧状の段差部が形成される凹部形成工程と、凹部の内側領域の保護膜を開口する工程とを含むことを特徴とする。
また、本発明において、凹部形成工程を複数回有し、n回目(nは2以上の整数)に形成する凹部を、n−1回目に形成された凹部の内側に形成するようにしてもよい。
本発明によれば、電極パッド上の保護膜の開口の周囲に、断面がテーパー状または円弧状の段差部を形成しているため、ボンディングやプロービング時に電極パッドを認識する際、段差部とそれ以外の部分とで光の反射量が大きく異なるために、開口周囲の段差部の認識が容易となりその認識精度が著しく向上する。この段差部を認識することで電極パッドを認識でき、電極パッドの認識精度が著しく向上する。したがって微細プロセスによるパッドピッチ縮小、及びパッド開口サイズ縮小時であっても電極パッドの認識が容易になる。
以下、本発明の実施の形態の半導体装置について図面を参照して説明する。図1は本実施の形態の半導体装置の電極パッド構造を示す断面図である。図1において、1、2、3はメタル配線層であり、主にアルミニウムや銅材が用いられる。通常配線層は3〜4層で形成される。1は電極パッドである最上層メタル配線層、2は最上層から1層下のメタル配線層、3は最上層から2層下のメタル配線層である。そしてそのメタル配線層間には絶縁膜4が形成されている。これらの絶縁膜4は主にSiO2で構成され、ここではFSG,TEOSの2種類の積層構造膜として図示している。最上層メタル配線層1とその下のメタル配線層2とはビア5によって接続されている。ビア5は主にタングステンで構成されている。電極パッドである最上層メタル配線層1の保護膜6として窒化膜が形成される。
本実施の形態では、パッド周縁エッジ部Aにおいて、パッド保護膜6の開口上部が断面テーパー状または円弧状の段差部7となっている。これ以外のパッド保護膜6の上面8とパッド保護膜6の開口下部面9とはほぼ垂直関係となっている。また、パッド保護膜6の開口下部面9は最上層メタル配線層1の表面ともほぼ垂直関係となっている。
このように構成される本実施の形態の半導体装置の製造方法について図2を参照して説明する。
図2(a)に示すように、電極パッドである最上層メタル配線層1を形成する。次に図2(b)に示すようにパッド保護膜6として一様なレートで窒化膜を形成する。これにより最上層メタル配線層1とそれがない部分において段差が生じる。次に図2(c)に示すようにパッド開口寸法より数μm周囲に大きな寸法のサイズで開口を形成した露光用マスク13越しに上方から露光11(例えば等倍露光)を行うことにより、保護膜6である窒化膜がドライエッチングされる。この時のエッチングは最上層メタル配線層1が露出しないハーフエッチングとする。これにより図2(d)に示すようにエッチングされた領域の膜厚が薄くなって凹部12が形成され、この凹部12の周囲部分のパッド保護膜6に断面テーパー状または断面円弧状の段差部7が発生する。次に図2(e)に示すように、パッド開口寸法と例えば同じサイズで開口を形成した露光用マスク13越しに上方から露光14(例えば等倍露光)を行うことにより、保護膜6である窒化膜がドライエッチングされる。これにより図2(f)に示すような、パッド保護膜6の開口上部が断面テーパー状または円弧状の段差部7となり、パッド保護膜6の開口下部面9がパッド保護膜6の上面8および最上層メタル配線層1の表面とほぼ垂直関係であるパッド構造が形成される。
本実施の形態の半導体装置である半導体チップの平面図は従来の図5と同様に示される。また、ボンディング及びプロービング時の電極パッド(1)の認識も図6を用いた説明と同様にして行うが、ただし本実施の形態の場合、上方からパッド部に光を照射した際に、従来のようにパッド保護膜6とその開口部21(電極パッド16の露出面)との色の濃淡差によりパッドエッジ22を認識するのではなく、パッド保護膜6の開口エッジ部分の段差部7と、それ以外の部分(パッド保護膜6の平坦面や、その開口内の最上層メタル配線層1の露出面)とで、色の濃淡差が顕著に発生し、段差部7を認識するものである。
以上のように本実施の形態によれば、電極パッド(1)上のパッド保護膜6の開口の周囲に、断面がテーパー状または円弧状の段差部7を形成しているため、ボンディング及びプロービング時に電極パッド(1)を認識する際、上方からパッド部に光を照射した際に、パッド保護膜6の開口エッジ部分の段差部7と、それ以外の部分(パッド保護膜6の平坦面や、その開口内の最上層メタル配線層1の露出面)とで光の反射量が大きく異なるために、色の濃淡差が発生する。これによりパッド認識の際の2値化で差が大きくなるため、認識精度が著しく向上し、微細プロセスによるパッドピッチ縮小、及びパッド開口サイズ縮小時であってもパッド認識が容易になる。
なお、本実施の形態では、図2(c)の工程を1回としたが、2回以上行った後、図2(e)の工程によりパッド上を開口するようにしてもよい。この場合、図2(c)の工程のハーフエッチングによりパッド保護膜6に形成される凹部については、n回目(nは2以上の整数)のハーフエッチングにより形成する凹部を、n−1回目に形成された凹部の内側に形成するようにし、最終回目に形成された凹部のさらに内側に図2(e)の工程でパッド保護膜6に開口を形成する。これにより、断面テーパー状または円弧状の段差部7が、パッド保護膜6の開口の周囲を2重、3重・・・に取り囲むように形成される。
なお、図1、図2では、段差部7が凹曲面で断面円弧状の場合を示しているが、前述のように断面テーパー状であってもよい。あるいは、凸曲面で断面円弧状になっていてもよい。
本発明の半導体装置およびその製造方法は、ボンディングやプロービング時での電極パッドの認識視認性を向上させることができ、パッドピッチやパッド開口サイズが縮小される微細プロセスによる半導体装置等に有用である。
1、2、3 メタル配線層
4 絶縁膜
5 ビア
6 パッド保護膜
7 テーパー状または円弧状の段差部
12 凹部
4 絶縁膜
5 ビア
6 パッド保護膜
7 テーパー状または円弧状の段差部
12 凹部
Claims (4)
- 基板上に形成された電極パッドと、前記電極パッドの形成された前記基板上を覆い、かつ前記電極パッド上に開口を有する保護膜とを備えた半導体装置であって、
前記保護膜は、前記開口の周囲に断面テーパー状または断面円弧状の段差部を有したことを特徴とする半導体装置。 - 前記開口の周囲に前記断面テーパー状または断面円弧状の段差部を2段以上有した請求項1記載の半導体装置。
- 基板上に電極パッドを形成した後、前記電極パッドを覆うように前記基板上に保護膜を形成する工程と、
前記電極パッド上の前記保護膜をハーフエッチングして凹部を形成することにより、前記凹部の周囲の前記保護膜に断面テーパー状または断面円弧状の段差部が形成される凹部形成工程と、
前記凹部の内側領域の前記保護膜を開口する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記凹部形成工程を複数回有し、n回目(nは2以上の整数)に形成する前記凹部を、n−1回目に形成された前記凹部の内側に形成することを特徴とする請求項3記載の半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015199266A (ja) * | 2014-04-08 | 2015-11-12 | 株式会社リコー | 電気−機械変換素子、電気−機械変換素子の製造方法、インクジェット記録ヘッド及びインクジェット記録装置 |
JPWO2016103335A1 (ja) * | 2014-12-24 | 2017-11-09 | 株式会社日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
CN109148389A (zh) * | 2018-07-11 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 温度循环测试时阻止产生裂纹的器件和工艺方法 |
-
2003
- 2003-08-06 JP JP2003287387A patent/JP2005057101A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015199266A (ja) * | 2014-04-08 | 2015-11-12 | 株式会社リコー | 電気−機械変換素子、電気−機械変換素子の製造方法、インクジェット記録ヘッド及びインクジェット記録装置 |
JPWO2016103335A1 (ja) * | 2014-12-24 | 2017-11-09 | 株式会社日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
CN109148389A (zh) * | 2018-07-11 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 温度循环测试时阻止产生裂纹的器件和工艺方法 |
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