JP2005049882A

JP2005049882A - Display device

Info

Publication number: JP2005049882A
Application number: JP2004227572A
Authority: JP
Inventors: Yojiro Matsueda; 洋二郎松枝
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-08-04
Filing date: 2004-08-04
Publication date: 2005-02-24
Anticipated expiration: 2021-03-08
Also published as: JP3753149B2

Abstract

PROBLEM TO BE SOLVED: To obviate the occurrence of dot slippage, color smear, etc., and to make uniformity, fineness and image quality higher. SOLUTION: The display device has a signal driving circuit for an active matrix, a clock line which is connected to the driving circuit and supplies clock pulses and a power source line which supplies electric power to the driving circuit. The power source line is arranged to enclose the clock line and is thereby constituted to reduce wavelength distortion. COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は表示装置に係わり、特に信号線を駆動するドライバ回路を内蔵したものに関する。 The present invention relates to a display device, and more particularly to a display device incorporating a driver circuit for driving a signal line.

従来の信号線駆動用のドライバ回路を内蔵した表示基置として、「ＳＩＤ“８４ダイジェストｐ．３１６−３１９」（非特許文献１）に掲載されたものがある。この装置の回路構成を図２に示す。信号線Ｘ１，Ｘ２，Ｘ３，‥‥が列方向に、走査線Ｙ１，Ｙ２，Ｙ３，‥‥が行方向にそれぞれ複数本配線されている。各信号線Ｘと走査線Ｙとの交点には、薄膜トランジスタ（以下、ＴＦＴと称する）２２がマトリクス状に配置されている。ＴＦＴ２２のゲートは走査線Ｙに、ソースは信号線Ｘに接続され、ドレインは画素電極２３に接続されている。また、対向電極２４には共通電位Ｖ_COMが印加されている。 As a display base incorporating a driver circuit for driving a conventional signal line, “SID“ 84 digest p. 316-319 "(Non-Patent Document 1). The circuit configuration of this apparatus is shown in FIG. A plurality of signal lines X1, X2, X3,... Are wired in the column direction, and a plurality of scanning lines Y1, Y2, Y3,. Thin film transistors (hereinafter referred to as TFTs) 22 are arranged in a matrix at intersections between the signal lines X and the scanning lines Y. The TFT 22 has a gate connected to the scanning line Y, a source connected to the signal line X, and a drain connected to the pixel electrode 23. A common potential V _COM is applied to the counter electrode 24.

各々の信号線Ｘは、映像信号Ｖ１〜Ｖ３をＴＦＴ２２に入力するもので、Ｘドライバ３０によって駆動される。また各々の走査線Ｙは、選択パルス信号をＴＦＴ２２のゲートに入力して選択的に導通させるものであり、Ｙドライバ２１によって駆動される。 Each signal line X inputs video signals V 1 to V 3 to the TFT 22 and is driven by the X driver 30. Each scanning line Y is selectively turned on by inputting a selection pulse signal to the gate of the TFT 22 and is driven by a Y driver 21.

ここでＸドライバ３０は、シフトレジスタ１１とアナログスイッチＴＦＴＳＷｌ，ＳＷ２，ＳＷ３，ＳＷ４，‥‥を有している。シフトレジスタ１１には、電源電圧ＶＤＤＸ及びＶＳＳＸを供給する電源線３５及び３６が接続されている。また、スタートパルスＤＸを入力するスタートパルスライン３７が接続されている。さらにクロックライン３１〜３４が接続されており、クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２がそれぞれ入力される。出力ライン３８〜４１は、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４のゲートにそれぞれ接続されており、映像信号Ｖｌ〜Ｖ３を伝えるビデオライン１８〜２０は、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４のソースに接続されている。 Here, the X driver 30 includes a shift register 11 and analog switches TFTSW1, SW2, SW3, SW4,. Connected to the shift register 11 are power supply lines 35 and 36 for supplying power supply voltages VDDX and VSSX. A start pulse line 37 for inputting the start pulse DX is connected. Further, clock lines 31 to 34 are connected, and clock pulses CL1, CL1, CL2, and CL2 are input thereto. The output lines 38 to 41 are connected to the gates of the analog switches TFTSW1 to SW4, respectively, and the video lines 18 to 20 for transmitting the video signals V1 to V3 are connected to the sources of the analog switches TFTSW1 to SW4.

このＸドライバ３０によって、各信号線Ｘ１，Ｘ２，Ｘ３，‥‥に映像信号Ｖｌ〜Ｖ３が次のようにして順次書き込まれていく。この場合の各信号の動作波形を図３に示す。クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２が入力され、クロックパルスＣＬｌとＣＬ２との位相差ＴだけスタートパルスＤＸが順次シフトされて、出力信号Ｑｌ〜Ｑ４として出力ライン３８〜４１に与えられる。この出力は、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４のゲートにそれぞれ入力され、ハイレベルの間導通する。 The video signals Vl to V3 are sequentially written to the signal lines X1, X2, X3,... By the X driver 30 as follows. The operation waveform of each signal in this case is shown in FIG. Clock pulses CLl, CLl, CL2, and CL2 are input, and the start pulse DX is sequentially shifted by the phase difference T between the clock pulses CLl and CL2, and is provided to the output lines 38 to 41 as output signals Ql to Q4. This output is input to the gates of the analog switches TFTSW1 to SW4, respectively, and is conductive during the high level.

このアナログスイッチＴＦＴＳＷｌ〜ＳＷ４には、映像信号Ｖｌ〜Ｖ３がそれぞれ導通している間入カされ、各信号線Ｘ１〜Ｘ３に書き込まれていく。
特開平１−２８９９１７号公報ＳＩＤ“８４ダイジェストｐ．３１６−３１９ The analog switches TFTSW1 to SW4 are inputted while the video signals V1 to V3 are respectively conducted and are written to the signal lines X1 to X3.
Japanese Patent Laid-Open No. 1-289917 SID "84 digest p.316-319

ここで従来は、クロックライン３１〜３４のノイズがビデオライン１８〜２０に入らないように、クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２をＡ方向から入力し、映像信号Ｖｌ〜Ｖ３は逆のＢ方向から入力していた。しかし、各信号線Ｘ１，Ｘ２，Ｘ３，‥‥に映像信号Ｖｌ〜Ｖ３が書き込まれるタイミングに、左右でずれが生じていた。 Here, conventionally, the clock pulses CL1, CL1, CL2, and CL2 are inputted from the A direction so that the noise of the clock lines 31 to 34 does not enter the video lines 18 to 20, and the video signals V1 to V3 are reversed in the B direction. I was typing from. However, there has been a shift between the left and right when the video signals V1 to V3 are written to the signal lines X1, X2, X3,.

クロックパルスがＡ方向からシフトレジスタ１１に入力されて行くと、信号の入り口付近（図中右側）ではエッジが急峻であり、出口付近（図中左側）ではだれてくる。しかし、映像信号Ｖｌ〜Ｖ３は逆のＢ方向から入力されるため、シフトレジスタ１１の図中左側から右側へ行くにつれて、波形がなまってくる。クロックパルスの波形がなまると、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４が導通するタイミングが遅れるが、映像信号Ｖｌ〜Ｖ３の波形も同じようになまり、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４に入力きれるタイミングが遅れれば特に問題はない。 When the clock pulse is input to the shift register 11 from the A direction, the edge is steep near the signal entrance (right side in the figure) and drifts near the exit (left side in the figure). However, since the video signals Vl to V3 are input from the opposite B direction, the waveform becomes smoother as the shift register 11 moves from the left side to the right side in the figure. When the waveform of the clock pulse is rounded, the timing at which the analog switches TFTSW1 to SW4 are turned on is delayed, but the waveform of the video signals V1 to V3 is also the same, and if the timing that can be input to the analog switches TFTSW1 to SW4 is delayed, there is a particular problem. Absent.

ところが、クロックパルスと映像信号の入力方向は一致しておらず、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４がクロックパルスに基づいて導通するタイミングと、映像信号Ｖｌ〜Ｖ３がアナログスイッチＴＦＴＳＷｌ〜ＳＷ４に入力されるタイミングにずれが生じる。この結果、画面にデータを表示するとドットがずれたり、液晶プロジェクタのように複数の液晶表示パネルの画像を合成すると色がずれるという問題を招いていた。 However, the input direction of the clock pulse and the video signal does not match, and the timing at which the analog switches TFTSW1 to SW4 are turned on based on the clock pulse and the timing at which the video signals V1 to V3 are input to the analog switches TFTSW1 to SW4. Deviation occurs. As a result, there is a problem that dots are shifted when data is displayed on the screen, or colors are shifted when images of a plurality of liquid crystal display panels are combined like a liquid crystal projector.

本発明は上記事情に鑑みなされたもので、信号線にビデオ信号を書き込むタイミングにずれがなく、均一で高精細な画質を達成することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to achieve uniform and high-definition image quality without any deviation in the timing of writing a video signal to a signal line.

本発明の表示装置は、基板にマトリクス状に配置された薄膜トランジスタと、前記薄膜トランジスタに接続された信号線と、前記信号線を駆動するドライバ回路と、前記ドライバ回路に接続されてクロックパルスを供給するクロックラインと、前記ドライバ回路に電力を供給する電源ラインとを有し、前記電源ラインは、前記クロックラインを囲むよう配置されていることを特徴とする。 The display device of the present invention includes thin film transistors arranged in a matrix on a substrate, a signal line connected to the thin film transistor, a driver circuit that drives the signal line, and a clock pulse that is connected to the driver circuit and supplies a clock pulse. It has a clock line and a power supply line for supplying power to the driver circuit, and the power supply line is arranged so as to surround the clock line.

また、基板にマトリクス状に配置された薄膜トランジスタと、前記薄膜トランジスタに接続された信号線と、前記信号線を駆動するドライバ回路と、前記ドライバ回路に接続されて前記信号線に信号を供給するビデオラインと、前記ドライバ回路に電力を供給する電源ラインとを有し、前記電源ラインは、前記ビデオラインを囲むよう配置されていることを特徴としていてもよい。 In addition, thin film transistors arranged in a matrix on a substrate, a signal line connected to the thin film transistor, a driver circuit that drives the signal line, and a video line that is connected to the driver circuit and supplies a signal to the signal line And a power supply line for supplying power to the driver circuit, and the power supply line may be arranged so as to surround the video line.

クロックパルスをドライバ回路に供給する際に、クロックラインの入力側から出力側へ行くに従い、クロックパルスの波形が徐々になまってくるため、ＴＦＴが導通するタイミングが遅れていくが、映像信号を供給する方向がクロックパルスを供給する方向と一致しているため、同様な方向に映像信号の波形も徐々になまっていき、信号線に映像信号を書き込むタイミングにずれが生じない。 When the clock pulse is supplied to the driver circuit, the clock pulse waveform gradually decreases from the input side to the output side of the clock line, so the timing at which the TFT is turned on is delayed, but the video signal is supplied. Since the direction in which the clock signal is supplied coincides with the direction in which the clock pulse is supplied, the waveform of the video signal gradually decreases in the same direction, and there is no deviation in the timing of writing the video signal to the signal line.

クロックパルスと映像信号とが同一方向から供給されると、クロックラインのノイズがビデオラインに入り込む虞れがあるが、クロックラインとビデオラインとの間に電源ラインが配置されることによって防止される。 When the clock pulse and the video signal are supplied from the same direction, there is a possibility that the noise of the clock line may enter the video line, but this is prevented by arranging the power supply line between the clock line and the video line. .

各々のクロックラインからドライバ回路までを接続する各ラインには、それぞれ寄生容量が存在し、クロックパルスが反転する際にカップリングノイズが発生するが、クロックラインを少なくとも一箇所で交差させることにより、クロックラインからドライバ回路までの距離が等しくなって、同じタイミングで極性の異なるカップリングノイズが発生して相殺され、ノイズが低減される。 Each line connecting each clock line to the driver circuit has a parasitic capacitance, and coupling noise is generated when the clock pulse is inverted, but by crossing the clock lines at least at one place, The distance from the clock line to the driver circuit becomes equal, and coupling noises having different polarities are generated and canceled at the same timing, and the noise is reduced.

以下、本発明の一実施例について図面を参照して説明する。図１に本実施例による表示装置の構成を示す。図２に示された従来の装置と比較し、クロックライン１２〜１５と電源線１６及び１７の配置が異なっている。クロックパルスＣＬｌ，ＣＬｌ，ＣＬ２及びＣＬ２がシフトレジスタ１１に入力される方向が、映像信号Ｖｌ〜Ｖ３と同じＢ方向であるようにクロックライン３１〜３４が配置されている。これにより、クロックパルスの波形が図中左方向へ行くに従って徐々になまっていき、アナログスイッチＴＦＴＳＷｌ〜ＳＷ４が導通するタイミングが遅れたとしても、映像信号Ｖｌ〜Ｖ３の波形も同じ方向になまっていく。このため、信号線Ｘ１，Ｘ２，Ｘ３，Ｘ４，‥‥に映像信号Ｖｌ〜Ｖ３が書き込まれるタイミングにずれは生じない。特に、クロックライン１２〜１５とビデオライン１８〜２０のそれぞれの時定数が同程度である場合には、ほぼ完全にタイミングを一致させることが可能である。 An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of a display device according to this embodiment. Compared with the conventional apparatus shown in FIG. 2, the arrangement of the clock lines 12 to 15 and the power supply lines 16 and 17 is different. The clock lines 31 to 34 are arranged so that the direction in which the clock pulses CLl, CLl, CL2 and CL2 are input to the shift register 11 is the same B direction as the video signals Vl to V3. As a result, the waveform of the clock pulse gradually decreases as it goes to the left in the figure, and the waveforms of the video signals V1 to V3 also become the same direction even if the timing at which the analog switches TFTSW1 to SW4 are turned on is delayed. . Therefore, there is no deviation in the timing at which the video signals Vl to V3 are written to the signal lines X1, X2, X3, X4,. In particular, when the time constants of the clock lines 12 to 15 and the video lines 18 to 20 are approximately the same, the timings can be matched almost completely.

ところで、同一方向からこの二つの信号を入力すると、クロックライン１２〜１５のノイズがビデオライン１８〜２０に入り込むおそれがある。そこで本実施例では、次のような配線を施すことによりノイズ対策を行っている。 By the way, if these two signals are input from the same direction, the noise of the clock lines 12-15 may enter the video lines 18-20. Therefore, in this embodiment, noise countermeasures are taken by providing the following wiring.

先ず第１のノイズ対策として、クロックライン１２〜１５とビデオライン１８〜２０との間に電源線１６及び１７を配置している。またこの電源線１６及び１７の供給も、同じＢ方向から行うことにより、外部から表示装置へ配線する経路においても、クロックラインとビデオラインとの間に電源線が配置されるようにしている。 First, as a first noise countermeasure, the power supply lines 16 and 17 are arranged between the clock lines 12 to 15 and the video lines 18 to 20. Further, the power supply lines 16 and 17 are supplied from the same direction B, so that the power supply line is arranged between the clock line and the video line in the route from the outside to the display device.

さらに第２のノイズ対策として、クロックライン１２と１３，１４と１５をそれぞれ交差させている。これは次のような理由による。クロックライン１２〜１５とシフトレジスタ１１とは、ライン５１〜５４、５５〜５８、‥‥により接続されている。このライン５１〜５４、５５〜５８、‥‥にはそれぞれ寄生容量が存在し、クロックが反転する際にカップリングノイズを発生させる。このノイズを相殺させるには、それぞれ極性が逆で位相が１８０度ずれているクロックパルスＣＬｌとＣＬｌ、ＣＬ２とＣＬ２とで同じタイミングでノイズが発生するようにすればよい。 Further, as a second noise countermeasure, the clock lines 12 and 13, 14 and 15 are crossed, respectively. This is due to the following reason. The clock lines 12 to 15 and the shift register 11 are connected by lines 51 to 54, 55 to 58,. Each of these lines 51 to 54, 55 to 58,... Has parasitic capacitance, and generates coupling noise when the clock is inverted. In order to cancel this noise, the noise may be generated at the same timing in the clock pulses CLl and CLl, and CL2 and CL2 that are opposite in polarity and out of phase by 180 degrees.

このため、クロックライン１２と１３とを交差させ、クロックライン１４と１５とを交差させている。これにより、クロックライン１２に接続されたライン５１とクロックライン１３に接続されたライン５６、クロックライン１２に接続されたライン５５とクロックライン１３に接続されたライン５２のそれぞれの長さが一致する。同様に、クロックライン１４に接続されたライン５３とクロックライン１５に接続されたライン５８、クロックライン１４に接続されたライン５７とクロックライン１５に接続されたライン５４のそれぞれの長さが一致する。この結果、各クロックパルスの極性が反転する際に生じるノイズが相殺される。 For this reason, the clock lines 12 and 13 are crossed and the clock lines 14 and 15 are crossed. Accordingly, the lengths of the line 51 connected to the clock line 12 and the line 56 connected to the clock line 13, the line 55 connected to the clock line 12, and the line 52 connected to the clock line 13 coincide with each other. . Similarly, the lengths of the line 53 connected to the clock line 14 and the line 58 connected to the clock line 15, the line 57 connected to the clock line 14, and the line 54 connected to the clock line 15 are the same. . As a result, noise generated when the polarity of each clock pulse is reversed is canceled out.

このような二つのノイズ対策を施したことにより、ビデオライン１８〜２０にクロックライン１２〜１５のノイズが入り込むことなく、信号線Ｘ１，Ｘ２，Ｘ３，Ｘ４，‥‥に映像信号Ｖｌ〜Ｖ３を適切なタイミングで書き込むことができる。 By taking these two noise countermeasures, the video signals V1 to V3 are applied to the signal lines X1, X2, X3, X4,... Without the noise of the clock lines 12 to 15 entering the video lines 18 to 20, respectively. Can be written at an appropriate timing.

上述した実施例は一例であり、本発明を限定するものではない。例えば、クロックパルスと映像信号とが、Ｘドライバに同じ方向から供給されればよく、実施例に施されているようなノイズ対策が常に必要であるとは限らない。また他のノイズ対策が施されたものであってもよい。 The above-described embodiment is an example and does not limit the present invention. For example, the clock pulse and the video signal need only be supplied to the X driver from the same direction, and noise countermeasures as in the embodiment are not always necessary. Further, other noise countermeasures may be taken.

以上説明したように本発明の表示装置は、信号線を駆動するドライバ回路にクロックパルスを供給する方向と映像信号を供給する方向とが一致しているため、ある信号線におけるクロックパルスの波形が徐々にだれて行っても、同様にその信号線に書き込むべき映像信号の波形も同じ方向に向かうについてだれていくため、信号線に映像信号を書き込んで行くタイミングにずれが生じるのが防止され、画面上でドットのずれや色ずれ等が発生せず、均一で高精細な画質を実現することができる。 As described above, in the display device of the present invention, the direction of supplying the clock pulse to the driver circuit that drives the signal line is the same as the direction of supplying the video signal. Even if it goes slowly, the waveform of the video signal to be written to the signal line will also drift in the same direction, so that it is prevented that the timing of writing the video signal to the signal line is shifted, There is no dot displacement or color displacement on the screen, and uniform and high-definition image quality can be realized.

本発明の一実施例による表示装置の構成を示す配線図1 is a wiring diagram showing a configuration of a display device according to an embodiment of the present invention. 従来の表示装置の構成を示す配線図Wiring diagram showing the configuration of a conventional display device 本発明の表示装置に用いることができるクロックパルスと映像信号の波形を示すタイミングチャートTiming chart showing waveform of clock pulse and video signal that can be used in display device of present invention

Explanation of symbols

１１・・・シフトレジスタ
１２〜１５・・・クロックライン
１６，１７・・・電源線
１８〜２０・・・ビデオライン
ＳＷｌ〜ＳＷ４・・・アナログスイッチＴＦＴ
Ｘ１〜Ｘ４・・・信号線
Ｙｌ〜Ｙ３・・・走査線
１０・・・Ｘドライバ
２１・・・Ｙドライバ
２２・・・ＴＦＴ
２３・・・画素電極
２４・・・対向電極
ＣＬｌ，ＣＬｌ，ＣＬ２，ＣＬ２・・・クロックパルス
Ｖｌ〜Ｖ３・・・映像信号

11 ... Shift register 12-15 ... Clock line 16, 17 ... Power supply line 18-20 ... Video line SW1-SW4 ... Analog switch TFT
X1-X4 ... Signal line Y1-Y3 ... Scanning line 10 ... X driver 21 ... Y driver 22 ... TFT
23 ... Pixel electrode 24 ... Counter electrode CLl, CLl, CL2, CL2 ... Clock pulse Vl-V3 ... Video signal

Claims

Thin film transistors arranged in a matrix on a substrate, signal lines connected to the thin film transistors, a driver circuit for driving the signal lines, a clock line connected to the driver circuit for supplying clock pulses, and the driver circuit A power line for supplying power to
The display device, wherein the power supply line is arranged so as to surround the clock line.

Thin film transistors arranged in a matrix on a substrate, signal lines connected to the thin film transistors, a driver circuit that drives the signal lines, a video line that is connected to the driver circuit and supplies signals to the signal lines, A power line for supplying power to the driver circuit,
The display device, wherein the power supply line is disposed so as to surround the video line.