JP5907854B2 - Display device and electronic device - Google Patents
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本技術は、液晶を備える表示装置に関する。また、本技術は、液晶を備える表示装置を備えた電子機器に関する。 The present technology relates to a display device including a liquid crystal. The present technology also relates to an electronic device including a display device including a liquid crystal.
近年、携帯電話や電子ペーパーなどのモバイル機器向けの表示装置の需要が高くなっている。このような表示装置は、画素がマトリクス状に配置されている表示エリア部と、表示エリア部の各画素を行単位で選択する垂直駆動回路と、垂直駆動回路によって選択された行の各画素に対して画像信号を供給する水平駆動回路とを備えている。 In recent years, the demand for display devices for mobile devices such as mobile phones and electronic paper has increased. Such a display device includes a display area unit in which pixels are arranged in a matrix, a vertical drive circuit that selects each pixel in the display area unit in units of rows, and each pixel in a row selected by the vertical drive circuit. And a horizontal drive circuit for supplying an image signal.
垂直駆動回路は、表示エリア部の各画素を行単位で選択するために、垂直走査パルスを送出する。走査線の遠端では、走査線の近端と比較して垂直走査パルスの時定数差により、垂直走査パルスの立ち下がりの信号が遅れ、垂直走査パルスのなまりが生じる可能性がある。例えば、特許文献１には、垂直走査パルスのなまりに起因して生じる可能性のある映像信号の信号混信を防止する技術が記載されている。
The vertical drive circuit sends out a vertical scanning pulse in order to select each pixel in the display area section in units of rows. At the far end of the scanning line, the falling signal of the vertical scanning pulse may be delayed due to the time constant difference of the vertical scanning pulse as compared with the near end of the scanning line, and the vertical scanning pulse may be rounded. For example,
特許文献１に記載の技術では、垂直走査回路とは反対側で各走査線の他端にリセット手段を接続している。逆方向に沿った信号ラインの順次走査を行なう際には、走査線に対する垂直走査パルスの印加に応じて該順次走査を開始する直前、各走査線を強制的にリセットして接地レベルにする。これにより、先発垂直走査パルスの立ち下がりと後発垂直走査パルスの立ち上がりを時間的に分離する。従って、水平スタート信号が入力された時には先発垂直走査パルスが完全に立下っている為、当該行に割り当てられた映像信号を前行の画素に書き込む可能性を抑制し、信号混合を防止できる。
In the technique described in
近年、表示装置は、大画面化または高精細化が要望されている。大画面化または高精細化した表示装置に特許文献１の技術を適用する場合、全走査線の遠端をリセットして接地レベルにするため、表示パネルの下寄りと表示パネルの上寄りとで垂直走査パルスの立ち下がりの信号遅れの改善程度に差ができる。このため、表示パネルの下寄りと表示パネルの上寄りとで、画素電位に差を生じる可能性がある。その結果、表示パネルの下寄りと表示パネルの上寄りとの画素電位差に起因して、シェーディングと呼ばれる画質劣化が生じる可能性がある。また、大画面化または高精細化した表示装置に特許文献１の技術を適用する場合、全走査線の遠端をリセットして接地レベルにするため、消費電力を増加させる可能性がある。
In recent years, display devices are required to have a large screen or high definition. When the technique of
本技術はかかる問題点に鑑みてなされたもので、その目的は、表示パネルの領域よって垂直走査パルスの立ち下がりの信号遅れに差がでることを抑制し、低消費電力化を実現することの可能な表示装置及び表示装置を備えた電子機器を提供することにある。 The present technology has been made in view of such problems, and an object of the present technology is to suppress a difference in the signal delay of the falling edge of the vertical scanning pulse depending on the area of the display panel and to realize low power consumption. An object of the present invention is to provide a display device and an electronic device including the display device.
本開示による表示装置は、画素がマトリックス状配置されている表示エリア部と、走査線に垂直走査パルスを印加して前記表示エリア部の各画素を行単位で選択する垂直駆動回路と、前記垂直駆動回路によって選択された行の各画素に対して画像信号を供給する水平駆動回路と、前記垂直駆動回路が接続される前記走査線の垂直駆動回路接続端とは反対側の端部に接続され、前記垂直走査パルスの電位をリセットするリセットスイッチと、を含み、前記垂直駆動回路は、シフトレジスタと、前記シフトレジスタの各転送段に対して転送パルスを伝送するクロック線と、前記転送パルスで選択した前記リセットスイッチを制御する論理回路と、を備える。 A display device according to the present disclosure includes a display area unit in which pixels are arranged in a matrix, a vertical drive circuit that applies a vertical scanning pulse to a scanning line to select each pixel in the display area unit in units of rows, and the vertical A horizontal drive circuit that supplies an image signal to each pixel in a row selected by the drive circuit, and an end of the scanning line to which the vertical drive circuit is connected are connected to an end opposite to the vertical drive circuit connection end. A reset switch that resets the potential of the vertical scanning pulse, and the vertical drive circuit includes a shift register, a clock line that transmits a transfer pulse to each transfer stage of the shift register, and the transfer pulse. And a logic circuit for controlling the selected reset switch.
本開示による表示装置及び電子機器では、表示パネルの領域によって垂直走査パルスの立ち下がりの信号遅れに差が出ることを抑制し、低消費電力化を実現する。 In the display device and the electronic apparatus according to the present disclosure, it is possible to suppress the difference in the signal delay of the falling edge of the vertical scanning pulse depending on the area of the display panel, thereby realizing low power consumption.
本開示による表示装置及び電子機器によれば、画質劣化を抑制し、低消費電力化を実現することができる。これにより、表示装置は、大画面化または高精細化することもできる。 According to the display device and the electronic apparatus according to the present disclosure, it is possible to suppress image quality deterioration and reduce power consumption. As a result, the display device can have a large screen or a high definition.
本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、説明は以下の順序で行う。
１．実施の形態（表示装置）
２．適用例（電子機器）
上記実施の形態に係る表示装置が電子機器に適用されている例
A mode (embodiment) for carrying out the present disclosure will be described in detail with reference to the drawings. The present disclosure is not limited by the contents described in the following embodiments. The constituent elements described below include those that can be easily assumed by those skilled in the art and those that are substantially the same. Furthermore, the constituent elements described below can be appropriately combined. The description will be given in the following order.
1. Embodiment (display device)
2. Application example (electronic equipment)
Example in which the display device according to the above embodiment is applied to an electronic device
＜１．実施形態（表示装置）＞
[構成]
図１は、本実施形態に係る表示装置の構成の一例を表す説明図である。図２は、図１の表示装置のシステム構成例を表すブロック図である。図１は模式的に表したものであり、実際の寸法、形状と同一とは限らない。なお、表示装置１が本開示の「表示装置」の一具体例に相当する。
<1. Embodiment (Display Device)>
[Constitution]
FIG. 1 is an explanatory diagram illustrating an example of a configuration of a display device according to the present embodiment. FIG. 2 is a block diagram illustrating a system configuration example of the display device of FIG. FIG. 1 is a schematic representation and is not necessarily the same as the actual size and shape. The
表示装置１は、透過型、反射型または半透過型の液晶表示装置であり、表示パネル２と、ドライバＩＣ３と、を備えている。図示しないフレキシブルプリント基板（ＦＰＣ（Flexible Printed Circuits））は、ドライバＩＣ３への外部信号またはドライバＩＣ３を駆動する駆動電力を伝送する。表示パネル２は、透明絶縁基板、例えばガラス基板１１と、ガラス基板１１の表面にあり、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる表示エリア部２１と、水平ドライバ（水平駆動回路）２３と、垂直ドライバ（垂直駆動回路）２２Ａ、２２Ｂと、を備えている。垂直ドライバ（垂直駆動回路）２２Ａ、２２Ｂは、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂとして、表示エリア部２１を挟むように配置されている。ガラス基板１１は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１の基板、第２の基板間に液晶が封入される。
The
表示パネル２の額縁１１ｇｒ、１１ｇｌは、ガラス基板１１の表面にあり、液晶セルを含む画素がマトリクス状（行列状）に多数配置されてなる表示エリア部２１がない、非表示領域である。垂直ドライバ２２Ａ、２２Ｂは、額縁１１ｇｒ、１１ｇｌに配置されている。
Frames 11gr and 11gl of the
（表示装置のシステム構成例）
表示パネル２は、ガラス基板１１上に、表示エリア部２１と、インターフェース（Ｉ／Ｆ）及びタイミングジェネレータの機能を備えるドライバＩＣ３と、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂ及び水平ドライバ２３とを備えている。
(Example of system configuration of display device)
The
表示エリア部２１は、液晶層を含む画素Ｖｐｉｘが、表示上の１画素を構成するユニットがｍ行×ｎ列に配置されたマトリクス（行列状）構造を有している。なお、この明細書において、行とは、一方向に配列されるｎ個の画素Ｖｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｍ個の画素Ｖｐｉｘを有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。表示エリア部２１は、画素Ｖｐｉｘのｍ行ｎ列の配列に対して行ごとに走査線２４１、２４２、２４３・・・２４ｍが配線され、列ごとに信号線２５１、２５２、２５３・・・２５ｎが配線されている。以後、実施の形態においては、走査線２４１、２４２、２４３・・・２４ｍを代表して走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３のように表記し、信号線２５１、２５２、２５３・・・２５ｎを代表して信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３のように表記することがある。
The
表示パネル２には、外部から外部信号である、マスタークロック、水平同期信号及び垂直同期信号が入力され、ドライバＩＣ３に与えられる。ドライバＩＣ３は、外部電源の電圧振幅のマスタークロック、水平同期信号及び垂直同期信号を、液晶の駆動に必要な内部電源の電圧振幅にレベル変換（昇圧）し、マスタークロック、水平同期信号及び垂直同期信号としてタイミングジェネレータを通し、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫｉＬ、ＶＣＫｉＲ、スイッチ制御パルスＧＣＫＬ、ＧＣＫＲ、水平スタートパルスＨＳＴ及び水平クロックパルスＨＣＫを生成する。ここで、垂直クロックパルスＶＣＫｉＬ、ＶＣＫｉＲのｉは整数であって、垂直クロック線の数と一致する。例えば、ｉは１、２、３、４である。ドライバＩＣ３は、垂直スタートパルスＶＳＴ、垂直クロックパルスＶＣＫｉＬ、ＶＣＫｉＲを第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂに与えるとともに、水平スタートパルスＨＳＴ及び水平クロックパルスＨＣＫを水平ドライバ２３に与える。ドライバＩＣ３は、画素Ｖｐｉｘ毎の画素電極に対して各画素共通に与えるコモン電位（対向電極電位）ＶＣＯＭを生成して表示エリア部２１に与える。
A master clock, a horizontal synchronizing signal, and a vertical synchronizing signal, which are external signals from the outside, are input to the
第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、後述するシフトレジスタを含み、さらにラッチ回路等を含む。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、上述した垂直スタートパルスＶＳＴが与えられることで、ラッチ回路が、垂直クロックパルスに同期してドライバＩＣ３から出力される表示データを１水平期間で順次サンプリングしラッチする。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、ラッチ回路においてラッチされた１ライン分のデジタルデータを垂直走査パルスとして順に出力し、表示エリア部２１の走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３・・・に与えることによって画素Ｖｐｉｘを行単位で順次選択する。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３・・・の延在方向に走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３・・・を挟むように配置されている。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３・・・の表示エリア部２１の上寄り、垂直走査上方向ＰＵＰから、表示エリア部２１の下寄り、垂直走査下方向ＰＤＷへ順に出力する。
The first
水平ドライバ２３には、例えば６ビットのＲ（赤）、Ｇ（緑）、Ｂ（青）のデジタル映像データＶｓｉｇが与えられる。水平ドライバ２３は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂによる垂直走査によって選択された行の各画素Ｖｐｉｘに対して、画素ごとに、もしくは複数画素ごとに、あるいは全画素一斉に、信号線２５を介して表示データを書き込む。
For example, 6-bit R (red), G (green), and B (blue) digital video data Vsig is supplied to the
（液晶表示パネルの駆動方式）
表示エリア部２１には、図３に示す各画素Ｖｐｉｘの薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）素子Ｔｒに表示データとして画素信号を供給する信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３、各ＴＦＴ素子Ｔｒを駆動する走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３等の配線が形成されている。このように、信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３は、上述したガラス基板１１の表面と平行な平面に延在し、画素Ｖｐｉｘに画像を表示するための画素信号を供給する。画素Ｖｐｉｘは、ＴＦＴ素子Ｔｒ及び液晶素子ＬＣを備えている。ＴＦＴ素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴで構成されている。ＴＦＴ素子Ｔｒのソースは信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３に接続され、ゲートは走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３に接続され、ドレインは液晶素子ＬＣの一端に接続されている。液晶素子ＬＣは、一端がＴＦＴ素子Ｔｒのドレインに接続され、他端が駆動電極Ｖｃｏｍに接続されている。
(Liquid crystal display panel drive method)
The
画素Ｖｐｉｘは、走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３により、表示エリア部２１の同じ行に属する他の画素Ｖｐｉｘと互いに接続されている。走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３のうち奇数の走査線２４ｍ＋１、２４ｍ＋３は、第１垂直ドライバ２２Ａと接続され、第１垂直ドライバ２２Ａから後述する走査信号の垂直走査パルスＶｇａｔｅが供給される。走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３のうち偶数の走査線２４ｍ＋２、２４ｍ＋４は、第２垂直ドライバ２２Ｂと接続され、第２垂直ドライバ２２Ｂから、後述する走査信号の垂直走査パルスＶｇａｔｅが供給される。このように、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査方向の走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３に交互に垂直走査パルスＶｇａｔｅを印加する。また、画素Ｖｐｉｘは、信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３により、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３は、水平ドライバ２３と接続され、水平ドライバ２３より画素信号が供給される。さらに、画素Ｖｐｉｘは、駆動電極Ｖｃｏｍにより、表示エリア部２１の同じ列に属する他の画素Ｖｐｉｘと互いに接続されている。駆動電極Ｖｃｏｍは、不図示の駆動電極ドライバと接続され、駆動電極ドライバより駆動信号が供給される。
The pixel Vpix is connected to other pixels Vpix belonging to the same row of the
図１及び図２に示す第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、垂直走査パルスＶｇａｔｅを、図３に示す信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３を介して、画素ＶｐｉｘのＴＦＴ素子Ｔｒのゲートに印加することにより、表示エリア部２１にマトリックス状に形成されている画素Ｖｐｉｘのうちの１行（１水平ライン）を表示駆動の対象として順次選択する。図１及び図２に示す水平ドライバ２３は、画素信号を、図３に示す信号線２５ｎ＋１、２５ｎ＋２、２５ｎ＋３を介して、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂにより順次選択される１水平ラインを含む各画素Ｖｐｉｘにそれぞれ供給する。そして、これらの画素Ｖｐｉｘでは、供給される画素信号に応じて、１水平ラインの表示が行われるようになっている。駆動電極ドライバは、駆動信号を印加し、所定の本数の駆動電極Ｖｃｏｍを含む駆動電極ブロックごとに駆動電極Ｖｃｏｍを駆動する。
The first
上述したように、表示装置１は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂが走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３を順次走査するように駆動することにより、１水平ラインが順次選択される。また、表示装置１は、１水平ラインに属する画素Ｖｐｉｘに対して、水平ドライバ２３が画素信号を供給することにより、１水平ラインずつ表示が行われる。この表示動作を行う際、駆動電極ドライバは、その１水平ラインに対応する駆動電極Ｖｃｏｍに対して駆動信号を印加するようになっている。
As described above, in the
表示装置１は、液晶素子ＬＣに同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化する可能性がある。表示装置１は、液晶の比抵抗（物質固有の抵抗値）等の劣化を防ぐため、駆動信号のコモン電位を基準として映像信号の極性を所定の周期で反転させる駆動方式が採られる。
In the
この液晶表示パネルの駆動方式として、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。ライン反転は、１ライン（１画素行）に相当する１Ｈ（Ｈは水平期間）の時間周期で映像信号の極性を反転させる駆動方式である。ドット反転は、互いに隣接する上下左右の画素毎に映像信号の極性を交互に反転させる駆動方式である。フレーム反転は、１画面に相当する１フレーム毎に全画素に書き込む映像信号を一度に同じ極性で反転させる駆動方式である。表示装置１は、上記の各駆動方式のいずれを採用することも可能である。
As driving methods for this liquid crystal display panel, driving methods such as line inversion, dot inversion, and frame inversion are known. Line inversion is a driving method in which the polarity of a video signal is inverted at a time period of 1H (H is a horizontal period) corresponding to one line (one pixel row). The dot inversion is a driving method in which the polarity of the video signal is alternately inverted for each of the upper, lower, left and right adjacent pixels. Frame inversion is a driving method that inverts video signals to be written to all pixels for each frame corresponding to one screen at the same polarity. The
（垂直ドライバ）
図４は、垂直ドライバの一例を示すブロック図である。図５は、垂直ドライバが備える論理回路の一例を示すブロック図である。図６は、表示駆動における走査タイミングを説明するためのタイミングチャートである。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、例えばシフトレジスタ（Ｓ／Ｒ）３１と、イネーブル（ＥＮＢ Ｃｕｔ）回路３２と、出力ドライバ回路３３と、論理回路３４と、リセットスイッチＳＷと、を含む。シフトレジスタ３１は、上述した垂直スタートパルスＶＳＴに応答して動作を開始し、垂直クロック線ＣＫ１Ｌ、ＣＫ２Ｌ、ＣＫ３Ｌ、ＣＫ４Ｌ、ＣＫ１Ｒ、ＣＫ２Ｒ、ＣＫ３Ｒ、ＣＫ４Ｒで転送された、図６に示す垂直クロックＶＣＫ１Ｌ、ＶＣＫ２Ｌ、ＶＣＫ３Ｌ、ＶＣＫ４Ｌ、ＶＣＫ１Ｒ、ＶＣＫ２Ｒ、ＶＣＫ３Ｒ、ＶＣＫ４Ｒに同期して、順次垂直走査方向に選択され、イネーブル回路３２を介して出力ドライバ回路３３に垂直選択パルスを出力する。
(Vertical driver)
FIG. 4 is a block diagram illustrating an example of a vertical driver. FIG. 5 is a block diagram illustrating an example of a logic circuit included in the vertical driver. FIG. 6 is a timing chart for explaining scanning timing in display driving. The first
シフトレジスタ３１は、次段のシフトレジスタ３１を動作させる、図６に示す転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１を生成し、クロック線ＴＲＬＭ、ＴＲＬＭ＋１、ＴＲＲＭ、ＴＲＲＭ＋１を介して次段のシフトレジスタ３１に送出する。
The
イネーブル回路３２は、垂直クロックＣＫｉＬ（ＣＫｉＲ）を、転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１のいずれかによりマスキングし、出力ドライバ回路３３に垂直選択パルスを出力する。例えば、イネーブル回路３２は、垂直クロックＣＫ３Ｌを転送パルスＶＴＲＬＭによりマスキングし、出力ドライバ回路３３に垂直選択パルスを出力する。
The enable
出力ドライバ回路３３は、垂直選択パルスを受けて、走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３を駆動するのに十分な電流を供給する、後述する垂直走査パルスＶｇａｔｅを送出する。
The
論理回路３４は、例えば、論理積回路（ＡＮＤ回路）であって、シフトレジスタ３１の転送段である８つの走査線ごとに１つ配置されている。これにより、論理回路３４は、次段のシフトレジスタ３１を動作させる転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１の単位ごとに１つ配置されている。論理回路３４は、転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１とは独立したスイッチ制御パルスと、転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１とが入力された場合に、図６に示すリセットスイッチＳＷを動作させるスイッチ動作信号ＶＡＮＤＬＭ、ＶＡＮＤＬＭ＋１、ＶＡＮＤＲＭ、ＶＡＮＤＲＭ＋１がスイッチ動作信号線ＡＮＤＬＭ、ＡＮＤＬＭ＋１、ＡＮＤＲＭ、ＡＮＤＲＭ＋１を介して送出される。スイッチ動作信号ＶＡＮＤＬＭ、ＶＡＮＤＬＭ＋１、ＶＡＮＤＲＭ、ＶＡＮＤＲＭ＋１を受けて、リセットスイッチＳＷは、垂直走査パルスの下位レベルの電位ＶＧＬを、走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３・・・２４ｍ＋１６に供給する。
The
論理回路３４は、電界効果トランジスタ３３Ｔｒを含み、電界効果トランジスタ３３Ｔｒのドレインに垂直走査パルスの下位レベルの電位ＶＧＬが接続され、ソースにスイッチ制御パルスＶＧＣＫが接続される。これにより、論理回路３４で消費する電力を低減することができる。
The
[動作]
次に、本実施形態の表示装置１の動作について、図６に示すタイムチャートを参照して説明する。
[Operation]
Next, the operation of the
図６に示すように、垂直クロックＶＣＫ１Ｌ、ＶＣＫ２Ｌ、ＶＣＫ３Ｌ、ＶＣＫ４Ｌと、垂直クロックＶＣＫ１Ｒ、ＶＣＫ２Ｒ、ＶＣＫ３Ｒ、ＶＣＫ４Ｒとは、ハイ期間が全周期の１／８程度のパルス（矩形波）である。上述したように、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査方向の走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３に交互に垂直走査パルスＶｇａｔｅを印加する。このため、図６に示すように、垂直クロックＶＣＫ１Ｌ、ＶＣＫ２Ｌ、ＶＣＫ３Ｌ、ＶＣＫ４Ｌと、垂直クロックＶＣＫ１Ｒ、ＶＣＫ２Ｒ、ＶＣＫ３Ｒ、ＶＣＫ４Ｒとが交互に供給され、一方のハイ期間が他方のロー期間に収まるように、位相がずれている。その結果、垂直クロックＶＣＫ１Ｌ、ＶＣＫ１Ｒ、ＶＣＫ２Ｌ、ＶＣＫ２Ｒ、ＶＣＫ３Ｌ、ＶＣＫ３Ｒ、ＶＣＫ４Ｌ、ＶＣＫ４Ｒは、出力ドライバ回路３３に入力され、出力ドライバ回路３３が走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３・・・２４ｍ＋１６を駆動するのに十分な電流を供給する。
As shown in FIG. 6, the vertical clocks VCK1L, VCK2L, VCK3L, and VCK4L and the vertical clocks VCK1R, VCK2R, VCK3R, and VCK4R are pulses (rectangular waves) whose high period is about 1/8 of the entire period. As described above, the first
シフトレジスタ３１は、垂直クロックＶＣＫ１Ｌ、ＶＣＫ２Ｌ、ＶＣＫ３Ｌ、ＶＣＫ４Ｌから次段のシフトレジスタ３１を動作させる転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１を生成し、次段のシフトレジスタ３１に送出する。同様に、シフトレジスタ３１は、垂直クロックＶＣＫ１Ｒ、ＶＣＫ２Ｒ、ＶＣＫ３Ｒ、ＶＣＫ４Ｒから次段のシフトレジスタ３１を動作させる転送パルスＶＴＲＲＭ、ＶＴＲＲＭ＋１を生成し、次段のシフトレジスタ３１に送出する。
The
スイッチ制御パルスＶＧＣＫＬ、ＶＧＣＫＲは、一定の間隔で発生するパルスである。スイッチ制御パルスＶＧＣＫＬ、ＶＧＣＫＲは、垂直クロックＶＣＫ１Ｌ、ＶＣＫ２Ｌ、ＶＣＫ３Ｌ、ＶＣＫ４Ｌ、ＶＣＫ１Ｒ、ＶＣＫ２Ｒ、ＶＣＫ３Ｒ、ＶＣＫ４Ｒ及び転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１から独立しており、表示装置１の走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３・・・２４ｍ＋１６を駆動する垂直走査パルスの内部遅延を考慮して調整することができる。
The switch control pulses VGCKL and VGCKR are pulses generated at regular intervals. The switch control pulses VGCKL and VGCKR are independent of the vertical clocks VCK1L, VCK2L, VCK3L, VCK4L, VCK1R, VCK2R, VCK3R, VCK4R and the transfer pulses VTRL M , VTRL M + 1 , VTRR M , and VTRR M + 1 , and are scanned by the
論理回路３４は、スイッチ制御パルスＶＧＣＫＬ、ＶＧＣＫＲと、転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１とが入力された場合に、リセットスイッチＳＷを動作させるスイッチ動作信号ＶＡＮＤＬＭ、ＶＡＮＤＬＭ＋１、ＶＡＮＤＲＭ、ＶＡＮＤＲＭ＋１を送出する。論理回路３４は、次段のシフトレジスタ３１を動作させる転送パルスＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１の単位ごとに、スイッチ動作信号ＶＡＮＤＬＭ、ＶＡＮＤＬＭ＋１、ＶＡＮＤＲＭ、ＶＡＮＤＲＭ＋１を送出する。スイッチ動作信号ＶＡＮＤＬＭ、ＶＡＮＤＬＭ＋１、ＶＡＮＤＲＭ、ＶＡＮＤＲＭ＋１が動作させるリセットスイッチＳＷは、４つである。このため、表示装置１は、スイッチ制御パルスＶＧＣＫＬ、ＶＧＣＫＲの負荷容量を低減できる。その結果、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂの消費電力が低減され、表示装置１は、消費電力の増加を抑制することができる。
The
[作用、効果]
次に、比較例１、比較例２、比較例３及び本実施形態を比較して、本実施形態に係る表示装置１の作用、効果について説明する。以下の説明において、走査線２４ｍは、上述した走査線２４１、２４２、２４３・・・２４ｍ又は走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３のうちの１つを代表した走査線である。
[Action, Effect]
Next, the operation and effect of the
図７は、比較例１に係る走査線の一例を示す回路図である。図８は、比較例１に係る画素電位を説明する説明図である。垂直ドライバ２２は、表示エリア部２１の各画素Ｖｐｉｘを行単位で選択するために、上位レベルの電位ＶＧＨと下位レベルの電位ＶＧＬとで矩形波となる、垂直走査パルスＶｇａｔｅを送出する。走査線２４ｍの遠端Ｐｅでは、走査線２４ｍの近端Ｐｓと比較して、抵抗Ｒｇａｔｅ及びコンデンサ容量Ｃｇａｔｅが多く、抵抗Ｒｇａｔｅとコンデンサ容量Ｃｇａｔｅとの積の関数である垂直走査パルスＶｇａｔｅの時定数に差が生じる。このため、図８に示すように、垂直走査パルスＶｇａｔｅの立ち下がりの信号が遅れ、垂直走査パルスＶｇａｔｅのなまりが生じる可能性がある。垂直走査パルスＶｇａｔｅの立ち下がりでは、電界効果トランジスタのゲート−ドレイン間容量を介したカップリングが生じ、垂直走査パルスＶｇａｔｅのなまりに応じた画素電位ＶＰＸＬの変化が現れる。そして、走査線２４ｍの遠端Ｐｅでは、走査線２４ｍの近端Ｐｓと比較して、図８に示す画素電位ＶＰＸＬに電位差ΔＶを生じさせてしまう可能性がある。その結果、表示エリア部２１の品位が低下する可能性がある。
FIG. 7 is a circuit diagram illustrating an example of a scanning line according to the first comparative example. FIG. 8 is an explanatory diagram for explaining the pixel potential according to the first comparative example. The
図９は、比較例２に係る走査線の一例を示す回路図である。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍの延在方向に走査線２４ｍを挟むように配置されている。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍの端部にそれぞれ接続され、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍの両端から、表示エリア部２１の各画素Ｖｐｉｘを行単位で選択するために、上位レベルの電位ＶＧＨと下位レベルの電位ＶＧＬとで矩形波となる、垂直走査パルスＶｇａｔｅを送出する。比較例２に係る走査線２４ｍの遠端Ｐｅは、比較例１に係る走査線２４ｍの遠端Ｐｅに比較して、走査線２４ｍの近端Ｐｓ１、Ｐｓ２からの距離が１／２になる。これにより、比較例２に係る表示装置では、抵抗Ｒｇａｔｅ及びコンデンサ容量Ｃｇａｔｅが影響する垂直走査パルスＶｇａｔｅの時定数が、比較例１に係る表示装置の１／４程度とすることができる。このため、比較例２に係る表示装置は、比較例１に係る表示装置よりも表示エリア部２１の品位を向上させることができる。
FIG. 9 is a circuit diagram illustrating an example of a scanning line according to the second comparative example. The first
比較例２に係る表示装置は、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍの端部にそれぞれ接続され、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍの両端から、表示エリア部２１の各画素Ｖｐｉｘを行単位で選択するため、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂの回路が大きくなる。このため、図１に示す表示パネル２の額縁１１ｇｒ、１１ｇｌは、大きくなってしまう。
The display device according to Comparative Example 2, the first
図１０は、比較例３に係る走査線の一例を示す回路図である。図１１は、比較例３に係る画素電位を説明する説明図である。垂直ドライバ２２は、表示エリア部２１の各画素Ｖｐｉｘを行単位で選択するために、上位レベルの電位ＶＧＨと下位レベルの電位ＶＧＬとで矩形波となる、垂直走査パルスＶｇａｔｅを送出する。上述した特許文献１のように、リセットスイッチＳＷが全走査線２４ｍの遠端Ｐｅをリセットして垂直走査パルスＶｇａｔｅの下位レベルにする。このため、垂直走査パルスＶｇａｔｅの立ち下がりの信号が早く垂直走査パルスＶｇａｔｅの下位レベルになるため、垂直走査パルスＶｇａｔｅのなまりが抑制される。そして、走査線２４ｍの遠端Ｐｅ、近端Ｐｓにおける垂直走査パルスＶｇａｔｅの立ち下がりの遅れが抑制され、図８に示す画素電位ＶＰＸＬに電位差ΔＶが抑制される。その結果、表示エリア部２１の品位が向上する可能性がある。
FIG. 10 is a circuit diagram illustrating an example of a scanning line according to the third comparative example. FIG. 11 is an explanatory diagram for explaining the pixel potential according to the third comparative example. The
特許文献１のように、リセットスイッチＳＷが全走査線２４ｍの遠端Ｐｅをリセットして垂直走査パルスＶｇａｔｅの下位レベルにする場合、リセットスイッチＳＷを動作させるスイッチ動作信号ＥＮＸも、垂直走査下方向ＰＤＷ側のスイッチ動作信号ＥＮＸに比較して垂直走査上方向ＰＵＰ側のスイッチ動作信号ＥＮＸの遅れ及び信号なまりが生じる可能性がある。
When the reset switch SW resets the far end Pe of all the
図１１に示すように、リセットスイッチＳＷが動作していない場合（ＳＷ＝ＯＦＦ）、垂直走査下方向ＰＤＷ側の走査線と垂直走査上方向ＰＵＰ側の走査線とを比較して、ほぼ等しく垂直走査パルスＶｇａｔｅの信号が遅れている。上述したように、リセットスイッチＳＷが全走査線２４ｍの遠端Ｐｅをリセットして垂直走査パルスＶｇａｔｅの下位レベルにする。これにより、リセットスイッチＳＷが動作する場合（ＳＷ＝ＯＮ）、垂直走査下方向ＰＤＷ側と、垂直走査上方向ＰＵＰ側とでは、垂直走査パルスＶｇａｔｅのなまりが抑制される程度に差がでる。このように、垂直走査下方向ＰＤＷ側のスイッチ動作信号ＥＮＸに比較して垂直走査上方向ＰＵＰ側のスイッチ動作信号ＥＮＸの遅れ及び信号なまりが生じたため、垂直走査パルスＶｇａｔｅの波形改善効果に差が出てしまう可能性がある。このため、表示エリア部２１の垂直走査下方向ＰＤＷ側と、表示エリア部２１の垂直走査上方向ＰＵＰ側とでは、図１１に示す画素電位ＶＰＸＬに電位差を生じさせてしまう可能性がある。その結果、表示エリア部２１の品位が低下する可能性がある。
As shown in FIG. 11, when the reset switch SW is not operated (SW = OFF), the scanning line on the vertical scanning downward PDW side is compared with the scanning line on the vertical scanning upward PUP side, and the vertical direction is almost equal. The signal of the scanning pulse Vgate is delayed. As described above, the reset switch SW resets the far end Pe of all the
近年、表示装置１は、大画面化または高精細化が要望されている。大画面化または高精細化した表示装置１では、上述したように、走査線２４ｍの延在方向の長さが長くなり、走査線２４ｍの垂直走査方向の数も増えることになる。その結果、上述した図１１に示す画素電位ＶＰＸＬに電位差を生じさせてしまう可能性が高まる。
In recent years, the
図１２は、本実施形態に係る走査線の一例を示す回路図である。図１３は、本実施形態に係る画素電位を説明する説明図である。第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂは、走査線２４ｍの両端から、表示エリア部２１の各画素Ｖｐｉｘを行単位で選択するために、上位レベルの電位ＶＧＨと下位レベルの電位ＶＧＬとで矩形波となる、垂直走査パルスＶｇａｔｅを送出する。論理回路３４は、スイッチ制御パルスＶＧＣＫＬ（ＶＧＣＫＲ）と、転送パルスＶＴＲＬ（ＶＴＲＲ）とが入力された場合に、リセットスイッチＳＷを動作させる。論理回路３４は、シフトレジスタ３１の各段を動作させる転送パルスＶＴＲＬ（ＶＴＲＲ）の単位ごとに、リセットスイッチＳＷを動作させる。スイッチ動作信号ＶＡＮＤＬ（ＡＮＤＲ）が動作させるリセットスイッチＳＷは、シフトレジスタ３１の各段に２つである。このため、表示装置１は、スイッチ制御パルスＶＧＣＫＬ（ＶＧＣＫＲ）の負荷容量を低減できる。その結果、第１垂直ドライバ２２Ａ、第２垂直ドライバ２２Ｂの消費電力が低減され、表示装置１は、消費電力の増加を抑制することができる。
FIG. 12 is a circuit diagram illustrating an example of a scanning line according to the present embodiment. FIG. 13 is an explanatory diagram illustrating the pixel potential according to the present embodiment. The first
論理回路３４は、スイッチ制御パルスＶＧＣＫＬ（ＶＧＣＫＲ）と、転送パルスＶＴＲＬ（ＶＴＲＲ）とが入力された場合に、リセットスイッチＳＷを動作させるスイッチ動作信号ＶＡＮＤＬ（ＶＡＮＤＲ）を送出する。論理回路３４は、シフトレジスタ３１の各段を動作させる転送パルスＶＴＲＬ（ＶＴＲＲ）の単位ごとに、リセットスイッチＳＷを動作させる。このため、図１３に示すように、垂直走査下方向ＰＤＷ側のスイッチ動作信号に比較して垂直走査上方向ＰＵＰ側のスイッチ動作信号ＶＡＮＤＬ（ＶＡＮＤＲ）の遅れ及び信号なまりを低減することができる。そして、リセットスイッチＳＷが動作する場合（ＳＷ＝ＯＮ）、垂直走査下方向ＰＤＷ側と、垂直走査上方向ＰＵＰ側とで、垂直走査パルスＶｇａｔｅのなまりが抑制される程度が均一化される。これにより、表示エリア部２１の垂直走査下方向ＰＤＷ側と、表示エリア部２１の垂直走査上方向ＰＵＰ側とでは、画素電位ＶＰＸＬの電位差も低減できる。その結果、表示エリア部２１の画質劣化が抑制される。
When the switch control pulse VGCKL (VGCKR) and the transfer pulse VTRL (VTRR) are input, the
本実施形態に係る表示装置１は、走査線２４ｍの延在方向の長さが長くなり、走査線２４ｍの垂直走査方向の数も増えても、表示エリア部２１の上寄りの領域と表示エリア部２１の下寄りの領域とを比べて垂直走査パルスＶｇａｔｅの立ち下がりの信号遅れに差がでることを抑制し、低消費電力化を実現することができる。これにより、表示装置１は、大画面化または高精細化することができる。
In the
以上説明したように、第１垂直ドライバ２２Ａ及び第２垂直ドライバ２２Ｂは、シフトレジスタ３１と、シフトレジスタ３１の各転送段に対して転送パルスＶＴＲＬ（ＶＴＲＲ）を伝送するクロック線ＴＲＬＭ、ＴＲＬＭ＋１、ＴＲＲＭ、ＴＲＲＭ＋１と、転送パルスＶＴＲＬ（ＶＴＲＲ）で選択したリセットスイッチＳＷを制御する論理回路３４と、を備える。
As described above, the first
リセットスイッチＳＷが動作した場合、リセットスイッチＳＷに接続されている走査線２４ｍに垂直走査パルスＶｇａｔｅの下位レベルの電位ＶＧＬを供給する。これにより、垂直走査パルスＶｇａｔｅの立ち下がりを早めることができる。
If the reset switch SW is operated, supplying a potential VGL lower level of the vertical scanning pulse Vgate to the
論理回路３４は、転送パルスＶＴＲＬ（ＶＴＲＲ）の単位毎に配置されている。これにより、論理回路３４は、シフトレジスタ３１の各転送段に対して１つあればよく、回路数を抑制することができる。このため額縁１１ｇｒ、１１ｇｌを狭くしても垂直ドライバ２２Ａ、２２Ｂを配置することができる。
The
論理回路３４は、転送パルスＶＴＲＬ（ＶＴＲＲ）とは独立したスイッチ制御パルスＶＧＣＫＬ（ＶＧＣＫＲ）と、転送パルスＶＴＲＬ（ＶＴＲＲ）とが入力された場合に、リセットスイッチＳＷを動作させる論理積回路である。これにより、スイッチ制御パルスＶＧＣＫＬ（ＶＧＣＫＲ）は、信号の内部遅延を考慮したタイミングの微調整をすることができる。このため、表示装置１は、大画面化又は高精細化して、走査線及び信号線が増えて、信号の内部遅延が生じても、影響を緩和することができる。
The
論理回路３４の論理積回路は、電界効果トランジスタ３３Ｔｒ及び論理積回路を構成するスイッチＬＳを含み、論理積回路を構成するスイッチＬＳのソースに、スイッチ制御パルスＶＧＣＫＬ（ＶＧＣＫＲ）の信号が接続されている。これにより、第１垂直ドライバ２２Ａ及び第２垂直ドライバ２２Ｂで消費する電力を低減することができる。
The logical product circuit of the
第１垂直ドライバ２２Ａ及び第２垂直ドライバ２２Ｂは、走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３の延在方向に走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３を挟んで配置され、走査方向の走査線２４ｍ＋１、２４ｍ＋２、２４ｍ＋３に交互に垂直走査パルスＶｇａｔｅを印加して表示エリア部２１の各画素Ｖｐｉｘを行単位で選択する。これにより、額縁１１ｇｒ、１１ｇｌにある第１垂直ドライバ２２Ａ及び第２垂直ドライバ２２Ｂの回路数を抑制することができる。このため額縁１１ｇｒ、１１ｇｌを狭くしても垂直ドライバ２２Ａ、２２Ｂを配置することができる。本実施形態に係る第１垂直ドライバ２２Ａ及び第２垂直ドライバ２２Ｂのシフトレジスタ３１の動作のオーバーラップ分を除去するため、次段のシフトレジスタ３１を動作させる転送パルスＶＴＲＬ（ＶＴＲＲ）が、リセットスイッチＳＷを動作させるトリガーにもなる。
The first
＜２．適用例＞
次に、図１４〜図２５を参照して、実施形態で説明した表示装置１の適用例について説明する。図１４〜図２５は、本実施形態に係る表示装置を適用する電子機器の一例を示す図である。本実施形態に係る表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、本実施形態に係る表示装置１は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
<2. Application example>
Next, an application example of the
（適用例１）
図１４に示す電子機器は、本実施形態に係る表示装置１が適用されるテレビジョン装置である。このテレビジョン装置は、例えば、フロントパネル５１１及びフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、本実施形態に係る表示装置である。
(Application example 1)
The electronic device shown in FIG. 14 is a television device to which the
（適用例２）
図１５及び図１６に示す電子機器は、本実施形態に係る表示装置１が適用されるデジタルカメラである。このデジタルカメラは、例えば、フラッシュ用の発光部５２１、表示部５２２、メニュースイッチ５２３及びシャッターボタン５２４を有しており、その表示部５２２は、本実施形態に係る表示装置である。
(Application example 2)
The electronic apparatus shown in FIGS. 15 and 16 is a digital camera to which the
（適用例３）
図１７に示す電子機器は、本実施形態に係る表示装置１が適用されるビデオカメラの外観を表すものである。このビデオカメラは、例えば、本体部５３１、この本体部５３１の前方側面に設けられた被写体撮影用のレンズ５３２、撮影時のスタート／ストップスイッチ５３３及び表示部５３４を有している。そして、表示部５３４は、本実施形態に係る表示装置である。
(Application example 3)
The electronic apparatus shown in FIG. 17 represents the appearance of a video camera to which the
（適用例４）
図１８に示す電子機器は、本実施形態に係る表示装置１が適用されるノート型パーソナルコンピュータである。このノート型パーソナルコンピュータは、例えば、本体５４１、文字等の入力操作のためのキーボード５４２及び画像を表示する表示部５４３を有しており、表示部５４３は、本実施形態に係る表示装置である。
(Application example 4)
The electronic apparatus shown in FIG. 18 is a notebook personal computer to which the
（適用例５）
図１９〜図２５に示す電子機器は、本実施形態に係る表示装置１が適用される携帯電話機である。この携帯電話機は、例えば、上側筐体５５１と下側筐体５５２とを連結部（ヒンジ部）５５３で連結したものであり、ディスプレイ５５４、サブディスプレイ５５５、ピクチャーライト５５６及びカメラ５５７を有している。そのディスプレイ５５４またはサブディスプレイ５５５は、本実施形態に係る表示装置である。
(Application example 5)
The electronic apparatus shown in FIGS. 19 to 25 is a mobile phone to which the
また、本開示は、以下の構成をとることもできる。
（１）
画素がマトリックス状配置されている表示エリア部と、走査線に垂直走査パルスを印加して前記表示エリア部の各画素を行単位で選択する垂直駆動回路と、前記垂直駆動回路によって選択された行の各画素に対して画像信号を供給する水平駆動回路と、前記垂直駆動回路が接続される前記走査線の垂直駆動回路接続端とは反対側の端部に接続され、前記垂直走査パルスの電位をリセットするリセットスイッチと、を含み、
前記垂直駆動回路は、シフトレジスタと、前記シフトレジスタの各転送段に対して転送パルスを伝送するクロック線と、前記転送パルスで選択した前記リセットスイッチを制御する論理回路と、を備える、表示装置。
（２）
前記リセットスイッチが動作した場合、前記リセットスイッチに接続されている走査線に前記垂直走査パルスの下位レベルの電位を供給する、表示装置。
（３）
前記論理回路は、前記転送パルスの単位毎に配置されている、表示装置。
（４）
前記論理回路は、前記転送パルスとは独立したスイッチ制御パルスと、前記転送パルスとが入力された場合に、前記リセットスイッチを動作させる論理積回路である、表示装置。
（５）
前記論理積回路は、電界効果トランジスタを含み、論理積回路を構成するスイッチのソースに、前記スイッチ制御パルスの信号が接続されている、表示装置。
（６）
前記垂直駆動回路は、第１垂直駆動回路及び第２垂直駆動回路を備え、
前記第１垂直駆動回路と、前記第２垂直駆動回路とは、前記走査線の延在方向に前記走査線を挟んで配置され、走査方向の前記走査線に交互に前記垂直走査パルスを印加して前記表示エリア部の各画素を行単位で選択する、表示装置。
（７）
表示装置を備え、
前記表示装置は、画素がマトリックス状配置されている表示エリア部と、走査線に垂直走査パルスを印加して前記表示エリア部の各画素を行単位で選択する垂直駆動回路と、前記垂直駆動回路によって選択された行の各画素に対して画像信号を供給する水平駆動回路と、前記垂直駆動回路が接続される前記走査線の垂直駆動回路接続端とは反対側の端部に接続され、前記垂直走査パルスの電位をリセットするリセットスイッチと、を含み、
前記垂直駆動回路は、シフトレジスタと、前記シフトレジスタの各転送段に対して転送パルスを伝送するクロック線と、前記転送パルスで選択した前記リセットスイッチを制御する論理回路と、を備える、電子機器。
In addition, the present disclosure can take the following configurations.
(1)
A display area portion in which pixels are arranged in a matrix, a vertical drive circuit that applies a vertical scanning pulse to a scanning line to select each pixel in the display area portion in a row unit, and a row selected by the vertical drive circuit A horizontal driving circuit for supplying an image signal to each of the pixels, and an end of the scanning line to which the vertical driving circuit is connected opposite to the vertical driving circuit connecting end, and the potential of the vertical scanning pulse A reset switch for resetting,
The vertical drive circuit includes a shift register, a clock line that transmits a transfer pulse to each transfer stage of the shift register, and a logic circuit that controls the reset switch selected by the transfer pulse. .
(2)
A display device that supplies a lower level potential of the vertical scanning pulse to a scanning line connected to the reset switch when the reset switch is operated.
(3)
The display device, wherein the logic circuit is arranged for each unit of the transfer pulse.
(4)
The display device, wherein the logic circuit is a logical product circuit that operates the reset switch when a switch control pulse independent of the transfer pulse and the transfer pulse are input.
(5)
The logical product circuit includes a field effect transistor, and the switch control pulse signal is connected to a source of a switch constituting the logical product circuit.
(6)
The vertical driving circuit includes a first vertical driving circuit and a second vertical driving circuit,
The first vertical driving circuit and the second vertical driving circuit are arranged with the scanning line interposed in the extending direction of the scanning line, and alternately apply the vertical scanning pulse to the scanning line in the scanning direction. A display device that selects each pixel in the display area section in units of rows.
(7)
A display device,
The display device includes a display area unit in which pixels are arranged in a matrix, a vertical drive circuit that applies a vertical scanning pulse to a scanning line to select each pixel in the display area unit in units of rows, and the vertical drive circuit. A horizontal driving circuit for supplying an image signal to each pixel of the row selected by the line, and a vertical driving circuit connecting end of the scanning line to which the vertical driving circuit is connected, connected to an end of the scanning line, A reset switch for resetting the potential of the vertical scanning pulse,
The vertical drive circuit includes a shift register, a clock line that transmits a transfer pulse to each transfer stage of the shift register, and a logic circuit that controls the reset switch selected by the transfer pulse. .
１ 表示装置
２ 表示パネル
１１ ガラス基板
１１ｇｒ、１１ｇｌ 額縁
２１ 表示エリア部
２２Ａ 第１垂直ドライバ
２２Ｂ 第２垂直ドライバ
２４ｍ 走査線
２５ｎ 信号線
３１ シフトレジスタ
３２ イネーブル回路
３３ 出力ドライバ回路
３３Ｔｒ 電界効果トランジスタ
３４ 論理回路
ＶＡＮＤＬ、ＶＡＮＤＲ、ＶＡＮＤＬＭ、ＶＡＮＤＬＭ＋１、ＶＡＮＤＲＭ、ＶＡＮＤＲＭ＋１、ＥＮＸ スイッチ動作信号
ＶＧＣＫ、ＶＧＣＫＬ、ＶＧＣＫＲ スイッチ制御パルス
ＡＮＤＬＭ、ＡＮＤＬＭ＋１、ＡＮＤＲＭ、ＡＮＤＲＭ＋１ スイッチ動作信号線
Ｃｇａｔｅ コンデンサ容量
ＣＫｉＬ、ＣＫｉＲ、ＣＫ１Ｌ、ＣＫ２Ｌ、ＣＫ３Ｌ、ＣＫ４Ｌ、ＣＫ１Ｒ、ＣＫ２Ｒ、ＣＫ３Ｒ、ＣＫ４Ｒ 垂直クロック線
ＨＣＫ 水平クロックパルス
ＨＳＴ 水平スタートパルス
ＩＣ３ ドライバ
ＬＣ 液晶素子
ＰＤＷ 垂直走査下方向
Ｐｓ、Ｐｓ１、Ｐｓ２ 近端
ＰＵＰ 垂直走査上方向
Ｒｇａｔｅ 抵抗
ＳＷ リセットスイッチ
Ｔｒ ＴＦＴ素子
ＴＲＬＭ、ＴＲＬＭ＋１、ＴＲＲＭ、ＴＲＲＭ＋１ クロック線
ＶＴＲＬＭ、ＶＴＲＬＭ＋１、ＶＴＲＲＭ、ＶＴＲＲＭ＋１ 転送パルス
ＣＫ１Ｌ、ＣＫ２Ｌ、ＣＫ３Ｌ、ＣＫ４Ｌ、ＣＫ１Ｒ、ＣＫ２Ｒ、ＣＫ３Ｒ、ＣＫ４Ｒ 垂直クロック
Ｖｃｏｍ 駆動電極
Ｖｇａｔｅ 垂直走査パルス
ＶＧＨ 上位レベルの電位
ＶＧＬ 下位レベルの電位
Ｖｐｉｘ 画素
ＶＰＸＬ 画素電位
Ｖｓｉｇ デジタル映像データ
ＶＳＴ 垂直スタートパルス
ΔＶ 電位差
DESCRIPTION OF
Claims (5)
前記第１垂直駆動回路は、複数段から成る第１シフトレジスタと、前記第１シフトレジスタの各段から次段に対して出力される出力パルスのうち、前段の出力パルスと後段の出力パルスとでロジックが入れ替わるときの前段の出力パルスを第１転送パルスとして伝送する第１クロック線と、前記第１垂直駆動回路側に設けられた前記第１リセットスイッチを制御する第１論理回路と、を備え、
前記第２垂直駆動回路は、複数段から成る第２シフトレジスタと、前記第２シフトレジスタの各段から次段に対して出力される出力パルスのうち、前段の出力パルスと後段の出力パルスとでロジックが入れ替わるときの前段の出力パルスを第２転送パルスとして伝送する第２クロック線と、前記第２垂直駆動回路側に設けられた前記第２リセットスイッチを制御する第２論理回路と、を備え、
前記第１論理回路は、前記第１転送パルスと、当該第１転送パルスとは独立した第１スイッチ制御パルスとの論理積により、隣接する複数の前記第１リセットスイッチを制御し、
前記第２論理回路は、前記第２転送パルスと、当該第２転送パルスとは独立した第２スイッチ制御パルスとの論理積により、隣接する複数の前記第２リセットスイッチを制御する、
表示装置。 A display area in which pixels are arranged in a matrix , and an odd number of lines among a plurality of scanning lines arranged in a first direction in the display area and extending in a second direction different from the first direction A first vertical driving circuit that applies a vertical scanning pulse to the scanning lines to select each pixel in the odd-numbered rows of the display area in units of rows; and the first vertical drive circuit that sandwiches the scanning lines in the second direction. A second vertical drive arranged opposite to the drive circuit and applying the vertical scanning pulse to the even-numbered scanning lines of the plurality of scanning lines to select the pixels in the even-numbered rows of the display area section in units of rows; circuit and the horizontal driving circuit for supplying an image signal to each pixel of a row selected by the first vertical driving circuit and said second vertical drive circuit, wherein the first vertical drive circuit of the even rows of the scanning lines It is connected to the end on the side of the even rows A first reset switch for resetting the potential of the vertical scanning pulse applied to査線, which is connected respectively to an end of the second vertical drive circuit side of the scanning lines in the odd-numbered rows, the scanning line of the odd-numbered rows A second reset switch for resetting a potential of the applied vertical scanning pulse ,
The first vertical drive circuit includes: a first shift register having a plurality of stages; and output pulses output from a first stage and a subsequent stage among output pulses output from each stage of the first shift register to the next stage . A first clock line that transmits the output pulse of the previous stage when the logic is switched as a first transfer pulse , and a first logic circuit that controls the first reset switch provided on the first vertical drive circuit side, Prepared ,
The second vertical driving circuit includes: a second shift register having a plurality of stages; and output pulses output from a first stage and a subsequent stage among output pulses output from each stage of the second shift register to the next stage. A second clock line for transmitting the output pulse of the previous stage when the logic is switched as a second transfer pulse, and a second logic circuit for controlling the second reset switch provided on the second vertical drive circuit side, Prepared,
The first logic circuit controls a plurality of adjacent first reset switches by a logical product of the first transfer pulse and a first switch control pulse independent of the first transfer pulse;
The second logic circuit controls a plurality of adjacent second reset switches by a logical product of the second transfer pulse and a second switch control pulse independent of the second transfer pulse.
Display device.
前記第２リセットスイッチは、前記第２論理回路によりオン制御されたとき、当該第２リセットスイッチに接続されている前記奇数行の走査線に前記垂直走査パルスの下位レベルの電位を供給する、
請求項１に記載の表示装置。 When the first reset switch is turned on by the first logic circuit , the first reset switch supplies a lower level potential of the vertical scanning pulse to the even-numbered scanning line connected to the first reset switch .
The second reset switch, when on-controlled by the second logic circuit, for supplying a low-level potential of the vertical scanning pulse to the odd-numbered rows of the scan line connected to the second reset switch,
The display device according to claim 1.
前記第２論理回路は、電界効果トランジスタを含み、当該電界効果トランジスタのソースに、前記第２スイッチ制御パルスが入力される、
請求項１または２に記載の表示装置。 The first theory Rikai path comprises a field effect transistor, the source of the field effect transistor, the first switch control pulse is input,
The second logic circuit includes a field effect transistor, and the second switch control pulse is input to a source of the field effect transistor.
The display device according to claim 1 .
前記第２スイッチ制御パルスは、前記奇数行の走査線に印加される垂直走査パルスがオフされるタイミングに同期してオンとなる、The second switch control pulse is turned on in synchronization with a timing at which a vertical scanning pulse applied to the odd-numbered scanning lines is turned off.
請求項１から３のいずれか１項に記載の表示装置。The display device according to claim 1.
前記表示装置は、画素がマトリックス状配置されている表示エリア部と、前記表示エリア部に第１方向に並び、且つ、第１方向とは異なる第２方向に延在する複数行の走査線のうち、奇数行の走査線に垂直走査パルスを印加して前記表示エリア部の奇数行の各画素を行単位で選択する第１垂直駆動回路と、前記第２方向に前記複数行の走査線を挟み前記第１垂直駆動回路と対向配置され、前記複数行の走査線のうち、偶数行の走査線に前記垂直走査パルスを印加して前記表示エリア部の偶数行の各画素を行単位で選択する第２垂直駆動回路と、前記第１垂直駆動回路及び前記第２垂直駆動回路によって選択された行の各画素に対して画像信号を供給する水平駆動回路と、前記偶数行の走査線の前記第１垂直駆動回路側の端部にそれぞれ接続され、当該偶数行の走査線に印加される前記垂直走査パルスの電位をリセットする第１リセットスイッチと、前記奇数行の走査線の前記第２垂直駆動回路側の端部にそれぞれ接続され、当該奇数行の走査線に印加される前記垂直走査パルスの電位をリセットする第２リセットスイッチと、を含み、
前記第１垂直駆動回路は、複数段から成る第１シフトレジスタと、前記第１シフトレジスタの各段から次段に対して出力される出力パルスのうち、前段の出力パルスと後段の出力パルスとでロジックが入れ替わるときの前段の出力パルスを第１転送パルスとして伝送する第１クロック線と、前記第１垂直駆動回路側に設けられた前記第１リセットスイッチを制御する第１論理回路と、を備え、
前記第２垂直駆動回路は、複数段から成る第２シフトレジスタと、前記第２シフトレジスタの各段から次段に対して出力される出力パルスのうち、前段の出力パルスと後段の出力パルスとでロジックが入れ替わるときの前段の出力パルスを第２転送パルスとして伝送する第２クロック線と、前記第２垂直駆動回路側に設けられた前記第２リセットスイッチを制御する第２論理回路と、を備え、
前記第１論理回路は、前記第１転送パルスと、当該第１転送パルスとは独立した第１スイッチ制御パルスとの論理積により、隣接する複数の前記第１リセットスイッチを制御し、
前記第２論理回路は、前記第２転送パルスと、当該第２転送パルスとは独立した第２スイッチ制御パルスとの論理積により、隣接する複数の前記第２リセットスイッチを制御する、
電子機器。 A display device,
The display device includes a display area portion in which pixels are arranged in a matrix , and a plurality of scanning lines arranged in a first direction in the display area portion and extending in a second direction different from the first direction. Among them, a first vertical driving circuit that applies a vertical scanning pulse to the odd-numbered scanning lines to select each pixel of the odd-numbered rows in the display area unit in units of rows, and the plurality of scanning lines in the second direction. The pixel is arranged opposite to the first vertical driving circuit, and the vertical scanning pulse is applied to the even-numbered scanning lines among the plurality of scanning lines to select the pixels in the even-numbered rows in the display area section in units of rows. A second vertical driving circuit, a horizontal driving circuit for supplying an image signal to each pixel in a row selected by the first vertical driving circuit and the second vertical driving circuit , and the scanning lines in the even rows. each connection of the ends of the first vertical drive circuit side A first reset switch for resetting the potential of the vertical scanning pulse applied to the scan line of the even row, is connected to an end of the second vertical drive circuit side of the scanning lines of the odd-numbered rows, the odd A second reset switch for resetting a potential of the vertical scanning pulse applied to the scanning line of the row ,
The first vertical drive circuit includes: a first shift register having a plurality of stages; and output pulses output from a first stage and a subsequent stage among output pulses output from each stage of the first shift register to the next stage . A first clock line that transmits the output pulse of the previous stage when the logic is switched as a first transfer pulse , and a first logic circuit that controls the first reset switch provided on the first vertical drive circuit side, Prepared ,
The second vertical driving circuit includes: a second shift register having a plurality of stages; and output pulses output from a first stage and a subsequent stage among output pulses output from each stage of the second shift register to the next stage. A second clock line for transmitting the output pulse of the previous stage when the logic is switched as a second transfer pulse, and a second logic circuit for controlling the second reset switch provided on the second vertical drive circuit side, Prepared,
The first logic circuit controls a plurality of adjacent first reset switches by a logical product of the first transfer pulse and a first switch control pulse independent of the first transfer pulse;
The second logic circuit controls a plurality of adjacent second reset switches by a logical product of the second transfer pulse and a second switch control pulse independent of the second transfer pulse.
Electronics.
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