JP2005032873A - 半導体装置および半導体装置の欠陥位置特定方法 - Google Patents
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Abstract
【課題】欠陥に起因する発光位置の近傍で、チップ外部からの制御で意図的に能動素子を発光(パイロット発光)させる。
【解決手段】Nチャネル領域2aおよびPチャネル領域2bと交差するようにして、パイロット発光素子形成領域3を半導体チップ1に規則的に配置し、半導体チップ1を解析モードに入れて、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させながら、エミッション顕微鏡にて欠陥に起因する発光を観測する。
【選択図】 図1
【解決手段】Nチャネル領域2aおよびPチャネル領域2bと交差するようにして、パイロット発光素子形成領域3を半導体チップ1に規則的に配置し、半導体チップ1を解析モードに入れて、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させながら、エミッション顕微鏡にて欠陥に起因する発光を観測する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の欠陥位置特定方法に関し、特に、パイロット発光を利用して半導体装置の欠陥位置を特定する方法に適用して好適なものである。
【0002】
【従来の技術】
従来の半導体装置では、欠陥に起因する発光をエミッション顕微鏡にて検出し、その検出結果に基づいて欠陥位置を特定することにより、半導体チップの故障解析が行われている。
一方、特許文献1には、半導体素子不良箇所の裏面側発光位置と、合わせ用発光素子の裏面側発光位置に対応する表面側のレイアウト位置情報とから、半導体素子不良箇所の表面側レイアウト位置を算出して、不良素子を特定する方法が開示されている。また、非特許文献1には、パイロット発光素子を利用してSRAMセル内の欠陥位置を特定する手法が開示されている。
【0003】
【特許文献1】
特開2000−46744号公報
【非特許文献1】
石井達也:“Pilot発光によるASIC搭載SRAMマクロセルに解析事例”,REAJ誌,Vol.25,No.3(通巻127号),pp301−302,2003.
【0004】
【発明が解決しようとする課題】
しかしながら、特許文献1に開示された方法では、欠陥に起因する発光位置の近傍にて合わせ用発光素子が必ずしも発光するとは限らない。このため、配線パターンの微細化が進展し、半導体チップの配線幅が空間分解能以下になると、欠陥に起因する発光位置を精度よく特定することが困難であるという問題があった。
【0005】
また、非特許文献1には、欠陥に起因する発光位置を精度よく特定する手法がしめされているが、SRAMに限定された手法であり、半導体装置全般に適用することは困難であった。
そこで、本発明の目的は、欠陥に起因する発光位置の近傍でパイロット発光させることが可能な半導体装置および半導体装置の欠陥位置特定方法を提供することである。
【0006】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップ上に設けられた素子形成領域と、前記素子形成領域の近傍に規則的に配列されたチップ外部からの制御で意図的に発光させることが可能な能動素子(以降、パイロット発光素子とする)形成領域とを備えることを特徴とする。
【0007】
これにより、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となる。このため、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となり、半導体チップの配線幅が空間分解能以下になった場合においても、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0008】
また、本発明の一態様に係る半導体装置によれば、発光対象となるパイロット発光素子を選択する選択回路をさらに備えることを特徴とする。
これにより、パイロット発光位置を任意に選択することが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0009】
また、本発明の一態様に係る半導体装置によれば、前記パイロット発光素子形成領域に形成されたパイロット発光素子は等間隔で配列されていることを特徴とする。
これにより、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となり、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0010】
また、本発明の一態様に係る半導体装置によれば、前記パイロット発光素子形成領域に形成されたパイロット発光素子は、電界効果トランジスタを用いたリングオシレータ、インバータまたはダイオードであることを特徴とする。
これにより、素子に欠陥がない場合においても、その素子の位置でパイロット発光させることが可能となる。このため、任意の素子の近傍で規則的にパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0011】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、半導体チップ上に規則的に配列されたパイロット発光素子を発光させるステップと、前記パイロット発光素子の発光位置に基づいて欠陥に起因する発光位置を特定するステップとを備えることを特徴とする。
これにより、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0012】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子は電界効果トランジスタを含み、前記電界効果トランジスタをピンチオフ状態とし、ホットエレクトロンに起因してパイロット発光させることを特徴とする。
これにより、欠陥のない電界効果トランジスタを動作させることで、パイロット発光させることが可能となる。このため、電界効果トランジスタを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0013】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子は電界効果トランジスタで構成されたインバータを含み、前記インバータのゲート電位を中間電位に維持することでパイロット発光させることを特徴とする。
これにより、欠陥のないインバータのゲート電位を中間電位に維持することで、パイロット発光させることが可能となる。このため、インバータを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0014】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子は電界効果トランジスタで構成されたリングオシレータを含み、前記リングオシレータの発振動作に基づいてパイロット発光させることを特徴とする。
これにより、欠陥のないリングオシレータを動作させることで、パイロット発光させることが可能となる。このため、リングオシレータを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0015】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子はダイオードを含み、前記ダイオードに順方向電流を流すことでパイロット発光させることを特徴とする。
これにより、欠陥のないダイオードに順方向電流を流すことで、パイロット発光させることが可能となる。このため、ダイオードを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0016】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその欠陥位置特定方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。
【0017】
図1において、半導体チップ1には、Nチャネル領域2aおよびPチャネル領域2bが交互に配置されるとともに、Nチャネル領域2aおよびPチャネル領域2bと交差するようにして、パイロット発光素子形成領域3が規則的に配置されている。なお、Nチャネル領域2aにはNチャネルトラジスタなどの能動素子を形成することができ、Pチャネル領域2bにはPチャネルトラジスタなどの能動素子を形成することができる。
【0018】
ここで、パイロット発光素子形成領域3には、電界効果トランジスタまたはダイオードを隣接配置するか、または数〜数十ゲート置きに等間隔に配置することにより、規則的に配置されたパイロット発光素子を設けることができる。また、パイロット発光素子をマトリクス配置した場合、電界効果トランジスタまたはダイオードの間隔は、行方向と列方向とで異なっていてもよい。
【0019】
そして、パイロット発光素子を発光させる場合、コマンドなどの入力でチップ動作をテスト(解析)モードに入れる。そして、パイロット発光素子形成領域3に形成された電界効果トランジスタをピンチオフ状態とすることにより、ホットエレクトロンに起因して電界効果トランジスタをパイロット発光させることができる。
【0020】
あるいは、パイロット発光素子形成領域3にリングオシレータを形成し、電界効果トランジスタをスイッチング動作させることでパイロット発光させることができる。
あるいは、パイロット発光素子形成領域3にダイオードを形成し、ダイオードに順方向電流を流すことで、再結合電流によるパイロット発光を発生させることができる。
【0021】
例えば、ゲートアレイの場合、SOG(sea of gate)にて電界効果トランジスタをパイロット発光素子形成領域3に等間隔に配置し、並列接続された複数のインバータを構成して、複数のゲート電極を共通化する。そして、解析モードに入れることにより、ゲート電極に外部から中間電位を印加し、パイロット発光させることができる。
【0022】
あるいは、直列接続された複数のインバータを構成し、解析モードに入れることにより、リングオシレータ動作させて、パイロット発光させることができる。
あるいは、SOGにてダイオードをパイロット発光素子形成領域3に等間隔に配置する。そして、解析モードに入れることにより、ダイオードに順方向電流を流し、パイロット発光させることができる。ここで、パイロット発光素子形成領域3に複数のダイオードを形成する場合、例えば、Pチャネルトランジスタの基板のnウェルを接地し、複数のPチャネルトランジスタのP型ソース拡散電極またはP型ドレイン拡散電極をVDD電位とすることができる。
【0023】
そして、半導体チップ1の不良解析を行う場合、半導体チップ1を解析モードに入れて、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させながら、エミッション顕微鏡にて欠陥に起因する発光を観測する。そして、パイロット発光素子の発光位置を基準として欠陥に起因する発光を認識することにより、欠陥に起因する発光位置を特定することができる。
【0024】
ここで、パイロット発光素子形成領域3にパイロット発光素子を規則的に配置することにより、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となる。このため、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となり、半導体チップ1の配線幅が空間分解能以下になった場合においても、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0025】
また、発光位置分解能は、S/N比が充分に確保された像で発光点の輝度の重心をとるなどの処理を施すことにより、空間分解能の1/10以下にすることができる。このため、パイロット発光を起こさせることにより、光学顕微鏡での観測が困難な微細素子についても、発光位置分解能(1点の発光がどこで起こっているかを求める際の分解能)と同じ分解能で欠陥に起因する発光位置を特定することが可能となる。
【0026】
なお、上述した実施形態ではゲートアレイを例にとって説明したが、ゲートアレイ以外にも、例えば、ASSP(application specificstandard product)、ASCP(application specific customer product)、スタンダードロジックなどのランダムロジックに適用するようにしてもよい。
【0027】
また、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させる場合、複数のパイロット発光素子を同時に発光させてもよいし、異なる位置に配置されたパイロット発光素子を順次発光させるようにしてもよい。
また、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させる場合、パイロット発光素子を連続的に発光させてもよいし、パイロット発光素子を点滅させてもよい。ここで、パイロット発光素子を点滅させることにより、パイロット発光位置と欠陥に起因する発光位置とを容易に区別することが可能となり、欠陥に起因する発光位置の近傍でパイロット発光させた場合においても、欠陥に起因する発光位置を容易に特定することが可能となる。
【0028】
図2は、本発明の第2実施形態に係るパイロット発光素子の構成を示す回路図である。
図2において、複数のインバータV1〜V5が直列接続されることにより、リングオシレータが構成されている。そして、NAND回路Rの一方の入力には、解析モード設定端子T1が接続されるとともに、NAND回路Rの他方の入力には、インバータV5の出力が接続され、NAND回路Rの出力は、インバータV5の入力に接続されている。
【0029】
そして、解析モード設定端子T1をハイレベルに設定することで、リングオシレータ動作させ、電界効果トランジスタをスイッチング動作させることでパイロット発光させることができる。
これにより、欠陥のないリングオシレータを図1のパイロット発光素子形成領域3に規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となる。
【0030】
図3は、本発明の第3実施形態に係るパイロット発光素子の構成を示す回路図である。
図3において、NチャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1は並列接続され、NチャネルMOSトランジスタN1のゲートには解析モード設定端子T2が接続されるとともに、PチャネルMOSトランジスタP1のゲートにはインバータV11を介して解析モード設定端子T2が接続されている。そして、NチャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1のドレインはVDD電位に接続されるとともに、NチャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1のソースはNチャネルMOSトランジスタN11〜N13のゲートおよびドレインに共通に接続されている。
【0031】
そして、解析モード設定端子T2をハイレベルに設定することで、チャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1をオンさせ、NチャネルMOSトランジスタN11〜N13をピンチオフ状態とすることでパイロット発光させることができる。
これにより、欠陥のないNチャネルMOSトランジスタN11〜N13を図1のパイロット発光素子形成領域3に規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となる。
【0032】
図4は、本発明の第4実施形態に係るパイロット発光素子の構成を示す回路図である。
図4において、PチャネルMOSトランジスタP21およびNチャネルMOSトランジスタN21が直列接続されることでインバータが構成されている。そして、PチャネルMOSトランジスタP21およびNチャネルMOSトランジスタN21のゲートには、解析モード設定端子T3が共通に接続されている。
【0033】
そして、解析モード設定端子T3を中間電位に設定し、NチャネルMOSトランジスタN21およびPチャネルMOSトランジスタP21の双方に同時に電流を流すことでパイロット発光させることができる。
これにより、欠陥のないインバータを図1のパイロット発光素子形成領域3に規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となる。
【0034】
図5は、本発明の第5実施形態に係る半導体装置の概略構成を示す平面図である。
図5において、半導体チップ11には、Nチャネル領域12aおよびPチャネル領域12bが交互に配置されるとともに、Nチャネル領域12aおよびPチャネル領域12bと交差するようにして、パイロット発光素子形成領域13が規則的に配置されている。なお、Nチャネル領域12aにはNチャネルトラジスタなどの能動素子を形成することができ、Pチャネル領域12bにはPチャネルトラジスタなどの能動素子を形成することができる。
【0035】
ここで、パイロット発光素子形成領域13には、電界効果トランジスタまたはダイオードを隣接配置するか、または数〜数十ゲート置きに等間隔に配置することにより、規則的に配置されたパイロット発光素子を設けることができる。また、パイロット発光素子をマトリクス配置した場合、電界効果トランジスタまたはダイオードの間隔は、行方向と列方向とで異なっていてもよい。
【0036】
また、半導体チップ11には、パイロット発光素子形成領域13に形成されたパイロット発光素子を選択する列デコーダ14および行デコーダ15が形成されている。
そして、パイロット発光素子を発光させる場合、コマンドなどの入力でチップ動作をテスト(解析)モードに入れる。そして、列デコーダ14および行デコーダ15を介し、発光させるパイロット発光素子を選択することにより、選択されたパイロット発光素子を発光させることができる。
【0037】
ここで、パイロット発光素子を発光させる場合、パイロット発光素子形成領域13に電界効果トランジスタを形成し、電界効果トランジスタをピンチオフ状態とすることにより、ホットエレクトロンに起因して電界効果トランジスタをパイロット発光させることができる。
あるいは、パイロット発光素子形成領域13にリングオシレータを形成し、電界効果トランジスタをスイッチング動作させることでパイロット発光させることができる。
【0038】
あるいは、パイロット発光素子形成領域13にダイオードを形成し、ダイオードに順方向電流を流すことで、再結合電流によるパイロット発光を発生させることができる。
そして、半導体チップ11の不良解析を行う場合、半導体チップ11を解析モードに入れ、選択されたパイロット発光素子を発光させながら、エミッション顕微鏡にて欠陥に起因する発光を観測する。そして、パイロット発光素子の発光位置を基準として欠陥に起因する発光を認識することにより、欠陥に起因する発光位置を特定することができる。
【0039】
ここで、発光させるパイロット発光素子を選択可能とすることにより、半導体チップ11の任意の位置でパイロット発光素子を発光させることができ、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となる。このため、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となり、半導体チップ11の配線幅が空間分解能以下になった場合においても、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0040】
なお、パイロット発光素子を選択する場合、複数のパイロット発光素子を同時に選択してもよいし、異なる位置に配置されたパイロット発光素子を順次選択するようにしてもよい。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置の概略構成を示す平面図。
【図2】第2実施形態に係るパイロット発光素子の構成を示す回路図。
【図3】第3実施形態に係るパイロット発光素子の構成を示す回路図。
【図4】第4実施形態に係るパイロット発光素子の構成を示す回路図。
【図5】第5実施形態に係る半導体装置の概略構成を示す平面図。
【符号の説明】
1 半導体チップ、2a Nチャネル領域、2b Pチャネル領域、3 パイロット発光素子形成領域、T1〜T3 解析モード設定端子、V1〜V5、V11 インバータ、R NAND回路、P1、P21 PチャネルMOSトランジスタ、N1、N11〜N13、N21 NチャネルMOSトランジスタ
【発明の属する技術分野】
本発明は半導体装置および半導体装置の欠陥位置特定方法に関し、特に、パイロット発光を利用して半導体装置の欠陥位置を特定する方法に適用して好適なものである。
【0002】
【従来の技術】
従来の半導体装置では、欠陥に起因する発光をエミッション顕微鏡にて検出し、その検出結果に基づいて欠陥位置を特定することにより、半導体チップの故障解析が行われている。
一方、特許文献1には、半導体素子不良箇所の裏面側発光位置と、合わせ用発光素子の裏面側発光位置に対応する表面側のレイアウト位置情報とから、半導体素子不良箇所の表面側レイアウト位置を算出して、不良素子を特定する方法が開示されている。また、非特許文献1には、パイロット発光素子を利用してSRAMセル内の欠陥位置を特定する手法が開示されている。
【0003】
【特許文献1】
特開2000−46744号公報
【非特許文献1】
石井達也:“Pilot発光によるASIC搭載SRAMマクロセルに解析事例”,REAJ誌,Vol.25,No.3(通巻127号),pp301−302,2003.
【0004】
【発明が解決しようとする課題】
しかしながら、特許文献1に開示された方法では、欠陥に起因する発光位置の近傍にて合わせ用発光素子が必ずしも発光するとは限らない。このため、配線パターンの微細化が進展し、半導体チップの配線幅が空間分解能以下になると、欠陥に起因する発光位置を精度よく特定することが困難であるという問題があった。
【0005】
また、非特許文献1には、欠陥に起因する発光位置を精度よく特定する手法がしめされているが、SRAMに限定された手法であり、半導体装置全般に適用することは困難であった。
そこで、本発明の目的は、欠陥に起因する発光位置の近傍でパイロット発光させることが可能な半導体装置および半導体装置の欠陥位置特定方法を提供することである。
【0006】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップ上に設けられた素子形成領域と、前記素子形成領域の近傍に規則的に配列されたチップ外部からの制御で意図的に発光させることが可能な能動素子(以降、パイロット発光素子とする)形成領域とを備えることを特徴とする。
【0007】
これにより、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となる。このため、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となり、半導体チップの配線幅が空間分解能以下になった場合においても、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0008】
また、本発明の一態様に係る半導体装置によれば、発光対象となるパイロット発光素子を選択する選択回路をさらに備えることを特徴とする。
これにより、パイロット発光位置を任意に選択することが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0009】
また、本発明の一態様に係る半導体装置によれば、前記パイロット発光素子形成領域に形成されたパイロット発光素子は等間隔で配列されていることを特徴とする。
これにより、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となり、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0010】
また、本発明の一態様に係る半導体装置によれば、前記パイロット発光素子形成領域に形成されたパイロット発光素子は、電界効果トランジスタを用いたリングオシレータ、インバータまたはダイオードであることを特徴とする。
これにより、素子に欠陥がない場合においても、その素子の位置でパイロット発光させることが可能となる。このため、任意の素子の近傍で規則的にパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0011】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、半導体チップ上に規則的に配列されたパイロット発光素子を発光させるステップと、前記パイロット発光素子の発光位置に基づいて欠陥に起因する発光位置を特定するステップとを備えることを特徴とする。
これにより、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0012】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子は電界効果トランジスタを含み、前記電界効果トランジスタをピンチオフ状態とし、ホットエレクトロンに起因してパイロット発光させることを特徴とする。
これにより、欠陥のない電界効果トランジスタを動作させることで、パイロット発光させることが可能となる。このため、電界効果トランジスタを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0013】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子は電界効果トランジスタで構成されたインバータを含み、前記インバータのゲート電位を中間電位に維持することでパイロット発光させることを特徴とする。
これにより、欠陥のないインバータのゲート電位を中間電位に維持することで、パイロット発光させることが可能となる。このため、インバータを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0014】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子は電界効果トランジスタで構成されたリングオシレータを含み、前記リングオシレータの発振動作に基づいてパイロット発光させることを特徴とする。
これにより、欠陥のないリングオシレータを動作させることで、パイロット発光させることが可能となる。このため、リングオシレータを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0015】
また、本発明の一態様に係る半導体装置の欠陥位置特定方法によれば、前記パイロット発光素子はダイオードを含み、前記ダイオードに順方向電流を流すことでパイロット発光させることを特徴とする。
これにより、欠陥のないダイオードに順方向電流を流すことで、パイロット発光させることが可能となる。このため、ダイオードを規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として、欠陥に起因する発光位置を容易に認識することが可能となる。
【0016】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその欠陥位置特定方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。
【0017】
図1において、半導体チップ1には、Nチャネル領域2aおよびPチャネル領域2bが交互に配置されるとともに、Nチャネル領域2aおよびPチャネル領域2bと交差するようにして、パイロット発光素子形成領域3が規則的に配置されている。なお、Nチャネル領域2aにはNチャネルトラジスタなどの能動素子を形成することができ、Pチャネル領域2bにはPチャネルトラジスタなどの能動素子を形成することができる。
【0018】
ここで、パイロット発光素子形成領域3には、電界効果トランジスタまたはダイオードを隣接配置するか、または数〜数十ゲート置きに等間隔に配置することにより、規則的に配置されたパイロット発光素子を設けることができる。また、パイロット発光素子をマトリクス配置した場合、電界効果トランジスタまたはダイオードの間隔は、行方向と列方向とで異なっていてもよい。
【0019】
そして、パイロット発光素子を発光させる場合、コマンドなどの入力でチップ動作をテスト(解析)モードに入れる。そして、パイロット発光素子形成領域3に形成された電界効果トランジスタをピンチオフ状態とすることにより、ホットエレクトロンに起因して電界効果トランジスタをパイロット発光させることができる。
【0020】
あるいは、パイロット発光素子形成領域3にリングオシレータを形成し、電界効果トランジスタをスイッチング動作させることでパイロット発光させることができる。
あるいは、パイロット発光素子形成領域3にダイオードを形成し、ダイオードに順方向電流を流すことで、再結合電流によるパイロット発光を発生させることができる。
【0021】
例えば、ゲートアレイの場合、SOG(sea of gate)にて電界効果トランジスタをパイロット発光素子形成領域3に等間隔に配置し、並列接続された複数のインバータを構成して、複数のゲート電極を共通化する。そして、解析モードに入れることにより、ゲート電極に外部から中間電位を印加し、パイロット発光させることができる。
【0022】
あるいは、直列接続された複数のインバータを構成し、解析モードに入れることにより、リングオシレータ動作させて、パイロット発光させることができる。
あるいは、SOGにてダイオードをパイロット発光素子形成領域3に等間隔に配置する。そして、解析モードに入れることにより、ダイオードに順方向電流を流し、パイロット発光させることができる。ここで、パイロット発光素子形成領域3に複数のダイオードを形成する場合、例えば、Pチャネルトランジスタの基板のnウェルを接地し、複数のPチャネルトランジスタのP型ソース拡散電極またはP型ドレイン拡散電極をVDD電位とすることができる。
【0023】
そして、半導体チップ1の不良解析を行う場合、半導体チップ1を解析モードに入れて、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させながら、エミッション顕微鏡にて欠陥に起因する発光を観測する。そして、パイロット発光素子の発光位置を基準として欠陥に起因する発光を認識することにより、欠陥に起因する発光位置を特定することができる。
【0024】
ここで、パイロット発光素子形成領域3にパイロット発光素子を規則的に配置することにより、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となる。このため、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となり、半導体チップ1の配線幅が空間分解能以下になった場合においても、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0025】
また、発光位置分解能は、S/N比が充分に確保された像で発光点の輝度の重心をとるなどの処理を施すことにより、空間分解能の1/10以下にすることができる。このため、パイロット発光を起こさせることにより、光学顕微鏡での観測が困難な微細素子についても、発光位置分解能(1点の発光がどこで起こっているかを求める際の分解能)と同じ分解能で欠陥に起因する発光位置を特定することが可能となる。
【0026】
なお、上述した実施形態ではゲートアレイを例にとって説明したが、ゲートアレイ以外にも、例えば、ASSP(application specificstandard product)、ASCP(application specific customer product)、スタンダードロジックなどのランダムロジックに適用するようにしてもよい。
【0027】
また、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させる場合、複数のパイロット発光素子を同時に発光させてもよいし、異なる位置に配置されたパイロット発光素子を順次発光させるようにしてもよい。
また、パイロット発光素子形成領域3に形成されたパイロット発光素子を発光させる場合、パイロット発光素子を連続的に発光させてもよいし、パイロット発光素子を点滅させてもよい。ここで、パイロット発光素子を点滅させることにより、パイロット発光位置と欠陥に起因する発光位置とを容易に区別することが可能となり、欠陥に起因する発光位置の近傍でパイロット発光させた場合においても、欠陥に起因する発光位置を容易に特定することが可能となる。
【0028】
図2は、本発明の第2実施形態に係るパイロット発光素子の構成を示す回路図である。
図2において、複数のインバータV1〜V5が直列接続されることにより、リングオシレータが構成されている。そして、NAND回路Rの一方の入力には、解析モード設定端子T1が接続されるとともに、NAND回路Rの他方の入力には、インバータV5の出力が接続され、NAND回路Rの出力は、インバータV5の入力に接続されている。
【0029】
そして、解析モード設定端子T1をハイレベルに設定することで、リングオシレータ動作させ、電界効果トランジスタをスイッチング動作させることでパイロット発光させることができる。
これにより、欠陥のないリングオシレータを図1のパイロット発光素子形成領域3に規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となる。
【0030】
図3は、本発明の第3実施形態に係るパイロット発光素子の構成を示す回路図である。
図3において、NチャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1は並列接続され、NチャネルMOSトランジスタN1のゲートには解析モード設定端子T2が接続されるとともに、PチャネルMOSトランジスタP1のゲートにはインバータV11を介して解析モード設定端子T2が接続されている。そして、NチャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1のドレインはVDD電位に接続されるとともに、NチャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1のソースはNチャネルMOSトランジスタN11〜N13のゲートおよびドレインに共通に接続されている。
【0031】
そして、解析モード設定端子T2をハイレベルに設定することで、チャネルMOSトランジスタN1およびPチャネルMOSトランジスタP1をオンさせ、NチャネルMOSトランジスタN11〜N13をピンチオフ状態とすることでパイロット発光させることができる。
これにより、欠陥のないNチャネルMOSトランジスタN11〜N13を図1のパイロット発光素子形成領域3に規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となる。
【0032】
図4は、本発明の第4実施形態に係るパイロット発光素子の構成を示す回路図である。
図4において、PチャネルMOSトランジスタP21およびNチャネルMOSトランジスタN21が直列接続されることでインバータが構成されている。そして、PチャネルMOSトランジスタP21およびNチャネルMOSトランジスタN21のゲートには、解析モード設定端子T3が共通に接続されている。
【0033】
そして、解析モード設定端子T3を中間電位に設定し、NチャネルMOSトランジスタN21およびPチャネルMOSトランジスタP21の双方に同時に電流を流すことでパイロット発光させることができる。
これにより、欠陥のないインバータを図1のパイロット発光素子形成領域3に規則的に配置することで、任意の素子の近傍でパイロット発光させることが可能となり、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となる。
【0034】
図5は、本発明の第5実施形態に係る半導体装置の概略構成を示す平面図である。
図5において、半導体チップ11には、Nチャネル領域12aおよびPチャネル領域12bが交互に配置されるとともに、Nチャネル領域12aおよびPチャネル領域12bと交差するようにして、パイロット発光素子形成領域13が規則的に配置されている。なお、Nチャネル領域12aにはNチャネルトラジスタなどの能動素子を形成することができ、Pチャネル領域12bにはPチャネルトラジスタなどの能動素子を形成することができる。
【0035】
ここで、パイロット発光素子形成領域13には、電界効果トランジスタまたはダイオードを隣接配置するか、または数〜数十ゲート置きに等間隔に配置することにより、規則的に配置されたパイロット発光素子を設けることができる。また、パイロット発光素子をマトリクス配置した場合、電界効果トランジスタまたはダイオードの間隔は、行方向と列方向とで異なっていてもよい。
【0036】
また、半導体チップ11には、パイロット発光素子形成領域13に形成されたパイロット発光素子を選択する列デコーダ14および行デコーダ15が形成されている。
そして、パイロット発光素子を発光させる場合、コマンドなどの入力でチップ動作をテスト(解析)モードに入れる。そして、列デコーダ14および行デコーダ15を介し、発光させるパイロット発光素子を選択することにより、選択されたパイロット発光素子を発光させることができる。
【0037】
ここで、パイロット発光素子を発光させる場合、パイロット発光素子形成領域13に電界効果トランジスタを形成し、電界効果トランジスタをピンチオフ状態とすることにより、ホットエレクトロンに起因して電界効果トランジスタをパイロット発光させることができる。
あるいは、パイロット発光素子形成領域13にリングオシレータを形成し、電界効果トランジスタをスイッチング動作させることでパイロット発光させることができる。
【0038】
あるいは、パイロット発光素子形成領域13にダイオードを形成し、ダイオードに順方向電流を流すことで、再結合電流によるパイロット発光を発生させることができる。
そして、半導体チップ11の不良解析を行う場合、半導体チップ11を解析モードに入れ、選択されたパイロット発光素子を発光させながら、エミッション顕微鏡にて欠陥に起因する発光を観測する。そして、パイロット発光素子の発光位置を基準として欠陥に起因する発光を認識することにより、欠陥に起因する発光位置を特定することができる。
【0039】
ここで、発光させるパイロット発光素子を選択可能とすることにより、半導体チップ11の任意の位置でパイロット発光素子を発光させることができ、欠陥に起因する発光位置の近傍でパイロット発光させることが可能となる。このため、パイロット発光位置を基準として欠陥に起因する発光位置を容易に認識することが可能となり、半導体チップ11の配線幅が空間分解能以下になった場合においても、欠陥に起因する発光位置を精度よく特定することが可能となる。
【0040】
なお、パイロット発光素子を選択する場合、複数のパイロット発光素子を同時に選択してもよいし、異なる位置に配置されたパイロット発光素子を順次選択するようにしてもよい。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置の概略構成を示す平面図。
【図2】第2実施形態に係るパイロット発光素子の構成を示す回路図。
【図3】第3実施形態に係るパイロット発光素子の構成を示す回路図。
【図4】第4実施形態に係るパイロット発光素子の構成を示す回路図。
【図5】第5実施形態に係る半導体装置の概略構成を示す平面図。
【符号の説明】
1 半導体チップ、2a Nチャネル領域、2b Pチャネル領域、3 パイロット発光素子形成領域、T1〜T3 解析モード設定端子、V1〜V5、V11 インバータ、R NAND回路、P1、P21 PチャネルMOSトランジスタ、N1、N11〜N13、N21 NチャネルMOSトランジスタ
Claims (9)
- 半導体チップ上に設けられた素子形成領域と、
前記素子形成領域の近傍に規則的に配列されたチップ外部からの制御で意図的に発光させることが可能な能動素子(以降、パイロット発光素子とする)形成領域とを備えることを特徴とする半導体装置。 - 発光対象となるパイロット発光素子を選択する選択回路をさらに備えることを特徴とする請求項1記載の半導体装置。
- 前記パイロット発光素子形成領域に形成されたパイロット発光素子は等間隔で配列されていることを特徴とする請求項1または2記載の半導体装置。
- 前記パイロット発光素子形成領域に形成されたパイロット発光素子は、電界効果トランジスタを用いたリングオシレータ、インバータまたはダイオードであることを特徴とする請求項1〜3のいずれか1項記載の半導体装置。
- 半導体チップ上に規則的に配列されたパイロット発光素子を発光させるステップと、
前記パイロット発光素子の発光位置に基づいて欠陥に起因する発光位置を特定するステップとを備えることを特徴とする半導体装置の欠陥位置特定方法。 - 前記パイロット発光素子は電界効果トランジスタを含み、前記電界効果トランジスタをピンチオフ状態とし、ホットエレクトロンに起因してパイロット発光させることを特徴とする請求項5記載の半導体装置の欠陥位置特定方法。
- 前記パイロット発光素子は電界効果トランジスタで構成されたインバータを含み、前記インバータのゲート電位を中間電位に維持することでパイロット発光させることを特徴とする請求項5記載の半導体装置の欠陥位置特定方法。
- 前記パイロット発光素子は電界効果トランジスタで構成されたリングオシレータを含み、前記リングオシレータの発振動作に基づいてパイロット発光させることを特徴とする請求項5記載の半導体装置の欠陥位置特定方法。
- 前記パイロット発光素子はダイオードを含み、前記ダイオードに順方向電流を流すことでパイロット発光させることを特徴とする請求項5記載の半導体装置の欠陥位置特定方法。
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JP2003194405A JP2005032873A (ja) | 2003-07-09 | 2003-07-09 | 半導体装置および半導体装置の欠陥位置特定方法 |
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2003
- 2003-07-09 JP JP2003194405A patent/JP2005032873A/ja active Pending
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