JP2005032854A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の微細化に伴い配線間で発生するスクラッチに起因するショートを低減させる必要がある。
【解決手段】配線間のショート箇所を低減させるために、第２絶縁膜を形成して配線溝またはビアホールを形成し、銅配線を電解メッキ、メタルＣＭＰで形成させた後に、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ３）、メタン（ＣＨ４）、酸素（Ｏ２）、水素（Ｈ２）、窒素（Ｎ２）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。これにより、メタルＣＭＰに起因するスクラッチや研磨残りを物理的に除去し、ショート不良を低減させることが可能となる。
【選択図】 図１
【解決手段】配線間のショート箇所を低減させるために、第２絶縁膜を形成して配線溝またはビアホールを形成し、銅配線を電解メッキ、メタルＣＭＰで形成させた後に、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ３）、メタン（ＣＨ４）、酸素（Ｏ２）、水素（Ｈ２）、窒素（Ｎ２）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。これにより、メタルＣＭＰに起因するスクラッチや研磨残りを物理的に除去し、ショート不良を低減させることが可能となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの配線間におけるショート不良を抑制するものである。
【０００２】
【従来の技術】
第４世代の多層配線技術には、微細化に伴う実効的な配線抵抗と比誘電率の低減という点において、メッキ処理と化学的機械研磨（ＣＭＰ）による銅配線形成技術が提唱され、デュアルダマシン工程が主流となっている。半導体デバイスを量産するという点に立脚すると、今後も銅を用いた配線形成技術が量産に適用され、更なる微細化技術に伴って配線ピッチが狭ピッチ化され、配線ショートの高歩留り確保が重要課題となることが予想される。銅は、絶縁膜中に拡散しやすいという欠点があり、従来のプロセスでは銅配線形成後にストッパー絶縁膜を拡散ストッパー膜として堆積させている。しかし、銅配線はＣＭＰによって平坦化されるため、偶発的に発生するマイクロレベルの小規模な研磨残りやスクラッチを完全に解消することは容易ではない。また、研磨中にスラリーが配線間の酸化膜表面に埋まり込む危険性もある。このため上記２点が原因となり、配線ショート不良が発生したり、配線ＥＭ（Ｅｌｅｃｔｏｒｏ−Ｍｉｇｒａｔｉｏｎ）やＢＴＳ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｓｔｒｅｓｓ）などの信頼性試験において、安定した配線間のショート耐性を確保できないという問題がある。
【０００３】
そこで、これらの欠点を克服する方法として、銅配線の溝を形成する前に絶縁膜上層に犠牲膜を形成しておくプロセスが先行技術文献で開示されている。
【０００４】
この従来例について図２を参照しながら説明する。
【０００５】
図２（ａ）に示すように、半導体基板２０２上にＣＶＤ法などによって絶縁膜２０４、２０５を形成した後に、上層に犠牲膜２０６を形成させる。犠牲膜の代表として、窒化珪素、ＳｉＯＮ、ポリシリコン膜、アルミ膜がある。
【０００６】
次に、図２（ｂ）に示すように、リソグラフィー、ドライエッチング技術を用いて配線溝２０１を形成し、高密度プラズマ装置などを用いてバリア膜２０８を堆積させる。
【０００７】
次に、図２（ｃ）に示すように、銅メッキ、メタルＣＭＰによって銅配線２１０を形成させる。犠牲膜２０６は、メタルＣＭＰでエッチバックする際のエッチングストッパとして使用する。メタルＣＭＰによって配線間にスクラッチが発生した場合、スクラッチは犠牲膜２０６上で発生する。
【０００８】
次に、図２（ｄ）に示すように、メタルＣＭＰ終了後の犠牲膜を除去する。スクラッチが発生している場合、スクラッチ箇所はこの工程で除去され、スクラッチ発生やショートのウエハー内ばらつきを低減している。犠牲膜除去プロセスには、犠牲膜が窒化珪素の場合はＣＨＦ３とＯ２の混合ガスを用いたドライエッチング、犠牲膜がＳｉＯＮの場合は硫酸と過酸化水素の混合液によるウエットエッチングまたはＣＨＦ３とＯ２の混合ガスを用いたドライエッチング、犠牲膜がポリシリコンの場合はフッ酸と酢酸の混合液によるウエットエッチングまたはＨＢｒガスを用いたドライエッチング、犠牲膜がアルミ膜の場合は硝酸、酢酸、リン酸の混合液によるウエットエッチングまたはＣｌ２ガスによるドライエッチングによって犠牲膜の除去を行う。
【０００９】
【特許文献１】
特開２０００−２６０７６８号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上述のような銅配線形成の改善プロセスでは問題点が３点残り、配線ショート不良の低減と配線間ショートに対する高信頼性を確保できない。
【００１１】
１点目は、犠牲膜を除去するプロセスで薬液を用いて犠牲膜を除去する点である。スクラッチは犠牲膜と共に除去される。しかし、研磨残りは、完全に除去することができず配線間の絶縁膜上に再付着する可能性がある。このため犠牲膜を除去した後、配線間のショートが存在することになり、後続の成膜プロセスによってショートしている箇所が介在した状態となる。
【００１２】
２点目は、犠牲膜除去に使用する化学種の点である。詳細な発生メカニズムについては未だ解決していないが、銅配線表面はハロゲン系（Ｆ、Ｃｌ、Ｂｒ、Ｉ）化学種に対して腐食や損傷を受けやすい。銅配線の腐食や損傷は、銅配線と保護膜との密着性を低下させ配線ＥＭ、ＢＴＳなどの高温、高電圧加速といった信頼性試験で高信頼性を確保することができない。また腐食した状態でウエハーを放置しておくと、銅配線が基板表面に対して垂直方向に腐食成長し異常配線が形成される。このため犠牲膜除去後の後続の成膜処理に放置規制をかけて連続処理とする必要があり、安定した高歩留りを確保することが容易ではない。
【００１３】
３点目は、従来のプロセスに犠牲膜を堆積させる工程を追加する点である。上記記載の問題点を考慮すると、従来のプロセスに工程を追加しても完全な課題解決とはならないため、半導体装置の製造においてコストロスにつながる。
【００１４】
以上のことから、配線間ショート不良の低減と高信頼性確保を目的とした、更なるプロセス改善が必要である。
【００１５】
【課題を解決するための手段】
前記従来の課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上の絶縁膜に配線溝を形成する工程と、配線溝上にバリア膜を形成する工程と、半導体基板上に配線溝を埋めこむための金属膜を形成する工程と、金属膜を研磨して配線を形成する工程とを備え、研磨において生じる研磨残渣をスパッタ・エッチングにより除去するものである。
【００１６】
これにより、メタルＣＭＰに起因するスクラッチや研磨残りを物理的に除去し、ショート不良を低減させることができるものである。
【００１７】
【発明の実施の形態】
本発明の半導体装置の製造方法は、配線ショート不良を低減させることを目的として、従来の銅配線形成プロセスであるメタルＣＭＰ工程後にスパッタ・エッチング工程を挿入する方法である。
【００１８】
ここでは、図１を参照しながら実施形態の詳細について述べる。
【００１９】
図１は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【００２０】
まず、図１（ａ）に示すように、シリコン基板に代表される半導体基板１０２上にトランジスタ（図示無し）を形成した後、酸化シリコン膜（ＳｉＯ、ＳｉＯＣ）やフッ素添加アモルファスカーボン膜（ＳｉＯＦ）、ポーラスシリカ、その他の低誘電率材料からなる第１絶縁膜１０４、第２絶縁膜１０５をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはスピンコート法により形成する。
【００２１】
次に、図１（ｂ）に示すように、第２絶縁膜１０５表面にリソグラフィー、ドライエッチング技術を用いて配線溝１０１を形成し、この内壁上に高密度プラズマ装置を用いて窒化タンタル膜、タンタル膜などの何れか又は積層からなる第１バリア膜１０８を形成する。
【００２２】
次に、図１（ｃ）に示すように、第１バリア膜１０８が形成された配線溝１０１内に、メッキ、ＣＶＤあるいは高密度プラズマを用いて銅、貴金属または貴金属合金からなる配線を形成し、メタルＣＭＰを用いて第２絶縁膜界面まで研磨し第１配線１１０を形成する。
【００２３】
次に、図１（ｄ）に示すように、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ３）、メタン（ＣＨ４）、酸素（Ｏ２）、水素（Ｈ２）、窒素（Ｎ２）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。この処理によってスクラッチや研磨残りなどの残渣１０３を物理的に完全に除去することができ、従来のような薬液による腐食・損傷を回避することができる。
【００２４】
最後に、図１（ｅ）に示すように、保護膜としてＣＶＤあるいは高密度プラズマ装置を用いて、ＳｉＮ、ＳｉＯＮ，ＳｉＯＣ、ＳｉＣＮのいずれか又は積層からなるストッパー絶縁膜１１２を堆積させる。
【００２５】
なお、本発明の実施の形態では、配線間でのスクラッチまたは研磨残りについて述べたが、ビアプラグ間におけるスクラッチまたは研磨残りについても本発明により課題が解決できるものである。
【００２６】
以上のような半導体装置によれば、配線間またはビアプラグ間のショート箇所を完全に除去し、高信頼性を確保することができる。
【００２７】
【発明の効果】
本発明は、配線間のショート箇所を低減させるために、第２絶縁膜を形成して配線溝またはビアホールを形成し、銅配線を電解メッキ、メタルＣＭＰで形成させた後に、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ３）、メタン（ＣＨ４）、酸素（Ｏ２）、水素（Ｈ２）、窒素（Ｎ２）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。これにより、メタルＣＭＰに起因するスクラッチや研磨残りを物理的に除去し、ショート不良を低減させることができるものである。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明の実施の形態における半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｄ）は、従来プロセスの実施の形態を示す断面図
【符号の説明】
１０１ 配線溝
１０２ 半導体基板
１０３ 残渣
１０４ 第１絶縁膜
１０５ 第２絶縁膜
１０８ 第１バリア膜
１１０ 第１配線
１１２ ストッパー絶縁膜
２０１ 配線溝
２０２ 半導体基板
２０４ 第１絶縁膜
２０５ 第２絶縁膜
２０６ 犠牲膜
２０８ バリア膜
２１０ 銅配線
【発明の属する技術分野】
本発明は、半導体デバイスの配線間におけるショート不良を抑制するものである。
【０００２】
【従来の技術】
第４世代の多層配線技術には、微細化に伴う実効的な配線抵抗と比誘電率の低減という点において、メッキ処理と化学的機械研磨（ＣＭＰ）による銅配線形成技術が提唱され、デュアルダマシン工程が主流となっている。半導体デバイスを量産するという点に立脚すると、今後も銅を用いた配線形成技術が量産に適用され、更なる微細化技術に伴って配線ピッチが狭ピッチ化され、配線ショートの高歩留り確保が重要課題となることが予想される。銅は、絶縁膜中に拡散しやすいという欠点があり、従来のプロセスでは銅配線形成後にストッパー絶縁膜を拡散ストッパー膜として堆積させている。しかし、銅配線はＣＭＰによって平坦化されるため、偶発的に発生するマイクロレベルの小規模な研磨残りやスクラッチを完全に解消することは容易ではない。また、研磨中にスラリーが配線間の酸化膜表面に埋まり込む危険性もある。このため上記２点が原因となり、配線ショート不良が発生したり、配線ＥＭ（Ｅｌｅｃｔｏｒｏ−Ｍｉｇｒａｔｉｏｎ）やＢＴＳ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｓｔｒｅｓｓ）などの信頼性試験において、安定した配線間のショート耐性を確保できないという問題がある。
【０００３】
そこで、これらの欠点を克服する方法として、銅配線の溝を形成する前に絶縁膜上層に犠牲膜を形成しておくプロセスが先行技術文献で開示されている。
【０００４】
この従来例について図２を参照しながら説明する。
【０００５】
図２（ａ）に示すように、半導体基板２０２上にＣＶＤ法などによって絶縁膜２０４、２０５を形成した後に、上層に犠牲膜２０６を形成させる。犠牲膜の代表として、窒化珪素、ＳｉＯＮ、ポリシリコン膜、アルミ膜がある。
【０００６】
次に、図２（ｂ）に示すように、リソグラフィー、ドライエッチング技術を用いて配線溝２０１を形成し、高密度プラズマ装置などを用いてバリア膜２０８を堆積させる。
【０００７】
次に、図２（ｃ）に示すように、銅メッキ、メタルＣＭＰによって銅配線２１０を形成させる。犠牲膜２０６は、メタルＣＭＰでエッチバックする際のエッチングストッパとして使用する。メタルＣＭＰによって配線間にスクラッチが発生した場合、スクラッチは犠牲膜２０６上で発生する。
【０００８】
次に、図２（ｄ）に示すように、メタルＣＭＰ終了後の犠牲膜を除去する。スクラッチが発生している場合、スクラッチ箇所はこの工程で除去され、スクラッチ発生やショートのウエハー内ばらつきを低減している。犠牲膜除去プロセスには、犠牲膜が窒化珪素の場合はＣＨＦ３とＯ２の混合ガスを用いたドライエッチング、犠牲膜がＳｉＯＮの場合は硫酸と過酸化水素の混合液によるウエットエッチングまたはＣＨＦ３とＯ２の混合ガスを用いたドライエッチング、犠牲膜がポリシリコンの場合はフッ酸と酢酸の混合液によるウエットエッチングまたはＨＢｒガスを用いたドライエッチング、犠牲膜がアルミ膜の場合は硝酸、酢酸、リン酸の混合液によるウエットエッチングまたはＣｌ２ガスによるドライエッチングによって犠牲膜の除去を行う。
【０００９】
【特許文献１】
特開２０００−２６０７６８号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上述のような銅配線形成の改善プロセスでは問題点が３点残り、配線ショート不良の低減と配線間ショートに対する高信頼性を確保できない。
【００１１】
１点目は、犠牲膜を除去するプロセスで薬液を用いて犠牲膜を除去する点である。スクラッチは犠牲膜と共に除去される。しかし、研磨残りは、完全に除去することができず配線間の絶縁膜上に再付着する可能性がある。このため犠牲膜を除去した後、配線間のショートが存在することになり、後続の成膜プロセスによってショートしている箇所が介在した状態となる。
【００１２】
２点目は、犠牲膜除去に使用する化学種の点である。詳細な発生メカニズムについては未だ解決していないが、銅配線表面はハロゲン系（Ｆ、Ｃｌ、Ｂｒ、Ｉ）化学種に対して腐食や損傷を受けやすい。銅配線の腐食や損傷は、銅配線と保護膜との密着性を低下させ配線ＥＭ、ＢＴＳなどの高温、高電圧加速といった信頼性試験で高信頼性を確保することができない。また腐食した状態でウエハーを放置しておくと、銅配線が基板表面に対して垂直方向に腐食成長し異常配線が形成される。このため犠牲膜除去後の後続の成膜処理に放置規制をかけて連続処理とする必要があり、安定した高歩留りを確保することが容易ではない。
【００１３】
３点目は、従来のプロセスに犠牲膜を堆積させる工程を追加する点である。上記記載の問題点を考慮すると、従来のプロセスに工程を追加しても完全な課題解決とはならないため、半導体装置の製造においてコストロスにつながる。
【００１４】
以上のことから、配線間ショート不良の低減と高信頼性確保を目的とした、更なるプロセス改善が必要である。
【００１５】
【課題を解決するための手段】
前記従来の課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上の絶縁膜に配線溝を形成する工程と、配線溝上にバリア膜を形成する工程と、半導体基板上に配線溝を埋めこむための金属膜を形成する工程と、金属膜を研磨して配線を形成する工程とを備え、研磨において生じる研磨残渣をスパッタ・エッチングにより除去するものである。
【００１６】
これにより、メタルＣＭＰに起因するスクラッチや研磨残りを物理的に除去し、ショート不良を低減させることができるものである。
【００１７】
【発明の実施の形態】
本発明の半導体装置の製造方法は、配線ショート不良を低減させることを目的として、従来の銅配線形成プロセスであるメタルＣＭＰ工程後にスパッタ・エッチング工程を挿入する方法である。
【００１８】
ここでは、図１を参照しながら実施形態の詳細について述べる。
【００１９】
図１は、本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【００２０】
まず、図１（ａ）に示すように、シリコン基板に代表される半導体基板１０２上にトランジスタ（図示無し）を形成した後、酸化シリコン膜（ＳｉＯ、ＳｉＯＣ）やフッ素添加アモルファスカーボン膜（ＳｉＯＦ）、ポーラスシリカ、その他の低誘電率材料からなる第１絶縁膜１０４、第２絶縁膜１０５をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはスピンコート法により形成する。
【００２１】
次に、図１（ｂ）に示すように、第２絶縁膜１０５表面にリソグラフィー、ドライエッチング技術を用いて配線溝１０１を形成し、この内壁上に高密度プラズマ装置を用いて窒化タンタル膜、タンタル膜などの何れか又は積層からなる第１バリア膜１０８を形成する。
【００２２】
次に、図１（ｃ）に示すように、第１バリア膜１０８が形成された配線溝１０１内に、メッキ、ＣＶＤあるいは高密度プラズマを用いて銅、貴金属または貴金属合金からなる配線を形成し、メタルＣＭＰを用いて第２絶縁膜界面まで研磨し第１配線１１０を形成する。
【００２３】
次に、図１（ｄ）に示すように、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ３）、メタン（ＣＨ４）、酸素（Ｏ２）、水素（Ｈ２）、窒素（Ｎ２）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。この処理によってスクラッチや研磨残りなどの残渣１０３を物理的に完全に除去することができ、従来のような薬液による腐食・損傷を回避することができる。
【００２４】
最後に、図１（ｅ）に示すように、保護膜としてＣＶＤあるいは高密度プラズマ装置を用いて、ＳｉＮ、ＳｉＯＮ，ＳｉＯＣ、ＳｉＣＮのいずれか又は積層からなるストッパー絶縁膜１１２を堆積させる。
【００２５】
なお、本発明の実施の形態では、配線間でのスクラッチまたは研磨残りについて述べたが、ビアプラグ間におけるスクラッチまたは研磨残りについても本発明により課題が解決できるものである。
【００２６】
以上のような半導体装置によれば、配線間またはビアプラグ間のショート箇所を完全に除去し、高信頼性を確保することができる。
【００２７】
【発明の効果】
本発明は、配線間のショート箇所を低減させるために、第２絶縁膜を形成して配線溝またはビアホールを形成し、銅配線を電解メッキ、メタルＣＭＰで形成させた後に、高密度プラズマ装置を用いて基板表面にヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ３）、メタン（ＣＨ４）、酸素（Ｏ２）、水素（Ｈ２）、窒素（Ｎ２）のいずれかまたはこれらの混合ガス種によるスパッタ・エッチング処理を行う。これにより、メタルＣＭＰに起因するスクラッチや研磨残りを物理的に除去し、ショート不良を低減させることができるものである。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明の実施の形態における半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｄ）は、従来プロセスの実施の形態を示す断面図
【符号の説明】
１０１ 配線溝
１０２ 半導体基板
１０３ 残渣
１０４ 第１絶縁膜
１０５ 第２絶縁膜
１０８ 第１バリア膜
１１０ 第１配線
１１２ ストッパー絶縁膜
２０１ 配線溝
２０２ 半導体基板
２０４ 第１絶縁膜
２０５ 第２絶縁膜
２０６ 犠牲膜
２０８ バリア膜
２１０ 銅配線
Claims (5)
- 半導体基板上の絶縁膜に配線溝を形成する工程と、
前記配線溝上にバリア膜を形成する工程と、
前記半導体基板上に前記配線溝を埋めこむための金属膜を形成する工程と、
前記金属膜を研磨して配線を形成する工程とを備え、
前記研磨において生じる研磨残渣をスパッタ・エッチングにより除去することを特徴とする半導体装置の製造方法。 - 前記スパッタ・エッチングでは、ヘリウムやアルゴンなどの希ガス、アンモニア（ＮＨ３）、メタン（ＣＨ４）、酸素（Ｏ２）、水素（Ｈ２）、窒素（Ｎ２）のいずれか１つ、または、これらの混合ガスにより行うことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記絶縁膜は、ＳｉＯ、ＳｉＯＦ、ＳｉＯＣまたはポーラスシリカのいずれか一つ又はこれらの積層膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記バリア膜は、タンタル、窒化タンタル、またはタンタルと窒化タンタルの積層膜であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記配線は、銅、貴金属または貴金属合金である請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003194215A JP2005032854A (ja) | 2003-07-09 | 2003-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003194215A JP2005032854A (ja) | 2003-07-09 | 2003-07-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005032854A true JP2005032854A (ja) | 2005-02-03 |
Family
ID=34205447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003194215A Pending JP2005032854A (ja) | 2003-07-09 | 2003-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005032854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070038731A (ko) * | 2005-10-06 | 2007-04-11 | (주)리드 | 구리 식각 방법 및 이를 이용하는 칩 스케일 패키지의 제조방법 |
-
2003
- 2003-07-09 JP JP2003194215A patent/JP2005032854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070038731A (ko) * | 2005-10-06 | 2007-04-11 | (주)리드 | 구리 식각 방법 및 이를 이용하는 칩 스케일 패키지의 제조방법 |
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