JP2005019676A - 半導体装置 - Google Patents
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Abstract
【解決手段】GaAs基板11と、このGaAs基板11上に形成された保護層とを具備した半導体装置において、保護層は、GaAs基板11面に接触する第1層16およびこの第1層16上に位置する第2層17の少なくとも2つの層を有し、第1層16はN/Si比が0.5よりも大きいSiN膜で形成されている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、GaAsなどの半導体基板を、絶縁膜で形成した保護層によって保護する半導体装置に関する。
【0002】
【従来の技術】
従来の半導体装置、たとえば電界効果型トランジスタは、GaAsなどの半導体基板上に、ゲート電極およびソース電極、ドレイン電極などを形成し、これら電極が形成された領域の上方に、耐水性の確保などのために保護層が形成されている。保護層を形成する絶縁膜には、たとえばSiN膜が用いられ、SiN膜はプラズマCVDなどで成膜される。
【0003】
上記したように、半導体基板上に形成する保護層として、SiN膜を用いる方法は特許文献1などに記載されている。
【0004】
【特許文献1】
特開2003−60076号公報
【0005】
【発明が解決しようとする課題】
従来の半導体装置は、半導体基板の保護膜としてたとえばSiN膜が使用されている。しかし、SiN膜をプラズマCVDで成膜した場合、シリコン−窒素比(以下、N/Si比という)が0.5よりも小さくなると、半導体基板を構成するGaAs界面に欠陥が生じ、多くの表面準位が形成される。
【0006】
ここで、表面準位の形成状況について図3を参照して説明する。
【0007】
図3の横軸はN/Si比、縦軸は表面準位密度を示し、表面準位密度PはN/Si比の低下によって増加し、N/Si比が0.5近傍の値より小さくなると急激に増加する。表面準位密度Pが大きいと、高周波で使用した場合に、準位間で電子の充放電が行われ、たとえば半導体基板上に形成された電界効果トランジスタの出力を低下させる。
【0008】
一方、SiN膜に生じるストレスとN/Si比との間には図4に示すような関係がある。横軸はN/Si比、縦軸はストレスの大きさを示し、ストレスQはN/Si比が大きくなると増加する。ストレスQが大きいと、SiN膜に亀裂が発生しやすくなり、たとえば使用雰囲気中の水分が亀裂を通して電界効果型トランジスタ領域に拡散し、電界効果型トランジスタの信頼性を低下させる。
【0009】
そのため、従来の半導体装置は、表面準位の発生状況あるいはストレスの発生状況とN/Si比との関係を考慮し、N/Si比をたとえば0.7〜0.8程度に設定している。したがって、表面準位の発生や亀裂の発生を十分に抑えることができなかった。
【0010】
本発明は、上記した欠点を解決し、半導体基板上に形成した電気素子などの特性劣化を防止し、高信頼性の半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明は、半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第1層およびこの第1層上に位置する第2層の少なくとも2つの層を有し、前記第1層はN/Si比が0.5よりも大きいSiN膜で形成されていることを特徴とする。
【0012】
【発明の実施の形態】
本発明の実施形態について、半導体基板上に、電気素子として電界効果型トランジスタを形成した場合を例にとり図1を参照して説明する。
【0013】
図(a)に示すように、半絶縁性半導体基板たとえばGaAs基板11上に電界効果型トランジスタ12を形成する。
【0014】
この場合、GaAs基板11へのイオン注入およびアニール処理により、n+能動層13および能動層13の一方の側に位置するn+ソース領域14、能動層13の他方の側に位置するn+ドレイン領域15を形成する。その後、能動層13上にゲート電極Gを設け、またソース領域14上にソース電極Sを設け、ドレイン領域15上にドレイン電極Dを設ける。このような工程で、半導体基板上に電気素子、たとえば電界効果型トランジスタ12を形成する。
【0015】
次に、図(b)に示すように、電界効果型トランジスタ12を形成したGaAs基板11上に、保護層となる第1層16、たとえばSiN膜を成膜する。第1層16のSiN膜はプラズマCVDなどにより20〜90nmの厚さに形成し、そのN/Si比はたとえば0.5よりも大きく設定されている。
【0016】
この場合、第1層16はGaAs基板11上の面、たとえばゲート電極Gの図示左右に位置する能動層13およびソース領域14やドレイン領域15の一部に接触している。
【0017】
次に、図(c)に示すように、第1層16上に、保護層となる第2層17、たとえばSiN膜を成膜する。第2層17のSiN膜もプラズマCVDなどにより、たとえば第1層15よりも厚くほぼ100nmの厚さに成膜する。第2層17のSiN膜のN/Si比は、第1層16のSiN膜のN/Si比よりも小さく、たとえば0.5よりも小さく設定されている。
【0018】
この場合、N/Si比の制御は、SiN膜の成膜時に、たとえば導入するガス比や装置内の圧力を変更して行われる。
【0019】
次に、図(d)に示すように、フォトレジストおよびドライエッチング(RIE)により、保護層を構成する第1層16および第2層17の各部分、たとえばゲート電極Gおよびソース電極S、ドレイン電極Dの上方に位置する部分に、第1層16および第2層17をそれぞれ貫通する貫通穴18g、18s、18dをあける。
【0020】
次に、図(e)に示すように、貫通穴18g、18s、18d部分にゲート用電極19G、ソース用電極19S、ドレイン用電極19Dを形成し、半導体装置を完成する。
【0021】
ここで、保護層を2層構造にした半導体装置の特性について図2を参照して説明する。図2は、GaAs基板上に形成した電界効果型トランジスタの出力特性で、横軸は入力電力Pin、縦軸は出力電力Poutを示している。
【0022】
符号Aは保護層がSiN膜の1層構造で、N/Si比<0.5の場合、符号BはSiN膜の2層構造で、2層目を形成するSiN膜のN/Si比>0.5の場合、符号CはSiN膜の2層構造で、2層目を形成するSiN膜のN/Si比<0.5の場合である。符号Cに示すように、2層構造で、2層目のSiN膜のN/Si比が0.5よりも小さい場合に、高い出力が得られている。
【0023】
上記した構成によれば、半導体基板上に電界効果型トランジスタなどの電気素子を形成し、その上に、第1層および第2層からなる2層構造の保護膜を形成している。そして、半導体基板のGaAs面に接する第1層のSiN膜のN/Si比を0.5よりも大きくしている。したがって、GaAs面における表面準位の発生が抑えられる。また、第1層上に位置する第2層のSiN膜のN/Si比を0.5よりも小さくしている。したがって、SiN膜に作用するストレスが小さくなり、亀裂などの発生が防止される。その結果、水分などの侵入を防止でき、電界効果型トランジスタなどの特性劣化が抑えられ、信頼性の向上した半導体装置が実現される。
【0024】
上記の実施形態では、第1層よりも第2層の方を厚く形成している。第1層は薄くても、半導体基板面における表面準位の発生を十分に防止できる。また、薄くすることによって、第1層のストレス発生が軽減するという効果がある。
【0025】
また、保護層を、第1層と、第1層上に位置する第2層とをそれぞれSiN膜で形成し、半導体基板面に接触する第1層のN/Si比を0.5よりも大きくし、第2層のN/Si比を0.5よりも小さくしている。
【0026】
しかし、N/Si比が小さくなるほど表面準位が生じやすく、また、N/Si比が大きいほどストレスが増大するという関係があるため、たとえば第1層のSiN膜のN/Si比を、第2層のN/Si比よりも大きくする構成でも、上記した同様、表面準位の発生が抑えられ、亀裂などの発生を防止するというの効果が得られる。
【0027】
なお、本発明の場合、第2層には、SiNに代えてSiONやSiO2 で形成しても亀裂などの発生を防止できる。
【0028】
上記の実施形態では、電気素子として電界効果トランジスタを構成している。しかし、本発明は、電界効果型トランジスタ以外の電気素子を半導体基板上に形成した場合にも適用できる。
【0029】
また、本発明は、電気素子を形成した半導体基板上に配線を多層に形成した多層配線構造の層間絶縁層などにも適用できる。また、本発明は、保護層を構成する第1層および第2層の上に、さらに1つまたは複数の絶縁層を設けた3層以上の多層構造にすることもできる。
【0030】
上記した構成によれば、GaAs基板などの半導体基板面に発生する表面準位密度が小さくなり、かつ、耐水性などが向上し、半導体基板などの特性劣化を防止でき、高信頼性の半導体装置が得られる。
【0031】
【発明の効果】
本発明によれば、半導体基板の特性劣化を防止でき、高信頼性の半導体装置を実現できる。
【図面の簡単な説明】
【図1】本発明の実施形態を説明するための工程図である。
【図2】本発明の特性を説明するための特性図である。
【図3】本発明における保護膜として使用されるSiN膜の特性を説明するための特性図である。
【図4】本発明における保護膜として使用されるSiN膜の他の特性を説明するための特性図である。
【符号の説明】
11…GaAs基板
12…電界効果トランジスタ
13…能動層
14…ソース領域
15…ドレイン領域
16…保護層の第1層
17…保護層の第2層
18s、18g、18d…貫通穴
19s…ソース用電極
19g…ゲート用電極
19d…ドレイン用電極
G…ゲート電極
S…ソース電極
D…ドレイン電極
Claims (5)
- 半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第1層およびこの第1層上に位置する第2層の少なくとも2つの層を有し、前記第1層はN/Si比が0.5よりも大きいSiN膜で形成されていることを特徴とする半導体装置。
- 電気素子が形成された半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第1層およびこの第1層上に位置する第2層のそれぞれがSiN膜で形成された少なくとも2つの層を有し、かつ、前記第1層のN/Si比の方が前記第2層のN/Si比よりも大きいことを特徴とする半導体装置。
- 電気素子が形成された半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第1層およびこの第1層上に位置する第2層のそれぞれがSiN膜で形成された少なくとも2つの層を有し、かつ、前記第1層のN/Si比が0.5よりも大きく、前記第2層のN/Si比が0.5よりも小さいことを特徴とする半導体装置。
- 電気素子が形成された半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第1層およびこの第1層上に位置する第2層の少なくとも2つの層を有し、かつ、前記第1層は、N/Si比が0.5よりも大きいSiN膜で形成され、前記第2層は、SiON膜またはSiO2 膜で形成されていることを特徴とする半導体装置。
- 第1層の膜よりも第2層の膜の方が厚く形成されている請求項1ないし請求項4のいずれか1つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003182370A JP2005019676A (ja) | 2003-06-26 | 2003-06-26 | 半導体装置 |
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JP2003182370A JP2005019676A (ja) | 2003-06-26 | 2003-06-26 | 半導体装置 |
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JP2005019676A true JP2005019676A (ja) | 2005-01-20 |
Family
ID=34182775
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JP2003182370A Pending JP2005019676A (ja) | 2003-06-26 | 2003-06-26 | 半導体装置 |
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JP (1) | JP2005019676A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007311464A (ja) * | 2006-05-17 | 2007-11-29 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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2003
- 2003-06-26 JP JP2003182370A patent/JP2005019676A/ja active Pending
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