JP2005010223A - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents
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Abstract
【課題】データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のバラツキや移動度のバラツキの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供する。
【解決手段】電流駆動型アクティブマトリックス有機ＥＬディスプレイにおいて、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込む。これにより、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
【選択図】 図２
【解決手段】電流駆動型アクティブマトリックス有機ＥＬディスプレイにおいて、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込む。これにより、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図７は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図７に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図８は、図７の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図８の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図８の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図８において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図８その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図８ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図８の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図８の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図９に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図９の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図９において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について説明する。
この場合、データ線ＤＴＬに供給される入力信号ＳＩは電流信号である。
入力信号ＳＩの書込み時は、ＴＦＴ２２をオフした状態でＴＦＴ２４とＴＦＴ２３とをオンする。これにより、信号電流がドライブトランジスタであるＴＦＴ２１を流れる。
このとき、ＴＦＴ２１のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタＣ２１に保持される。
その後、ＴＦＴ２４をオフしＴＦＴ２２をオンすることで、入力信号電流の相当する電流がＴＦＴ２１とＥＬ発光素子２５に流れる。
【００１８】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００１９】
【発明が解決しようとする課題】
上述した図９の画素回路では、画素毎のＶｔｈバラツキや移動度μの補正（キャンセル）することが可能である。
しかしながら、大画面パネルにおいて、この図９の画素回路では以下に示すような不利益がある。
【００２０】
大画面パネルではそのパネルサイズが増大するために、データ線（信号線）ＤＴＬの配線容量Ｃｓｉｇが増加してしまう。この課題について、図１０および図１１に関連付けて説明する。
【００２１】
図１０は、データ線の配線容量が大きいときの回路図を示す図であり、図１１（Ａ）〜（Ｅ）は図１１の回路の要部の電位変化を示す図である。
図１１は、同一のデータ線ＤＴＬに、図９の画素回路と同様の２つの画素回路２ｂ−１，２ｂ−２が接続した例である。
図１１（Ａ）は第１行目の画素回路２ｂ−１のＴＦＴ２４−１のゲートに接続された走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１１（Ｂ）は第１行目の画素回路２ｂ−２のＴＦＴ２４−２のゲートに接続された走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１１（Ｃ）は第１行目の画素回路２ｂ−１のキャパシタＣ２１−１の電位ＶＣ２１１を、図１１（Ｄ）は第２行目の画素回路２ｂ−２のキャパシタＣ２１−２の電位ＶＣ２１２を、図１１（Ｄ）はデータ線ＤＴＬの配線容量Ｃｓｉｇの電位ＶＣｓｉｇをそれぞれ示している。
【００２２】
たとえば、第２行目の画素回路２ｂ−２に黒信号を書き込むとする。まず、ＴＦ２４−２がオンする前には、配線容量Ｃｓｉｇには前段の画素回路２ｂ−１のＴＦＴ２１−１のゲート電位が保持されている。
次に、ＴＦＴ２４−２がオンする。このとき、画素容量としてのキャパシタＣ２１−２に対して配線容量Ｃｓｉｇは大きいので（たとえば、画素容量は５００ｆＦ、配線容量Ｃｓｉｇはは２００ｐＦ）、ＴＦＴ２４−２がオンすると、図１１（Ｃ），（Ｅ）に示すように、キャパシタＣ２１−２の電位ＶＣ２１２は配線容量Ｃｓｉｇの電位ＶＣｓｉｇと等しくなる。
つまり、キャパシタＣ２１−２には前段画素回路２ｂ−１のゲート電圧が書き込まれる。ここで、黒信号に相当する電位をたとえば１０Ｖであるとすると、キャパシタＣ２１−２は前段のゲート電位から、自段のゲート電位１０Ｖまで書き込まなくてはならない。
このとき、黒信号では電流値が０μＡに近く、この書き込みに時間がかかる。特に、大画面パネルにてデータ線ＤＴＬの配線容量Ｃｓｉｇが大きい（重い）場合には、この書き込み時間はさらに必要とする。
しかしながら、一般的に各画素回路への入力信号の書き込み時間は、高々１水平走査期間（１Ｈ）である。よって、大画面パネルにて黒信号を書き込む時には１Ｈ期間内に書き込むことができなくなる。これにより、前段や自段のしきい値Ｖｔｆや移動度μのばらつきがゲート電圧に影響してしまい、ユニフォーミティの悪い画質となってしまう。特に上述のように、電流値の低い黒信号を書き込む時に、この減少は顕著に生じる。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のバラツキや移動度のバラツキの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記データ線には、上記第３のスイッチを導通させてデータ線の信号電流を上記第３のノードに入力させる前に、所定の基準電圧が書き込まれる。
【００２５】
本発明の第２の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２の基準電位と、上記データ線に所定のタイミングで基準電圧を供給する基準電圧供給手段と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記第３のスイッチが導通されてデータ線の信号電流が上記第３のノードに入力される前に、上記基準電圧供給手段は、上記データ線に、所定の基準電圧を供給する。
【００２６】
好適には、上記電気的結合手段は、上記第２のノードと上記第３のノードとの間を直接接続した配線を含む。
【００２７】
好適には、上記電気的結合手段は、上記第４のノードと、上記第２のノードと上記第４のノードとの間に接続された第４のスイッチと、上記第３のノードに供給された信号電流を電圧レベルの信号として上記第４のノードに現出させる変換部と、を含む。
【００２８】
好適には、上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む。
【００２９】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続させ、第２ステージとして、所定時間経過後に上記第２のスイッチを非導通状態に保持させ、第３ステージとして、上記データ線に基準電圧を書き込ませ、第４ステージとして上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する。
【００３０】
好適には、上記基準電圧の値は、黒表示時の駆動トランジスタのしきい値ばらつきによるゲート電圧の中間値である。
【００３１】
また、上記基準電圧供給手段は、基準電圧源と、上記基準電圧源を、上記データ線に対して選択的に接続するスイッチ回路と、をさらに有する。
【００３２】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと上記第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、所定時間経過後に上記第２のスイッチを非導通状態に保持し、上記データ線に基準電圧を書き込み、上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する。
【００３３】
本発明によれば、たとえば、第１のスイッチを非導通状態に保持して、第２のスイッチを導通状態とする。
第２のスイッチが導通状態になったことに伴い、第１のノードと第２のノード、すなわち駆動トランジスタのソースとゲートが接続されるために、駆動トランジスタのゲート電位はカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、駆動トランジスタのゲート電位はカットオフ点にて保持される。これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
また、データ線の配線容量には、たとえば１Ｈに一度基準電圧Ｖｒｅｆが書き込まれる。基準電圧は電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
次に、第２のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、第３のスイッチを導通状態として、データ線に伝搬されたデータ信号（信号電流）を画素回路に入力させる。これにより、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
そして、第３のスイッチを非導通状態とした後、第１のスイッチを導通状態とする。これにより、電気光学素子に電流が流れ、電気光学素子が発光する。
【００３４】
黒信号を書き込む場合、黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路の第３のスイッチをカットオフしておき、データ線は所定タイミングで基準電圧を書き込むことでき、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３６】
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３７】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、基準電圧供給回路（ＲＶＳ）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号（信号電流）が供給され、所定のタイミングで基準電圧が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＬＺ１０１〜ＡＺＬ１０ｍを有する。
【００３８】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３９】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、第２のノードＮＤ１１２、および第３のノードＮＤ１１３を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成している。また、第２のノードＮＤ１１２と第３のノードＮＤ１１３が電気的結合手段としての配線ＩＣＮＴにより直接接続されている。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００４０】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２の駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートがオートゼロ線ＡＺＬ１０１に接続されている。
第２のノードＮＤ１１２と第３のノードＮＤ１１３とが配線ＩＣＮＴにより直接接続されている。また、キャパシタＣ１１１の第１電極が第３のノードＮＤ１１３に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線１０１に接続されている。
【００４１】
基準電圧供給回路（ＲＶＳ）１０７は、図２に示すように、基準電圧源Ｖ１０７と、基準電圧源Ｖ１０７を、データ線ＤＴＬ１０１（〜１０ｎ）に対して選択的に接続するスイッチ回路ＳＷ１０７とを有する。
スイッチ回路ＳＷ１０７は、たとえばｐチャネルＴＦＴにより構成され、駆動パルスＤＰＵＬＨにより導通制御される。たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、駆動パルスＤＰＵＬＨがスイッチ回路ＳＷ１０７を構成するｐチャネルＴＦＴに印加される。
この基準電圧源Ｖ１０７による基準電圧Ｖｒｅｆの値は、全画素回路１０１のドライブトランジスタであるＴＦＴ１１１のしきい値Ｖｔｈのばらつきを含めたカットオフ時のゲート電圧の中心値（中間値）に設定される。
【００４２】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｈ）に関連付けて説明する。
図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図３（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）は基準電圧供給回路１０７のスイッチ回路ＳＷ１０７のゲートに印加される駆動パルスＤＰＵＬ を、図３（Ｈ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００４３】
図３（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１１３を導通状態とする。
【００４４】
このとき、ＴＦＴ１１３がオンし、第１のノードＮＤ１１１と第２のノードＮＤ１１２、すなわちドライブトランジスタとしてのＴＦＴ１１１のソースとゲートが接続されるための、図３（Ｈ）に示すように、ＴＦＴ１１１のゲート電位ＶｇはＴＦＴ１１１がカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、ＴＦＴ１１１のゲート電位Ｖｇはカットオフ点にて保持される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００４５】
また、データ線ＤＴＬ１０１は、スイッチ回路ＳＷ１０７を介して基準電圧源Ｖ１０７に接続されている。
そして、スイッチ回路ＳＷ１０７が、図３（Ｇ）に示すような駆動パルスＤＰＵＬＨにより、たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、導通制御される。これにより、データ線ＤＴＬ１０１の配線容量Ｃｓｉｇには、基準電圧Ｖｒｅｆが書き込まれる。基準電圧Ｖｒｅｆは電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
【００４６】
次に、図３（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１１３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕を、図３（Ａ）に示すように、低レベルとしてＴＦＴ１１４を導通状態として、データ線ＤＴＬ１０１に伝搬されたデータ信号（信号電流）を第３のノードＮＤ１１３（第２のノードＮＤ１１２）を通して画素容量素子としてのキャパシタＣ１１１に書き込むことができる。このとき、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量Ｃ１１２を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
【００４７】
そして、図３（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を非導通状態とした後、図３（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１１２を導通状態とする。
これにより、ＴＦＴ１１１、ＥＬ発光素子１１５に電流が流れ、ＥＬ発光素子１１５が発光する。
【００４８】
ここで、従来困難であった黒信号を書き込む場合を考える。黒信号では従来同様に電流値は殆ど０μＡである。
しかしながら、本実施形態では、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定している。黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。
つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路のＴＦＴ１１４をカットオフしておき、データ線ＤＴＬ１０１は１Ｈ毎に基準電圧Ｖｒｅｆを書き込むことでき、従来問題であった大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００４９】
以上説明したように、本第１の実施形態によれば、電流駆動型アクティブマトリックス有機ＥＬディスプレイにおいて、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込むことで、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
【００５０】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ１１１〜１１４を用いて構成した例を説明したが、ｎチャネルＴＦＴを用いて構成することも可能である。ただし、電源電位ＶＣＣと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００５１】
第２実施形態
図４は、本第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図５は、図４の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００５２】
この表示装置２００は、図４および図５に示すように、画素回路（ＰＸＬＣ）２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、オートゼロ回路（ＡＺＲＤ）２０６、基準電圧供給回路（ＲＶＳ）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号（信号電流）が供給され、所定のタイミングで基準電圧が供給されるデータ線ＤＴＬ２０１〜ＤＴＬ２０ｎ、ライトスキャナ２０４により選択駆動される走査線ＷＳＬ２０１〜ＷＳＬ２０ｍ、ドライブスキャナ２０５により選択駆動される駆動線ＤＳＬ２０１〜ＤＳＬ２０ｍ、オートゼロ回路２０６により選択駆動されるオートゼロ線ＡＬＺ２０１〜ＡＺＬ２０ｍを有する。
【００５３】
なお、画素アレイ部２０２において、画素回路２０１はｍ×ｎのマトリクス状に配列されるが、図４においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図５においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００５４】
本実施形態に係る画素回路２０１は、図５に示すように、ｐチャネルＴＦＴ２１１〜ＴＦＴ２１６、画素容量素子としてのキャパシタＣ２１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１７、第１のノードＮＤ２１１、第２のノードＮＤ２１２、第３のノードＮＤ２１３、および第４のノードＮＤ２１４を有する。
また、図２において、ＤＴＬ２０１はデータ線を、ＷＳＬ２０１は走査線を、ＤＳＬ２０１は駆動線、ＡＺＬ２０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ２１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ２１２が第１のスイッチを構成し、ＴＦＴ２１３が第２のスイッチを構成し、ＴＦＴ２１４が第３のスイッチを構成し、ＴＦＴ２１５が第４のスイッチを構成している。ＴＦＴ２１６が本発明に係る変換部を構成している。
そして、ＴＦＴ２１５，２１６、第３のノードＮＤ２１３、および第４のノードＮＤ２１４により本発明に係る電気的結合手段が構成されている。
【００５５】
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５６】
画素回路２０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ２１１、第１のノードＮＤ２１１、ＴＦＴ２１２、および発光素子２１７が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ２１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ２１１に接続されている。第１のスイッチとしてのＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ドレインが発光素子２１７のアノードに接続され、発光素子２１７のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ２１１のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１２のゲートが駆動線ＤＳＬ２０１に接続されている。
第１のノードＮＤ２１１と第２のノードＮＤ２１２とに、第２のスイッチとしてのＴＦＴ２１３ソース・ドレインが接続され、ＴＦＴ２１３のゲートがオートゼロ線ＡＺＬ２０１に接続されている。
また、キャパシタＣ２１１の第１電極が第２のノードＮＤ２１２に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ２０１と第３のノードＮＤ２１３とに第３のスイッチとしてのＴＦＴ２１４のソース・ドレインが接続され、ＴＦＴ２１４のゲートが走査線ＷＳＬ２０１に接続されている。
【００５７】
第２のノードＮＤ２１２と第４のノードＮＤ２１４とに、第４のスイッチとしてのＴＦＴ２１５のソース・ドレインが接続され、ＴＦＴ２１５のゲートが走査線ＷＳＬ２０１に接続されている。
さらに、ＴＦＴ２１６のゲートが第４のノードＮＤ２１４に接続され、ドレインが第３のノードＮＤ２１３に接続され、ゲートとソース同士（第３のノードＮＤ２１３と第４のノードＮＤ２１４）が接続され、ソースが電源電位ＶＣＣに接続されている。
【００５８】
基準電圧供給回路（ＲＶＳ）２０７は、図５に示すように、基準電圧源Ｖ２０７と、基準電圧源Ｖ２０７を、データ線ＤＴＬ２０１（〜１０ｎ）に対して選択的に接続するスイッチ回路ＳＷ２０７とを有する。
スイッチ回路ＳＷ２０７は、たとえばｐチャネルＴＦＴにより構成され、駆動パルスＤＰＵＬＨにより導通制御される。たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、駆動パルスＤＰＵＬＨがスイッチ回路ＳＷ２０７を構成するｐチャネルＴＦＴに印加される。
この基準電圧源Ｖ２０７による基準電圧Ｖｒｅｆの値は、全画素回路２０１のドライブトランジスタであるＴＦＴ２１１のしきい値Ｖｔｈのばらつきを含めたカットオフ時のゲート電圧の中心値（中間値）に設定される。
【００５９】
次に、上記構成の動作を、画素回路の動作を中心に、図６（Ａ）〜（Ｈ）に関連付けて説明する。
図６（Ａ）は画素配列の第１行目の走査線ＷＳＬ２０１に印加される走査信号ｗｓ〔１〕を、図６（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２０２に印加される走査信号ｗｓ〔２〕を、図６（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ２０１に印加されるオートゼロ信号ａｚ〔１〕を、図６（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２０２に印加されるオートゼロ信号ａｚ〔２〕を、図６（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ２０１に印加される駆動信号ｄｓ〔１〕を、図６（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２０２に印加される駆動信号ｄｓ〔２〕を、図６（Ｇ）は基準電圧供給回路２０７のスイッチ回路ＳＷ２０７のゲートに印加される駆動パルスＤＰＵＬ を、図６（Ｈ）はＴＦＴ２１１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００６０】
図６（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ２０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ２１２が非導通状態）で、オートゼロ線ＡＺＬ２０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２１３を導通状態とする。
【００６１】
このとき、ＴＦＴ２１３がオンし、第１のノードＮＤ２１１と第２のノードＮＤ２１２、すなわちドライブトランジスタとしてのＴＦＴ２１１のソースとゲートが接続されるための、図６（Ｈ）に示すように、ＴＦＴ２１１のゲート電位ＶｇはＴＦＴ２１１がカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、ＴＦＴ２１１のゲート電位Ｖｇはカットオフ点にて保持される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００６２】
また、データ線ＤＴＬ２０１は、スイッチ回路ＳＷ２０７を介して基準電圧源Ｖ２０７に接続されている。
そして、スイッチ回路ＳＷ２０７が、図６（Ｇ）に示すような駆動パルスＤＰＵＬ により、たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、導通制御される。これにより、データ線ＤＴＬ２０１の配線容量Ｃｓｉｇには、基準電圧Ｖｒｅｆが書き込まれる。基準電圧Ｖｒｅｆは電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
この場合、たとえば白表示時のようにデータ線ＤＴＬ２０１の配線容量Ｃｓｉｇが重いときは基準電電位Ｖｒｅｆからゲート電位まで書き込まなくてはならないが、画素回路２０１は、カレントミラー型回路であることから、データ線には大きな電流を流すことが可能となり、データ線の配線容量への書き込み時間を大幅に短縮することができる。
【００６３】
次に、図６（Ｃ）に示すように、オートゼロ線ＡＺＬ２０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２１３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、走査線ＷＳＬ２０１への走査信号ｗｓ〔１〕を、図６（Ａ）に示すように、低レベルとしてＴＦＴ２１４を導通状態とする。この場合、画素回路２０１は、いわゆる単純なカレントミラー型回路となる。そして、データ線ＤＴＬ２０１に伝搬されたデータ信号（信号電流）が、ＴＦＴ２１６のゲート電圧値を、ＴＦＴ２１５を通して画素容量素子としてキャパシタＣ２１１に書き込むことができる。
このとき、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量Ｃ２１２を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
【００６４】
そして、図６（Ａ）に示すように、走査線ＷＳＬ２０１を高レベルとしてＴＦＴ２１４を非導通状態とした後、図６（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２１２を導通状態とする。
これにより、ＴＦＴ２１１、ＥＬ発光素子２１５に電流が流れ、ＥＬ発光素子２１５が発光する。
【００６５】
黒信号を書き込む場合、第１の実施形態と同様に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定している。黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。
つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路のＴＦＴ２１４をカットオフしておき、データ線ＤＴＬ２０１は１Ｈ毎に基準電圧Ｖｒｅｆを書き込むことで、従来問題であった大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００６６】
以上説明したように、本第２の実施形態によれば、電流駆動型アクティブマトリックス有機ＥＬディスプレイにおいて、画素回路２０１をカレントミラー型回路により構成し、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込むことで、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができ、また、画素回路２０１は、カレントミラー型回路であることから、データ線には大きな電流を流すことが可能となり、データ線の配線容量への書き込み時間を大幅に短縮することができる。
【００６７】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ２１１〜２１６を用いて構成した例を説明したが、ｎチャネルＴＦＴを用いて構成することも可能である。ただし、電源電位ＶＣＣと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、大画面パネルにおいても低電流側の映像信号の書き込みばらつきを抑制することができる。
本発明により、大画面パネルにおいて電流駆動が可能となり、駆動トランジスタによるしきい値や移動度のばらつきを補正し、高ユニフォーミティの画質を得ることができる。
また、本発明により、基準電圧を調整することで、パネル内のしきい値のばらつきに対して最適の基準電圧を設定することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本第１の実施形態の動作を説明するためのタイミングチャートである。
【図４】第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図５】図４の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図６】本第２の実施形態の動作を説明するためのタイミングチャートである。
【図７】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図８】図７の画素回路の一構成例を示す回路図である。
【図９】画素回路の他の構成例を示す回路図である。
【図１０】図９の画素回路がデータ線に複数接続されている場合の動作を説明するための回路図である。
【図１１】図１０の画素回路の動作および課題を説明するための図である。
【符号の説明】
１００，２００…表示装置、１０１，２０１…画素回路（ＰＸＬＣ）、１０２，２０２…画素アレイ部、１０３，２０３…水平セレクタ（ＨＳＥＬ）、１０４，２０４…ライトスキャナ（ＷＳＣＮ）、１０５，２０５…ドライブスキャナ（ＤＳＣＮ）、１０６，２０６…オートゼロ回路（ＡＺＲＤ）、１０７，２０７…基準電圧供給回路（ＲＶＳ）、１１１，２１１…駆動トランジスタとしてのＴＦＴ、１１２，２１２…第１のスイッチとしてのＴＦＴ、１１３，２１３…第２のスイッチとしてのＴＦＴ、１１４，２１４…第３のスイッチとしてＴＦＴ、１１５，２１５…第４のスイッチとしてのＴＦＴ、ＴＦＴ１１５，１２６…第５のスイッチとしてのＴＦＴ、２１６…変換部を構成するＴＦＴ、１１５，２１７…ＥＬ発光素子、Ｃ１１１，Ｃ２１１…キャパシタ、ＤＴＬ１０１〜ＤＴＬ１０ｎ，ＤＴＬ２０１〜ＤＴＬ２０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ，ＷＳＬ２０１〜ＷＳＬ２０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ，ＤＳＬ２０１〜ＤＳＬ２０ｍ…駆動線、ＡＺＬ１０１〜ＡＺＬ１０ｍ，ＡＺＬ２０１〜ＡＺＬ２０ｍ…オートゼロ線、ＩＣＮＴ…配線。
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図７は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図７に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図８は、図７の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図８の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図８の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図８において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図８その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図８ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図８の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図８の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図９に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図９の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図９において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について説明する。
この場合、データ線ＤＴＬに供給される入力信号ＳＩは電流信号である。
入力信号ＳＩの書込み時は、ＴＦＴ２２をオフした状態でＴＦＴ２４とＴＦＴ２３とをオンする。これにより、信号電流がドライブトランジスタであるＴＦＴ２１を流れる。
このとき、ＴＦＴ２１のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタＣ２１に保持される。
その後、ＴＦＴ２４をオフしＴＦＴ２２をオンすることで、入力信号電流の相当する電流がＴＦＴ２１とＥＬ発光素子２５に流れる。
【００１８】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００１９】
【発明が解決しようとする課題】
上述した図９の画素回路では、画素毎のＶｔｈバラツキや移動度μの補正（キャンセル）することが可能である。
しかしながら、大画面パネルにおいて、この図９の画素回路では以下に示すような不利益がある。
【００２０】
大画面パネルではそのパネルサイズが増大するために、データ線（信号線）ＤＴＬの配線容量Ｃｓｉｇが増加してしまう。この課題について、図１０および図１１に関連付けて説明する。
【００２１】
図１０は、データ線の配線容量が大きいときの回路図を示す図であり、図１１（Ａ）〜（Ｅ）は図１１の回路の要部の電位変化を示す図である。
図１１は、同一のデータ線ＤＴＬに、図９の画素回路と同様の２つの画素回路２ｂ−１，２ｂ−２が接続した例である。
図１１（Ａ）は第１行目の画素回路２ｂ−１のＴＦＴ２４−１のゲートに接続された走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１１（Ｂ）は第１行目の画素回路２ｂ−２のＴＦＴ２４−２のゲートに接続された走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１１（Ｃ）は第１行目の画素回路２ｂ−１のキャパシタＣ２１−１の電位ＶＣ２１１を、図１１（Ｄ）は第２行目の画素回路２ｂ−２のキャパシタＣ２１−２の電位ＶＣ２１２を、図１１（Ｄ）はデータ線ＤＴＬの配線容量Ｃｓｉｇの電位ＶＣｓｉｇをそれぞれ示している。
【００２２】
たとえば、第２行目の画素回路２ｂ−２に黒信号を書き込むとする。まず、ＴＦ２４−２がオンする前には、配線容量Ｃｓｉｇには前段の画素回路２ｂ−１のＴＦＴ２１−１のゲート電位が保持されている。
次に、ＴＦＴ２４−２がオンする。このとき、画素容量としてのキャパシタＣ２１−２に対して配線容量Ｃｓｉｇは大きいので（たとえば、画素容量は５００ｆＦ、配線容量Ｃｓｉｇはは２００ｐＦ）、ＴＦＴ２４−２がオンすると、図１１（Ｃ），（Ｅ）に示すように、キャパシタＣ２１−２の電位ＶＣ２１２は配線容量Ｃｓｉｇの電位ＶＣｓｉｇと等しくなる。
つまり、キャパシタＣ２１−２には前段画素回路２ｂ−１のゲート電圧が書き込まれる。ここで、黒信号に相当する電位をたとえば１０Ｖであるとすると、キャパシタＣ２１−２は前段のゲート電位から、自段のゲート電位１０Ｖまで書き込まなくてはならない。
このとき、黒信号では電流値が０μＡに近く、この書き込みに時間がかかる。特に、大画面パネルにてデータ線ＤＴＬの配線容量Ｃｓｉｇが大きい（重い）場合には、この書き込み時間はさらに必要とする。
しかしながら、一般的に各画素回路への入力信号の書き込み時間は、高々１水平走査期間（１Ｈ）である。よって、大画面パネルにて黒信号を書き込む時には１Ｈ期間内に書き込むことができなくなる。これにより、前段や自段のしきい値Ｖｔｆや移動度μのばらつきがゲート電圧に影響してしまい、ユニフォーミティの悪い画質となってしまう。特に上述のように、電流値の低い黒信号を書き込む時に、この減少は顕著に生じる。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のバラツキや移動度のバラツキの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記データ線には、上記第３のスイッチを導通させてデータ線の信号電流を上記第３のノードに入力させる前に、所定の基準電圧が書き込まれる。
【００２５】
本発明の第２の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２の基準電位と、上記データ線に所定のタイミングで基準電圧を供給する基準電圧供給手段と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記第３のスイッチが導通されてデータ線の信号電流が上記第３のノードに入力される前に、上記基準電圧供給手段は、上記データ線に、所定の基準電圧を供給する。
【００２６】
好適には、上記電気的結合手段は、上記第２のノードと上記第３のノードとの間を直接接続した配線を含む。
【００２７】
好適には、上記電気的結合手段は、上記第４のノードと、上記第２のノードと上記第４のノードとの間に接続された第４のスイッチと、上記第３のノードに供給された信号電流を電圧レベルの信号として上記第４のノードに現出させる変換部と、を含む。
【００２８】
好適には、上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む。
【００２９】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続させ、第２ステージとして、所定時間経過後に上記第２のスイッチを非導通状態に保持させ、第３ステージとして、上記データ線に基準電圧を書き込ませ、第４ステージとして上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する。
【００３０】
好適には、上記基準電圧の値は、黒表示時の駆動トランジスタのしきい値ばらつきによるゲート電圧の中間値である。
【００３１】
また、上記基準電圧供給手段は、基準電圧源と、上記基準電圧源を、上記データ線に対して選択的に接続するスイッチ回路と、をさらに有する。
【００３２】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと上記第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、所定時間経過後に上記第２のスイッチを非導通状態に保持し、上記データ線に基準電圧を書き込み、上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する。
【００３３】
本発明によれば、たとえば、第１のスイッチを非導通状態に保持して、第２のスイッチを導通状態とする。
第２のスイッチが導通状態になったことに伴い、第１のノードと第２のノード、すなわち駆動トランジスタのソースとゲートが接続されるために、駆動トランジスタのゲート電位はカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、駆動トランジスタのゲート電位はカットオフ点にて保持される。これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
また、データ線の配線容量には、たとえば１Ｈに一度基準電圧Ｖｒｅｆが書き込まれる。基準電圧は電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
次に、第２のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、第３のスイッチを導通状態として、データ線に伝搬されたデータ信号（信号電流）を画素回路に入力させる。これにより、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
そして、第３のスイッチを非導通状態とした後、第１のスイッチを導通状態とする。これにより、電気光学素子に電流が流れ、電気光学素子が発光する。
【００３４】
黒信号を書き込む場合、黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路の第３のスイッチをカットオフしておき、データ線は所定タイミングで基準電圧を書き込むことでき、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３６】
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３７】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、基準電圧供給回路（ＲＶＳ）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号（信号電流）が供給され、所定のタイミングで基準電圧が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＬＺ１０１〜ＡＺＬ１０ｍを有する。
【００３８】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３９】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、第２のノードＮＤ１１２、および第３のノードＮＤ１１３を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成している。また、第２のノードＮＤ１１２と第３のノードＮＤ１１３が電気的結合手段としての配線ＩＣＮＴにより直接接続されている。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００４０】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２の駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートがオートゼロ線ＡＺＬ１０１に接続されている。
第２のノードＮＤ１１２と第３のノードＮＤ１１３とが配線ＩＣＮＴにより直接接続されている。また、キャパシタＣ１１１の第１電極が第３のノードＮＤ１１３に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線１０１に接続されている。
【００４１】
基準電圧供給回路（ＲＶＳ）１０７は、図２に示すように、基準電圧源Ｖ１０７と、基準電圧源Ｖ１０７を、データ線ＤＴＬ１０１（〜１０ｎ）に対して選択的に接続するスイッチ回路ＳＷ１０７とを有する。
スイッチ回路ＳＷ１０７は、たとえばｐチャネルＴＦＴにより構成され、駆動パルスＤＰＵＬＨにより導通制御される。たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、駆動パルスＤＰＵＬＨがスイッチ回路ＳＷ１０７を構成するｐチャネルＴＦＴに印加される。
この基準電圧源Ｖ１０７による基準電圧Ｖｒｅｆの値は、全画素回路１０１のドライブトランジスタであるＴＦＴ１１１のしきい値Ｖｔｈのばらつきを含めたカットオフ時のゲート電圧の中心値（中間値）に設定される。
【００４２】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｈ）に関連付けて説明する。
図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図３（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）は基準電圧供給回路１０７のスイッチ回路ＳＷ１０７のゲートに印加される駆動パルスＤＰＵＬ を、図３（Ｈ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００４３】
図３（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１１３を導通状態とする。
【００４４】
このとき、ＴＦＴ１１３がオンし、第１のノードＮＤ１１１と第２のノードＮＤ１１２、すなわちドライブトランジスタとしてのＴＦＴ１１１のソースとゲートが接続されるための、図３（Ｈ）に示すように、ＴＦＴ１１１のゲート電位ＶｇはＴＦＴ１１１がカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、ＴＦＴ１１１のゲート電位Ｖｇはカットオフ点にて保持される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００４５】
また、データ線ＤＴＬ１０１は、スイッチ回路ＳＷ１０７を介して基準電圧源Ｖ１０７に接続されている。
そして、スイッチ回路ＳＷ１０７が、図３（Ｇ）に示すような駆動パルスＤＰＵＬＨにより、たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、導通制御される。これにより、データ線ＤＴＬ１０１の配線容量Ｃｓｉｇには、基準電圧Ｖｒｅｆが書き込まれる。基準電圧Ｖｒｅｆは電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
【００４６】
次に、図３（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１１３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕を、図３（Ａ）に示すように、低レベルとしてＴＦＴ１１４を導通状態として、データ線ＤＴＬ１０１に伝搬されたデータ信号（信号電流）を第３のノードＮＤ１１３（第２のノードＮＤ１１２）を通して画素容量素子としてのキャパシタＣ１１１に書き込むことができる。このとき、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量Ｃ１１２を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
【００４７】
そして、図３（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を非導通状態とした後、図３（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１１２を導通状態とする。
これにより、ＴＦＴ１１１、ＥＬ発光素子１１５に電流が流れ、ＥＬ発光素子１１５が発光する。
【００４８】
ここで、従来困難であった黒信号を書き込む場合を考える。黒信号では従来同様に電流値は殆ど０μＡである。
しかしながら、本実施形態では、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定している。黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。
つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路のＴＦＴ１１４をカットオフしておき、データ線ＤＴＬ１０１は１Ｈ毎に基準電圧Ｖｒｅｆを書き込むことでき、従来問題であった大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００４９】
以上説明したように、本第１の実施形態によれば、電流駆動型アクティブマトリックス有機ＥＬディスプレイにおいて、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込むことで、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
【００５０】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ１１１〜１１４を用いて構成した例を説明したが、ｎチャネルＴＦＴを用いて構成することも可能である。ただし、電源電位ＶＣＣと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００５１】
第２実施形態
図４は、本第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図５は、図４の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００５２】
この表示装置２００は、図４および図５に示すように、画素回路（ＰＸＬＣ）２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、オートゼロ回路（ＡＺＲＤ）２０６、基準電圧供給回路（ＲＶＳ）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号（信号電流）が供給され、所定のタイミングで基準電圧が供給されるデータ線ＤＴＬ２０１〜ＤＴＬ２０ｎ、ライトスキャナ２０４により選択駆動される走査線ＷＳＬ２０１〜ＷＳＬ２０ｍ、ドライブスキャナ２０５により選択駆動される駆動線ＤＳＬ２０１〜ＤＳＬ２０ｍ、オートゼロ回路２０６により選択駆動されるオートゼロ線ＡＬＺ２０１〜ＡＺＬ２０ｍを有する。
【００５３】
なお、画素アレイ部２０２において、画素回路２０１はｍ×ｎのマトリクス状に配列されるが、図４においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図５においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００５４】
本実施形態に係る画素回路２０１は、図５に示すように、ｐチャネルＴＦＴ２１１〜ＴＦＴ２１６、画素容量素子としてのキャパシタＣ２１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１７、第１のノードＮＤ２１１、第２のノードＮＤ２１２、第３のノードＮＤ２１３、および第４のノードＮＤ２１４を有する。
また、図２において、ＤＴＬ２０１はデータ線を、ＷＳＬ２０１は走査線を、ＤＳＬ２０１は駆動線、ＡＺＬ２０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ２１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ２１２が第１のスイッチを構成し、ＴＦＴ２１３が第２のスイッチを構成し、ＴＦＴ２１４が第３のスイッチを構成し、ＴＦＴ２１５が第４のスイッチを構成している。ＴＦＴ２１６が本発明に係る変換部を構成している。
そして、ＴＦＴ２１５，２１６、第３のノードＮＤ２１３、および第４のノードＮＤ２１４により本発明に係る電気的結合手段が構成されている。
【００５５】
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５６】
画素回路２０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ２１１、第１のノードＮＤ２１１、ＴＦＴ２１２、および発光素子２１７が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ２１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ２１１に接続されている。第１のスイッチとしてのＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ドレインが発光素子２１７のアノードに接続され、発光素子２１７のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ２１１のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１２のゲートが駆動線ＤＳＬ２０１に接続されている。
第１のノードＮＤ２１１と第２のノードＮＤ２１２とに、第２のスイッチとしてのＴＦＴ２１３ソース・ドレインが接続され、ＴＦＴ２１３のゲートがオートゼロ線ＡＺＬ２０１に接続されている。
また、キャパシタＣ２１１の第１電極が第２のノードＮＤ２１２に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ２０１と第３のノードＮＤ２１３とに第３のスイッチとしてのＴＦＴ２１４のソース・ドレインが接続され、ＴＦＴ２１４のゲートが走査線ＷＳＬ２０１に接続されている。
【００５７】
第２のノードＮＤ２１２と第４のノードＮＤ２１４とに、第４のスイッチとしてのＴＦＴ２１５のソース・ドレインが接続され、ＴＦＴ２１５のゲートが走査線ＷＳＬ２０１に接続されている。
さらに、ＴＦＴ２１６のゲートが第４のノードＮＤ２１４に接続され、ドレインが第３のノードＮＤ２１３に接続され、ゲートとソース同士（第３のノードＮＤ２１３と第４のノードＮＤ２１４）が接続され、ソースが電源電位ＶＣＣに接続されている。
【００５８】
基準電圧供給回路（ＲＶＳ）２０７は、図５に示すように、基準電圧源Ｖ２０７と、基準電圧源Ｖ２０７を、データ線ＤＴＬ２０１（〜１０ｎ）に対して選択的に接続するスイッチ回路ＳＷ２０７とを有する。
スイッチ回路ＳＷ２０７は、たとえばｐチャネルＴＦＴにより構成され、駆動パルスＤＰＵＬＨにより導通制御される。たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、駆動パルスＤＰＵＬＨがスイッチ回路ＳＷ２０７を構成するｐチャネルＴＦＴに印加される。
この基準電圧源Ｖ２０７による基準電圧Ｖｒｅｆの値は、全画素回路２０１のドライブトランジスタであるＴＦＴ２１１のしきい値Ｖｔｈのばらつきを含めたカットオフ時のゲート電圧の中心値（中間値）に設定される。
【００５９】
次に、上記構成の動作を、画素回路の動作を中心に、図６（Ａ）〜（Ｈ）に関連付けて説明する。
図６（Ａ）は画素配列の第１行目の走査線ＷＳＬ２０１に印加される走査信号ｗｓ〔１〕を、図６（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２０２に印加される走査信号ｗｓ〔２〕を、図６（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ２０１に印加されるオートゼロ信号ａｚ〔１〕を、図６（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２０２に印加されるオートゼロ信号ａｚ〔２〕を、図６（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ２０１に印加される駆動信号ｄｓ〔１〕を、図６（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２０２に印加される駆動信号ｄｓ〔２〕を、図６（Ｇ）は基準電圧供給回路２０７のスイッチ回路ＳＷ２０７のゲートに印加される駆動パルスＤＰＵＬ を、図６（Ｈ）はＴＦＴ２１１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００６０】
図６（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ２０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ２１２が非導通状態）で、オートゼロ線ＡＺＬ２０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２１３を導通状態とする。
【００６１】
このとき、ＴＦＴ２１３がオンし、第１のノードＮＤ２１１と第２のノードＮＤ２１２、すなわちドライブトランジスタとしてのＴＦＴ２１１のソースとゲートが接続されるための、図６（Ｈ）に示すように、ＴＦＴ２１１のゲート電位ＶｇはＴＦＴ２１１がカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、ＴＦＴ２１１のゲート電位Ｖｇはカットオフ点にて保持される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００６２】
また、データ線ＤＴＬ２０１は、スイッチ回路ＳＷ２０７を介して基準電圧源Ｖ２０７に接続されている。
そして、スイッチ回路ＳＷ２０７が、図６（Ｇ）に示すような駆動パルスＤＰＵＬ により、たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、導通制御される。これにより、データ線ＤＴＬ２０１の配線容量Ｃｓｉｇには、基準電圧Ｖｒｅｆが書き込まれる。基準電圧Ｖｒｅｆは電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
この場合、たとえば白表示時のようにデータ線ＤＴＬ２０１の配線容量Ｃｓｉｇが重いときは基準電電位Ｖｒｅｆからゲート電位まで書き込まなくてはならないが、画素回路２０１は、カレントミラー型回路であることから、データ線には大きな電流を流すことが可能となり、データ線の配線容量への書き込み時間を大幅に短縮することができる。
【００６３】
次に、図６（Ｃ）に示すように、オートゼロ線ＡＺＬ２０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２１３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、走査線ＷＳＬ２０１への走査信号ｗｓ〔１〕を、図６（Ａ）に示すように、低レベルとしてＴＦＴ２１４を導通状態とする。この場合、画素回路２０１は、いわゆる単純なカレントミラー型回路となる。そして、データ線ＤＴＬ２０１に伝搬されたデータ信号（信号電流）が、ＴＦＴ２１６のゲート電圧値を、ＴＦＴ２１５を通して画素容量素子としてキャパシタＣ２１１に書き込むことができる。
このとき、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量Ｃ２１２を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
【００６４】
そして、図６（Ａ）に示すように、走査線ＷＳＬ２０１を高レベルとしてＴＦＴ２１４を非導通状態とした後、図６（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２１２を導通状態とする。
これにより、ＴＦＴ２１１、ＥＬ発光素子２１５に電流が流れ、ＥＬ発光素子２１５が発光する。
【００６５】
黒信号を書き込む場合、第１の実施形態と同様に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定している。黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。
つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路のＴＦＴ２１４をカットオフしておき、データ線ＤＴＬ２０１は１Ｈ毎に基準電圧Ｖｒｅｆを書き込むことで、従来問題であった大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００６６】
以上説明したように、本第２の実施形態によれば、電流駆動型アクティブマトリックス有機ＥＬディスプレイにおいて、画素回路２０１をカレントミラー型回路により構成し、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込むことで、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができ、また、画素回路２０１は、カレントミラー型回路であることから、データ線には大きな電流を流すことが可能となり、データ線の配線容量への書き込み時間を大幅に短縮することができる。
【００６７】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ２１１〜２１６を用いて構成した例を説明したが、ｎチャネルＴＦＴを用いて構成することも可能である。ただし、電源電位ＶＣＣと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、大画面パネルにおいても低電流側の映像信号の書き込みばらつきを抑制することができる。
本発明により、大画面パネルにおいて電流駆動が可能となり、駆動トランジスタによるしきい値や移動度のばらつきを補正し、高ユニフォーミティの画質を得ることができる。
また、本発明により、基準電圧を調整することで、パネル内のしきい値のばらつきに対して最適の基準電圧を設定することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本第１の実施形態の動作を説明するためのタイミングチャートである。
【図４】第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図５】図４の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図６】本第２の実施形態の動作を説明するためのタイミングチャートである。
【図７】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図８】図７の画素回路の一構成例を示す回路図である。
【図９】画素回路の他の構成例を示す回路図である。
【図１０】図９の画素回路がデータ線に複数接続されている場合の動作を説明するための回路図である。
【図１１】図１０の画素回路の動作および課題を説明するための図である。
【符号の説明】
１００，２００…表示装置、１０１，２０１…画素回路（ＰＸＬＣ）、１０２，２０２…画素アレイ部、１０３，２０３…水平セレクタ（ＨＳＥＬ）、１０４，２０４…ライトスキャナ（ＷＳＣＮ）、１０５，２０５…ドライブスキャナ（ＤＳＣＮ）、１０６，２０６…オートゼロ回路（ＡＺＲＤ）、１０７，２０７…基準電圧供給回路（ＲＶＳ）、１１１，２１１…駆動トランジスタとしてのＴＦＴ、１１２，２１２…第１のスイッチとしてのＴＦＴ、１１３，２１３…第２のスイッチとしてのＴＦＴ、１１４，２１４…第３のスイッチとしてＴＦＴ、１１５，２１５…第４のスイッチとしてのＴＦＴ、ＴＦＴ１１５，１２６…第５のスイッチとしてのＴＦＴ、２１６…変換部を構成するＴＦＴ、１１５，２１７…ＥＬ発光素子、Ｃ１１１，Ｃ２１１…キャパシタ、ＤＴＬ１０１〜ＤＴＬ１０ｎ，ＤＴＬ２０１〜ＤＴＬ２０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ，ＷＳＬ２０１〜ＷＳＬ２０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ，ＤＳＬ２０１〜ＤＳＬ２０ｍ…駆動線、ＡＺＬ１０１〜ＡＺＬ１０ｍ，ＡＺＬ２０１〜ＡＺＬ２０ｍ…オートゼロ線、ＩＣＮＴ…配線。
Claims (14)
- 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第２のノードとの間に接続された第３のスイッチと、
上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、
上記データ線には、上記第３のスイッチを導通させてデータ線の信号電流を上記第３のノードに入力させる前に、所定の基準電圧が書き込まれる
画素回路。 - 上記電気的結合手段は、上記第２のノードと上記第３のノードとを直接接続した配線を含む
請求項１記載の画素回路。 - 上記電気的結合手段は、上記第４のノードと、
上記第２のノードと上記第４のノードとの間に接続された第４のスイッチと、
上記第３のノードに供給された信号電流を電圧レベルの信号として上記第４のノードに現出させる変換部と、を含む
請求項１記載の画素回路。 - 上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む
請求項３記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとが電気的に接続され、
第２ステージとして、所定時間経過後に上記第２のスイッチが非導通状態に保持され、
第３ステージとして、上記データ線に基準電圧が書き込まれ、
第４ステージとして上記第１のスイッチが導通させられて、上記データ線を信号電流が上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に信号電流に応じた電流を供給する
請求項１記載の画素回路。 - 上記基準電圧の値は、黒表示時の駆動トランジスタのしきい値ばらつきによるゲート電圧の中間値である
請求項１記載の画素回路。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、
第１および第２の基準電位と、
上記データ線に所定のタイミングで基準電圧を供給する基準電圧供給手段と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続された第３のスイッチと、
上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、
上記第３のスイッチが導通されてデータ線の信号電流が上記第３のノードに入力される前に、上記基準電圧供給手段は、上記データ線に、所定の基準電圧を供給する
表示装置。 - 上記電気的結合手段は、上記第２のノードと上記第３のノードとを直接接続した配線を含む
請求項７記載の表示装置。 - 上記電気的結合手段は、上記第４のノードと、
上記第２のノードと上記第４のノードとの間に接続された第４のスイッチと、
上記第３のノードに供給された信号電流を電圧レベルの信号として上記第４のノードに現出させる変換部と、を含む
請求項７記載の表示装置。 - 上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む
請求項９記載の表示装置。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続させ、
第２ステージとして、所定時間経過後に上記第２のスイッチを非導通状態に保持させ、
第３ステージとして、上記データ線に基準電圧を書き込ませ、
第４ステージとして上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する
請求項７記載の表示装置。 - 上記基準電圧の値は、黒表示時の駆動トランジスタのしきい値ばらつきによるゲート電圧の中間値である
請求項７記載の表示装置。 - 上記基準電圧供給手段は、基準電圧源と、
上記基準電圧源を、上記データ線に対して選択的に接続するスイッチ回路と、をさらに有する
請求項７記載の表示装置。 - 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続された第３のスイッチと、
上記第２のノードと上記第３のノードとを電気的に結合するための電気的結合手段と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、
所定時間経過後に上記第２のスイッチを非導通状態に保持し、
上記データ線に基準電圧を書き込み、
上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する
画素回路の駆動方法。
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