JP2004534992A - 集積回路を認証するための私的データの抽出 - Google Patents

集積回路を認証するための私的データの抽出 Download PDF

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Abstract

【課題】認証手順に関与する集積回路から機密データを抽出するための方法および回路を提供すること。
【解決手段】機密データは、集積回路チップの生成に関連する物理パラメータのネットワークから少なくとも部分的に獲得される。前記機密データは、要求時に生成され、短時間化される。
【選択図】図２

Description

【技術分野】
【０００１】
本発明は、集積回路に含まれている機密データを使用する認証手順による、集積回路、またはそのような回路を含んでいる電子構成要素あるいはサブアセンブリの認証に関する。より詳細には、本発明は、外部装置によって私的データまたは機密データまたは鍵を使用することに基づく認証手順に関する。本発明の適用の例は、スマート・カードの分野であり、プリペイド・カウント・ユニット・タイプであるか否かに関係しない。
【背景技術】
【０００２】
スマート・カードなどの認証の様々な方法は、カードを複製する離散装置を使用することによる、または読取り端末の海賊行為による、あるいは偽造スマート・カードの大規模複製による、カードの海賊行為または偽造を回避することを目的とする。
【０００３】
最も高性能な認証方法は、認証される集積回路に存在する私的データと、この私的データに依存し、かつ外部装置に記憶されているいわゆる公開データまたは鍵とを使用する。私的データは、あらゆる「知識転送」を必要とせずに、集積回路が認証を必要とするたびに、間接的に関与する。いわゆる「ゼロ知識」方法では、認証は、立証された方式で、かつ科学界によって完全に妥当であると見なされる仮説の下で、署名を認証しなければならないエンティティの秘密鍵を全く暴露しないプロトコルに従って行われる。本発明が適用される既知の認証方法の例は、特許文献１および特許文献２に記載されている。
【０００４】
電子アセンブリまたはスマート・カードなどのサブアセンブリを作成する、または互いに区別するために必要不可欠である私的データを使用する欠点は、このデータが、識別される構成要素に記憶されているデータであるということである。そのようなデータは、たとえば、スマート・カードのこのデータの記憶素子を調査することによって、またはデータが記憶されているレジスタを無断使用することによって、無断使用することができる。私的データは、反復して認証することができるように、所与のスマート・カードに対しては不変であることがさらにより一般的である。その結果、認証機能は脆弱になる。
【０００５】
プリペイド・スマート・カード（電話ユニット・カードなど）への適用では、私的データが、スマート・カード・ファミリ全体に対して同じである場合、これは、大規模な海賊行為を可能にする。
【０００６】
実際には、送信されるのは実際の私的データではなく、この私的データを考慮に入れた計算結果であり、その数は、集積回路によって選択された乱数の関数であり、外部回路に通信され、乱数は、外部装置によって選択されて、カードに通信される。次いで、カードを認証するために、その結果を外部装置によって検査する。
【０００７】
【特許文献１】
フランス特許出願第２７１６０５８号
【特許文献２】
米国特許第４９９５０８２号明細書
【特許文献３】
米国特許第５８１８７３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、集積回路から来る私的データを使用する集積回路認証手順およびシステムを改善することを目的とする。
【０００９】
本発明は、より具体的には、集積回路に対する様々な攻撃による私的データの抽出を防止することによって、私的データを備える集積回路を使用して、電子装置の不正手段防止セキュリティを最適化することを目的とする。
【課題を解決するための手段】
【００１０】
これらの目的を達成するために、本発明は、私的データを考慮に入れる外部装置によって、認証手順に関与する集積回路から私的データを抽出する方法を提供する。私的データは、要求時に生成され、短時間性である。
【００１１】
本発明の実施形態によれば、私的データが生成されるたびに、この私的データの寿命は初期化され、このデータは、この寿命の終了時には、それを含んでいる少なくとも１つの第１記憶素子から消去される。
【００１２】
本発明の実施形態によれば、私的データの生成およびその寿命の初期化は、同じ信号によって開始される。
【００１３】
本発明の実施形態によれば、私的データの寿命は、その生成と共に低減される。
【００１４】
本発明の実施形態によれば、寿命は可変である。
【００１５】
本発明の実施形態によれば、私的データは、物理パラメータ・ネットワークから少なくとも部分的に獲得される。
【００１６】
本発明の実施形態によれば、物理パラメータ・ネットワークは、プログラム可能である。
【００１７】
本発明の実施形態によれば、物理パラメータ・ネットワークは、記憶素子によって提供されるワードによって、少なくとも部分的にプログラムされる。
【００１８】
本発明の実施形態によれば、物理パラメータ・ネットワークは、ノイズによって、少なくとも部分的にプログラムされる。
【００１９】
本発明の実施形態によれば、物理パラメータ・ネットワークは、私的データを生成する期間外においても制御される。
【００２０】
本発明の実施形態によれば、私的データは、少なくとも、集積回路に記憶されている第１データと、物理パラメータ・ネットワークによって要求時に生成される第２データとから獲得される。
【００２１】
本発明の実施形態によれば、第２データは、短時間性である。
【００２２】
本発明の実施形態によれば、第１データおよび第２データのビット数は、互いに近く、等しいことが好ましい。
【００２３】
本発明は、該方法を実施する手段を含んでいる集積回路をも提供する。
【００２４】
本発明の実施形態によれば、回路は、少なくとも１つの記憶素子をリセットする回路を含む。
【００２５】
本発明の実施形態によれば、リセット回路は、私的データを生成する制御信号によって初期化される１つまたは複数の遅延要素で形成される。
【００２６】
本発明の実施形態によれば、リセット回路の少なくとも１つの遅延要素によって導入される遅延は、可変である。
【００２７】
本発明の以上の目的、特徴、および利点について、添付の図面と関連した特有の実施形態の以下の非限定的な記述において詳細に議論する。
【００２８】
同じ要素は、異なる図面においても同じ参照符号で示されている。わかりやすくするために、本発明を理解するのに必要な抽出回路の方法ステップおよび要素のみが図面に示されており、以下で記述する。具体的には、私的データを使用する認証方法およびアルゴリズムは、周知であり、本発明の目的である私的データの提供に関することを除いて、詳述しない。
【００２９】
本発明の特徴は、私的データまたは機密データを２進形態で集積回路に永続的に記憶するのではなく、要求時に、すなわち認証手順のためにこの私的データを生成することである。本発明は、この私的データが短時間性である、すなわち、生成に続く所定の時間の後は、集積回路においてもはや検出可能ではないことを可能にする。
【発明を実施するための最良の形態】
【００３０】
図１は、本発明を適用するタイプの認証手順の実施モードを簡略化したフローチャートの形態で示す。この例は、外部装置によるスマート・カードの認証に関する。図１では、カードＣの側、またはリーダＲの側において行われる認証手順のステップを示す。
【００３１】
認証段階は、当然、カードをリーダに導入する、カードによって識別子をリーダまたは中央局に送信し、中央局によって検査する、次いでカードによって通信された識別子に基づいて、公開データまたは鍵ｖを中央局によって抽出する、と続く。この公開鍵は、最もしばしば鍵表から来る。
【００３２】
実際の認証段階では、まず、数ｒが、カード側において無作為に抽出される（ブロック１０）。数ｒは、カードの集積回路に記憶される（ブロック１１、ＭＥＭ（ｒ））。次いで、結果Ｘを提供する第１アルゴリズムＡＬＧＯ１をこの数ｒに適用する（ブロック１２）。結果Ｘは、リーダＲに送信され、リーダＲはこれを記憶する（ブロック１３、ＭＥＭ（Ｘ））。リーダ側では、乱数ｅが抽出され（ブロック１４）、記憶される（ブロック１５、ＭＥＭ（ｅ））。数ｅは、カードＣに送信され、カードＣ自体は、それを記憶する（ブロック１６、ＭＥＭ（ｅ））。
【００３３】
次いで、カードは、本発明の方法により、その私的データｓを抽出する（ブロック１７）。第２アルゴリズムＡＬＧＯ２において、私的データｓをデータｒおよびｅと共に考慮に入れて（ブロック１８）、結果Ｙを提供する。数ｒは数Ｙを計算するために使用した後、かつ数Ｙを送信する前に、消去されることが好ましい。結果Ｙは、リーダＲに送信され、リーダＲは、第３アルゴリズムＡＬＧＯ３によって、変数Ｘが、変数Ｙ、ｅ、およびｖに対するこのアルゴリズムの適用と等しいかをチェックする（ブロック１９）。公開鍵ｖは、当然、カードの私的データまたは鍵ｓの関数である。一貫性試験(coherence test)の結果に従って、リーダは、認証（Ｔ）または非認証（Ｆ）のインジケータをカードに提供する（ブロック２０）。次いで、認証手順は終了する。
【００３４】
図１に示したような認証方法は既知である。本発明は、私的データｓを特有の方式で提供するために介入するだけである。
【００３５】
様々なデータのサイズは、プライバシに対するセキュリティを改善するために、一般に重要である。
【００３６】
実施形態の特定の例によれば、様々な変数は、以下のアルゴリズムと関係とによって１つに関連付けられる：
公開鍵ｖおよび秘密鍵ｓは、ｇを巡回群ジェネレータ(cyclic group generator)、ｎを整数として、ｖ＝ｇ−ｓモジュロｎの関係によって関連付けられる；
第１アルゴリズムＡＬＧＯ１は、Ｘ＝ｇｒモジュロｎである；
第２アルゴリズムＡＬＧＯ２は、Ｙ＝ｒ＋ｅ・ｓである；
第３アルゴリズムＡＬＧＯ３は、Ｘ＝ｇＹ・ｖｅモジュロｎである。
【００３７】
さらにこの例によれば、考慮に入れた様々なデータは、以下のサイズを有していた可能性がある：
ｎ、ｇ、およびＸは、それぞれ、約１０００ビットを表す；
ｒ、ｓ、およびＹは、それぞれ、約２２０ビットを表す；
ｅは、約３０ビットを表す。
【００３８】
様々なアルゴリズムが当技術分野では既知であり、本発明の方法を使用しながら実施することが可能であることに留意されたい。たとえば、公開鍵ｖは、カード・識別子(identifier)と前記カードによって伝送されたデータとに基づいて、リーダまたは中央局によって計算することが可能である。
【００３９】
図２は、本発明による、集積回路から私的データを抽出するためのセル１の実施形態を示す。セル１は、集積回路チップ製造に関連付けられた物理パラメータ・ネットワーク（ＰＰＮ）を含む。この物理パラメータ・ネットワーク２は、大量の信号を提供し、かつ本発明による私的データｓの生成に関与する。
【００４０】
物理パラメータ・ネットワークの好ましい実施形態を、図３に関して以下で示す。しかし、例えば電子パラメータを測定することなども含めて、従来の物理パラメータ・ネットワークを使用することも可能である。たとえば、これは、トランジスタの閾値電圧の測定、抵抗の測定または漂遊キャパシタンスの測定、電流源によって生成される電流の測定、時間定数（例えばＲＣ回路）の測定、発振周波数の測定などとすることが可能である。これらの特徴は、技術および製造プロセスのばらつきに鋭敏であるので、考慮に入れる電気パラメータは、製造に特有であり、かつこの製造の結果である集積回路の署名を形成すると見なすことができる。
【００４１】
電気パラメータの測定の例では、これらの信号を、アナログ・デジタル変換器２４（ＡＤＣ）によってデジタル信号に変換して、レジスタ２５に記憶される２進ワードＳＰ２を形成するために、マルチプレクサ４（ＭＵＸ）によって多重化することが可能である。したがって、ワードＳＰ２は、技術および製造プロセスのばらつきに鋭敏である。変換器２４およびマルチプレクサ４は、随意選択であるので、点線で示されている。具体的には、変換器２４は、図３に関して以下に記述する物理パラメータ・ネットワークの好ましい実施形態では、割愛することが可能である。
【００４２】
できればネットワーク２によって測定される電気パラメータは、常に同じであるとは限らない。したがって、ネットワーク２は、それからプログラム可能である。ネットワーク２は、レジスタ２６に記憶されている２進ワードＭＰに基づいて、各測定の際にパラメータ化されて、構成される。ワードＭＰは、集積回路チップに特有であり、カードごとに個別化することが可能である。物理パラメータの測定は、セル１の制御ユニット７から来る信号ＭＥＳによって開始される。
【００４３】
セル１は、セル１の信号出力端子上に提供されたパラメータｓの抽出をトリガする信号制御信号Ｓｔを受信することが好ましい。
【００４４】
ワードＳＰ２が、コンバイナ(combiner)８に提供され、このコンバイナも、レジスタ９に記憶された２進ワードＳＰ１を受信する。回路８の機能は、ワードＳＰ１とＳＰ２を組み合わせて、レジスタ１０に記憶される私的データｓを提供することである。
【００４５】
実施態様の特定の例として、コンバイナ８によって実施される組合せは、以下のタイプとすることが可能である：
ｓ＝（（ＳＰ１−ＳＰ２）２＋（ＳＰ１＋ＳＰ２）２）２モジュロＰ
上式で、Ｐは、ｋビットにわたる素数である。したがって、数ｓは、ｋ１ビットおよびｋ２ビットにわたるワードＳＰ１およびＳＰ２から獲得されるｋビットのワードである。ワードＳＰ１およびＳＰ２のビット数ｋ１およびｋ２は、等しいことが好ましい。これにより、ワードｓの一部（ＳＰ１またはＳＰ２）を見つける場合に、可能な海賊行為に対して同じ難度を維持することが可能になる。
【００４６】
数ＭＰと同様に、数ＳＰ１は、カードごとに異なる。コンバイナ８は、データｓのサイズと非ゼロ値とを保証する。カードに特有のデータＳＰ１を使用することにより、どのようなデータＭＰが構成のために物理パラメータに提供されても、秘密鍵が固有のものであることが保証される。簡略化した実施形態によれば、たとえば、サイズが低減された回路では、所与の秘密鍵のサイズについて、データＳＰ１のサイズを増大することによって、物理パラメータ・ネットワークのサイズを限定することが要求される可能性がある。
【００４７】
本発明によれば、セル１は、レジスタのいくつかを（ゼロまたは１に）リセットする回路２２をも含む。回路２２は、具体的には、レジスタ２１におけるデータｓの存在を一時的なものにする機能を有する。最適なセキュリティを保証するために、回路２２（Ｒｅｓ）は、レジスタ２１だけでなく、ネットワーク２から抽出されたデータＳＰ２を含んでいるレジスタ２５のリセットも制御する。言い換えれば、私的データおよび／またはその構成要素の寿命は、それを生成することから決定される。
【００４８】
本発明の利点は、私的データの少なくとも一部を条件付けするために物理パラメータ・ネットワークを使用することと、この私的データを記憶する記憶素子（例えばレジスタ）の一時的なリセットを使用することとを組み合わせることによって、可能性のある海賊行為が、例えば視覚的な調査などによって、カードの私的データを見つけることを防止することである。
【００４９】
私的データの獲得を条件付けするパラメータＭＰとＳＰ１との組合せにより、海賊行為の難しさが高まる。しかし、ワードＳＰ１とＳＰ２の組合せを使用することは随意選択であることに留意されたい。第１バージョンでは、私的データは、単に、物理パラメータ・ネットワークから生成することが可能であり、回路２２によって短時間化することが可能である。他の簡略化した実施形態によれば、データＭＰとＳＰ１とは、混同される。この場合、単一レジスタ９または２６が使用される。データＳＰ１およびＳＰ２は、相関しているので、物理パラメータ・ネットワークの応答の一貫性も検出することが可能である。これにより、たとえば、技術または製造プロセスのばらつきが、当初の回路と不正回路とで異なる場合、データＳＰ１の海賊行為とネットワーク２の複製との後で、コピーを検出することを可能にすることができる。
【００５０】
回路２２は、たとえば、パラメータｓの抽出を開始するために、信号Ｓｔが到着した際に制御ユニット７によって開始されるクロックＣＬＫによって制御される。
【００５１】
コードがカード使用者によって入力される場合に適用される本発明の実施形態によれば、このコードは、コードＳＰ１を形成するために、レジスタ９において直接記憶または修正することができる。この場合、回路２２は、コードＳＰ１がカードに永続に存在することを防止するために、レジスタ９を０にリセットすることも可能である。この機能を、図２の点線によって示す。
【００５２】
他の代替実施形態によれば、ノイズ源（点線２３）をネットワーク制御に追加することが可能である。したがって、無作為制御信号を認証期間外に物理パラメータ・ネットワークに提供することができる。これにより、回路の電力消費を観測することによる海賊行為は、さらにより困難になる。ネットワーク２を永続的に動作させることによって、鍵を生成するために海賊行為を使用する瞬間に海賊行為を特定するのがより困難になる。さらに、海賊行為者は、ネットワーク２を、本質的に既知である電力消費を撹乱するために使用された単なるアナログ・ノイズ源と見なして、鍵を生成するためにネットワークを使用するときを含めて、その後、攻撃の際に電力消費への寄与を排除することがある。次いで、測定信号は、リンク２３に到着するワードＭＰとビットＭ２３とによって表される構成信号を選択または組み合わせることを意図したマルチプレクサを制御する。信号ＭＥＳは、たとえば、信号ＭＰおよびＭ２３のマルチプレクサ２’をトリガするためのビットである。ノイズ源２３は、ネットワーク２のパラメータ化またはプログラミングの際に、ワードＭＰのすべてまたは一部と置き換わることができる。
【００５３】
他の代替実施形態によれば、ワードＭＰは、ネットワーク２に永続的に提供され、ネットワーク２は、すべての時間を費やして、データＳＰ２を生成する。しかし、秘密鍵ｓは、データＳＰ１と組み合わせされる際に、依然として短時間性として生成される。したがって、海賊行為者が、回路電力消費の調査を含めて、攻撃の際にネットワーク２の電力消費応答をろ過する機会が、依然としてより多く存在する。
【００５４】
抵抗、漂遊キャパシタンスなどの形態でネットワークに存在する電気パラメータを測定することを含めて、物理パラメータ・ネットワークを形成することは、本発明の目的ではない。そのような形成は、従来のものである。たとえば、並列および／または直列に接続された抵抗および／または切替え可能キャパシタのネットワークなどとすることが可能であり、スイッチは、ネットワーク２に到着する構成信号ＭＰおよび可能であればＭ２３に従って制御される。
【００５５】
時間測定を使用する回路も、物理パラメータのネットワークとして使用することが可能である。たとえば、ＥＥＰＲＯＭタイプのメモリの読取り／書込み時間を測定する。このタイプの物理パラメータ・ネットワークの例は、特許文献３に記載されている。
【００５６】
図３は、本発明による物理パラメータ・ネットワークの好ましい実施形態の電気図を示す。
【００５７】
この例では、回路２は、生成をトリガするためにデジタル信号Ｅを受信することを意図した信号入力端子４２を含む。本発明を実施するために、信号Ｅは、図４Ａおよび４Ｂに関して本明細書においてこれ以後わかるように、識別当たり少なくとも１つのエッジを含まなければならない。これは、直接、信号Ｓｔとすることが可能である。
【００５８】
回路２は、所定のビット数にわたって、２進コードＢ１、Ｂ２、・・・、Ｂｉ−１、Ｂｉ、・・・、Ｂｎ−１、Ｂｎを直接提供する。このコードは、技術および回路製造のプロセスのばらつきに鋭敏である。各ビットＢｉは、それに特有の回路２の端子３１、３２、・・・、３ｉ−１、３ｉ、・・・、３ｎ−１、３ｎの上に提供される。したがって、回路２は、識別コードを並行して提供する。
【００５９】
各識別ビットＢｉには、共通入力端子４２を同じランクの端子３ｉに接続する電気経路Ｐ１、Ｐ２、・・・、Ｐｉ、・・・、Ｐｎが関連付けられる。異なる電気経路Ｐｉによって導入される遅延は、製造プロセスの技術上のばらつきに対する鋭敏さを保証するために、互いにわずかに異なるように選択される。
【００６０】
したがって、電気経路によって導入された異なる遅延によって、エッジ・トリガ入力信号Ｅが、異なる時間に異なる出力上で複製されることがわかる。
【００６１】
回路２の出力に存在する情報を同期した方式で、かつ異なる電気経路間の理論的な平均遅延にほぼ対応する時間に読み取ることが提供される。より具体的には、図３に示す本発明の好ましい実施形態によれば、エッジ・トリガ入力信号Ｅの出現した後、読取り時間を設定するために、平均電気経路４４（Ｃ０）が提供される。
【００６２】
たとえば、経路４４は、回路２の入力４２を、それぞれの電気経路Ｐ１、Ｐ２、・・・、Ｐｉ、・・・、Ｐｎに属するフリップフロップ５１、５２、・・・、５ｉ、・・・、５ｎの端子Ｃｋに接続し、フリップフロップのそれぞれのＱ出力は、回路２の出力端子３１、３２、・・・、３ｉ、・・・、３ｎを形成する。この実施形態によれば、各電気経路Ｐｉは、回路の入力４２を経路の対応するフリップフロップのＤ入力に接続する遅延要素６１（Ｃ１）、６２（Ｃ２）、・・・、６ｉ（Ｃｉ）、・・・、６ｎ（Ｃｎ）を含む。遅延要素６ｉは、本発明によれば、互いに関して異なる遅延を呈示する要素である。実際、フリップフロップ５ｉは、すべて同じ構造を有することが好ましい。しかし、フリップフロップ５ｉは、要素４４によって導入される平均遅延Ｃ０に関して、入力信号が回路２のそれぞれの出力端子に到達するまで、入力信号に導入される遅延に関与する。
【００６３】
エッジが入力信号Ｅに加えられたとき、このエッジは、フリップフロップのそれぞれのＤ入力に異なる時間に到達する。異なるフリップフロップの入力状態の読取りは、この場合は要素４４によって遅延された信号Ｅのエッジによって同期化される。このために、具体的には、様々な要素６ｉの平均遅延にほぼ対応する遅延Ｃ０が選択される。
【００６４】
図３の例では、回路２の異なる出力３ｉは、獲得された２進コードを記憶するために、レジスタの入力において個々に接続され、各ビットＢｉは、回路の出力の１つに対応する。実際には、このレジスタは、図２のレジスタ２５である。
【００６５】
図４Ａおよび４Ｂは、時間図の形態で、かつ縮尺を考慮せずに、図３のネットワーク２の動作を示す。図４Ａおよび４Ｂは、信号Ｅの形状と、様々な遅延要素の出力信号との例を示す。図４Ａおよび４Ｂの例では、簡略化のために、４ビットにわたる２進コードの場合を考慮している。時間図は、基準Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４で規定されている。
【００６６】
図４Ａと４Ｂの相違は、異なる製造プロセスから獲得されるチップ上に集積された２つの回路１の相違を表す。
【００６７】
図４Ａでは、時間ｔ５において、立上がりエッジが信号Ｅ上でトリガされることが想定されている。このエッジは、異なるそれぞれの時間ｔ１、ｔ２、ｔ３、およびｔ４において、Ｄフリップフロップ（遅延要素Ｃ１、Ｃ２、Ｃ３、およびＣ４の出力に対応する）の異なる入力上に出現する。さらに、要素４４（Ｃ０）は、時間ｔ０にフリップフロップ入力においてデータ読取りを開始する遅延を導入する。遅延Ｃ０より長い遅延を生成するすべての経路は、開始０においてビットを提供するが、その理由は、信号Ｅのエッジが、まだ経路に到達していないからである。遅延Ｃ０より短い遅延を生成するすべての経路は、状態１においてビットを生成するが、その理由は、遅延Ｃ０が終了する前に、信号Ｅのエッジが、対応するフリップフロップの入力に到着するからである。図４Ａの例では、時間ｔ０において、コード１０１０が識別コードとして提供される。
【００６８】
図４Ｂは、異なる製造プロセスから得られる同じ回路を示し、したがって、異なるチップを提供する。そこで獲得されるコードは、異なる。たとえば、コード００１０である。図４Ｂでは、図４Ａの場合と同一の時間ｔ５は、任意に示されている。しかし、信号Ｅのエッジがそれぞれの経路Ｃ０、Ｃ１、Ｃ２、Ｃ３、およびＣ４を通る経路の端部における時間ｔ’０、ｔ’１、ｔ’２、ｔ’３、およびｔ’４は、図４Ａの場合とは異なる。
【００６９】
遅延要素Ｃ０自体は、技術および製造プロセスのばらつきに鋭敏であることに留意されたい。しかし、これは、本発明の実施には影響を与えないが、その理由は、この遅延は、平均遅延を表し、探索されたコードは、任意であるからである。実際、秘密鍵ｓを生成するために、重要なことは、同じ製造プロセスからの集積回路が、同じコードを生成することである。遅延要素は、製造プロセスのばらつきに鋭敏なので、物理パラメータのネットワーク２の好ましい実施形態の実施は、そのような場合である。
【００７０】
この実施形態の利点は、ネットワーク２が、特に鋭敏なことである。実際、異なる経路によって導入される遅延の検出可能な相違は、１ピコ秒の大きさである。ここで、製造プロセスまたは技術上のばらつきが、最もしばしば、少なくとも数１０ピコ秒の大きさの相違を導入する。
【００７１】
他の利点は、要素によって導入される遅延の１つと調子を合わせてドリフトする場合では、これが、回路の結果に影響を与えないことである。実際、すべての遅延要素は、同じ構造であることが好ましく、ばらつきは、すべての要素（経路）について同じ方向にある。
【００７２】
図３のネットワークの電気経路の遅延要素を形成するために、技術のばらつきに鋭敏である、または製造プロセスによって影響を受けるあらゆる集積要素を使用することが可能である。これは、たとえば、直列の抵抗および／またはキャパシタとすることが可能である。抵抗では、集積回路の厚さを横断して抵抗を使用することが可能であるが、ポリシリコン抵抗は、その値が幾何形状に関連し、かつ温度依存性がより小さいという利点を有し、使用することが好ましい。当然、遅延要素は、技術および／または製造プロセスのばらつきに鋭敏であるということを条件として、他の形態を取ることが可能である。さらに、様々な要素によって導入される遅延のばらつきの範囲の選択は、応用分野と所望の感度とに依存する。
【００７３】
図３に示す物理パラメータ・ネットワークの利点は、２進ワードが、それぞれのフリップフロップ出力によって直接提供されるので、アナログ・デジタル変換器２４の使用が回避されるということである。
【００７４】
図５から７は、リセット回路２２の様々な実施形態を概略的かつ部分的に示す。
【００７５】
図５に示す第１実施形態によれば、回路２２は、レジスタ２５、９、および２１のリセット時間を区別するために、いくつかの遅延要素７１（τ）、７２（τ’）、７３（τ”）で形成される。図５の例では、要素７１は、レジスタ２５をリセットするために、遅延τを導入する。要素７２と、要素７２と直列の要素７１とは、レジスタ９をリセットするために、遅延τ＋τ’を導入する。要素７３と、それと直列の要素７１とは、レジスタ２１をリセットするために、遅延τ＋τ”を導入する。簡略化した方式では、回路２２の第１要素を形成する遅延要素７１に加えられる信号は、直接、信号Ｓｔのビットとすることが可能であり、これは、物理パラメータ・ネットワークの制御ビットＭＥＳとすることも可能であることがわかる。この場合、異なるレジスタのリセット入力は、ビットＳｔの適切な状態に稼動可能であることが十分である。
【００７６】
図６の第２実施形態によれば、信号ＭＥＳを使用して、最小遅延τｍを提供する遅延要素７４をトリガする。次いで、信号ＭＰと、存在すればノイズ２３とに従って構成可能な要素７５によって提供される可変遅延τｖを、この最小遅延に追加する。図６は、図２より詳細な物理パラメータ・ネットワークの制御の例も示す。信号ＭＰとノイズ２３を組み合わせる、または信号ＭＰあるいはノイズ２３を選択するためのマルチプレクサ７６を示す。このマルチプレクサの読取りは、信号ＭＥＳによって制御される。マルチプレクサ出力は、レジスタ７７（ＲＥＧ）において構成ワードを提供する。この構成ワードは、実際の物理パラメータ・ネットワーク２”によって使用され、この実施形態によれば、可変遅延τｖを構成するために使用される。
【００７７】
図７に示す第３実施形態によれば、要素７１によって提供される固定遅延τが使用される。しかし、信号Ｓｔの出現によってトリガする代わりに、遅延τは、物理パラメータ・ネットワークの実施によって、すなわちマルチプレクサ７６によって、またはレジスタ７７（図７には図示せず）によって、またはネットワーク自体によって生成される信号によって、トリガされる。図７の例では、遅延要素７１は、当然、図５の要素７２および７３と関連付けることが可能である。より一般的には、実施態様ならびに他の様々な例は、個々に提供され、または結合されることが可能である。
【００７８】
当然、本発明は、当業者なら容易に思い付くであろう様々な変形、修正、および改良を有する見込みがある。具体的には、本発明について、特有の認証プロセスに関して記述してきたが、識別される回路の私的データを使用することを条件として、本発明は、想定される認証手順であればどのようなものでも適用される。
【００７９】
さらに、記憶レジスタに言及してきたが、記憶レジスタは、記憶データのタイプに応じて揮発性または不揮発性のメモリまたはメモリ部分など、あらゆる適合された記憶素子と置き換えることが可能である。さらに、記憶素子においてデータを書き込むおよび読み取ることは、連続してまたは並行して実施することが可能である。
【００８０】
最後に、不首尾の認証によって要求された連続の生成の際などに、同じ認証において、生成に沿って秘密鍵ｓの存在時間を低減することを提供することが可能である。これにより、この鍵を検出することを目的とする攻撃の場合に秘密鍵の存在を低減することによって信頼性がさらに向上する。
【図面の簡単な説明】
【００８１】
【図１】本発明が適用される、私的データを使用する集積回路の認証の方法をフローチャートの形態で示す図である。
【図２】本発明の実施形態による、私的データを抽出する回路をブロック図の形態で非常に概略的に示す図である。
【図３】本発明による抽出回路の物理パラメータ・ネットワークの実施形態を示す図である。
【図４Ａ】図３のネットワークの動作を時間図の形態で示す図である。
【図４Ｂ】図３のネットワークの動作を時間図の形態で示す図である。
【図５】本発明による抽出回路をリセットする回路の実施形態を示す図である。
【図６】本発明による抽出回路をリセットする回路の実施形態を示す図である。
【図７】本発明による抽出回路をリセットする回路の実施形態を示す図である。
【符号の説明】
【００８２】
１ セル
２ 物理パラメータ・ネットワーク
３ｉ 端子
４ マルチプレクサ
７ 制御ユニット
６ｉ 遅延要素
８ コンバイナ(combiner)
９、１０、２１、２５、２６ レジスタ
２２ 回路
２３ ノイズ
２４ アナログ・デジタル変換器
４２ 入力端子
４４ 電気経路
７１、７２、７３、７４、７５ 遅延要素
Ｂｉ ２進コード
Ｐｉ 電気経路
Ｃ カード
Ｒ リーダ
ｖ 公開鍵
ｓ 秘密鍵
Ｓｔ 信号
ＭＰ データ
ＳＰ１ 第１データ
ＳＰ２ 第２データ

Claims (17)

  1. 私的データ（ｓ）を考慮した外部装置を用いた認証手順に関与する集積回路において私的データを抽出する方法であって、要求に応じて私的データを生成しこれを短時間化することにあることを特徴とする方法。
  2. 私的データ（ｓ）が生成されるごとに、この私的データの寿命を初期化し、この寿命が終了した時点で、寿命を格納している少なくとも１つの第１記憶素子（２１）からこのデータを消去することにあることを特徴とする請求項１に記載の方法。
  3. 私的データの生成および同データの初期化が同じ信号（Ｓｔ）でトリガされることを特徴とする請求項２に記載の方法。
  4. 私的データ（ｓ）が生成されるに従い同データの寿命を短縮することにあることを特徴とする請求項２または３に記載の方法。
  5. 寿命が可変であることを特徴とする請求項２から４のいずれか一項に記載の方法。
  6. 私的データ（ｓ）が少なくとも部分的に物理パラメータ・ネットワーク（２）から得られることを特徴とする請求項１から５のいずれか一項に記載の方法。
  7. 物理パラメータ網（２）がプログラム可能であることを特徴とする請求項６に記載の方法。
  8. 物理パラメータ網（２）が少なくとも部分的に、記憶素子により供給される語（ＭＰ）によりプログラムされることを特徴とする請求項７に記載の方法。
  9. 物理パラメータ網（２）が少なくとも部分的にノイズ（２３）によりプログラムされることを特徴とする請求項７または８に記載の方法。
  10. 私的データ（ｓ）の生成期間外にも物理パラメータ網（２）を制御することにあることを特徴とする請求項６から９のいずれか一項に記載の方法。
  11. 私的データ（ｓ）が少なくとも部分的に、
    集積回路内に記憶された第１データ（ＳＰ１）と、
    要求に応じて物理パラメータ網（２）により生成された第２データ（ＳＰ２）と
    から生成されることを特徴とする請求項６から１０のいずれか一項に記載の方法。
  12. 第２データ（ＳＰ２）を短時間化することにあることを特徴とする請求項１１に記載の方法。
  13. 第１データ（ＳＰ１）および第２データ（ＳＰ２）のビット数が互いに近く、好ましくは等しいことを特徴とする請求項１１または１２に記載の方法。
  14. 請求項１から１３のいずれか一項に記載の方法を実施するための手段を含むことを特徴とする集積回路。
  15. 少なくとも１つの記憶素子（２１、９、２５）の再初期化回路（２２）を含むことを特徴とする請求項１４に記載の回路。
  16. 再初期化回路が、私的データ（ｓ）を生成するコマンドにより初期化される１つまたは複数の遅延素子（７１、７２、７３、７４、７５）で構成されることを特徴とする請求項１５に記載の回路。
  17. 再初期化回路の少なくとも１つの遅延素子（７５）によりもたらされる遅延が可変であることを特徴とする請求項１６に記載の回路。
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