JPH11191149A - Ｉｃカード用ｌｓｉおよびその使用方法 - Google Patents
Ｉｃカード用ｌｓｉおよびその使用方法Info
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- JPH11191149A JPH11191149A JP9358977A JP35897797A JPH11191149A JP H11191149 A JPH11191149 A JP H11191149A JP 9358977 A JP9358977 A JP 9358977A JP 35897797 A JP35897797 A JP 35897797A JP H11191149 A JPH11191149 A JP H11191149A
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- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
- G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
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- G06Q20/40—Authorisation, e.g. identification of payer or payee, verification of customer or shop credentials; Review and approval of payers, e.g. check credit lines or negative lists
- G06Q20/409—Device specific authentication in transaction processing
- G06Q20/4097—Device specific authentication in transaction processing using mutual authentication between devices and transaction partners
- G06Q20/40975—Device specific authentication in transaction processing using mutual authentication between devices and transaction partners using encryption therefor
Abstract
(57)【要約】
【課題】 認証データ生成アルゴリズムを容易に変更で
き、セキュリティを向上させることができる。 【解決手段】 ＥＥＰＲＯＭ１６には認証データ生成用
ファイル１６ｂが記憶されており、コマンド処理集積部
１３の認証データ生成部１３ａは、論理回路により構成
された制御ロジック部と、乱数データを格納するレジス
タと、乱数データに単位処理を施すデータ処理部とを有
する。上位装置からインターフェイス部１０に認証デー
タ生成処理コマンドが送られ、このコマンドがコマンド
レジスタ１１に格納されると、コマンドデコーダ１２は
認証データ生成部１３ａを起動する。認証データ生成部
１３ａは、制御ロジック部によりデータ処理部およびＥ
ＥＰＲＯＭ１６を制御し、認証データ生成用ファイル１
６ｂの命令コードを順次ロードし、各命令コードに対応
する単位処理を順次実行し、認証データを生成する。
き、セキュリティを向上させることができる。 【解決手段】 ＥＥＰＲＯＭ１６には認証データ生成用
ファイル１６ｂが記憶されており、コマンド処理集積部
１３の認証データ生成部１３ａは、論理回路により構成
された制御ロジック部と、乱数データを格納するレジス
タと、乱数データに単位処理を施すデータ処理部とを有
する。上位装置からインターフェイス部１０に認証デー
タ生成処理コマンドが送られ、このコマンドがコマンド
レジスタ１１に格納されると、コマンドデコーダ１２は
認証データ生成部１３ａを起動する。認証データ生成部
１３ａは、制御ロジック部によりデータ処理部およびＥ
ＥＰＲＯＭ１６を制御し、認証データ生成用ファイル１
６ｂの命令コードを順次ロードし、各命令コードに対応
する単位処理を順次実行し、認証データを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣカードまたは
上位装置の正当性を証明する認証データを生成する機能
を備えたＩＣカード用ＬＳＩおよびその使用方法に関す
るものであり、特に認証データ生成のアルゴリズムをフ
レキシブルに変更でき、セキュリティを向上できるＩＣ
カード用ＬＳＩに関するものである。
上位装置の正当性を証明する認証データを生成する機能
を備えたＩＣカード用ＬＳＩおよびその使用方法に関す
るものであり、特に認証データ生成のアルゴリズムをフ
レキシブルに変更でき、セキュリティを向上できるＩＣ
カード用ＬＳＩに関するものである。
【０００２】
【従来の技術】従来、この種のＩＣカード用ＬＳＩは、
特開平３−２２４０８３号公報に開示されているよう
に、ＣＰＵからなる制御部と、書き換え可能な不揮発性
メモリからなるデータメモリと、マスクＲＯＭからなる
プログラムメモリとで構成され、認証データ生成処理を
含む各種コマンド処理を実行するものであり、データメ
モリの認証用キーデータをパラメータとして用いるプロ
グラムメモリの固定の認証データ生成プログラムに従っ
て、制御部において乱数データに認証データ生成処理を
施すことにより、上位装置との相互認証における認証デ
ータを生成するものである。また、ＣＰＵではなく論理
回路を用いて制御部を構成し、この制御部において固定
のアルゴリズムにより認証データを生成するＩＣカード
用ＬＳＩもある。
特開平３−２２４０８３号公報に開示されているよう
に、ＣＰＵからなる制御部と、書き換え可能な不揮発性
メモリからなるデータメモリと、マスクＲＯＭからなる
プログラムメモリとで構成され、認証データ生成処理を
含む各種コマンド処理を実行するものであり、データメ
モリの認証用キーデータをパラメータとして用いるプロ
グラムメモリの固定の認証データ生成プログラムに従っ
て、制御部において乱数データに認証データ生成処理を
施すことにより、上位装置との相互認証における認証デ
ータを生成するものである。また、ＣＰＵではなく論理
回路を用いて制御部を構成し、この制御部において固定
のアルゴリズムにより認証データを生成するＩＣカード
用ＬＳＩもある。
【０００３】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
を備えた上記従来のＩＣカード用ＬＳＩには、ＬＳＩの
サイズが大きく、価格が高くなるという欠点がある。ま
た、固定の論理回路により制御部を構成した上記従来の
ＩＣカード用ＬＳＩには、低コストの反面、高度な暗号
処理ができないという欠点がある。従って、第三者に解
読されるとシステム全体のセキュリティを脅かす危険性
がある。また、上記いずれのＩＣカード用ＬＳＩにおい
ても、認証データ生成処理にマスクＲＯＭまたは論理回
路が用いられるため、認証データ生成処理のアルゴリズ
ムを変更するには、ＬＳＩを作成するフォトマスクを変
更しなければならず、変更にコストも時間もかかる。こ
のため、容易に認証データ生成処理のアルゴリズムを変
更できないという問題があった。
を備えた上記従来のＩＣカード用ＬＳＩには、ＬＳＩの
サイズが大きく、価格が高くなるという欠点がある。ま
た、固定の論理回路により制御部を構成した上記従来の
ＩＣカード用ＬＳＩには、低コストの反面、高度な暗号
処理ができないという欠点がある。従って、第三者に解
読されるとシステム全体のセキュリティを脅かす危険性
がある。また、上記いずれのＩＣカード用ＬＳＩにおい
ても、認証データ生成処理にマスクＲＯＭまたは論理回
路が用いられるため、認証データ生成処理のアルゴリズ
ムを変更するには、ＬＳＩを作成するフォトマスクを変
更しなければならず、変更にコストも時間もかかる。こ
のため、容易に認証データ生成処理のアルゴリズムを変
更できないという問題があった。
【０００４】本発明はこのような従来の問題を解決する
ためになされたものであり、認証データ生成のアルゴリ
ズムをフレキシブルに変更でき、セキュリティを向上で
きるＩＣカード用ＬＳＩを提供することを目的とするも
のである。
ためになされたものであり、認証データ生成のアルゴリ
ズムをフレキシブルに変更でき、セキュリティを向上で
きるＩＣカード用ＬＳＩを提供することを目的とするも
のである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに本発明のＩＣカード用ＬＳＩは、外部とデータの授
受を行うインターフェイス手段と、外部から入力された
または内部で生成された乱数データに、認証データ生成
用ファイルによる認証データ生成処理を施すことによ
り、認証データを生成する認証データ生成手段と、前記
認証データ生成用ファイルを記憶している不揮発性記憶
手段とを備え、前記認証データ生成手段が、論理回路に
より構成された、前記認証データ生成用ファイルに従っ
て前記認証データ生成処理を制御する制御ロジック部を
有する、または／および前記認証データ生成用ファイル
を記憶している不揮発性記憶手段が、電気的にデータの
書き込みが可能な不揮発性記憶手段であることを特徴と
する。
めに本発明のＩＣカード用ＬＳＩは、外部とデータの授
受を行うインターフェイス手段と、外部から入力された
または内部で生成された乱数データに、認証データ生成
用ファイルによる認証データ生成処理を施すことによ
り、認証データを生成する認証データ生成手段と、前記
認証データ生成用ファイルを記憶している不揮発性記憶
手段とを備え、前記認証データ生成手段が、論理回路に
より構成された、前記認証データ生成用ファイルに従っ
て前記認証データ生成処理を制御する制御ロジック部を
有する、または／および前記認証データ生成用ファイル
を記憶している不揮発性記憶手段が、電気的にデータの
書き込みが可能な不揮発性記憶手段であることを特徴と
する。
【０００６】
【発明の実施の形態】実施の形態１ 図１は本発明の実施の形態１のＩＣカード用ＬＳＩ１の
全体ブロック図である。ＩＣカード用ＬＳＩ１は、イン
ターフェイス部１０（インターフェイス手段）と、コマ
ンドレジスタ１１と、コマンドデコーダ１２と、コマン
ド処理集積部１３と、アドレスレジスタ＆カウンタ１５
と、電気的に書き換えが可能な不揮発性メモリ（ＥＥＰ
ＲＯＭ）１６（不揮発性記憶手段）と、８ビットのデー
タバスＬ１と、電源端子ＶＤＤと、接地端子ＧＮＤと、
リセット入力端子ＲＳＴと、動作クロックが入力される
クロック入力端子ＣＬＫと、データ入出端子ＳＩＯとを
有する。
全体ブロック図である。ＩＣカード用ＬＳＩ１は、イン
ターフェイス部１０（インターフェイス手段）と、コマ
ンドレジスタ１１と、コマンドデコーダ１２と、コマン
ド処理集積部１３と、アドレスレジスタ＆カウンタ１５
と、電気的に書き換えが可能な不揮発性メモリ（ＥＥＰ
ＲＯＭ）１６（不揮発性記憶手段）と、８ビットのデー
タバスＬ１と、電源端子ＶＤＤと、接地端子ＧＮＤと、
リセット入力端子ＲＳＴと、動作クロックが入力される
クロック入力端子ＣＬＫと、データ入出端子ＳＩＯとを
有する。
【０００７】電源端子ＶＤＤは外部の正電源に接続さ
れ、接地端子ＧＮＤは外部の接地電源に接続される。リ
セット端子ＲＳＴにはＩＣカード用ＬＳＩ１をリセット
するためのリセット信号が外部から入力され、クロック
入力端子ＣＬＫにはＩＣカード用ＬＳＩ１の動作クロッ
クが外部から入力される。データ入出端子ＳＩＯは、図
示しない上位装置に接続されている。また、インターフ
ェイス部１０とコマンド処理集積部１３とＥＥＰＲＯＭ
１６とは、８ビットのデータバスＬ１により接続されて
いる。
れ、接地端子ＧＮＤは外部の接地電源に接続される。リ
セット端子ＲＳＴにはＩＣカード用ＬＳＩ１をリセット
するためのリセット信号が外部から入力され、クロック
入力端子ＣＬＫにはＩＣカード用ＬＳＩ１の動作クロッ
クが外部から入力される。データ入出端子ＳＩＯは、図
示しない上位装置に接続されている。また、インターフ
ェイス部１０とコマンド処理集積部１３とＥＥＰＲＯＭ
１６とは、８ビットのデータバスＬ１により接続されて
いる。
【０００８】インターフェイス部１０は、電源端子ＶＤ
Ｄ、接地端子ＧＮＤ、リセット入力端子ＲＳＴ、クロッ
ク入力端子ＣＬＫ、およびデータ入出端子ＳＩＯに接続
されており、データ入出端子ＳＩＯを介して、各種コマ
ンド処理のコマンドコード等のデータを上位装置から受
け取り、また必要に応じて上位装置にデータを送る。ま
た、コマンドレジスタ１１は、インターフェイス部１０
を通じて上位装置から送られてきた各種コマンドコード
を格納する。また、コマンドデコーダ１２は、上位装置
により指定されたコマンド処理を、コマンドレジスタ１
１に格納されたコマンドコードにより判定する。
Ｄ、接地端子ＧＮＤ、リセット入力端子ＲＳＴ、クロッ
ク入力端子ＣＬＫ、およびデータ入出端子ＳＩＯに接続
されており、データ入出端子ＳＩＯを介して、各種コマ
ンド処理のコマンドコード等のデータを上位装置から受
け取り、また必要に応じて上位装置にデータを送る。ま
た、コマンドレジスタ１１は、インターフェイス部１０
を通じて上位装置から送られてきた各種コマンドコード
を格納する。また、コマンドデコーダ１２は、上位装置
により指定されたコマンド処理を、コマンドレジスタ１
１に格納されたコマンドコードにより判定する。
【０００９】コマンド処理集積部１３は、ランダムロジ
ック回路により構成され、認証データ生成処理のコマン
ドコードが上位装置から入力されたときに認証データ生
成処理を実行する認証データ生成部１３ａ（認証データ
生成手段）等の、各コマンド処理をそれぞれ実行する各
種のコマンド処理部（認証データ生成部１３ａ以外は図
示省略）と、コマンド処理部からの命令に従ってＥＥＰ
ＲＯＭ１６を制御するＥＥＰＲＯＭコントローラ１３ｂ
とを有する。各種のコマンド処理部は、コマンドデコー
ダ１２により起動される。また、ＥＥＰＲＯＭ１６は、
認証用キーデータ１６ａおよび認証データ生成用ファイ
ル１６ｂを記憶している。ＥＥＰＲＯＭ１６は、コマン
ド処理集積部１３のＥＥＰＲＯＭコントローラ１３ｂか
らの命令に従い、アドレスレジスタ＆カウンタ１５によ
り指定されたアドレスのデータをデータバスＬ２上に読
み出しまたは指定されたアドレスにデータバスＬ２上の
データを書き込む。また、アドレスレジスタ＆カウンタ
１５は、コマンド処理集積部１３のコマンド処理部から
の命令に従ってＥＥＰＲＯＭ１６のアドレスデータを生
成する。なお、アドレスレジスタ＆カウンタ１５は、Ｅ
ＥＰＲＯＭ１６に度数データを書き込む場合等に、コマ
ンドレジスタ１１に格納されたデータに基づいてアドレ
スデータを生成することもある。
ック回路により構成され、認証データ生成処理のコマン
ドコードが上位装置から入力されたときに認証データ生
成処理を実行する認証データ生成部１３ａ（認証データ
生成手段）等の、各コマンド処理をそれぞれ実行する各
種のコマンド処理部（認証データ生成部１３ａ以外は図
示省略）と、コマンド処理部からの命令に従ってＥＥＰ
ＲＯＭ１６を制御するＥＥＰＲＯＭコントローラ１３ｂ
とを有する。各種のコマンド処理部は、コマンドデコー
ダ１２により起動される。また、ＥＥＰＲＯＭ１６は、
認証用キーデータ１６ａおよび認証データ生成用ファイ
ル１６ｂを記憶している。ＥＥＰＲＯＭ１６は、コマン
ド処理集積部１３のＥＥＰＲＯＭコントローラ１３ｂか
らの命令に従い、アドレスレジスタ＆カウンタ１５によ
り指定されたアドレスのデータをデータバスＬ２上に読
み出しまたは指定されたアドレスにデータバスＬ２上の
データを書き込む。また、アドレスレジスタ＆カウンタ
１５は、コマンド処理集積部１３のコマンド処理部から
の命令に従ってＥＥＰＲＯＭ１６のアドレスデータを生
成する。なお、アドレスレジスタ＆カウンタ１５は、Ｅ
ＥＰＲＯＭ１６に度数データを書き込む場合等に、コマ
ンドレジスタ１１に格納されたデータに基づいてアドレ
スデータを生成することもある。
【００１０】ＩＣカードと上位装置との相互認証の手順
は、上位装置がＩＣカードの正当性を認証する手順と、
逆にＩＣカードが上位装置の正当性を認証する手順から
なる。上位装置がＩＣカードの正当性を認証する手順に
おいては、ＩＣカードは、上位装置から転送されてきた
ＩＣカード認証用の乱数データを用いてＩＣカード認証
用の認証データを生成し、これを上位装置に返送する。
上位装置は、ＩＣカードとは別に、上記のＩＣカード認
証用の乱数データを用いてＩＣカード認証用の認証デー
タを生成し、この認証データとＩＣカードから返送され
てきた認証データとが一致するか否かにより、ＩＣカー
ドの正当性を判定する。また、ＩＣカードが上位装置の
正当性を認証する手順においては、ＩＣカードは、上位
装置認証用の乱数データを発生し、この乱数データを上
位装置に転送するとともに、この乱数データを用いて上
位装置認証用の認証データを生成する。上位装置は、Ｉ
Ｃカードから転送された上位装置認証用の乱数データを
用いて上位装置認証用の認証データを生成し、この認証
データをＩＣカードに返送する。ＩＣカードは、自身で
生成した上位装置認証用の認証データと、上位装置から
返送されてきた認証データとが一致するか否かにより、
上位装置の正当性を判定する。
は、上位装置がＩＣカードの正当性を認証する手順と、
逆にＩＣカードが上位装置の正当性を認証する手順から
なる。上位装置がＩＣカードの正当性を認証する手順に
おいては、ＩＣカードは、上位装置から転送されてきた
ＩＣカード認証用の乱数データを用いてＩＣカード認証
用の認証データを生成し、これを上位装置に返送する。
上位装置は、ＩＣカードとは別に、上記のＩＣカード認
証用の乱数データを用いてＩＣカード認証用の認証デー
タを生成し、この認証データとＩＣカードから返送され
てきた認証データとが一致するか否かにより、ＩＣカー
ドの正当性を判定する。また、ＩＣカードが上位装置の
正当性を認証する手順においては、ＩＣカードは、上位
装置認証用の乱数データを発生し、この乱数データを上
位装置に転送するとともに、この乱数データを用いて上
位装置認証用の認証データを生成する。上位装置は、Ｉ
Ｃカードから転送された上位装置認証用の乱数データを
用いて上位装置認証用の認証データを生成し、この認証
データをＩＣカードに返送する。ＩＣカードは、自身で
生成した上位装置認証用の認証データと、上位装置から
返送されてきた認証データとが一致するか否かにより、
上位装置の正当性を判定する。
【００１１】認証データ生成部１３ａによる認証データ
生成処理は、開始処理、各種の単位処理、および終了処
理を順次実行することにより、認証データを生成する処
理である。また、認証データ生成用ファイル１６ｂは、
複数の命令コードを羅列したものである。この命令コー
ドは、各種の単位処理のいずれかの実行コードである
か、終了処理の実行コードである。すなわち、認証デー
タ生成用ファイル１６ｂは、単位処理および終了処理の
実行コードを羅列したものであり、認証データ生成処理
において、どのような単位処理をどのような順番で実行
するかを示すものである。認証データ生成用ファイル１
６ｂには、同一単位処理の実行コードが複数含まれてい
ても良い。なお、この実施の形態１においては、命令コ
ードは、単位処理または終了処理の実行コードであるも
のとしたが、認証データ生成用ファイル１６ｂに、単位
処理および終了処理の実行コードのいずれにも該当しな
い命令コードが含まれていても良い。
生成処理は、開始処理、各種の単位処理、および終了処
理を順次実行することにより、認証データを生成する処
理である。また、認証データ生成用ファイル１６ｂは、
複数の命令コードを羅列したものである。この命令コー
ドは、各種の単位処理のいずれかの実行コードである
か、終了処理の実行コードである。すなわち、認証デー
タ生成用ファイル１６ｂは、単位処理および終了処理の
実行コードを羅列したものであり、認証データ生成処理
において、どのような単位処理をどのような順番で実行
するかを示すものである。認証データ生成用ファイル１
６ｂには、同一単位処理の実行コードが複数含まれてい
ても良い。なお、この実施の形態１においては、命令コ
ードは、単位処理または終了処理の実行コードであるも
のとしたが、認証データ生成用ファイル１６ｂに、単位
処理および終了処理の実行コードのいずれにも該当しな
い命令コードが含まれていても良い。
【００１２】図２は認証データ生成部１３ａのブロック
図である。図２において、認証データ生成部１３ａは、
ＫＥＹレジスタ１３１（認証用キー格納部）と、ＲＡＮ
レジスタ１３２（乱数／認証データ格納部）と、シフト
レジスタ１３３（データ格納／ビットシフト部）と、セ
レクタ１３４と、ビット置換部１３５と、ビット反転部
１３６と、ＸＯＲ部１３７と、ＩＮＳレジスタ１３８
（命令コード格納部）と、論理回路により構成された制
御ロジック部１３９と、１６ビットのローカルデータバ
スＬ２とを有する。なお、シフトレジスタ１３３と、セ
レクタ１３４と、ビット置換部１３５と、ビット反転部
１３６と、ＸＯＲ部１３７と、ローカルデータバスＬ２
とは、データ処理部を構成している。この実施の形態１
における単位処理は、ＲＡＮレジスタ１３２−シフトレ
ジスタ１３３間でデータを転送するＲＡＮ−シフト転送
処理（乱数／認証データ転送処理）、ビットシフト処
理、ビット置換処理、ビット反転処理、およびＸＯＲ処
理である。
図である。図２において、認証データ生成部１３ａは、
ＫＥＹレジスタ１３１（認証用キー格納部）と、ＲＡＮ
レジスタ１３２（乱数／認証データ格納部）と、シフト
レジスタ１３３（データ格納／ビットシフト部）と、セ
レクタ１３４と、ビット置換部１３５と、ビット反転部
１３６と、ＸＯＲ部１３７と、ＩＮＳレジスタ１３８
（命令コード格納部）と、論理回路により構成された制
御ロジック部１３９と、１６ビットのローカルデータバ
スＬ２とを有する。なお、シフトレジスタ１３３と、セ
レクタ１３４と、ビット置換部１３５と、ビット反転部
１３６と、ＸＯＲ部１３７と、ローカルデータバスＬ２
とは、データ処理部を構成している。この実施の形態１
における単位処理は、ＲＡＮレジスタ１３２−シフトレ
ジスタ１３３間でデータを転送するＲＡＮ−シフト転送
処理（乱数／認証データ転送処理）、ビットシフト処
理、ビット置換処理、ビット反転処理、およびＸＯＲ処
理である。
【００１３】ＫＥＹレジスタ１３１とＲＡＮレジスタ１
３２とＩＮＳレジスタ１３８とは、データバスＬ１に接
続されている。また、ＲＡＮレジスタ１３２とシフトレ
ジスタ１３３とビット置換部１３５とビット反転部１３
６とＸＯＲ部１３７とは、ローカルデータバスＬ２に接
続されている。なお、ここでは、認証用キーデータ１６
ａおよび乱数データが６バイトのデータであるものとす
る。乱数データは、認証データの生成処理において、上
位装置から入力されるデータもしくはＩＣカード内部で
生成されるデータである。また、認証データ生成部１３
ａ内のデータ処理は、全て１６ビット単位の処理である
ものとする。
３２とＩＮＳレジスタ１３８とは、データバスＬ１に接
続されている。また、ＲＡＮレジスタ１３２とシフトレ
ジスタ１３３とビット置換部１３５とビット反転部１３
６とＸＯＲ部１３７とは、ローカルデータバスＬ２に接
続されている。なお、ここでは、認証用キーデータ１６
ａおよび乱数データが６バイトのデータであるものとす
る。乱数データは、認証データの生成処理において、上
位装置から入力されるデータもしくはＩＣカード内部で
生成されるデータである。また、認証データ生成部１３
ａ内のデータ処理は、全て１６ビット単位の処理である
ものとする。
【００１４】ＫＥＹレジスタ１３１は、各１バイトのレ
ジスタＫＥＹ０〜ＫＥＹ５からなる計６バイトのレジス
タであり、ＥＥＰＲＯＭ１６から読み出され、データバ
スＬ１を介して入力された認証用キーデータ１６ａを格
納し、この認証用キーデータ１６ａをセレクタ１３４に
出力する。また、ＲＡＮレジスタ１３２は、各１バイト
のレジスタＲＡＮ０〜ＲＡＮ５からなる計６バイトのレ
ジスタであり、インターフェイス部１０およびデータバ
スＬ１を介して上位装置から入力された乱数データ、あ
るいはＩＣカード用ＬＳＩ１において図示しない乱数デ
ータ発生部により発生させた乱数データを格納し、この
乱数データをローカルデータバスＬ２に出力するととも
に、レジスタＲＡＮ０およびＲＡＮ１に格納された乱数
データをセレクタ１３４に出力する。ＲＡＮ０およびＲ
ＡＮ１には、乱数データの下位１６ビットデータが格納
される。
ジスタＫＥＹ０〜ＫＥＹ５からなる計６バイトのレジス
タであり、ＥＥＰＲＯＭ１６から読み出され、データバ
スＬ１を介して入力された認証用キーデータ１６ａを格
納し、この認証用キーデータ１６ａをセレクタ１３４に
出力する。また、ＲＡＮレジスタ１３２は、各１バイト
のレジスタＲＡＮ０〜ＲＡＮ５からなる計６バイトのレ
ジスタであり、インターフェイス部１０およびデータバ
スＬ１を介して上位装置から入力された乱数データ、あ
るいはＩＣカード用ＬＳＩ１において図示しない乱数デ
ータ発生部により発生させた乱数データを格納し、この
乱数データをローカルデータバスＬ２に出力するととも
に、レジスタＲＡＮ０およびＲＡＮ１に格納された乱数
データをセレクタ１３４に出力する。ＲＡＮ０およびＲ
ＡＮ１には、乱数データの下位１６ビットデータが格納
される。
【００１５】シフトレジスタ１３３は、シフトキャリア
（最終段のビットレジスタの出力）をラインＬ３により
初段のビットレジスタの入力に接続した１６ビットのシ
フトレジスタであり、ローカルデータバスＬ２から入力
された１６ビットのデータを各ビットレジスタに格納
し、またこのデータの各ビットを循環シフトさせること
によりビットシフトデータを生成する（ビットシフト処
理）。すなわち、ビットシフト処理において、シフトキ
ャリアとしてあふれたビットは、ラインＬ３により下位
ビットとしてシフトレジスタ１３３に入力される。ま
た、セレクタ１３４は、ＫＥＹレジスタ１３１のレジス
タＫＥＹ０およびＫＥＹ１に格納された認証用キーデー
タ１６ａの１６ビットデータ、レジスタＫＥＹ２および
ＫＥＹ３に格納された認証用キーデータ１６ａの１６ビ
ットデータ、レジスタＫＥＹ４およびＫＥＹ５に格納さ
れた認証用キーデータ１６ａの１６ビットデータ、ある
いはＲＡＮレジスタ１３２のレジスタＲＡＮ０およびＲ
ＡＮ１に格納された乱数データの下位１６ビットデータ
のいずれかを選択し、選択した１６ビットデータをＸＯ
Ｒ部１３７に出力する。
（最終段のビットレジスタの出力）をラインＬ３により
初段のビットレジスタの入力に接続した１６ビットのシ
フトレジスタであり、ローカルデータバスＬ２から入力
された１６ビットのデータを各ビットレジスタに格納
し、またこのデータの各ビットを循環シフトさせること
によりビットシフトデータを生成する（ビットシフト処
理）。すなわち、ビットシフト処理において、シフトキ
ャリアとしてあふれたビットは、ラインＬ３により下位
ビットとしてシフトレジスタ１３３に入力される。ま
た、セレクタ１３４は、ＫＥＹレジスタ１３１のレジス
タＫＥＹ０およびＫＥＹ１に格納された認証用キーデー
タ１６ａの１６ビットデータ、レジスタＫＥＹ２および
ＫＥＹ３に格納された認証用キーデータ１６ａの１６ビ
ットデータ、レジスタＫＥＹ４およびＫＥＹ５に格納さ
れた認証用キーデータ１６ａの１６ビットデータ、ある
いはＲＡＮレジスタ１３２のレジスタＲＡＮ０およびＲ
ＡＮ１に格納された乱数データの下位１６ビットデータ
のいずれかを選択し、選択した１６ビットデータをＸＯ
Ｒ部１３７に出力する。
【００１６】ビット置換部１３５は、ビット置換テーブ
ルを記憶しており、このビット置換テーブルに基づい
て、シフトレジスタ１３３から入力された１６ビットデ
ータの特定ビットを特定値に置換することによりビット
置換データを生成し（ビット置換処理）、このビット置
換データをローカルデータバスＬ２に出力する。上記ロ
ーカルデータバスＬ２に出力されたビット置換データ
は、再びシフトレジスタ１３３に格納される（シフトレ
ジスタ１３３のデータはビット置換データに更新され
る）。また、ビット反転部１３６は、ビット反転テーブ
ルを記憶しており、このビット反転テーブルに基づい
て、シフトレジスタ１３３から入力された１６ビットデ
ータの特定ビットを反転することによりビット反転デー
タを生成し（ビット反転処理）、このビット反転データ
をローカルデータバスＬ２に出力する。上記ローカルデ
ータバスＬ２に出力されたビット反転データも、再びシ
フトレジスタ１３３に格納される（シフトレジスタ１３
３のデータはビット反転データに更新される）。また、
ＸＯＲ部１３７は、セレクタ１３４から入力された１６
ビットデータ（ＫＥＹレジスタ１３１に格納された認証
用キーデータ１６ａの１６ビットデータまたはＲＡＮレ
ジスタ１３２に格納された乱数データの下位１６ビット
データのいずれか制御ロジック部１３９により指定され
たデータ）とシフトレジスタ１３３から入力された１６
ビットデータとの対応するビットの排他的論理和からな
る排他的論理和データを生成し（ＸＯＲ処理）、この排
他的論理和データをローカルデータバスＬ２に出力す
る。上記ローカルデータバスＬ２に出力されたＸＯＲデ
ータも、再びシフトレジスタ１３３に格納される（シフ
トレジスタ１３３のデータは排他的論理和データに更新
される）。
ルを記憶しており、このビット置換テーブルに基づい
て、シフトレジスタ１３３から入力された１６ビットデ
ータの特定ビットを特定値に置換することによりビット
置換データを生成し（ビット置換処理）、このビット置
換データをローカルデータバスＬ２に出力する。上記ロ
ーカルデータバスＬ２に出力されたビット置換データ
は、再びシフトレジスタ１３３に格納される（シフトレ
ジスタ１３３のデータはビット置換データに更新され
る）。また、ビット反転部１３６は、ビット反転テーブ
ルを記憶しており、このビット反転テーブルに基づい
て、シフトレジスタ１３３から入力された１６ビットデ
ータの特定ビットを反転することによりビット反転デー
タを生成し（ビット反転処理）、このビット反転データ
をローカルデータバスＬ２に出力する。上記ローカルデ
ータバスＬ２に出力されたビット反転データも、再びシ
フトレジスタ１３３に格納される（シフトレジスタ１３
３のデータはビット反転データに更新される）。また、
ＸＯＲ部１３７は、セレクタ１３４から入力された１６
ビットデータ（ＫＥＹレジスタ１３１に格納された認証
用キーデータ１６ａの１６ビットデータまたはＲＡＮレ
ジスタ１３２に格納された乱数データの下位１６ビット
データのいずれか制御ロジック部１３９により指定され
たデータ）とシフトレジスタ１３３から入力された１６
ビットデータとの対応するビットの排他的論理和からな
る排他的論理和データを生成し（ＸＯＲ処理）、この排
他的論理和データをローカルデータバスＬ２に出力す
る。上記ローカルデータバスＬ２に出力されたＸＯＲデ
ータも、再びシフトレジスタ１３３に格納される（シフ
トレジスタ１３３のデータは排他的論理和データに更新
される）。
【００１７】ＩＮＳレジスタ１３８は、８ビットのレジ
スタであり、ＥＥＰＲＯＭ１６から読み出され、データ
バスＬ１を介して入力された認証データ生成用ファイル
１６ｂの８ビットの命令コードを格納し、このＥＥＰＲ
ＯＭ１６からロードされた命令コードを制御ロジック部
１３９に出力する。
スタであり、ＥＥＰＲＯＭ１６から読み出され、データ
バスＬ１を介して入力された認証データ生成用ファイル
１６ｂの８ビットの命令コードを格納し、このＥＥＰＲ
ＯＭ１６からロードされた命令コードを制御ロジック部
１３９に出力する。
【００１８】論理回路により構成される制御ロジック部
１３９は、開始処理制御部１３９ｘと、終了処理制御部
１３９ｆとを有し、また各単位処理に対応して複数設け
られた単位処理制御部として、ＲＡＮ−シフト転送処理
制御部１３９ａと、ビットシフト処理制御部１３９ｂ
と、ビット置換処理制御部１３９ｃと、ビット反転処理
制御部１３９ｄと、ＸＯＲ処理制御部１３９ｅとを有す
る。
１３９は、開始処理制御部１３９ｘと、終了処理制御部
１３９ｆとを有し、また各単位処理に対応して複数設け
られた単位処理制御部として、ＲＡＮ−シフト転送処理
制御部１３９ａと、ビットシフト処理制御部１３９ｂ
と、ビット置換処理制御部１３９ｃと、ビット反転処理
制御部１３９ｄと、ＸＯＲ処理制御部１３９ｅとを有す
る。
【００１９】開始処理制御部１３９ｘは、認証データ生
成処理の開始時に起動され、ＫＥＹレジスタ１３１、Ｒ
ＡＮレジスタ１３２、ＩＮＳレジスタ１３８、ＥＥＰＲ
ＯＭコントローラ１３ｂ、およびアドレスレジスタ＆カ
ウンタ１５を制御し、乱数データをＲＡＮレジスタ１３
２に格納するとともに、ＥＥＰＲＯＭ１６の認証用キー
データ１４ａをデータバスＬ１を介してＫＥＹレジスタ
１３１に格納し、コード番号の初期値をロードコード番
号に設定し、このロードコード番号に該当するコード番
号の命令コード（コード番号が初期値の命令コード）を
ＩＮＳレジスタ１３８にロードする。認証データ生成用
ファイル１６ｂの命令コードはどのような順番でロード
されるかが決まっている。上記のコード番号は、それぞ
れの命令コードに対応する番号であるとともに、対応す
る命令コードのロード順を示す番号である。また、上記
のロードアドレス番号は、どのコード番号の命令コード
をＩＮＳレジスタ１３８にロードするかあるいはロード
してあるかを示す番号であり、コード番号のいずれかに
設定される変数である。
成処理の開始時に起動され、ＫＥＹレジスタ１３１、Ｒ
ＡＮレジスタ１３２、ＩＮＳレジスタ１３８、ＥＥＰＲ
ＯＭコントローラ１３ｂ、およびアドレスレジスタ＆カ
ウンタ１５を制御し、乱数データをＲＡＮレジスタ１３
２に格納するとともに、ＥＥＰＲＯＭ１６の認証用キー
データ１４ａをデータバスＬ１を介してＫＥＹレジスタ
１３１に格納し、コード番号の初期値をロードコード番
号に設定し、このロードコード番号に該当するコード番
号の命令コード（コード番号が初期値の命令コード）を
ＩＮＳレジスタ１３８にロードする。認証データ生成用
ファイル１６ｂの命令コードはどのような順番でロード
されるかが決まっている。上記のコード番号は、それぞ
れの命令コードに対応する番号であるとともに、対応す
る命令コードのロード順を示す番号である。また、上記
のロードアドレス番号は、どのコード番号の命令コード
をＩＮＳレジスタ１３８にロードするかあるいはロード
してあるかを示す番号であり、コード番号のいずれかに
設定される変数である。
【００２０】また、単位処理制御部は、ロードされた命
令コードが対応する単位処理の実行コードであるときに
選択的に起動され、対応する単位処理を実行させ、次に
ＥＥＰＲＯＭコントローラ１３ｂ、アドレスレジスタ＆
カウンタ１５、およびＩＮＳレジスタ１３８を制御する
ことにより（ＥＥＰＲＯＭ１６はＰＲＯＭコントローラ
１３ｂおよびアドレスレジスタ＆カウンタ１５により制
御される）、ロードコード番号を１つインクリメント
し、このロードコード番号に該当するコード番号の命令
コードをロードする。ＲＡＮ−シフト転送処理制御部１
３９ａは、ＲＡＮ−シフト転送処理に対応する単位処理
制御部であり、ＲＡＮレジスタ１３２およびシフトレジ
スタ１３３を制御し、ＲＡＮ−シフト転送処理を実行さ
せる。また、ビットシフト処理制御部１３９ｂは、ビッ
トシフト処理に対応する単位処理制御部であり、シフト
レジスタ１３３を制御し、ビットシフト処理を実行させ
る。また、ビット置換処理制御部１３９ｃは、ビット置
換処理に対応する単位処理制御部であり、シフトレジス
タ１３３およびビット置換部１３５を制御し、ビット置
換処理を実行させる。また、ビット反転処理制御部１３
９ｄは、ビット反転処理に対応する単位処理制御部であ
り、シフトレジスタ１３３およびビット反転部１３６を
制御し、ビット反転処理を実行させる。また、ＸＯＲ処
理制御部１３９ｅは、ＸＯＲ処理に対応する単位処理制
御部であり、ＫＥＹレジスタ１３１、ＲＡＮレジスタ１
３２、シフトレジスタ１３３、セレクタ１３４、および
ＸＯＲ部１３７を制御し、ＸＯＲ処理を実行させる。ま
た、終了処理部１３９ｆは、ロードされた命令コードが
終了処理の実行コードであるときに起動される。終了処
理制御部１３９ｆが起動されたときには、生成した認証
データはＲＡＮレジスタ１３２に格納されている。終了
処理制御部１３９ｆは、ＲＡＮレジスタ１３２を制御
し、ＲＡＮレジスタ１３２に格納されたデータを認証デ
ータとして、認証データ生成処理を終了させる。認証デ
ータは、その後データバスＬ１を通じて、上位装置に送
られ、あるいはコマンド処理集積部の図示しない認証デ
ータ判定部に送られ、あるいはＥＥＰＲＯＭ１６に書き
込まれる。
令コードが対応する単位処理の実行コードであるときに
選択的に起動され、対応する単位処理を実行させ、次に
ＥＥＰＲＯＭコントローラ１３ｂ、アドレスレジスタ＆
カウンタ１５、およびＩＮＳレジスタ１３８を制御する
ことにより（ＥＥＰＲＯＭ１６はＰＲＯＭコントローラ
１３ｂおよびアドレスレジスタ＆カウンタ１５により制
御される）、ロードコード番号を１つインクリメント
し、このロードコード番号に該当するコード番号の命令
コードをロードする。ＲＡＮ−シフト転送処理制御部１
３９ａは、ＲＡＮ−シフト転送処理に対応する単位処理
制御部であり、ＲＡＮレジスタ１３２およびシフトレジ
スタ１３３を制御し、ＲＡＮ−シフト転送処理を実行さ
せる。また、ビットシフト処理制御部１３９ｂは、ビッ
トシフト処理に対応する単位処理制御部であり、シフト
レジスタ１３３を制御し、ビットシフト処理を実行させ
る。また、ビット置換処理制御部１３９ｃは、ビット置
換処理に対応する単位処理制御部であり、シフトレジス
タ１３３およびビット置換部１３５を制御し、ビット置
換処理を実行させる。また、ビット反転処理制御部１３
９ｄは、ビット反転処理に対応する単位処理制御部であ
り、シフトレジスタ１３３およびビット反転部１３６を
制御し、ビット反転処理を実行させる。また、ＸＯＲ処
理制御部１３９ｅは、ＸＯＲ処理に対応する単位処理制
御部であり、ＫＥＹレジスタ１３１、ＲＡＮレジスタ１
３２、シフトレジスタ１３３、セレクタ１３４、および
ＸＯＲ部１３７を制御し、ＸＯＲ処理を実行させる。ま
た、終了処理部１３９ｆは、ロードされた命令コードが
終了処理の実行コードであるときに起動される。終了処
理制御部１３９ｆが起動されたときには、生成した認証
データはＲＡＮレジスタ１３２に格納されている。終了
処理制御部１３９ｆは、ＲＡＮレジスタ１３２を制御
し、ＲＡＮレジスタ１３２に格納されたデータを認証デ
ータとして、認証データ生成処理を終了させる。認証デ
ータは、その後データバスＬ１を通じて、上位装置に送
られ、あるいはコマンド処理集積部の図示しない認証デ
ータ判定部に送られ、あるいはＥＥＰＲＯＭ１６に書き
込まれる。
【００２１】例えば、命令コードの個数が２０であり、
最初にロードされる命令コードにコード番号１を対応さ
せ、最後にロードされる命令コードにコード番号２０を
対応させることにより、１〜２０のコード番号をロード
される順番に２０個の命令コードにそれぞれ対応させる
ものとすると、開始処理において、ロードコード番号は
１に設定され、コード番号１の命令コードがロードされ
る。また、ロードされたコード番号ｋ（ｋは１〜２０の
いずれかの整数）の命令コードが、例えばビットシフト
処理の実行コードであれば、ビットシフト処理制御部１
３９ｂが起動される。ビットシフト処理制御部１３９ｂ
は、ビットシフト処理を実行させ、ロードコード番号を
ｋからｋ＋１にインクリメントし、コード番号ｋ＋１の
命令コードをロードする。あまた、コード番号またはロ
ードコード番号とＥＥＰＲＯＭ１６における各命令コー
ドのアドレスとを対応させても良い。
最初にロードされる命令コードにコード番号１を対応さ
せ、最後にロードされる命令コードにコード番号２０を
対応させることにより、１〜２０のコード番号をロード
される順番に２０個の命令コードにそれぞれ対応させる
ものとすると、開始処理において、ロードコード番号は
１に設定され、コード番号１の命令コードがロードされ
る。また、ロードされたコード番号ｋ（ｋは１〜２０の
いずれかの整数）の命令コードが、例えばビットシフト
処理の実行コードであれば、ビットシフト処理制御部１
３９ｂが起動される。ビットシフト処理制御部１３９ｂ
は、ビットシフト処理を実行させ、ロードコード番号を
ｋからｋ＋１にインクリメントし、コード番号ｋ＋１の
命令コードをロードする。あまた、コード番号またはロ
ードコード番号とＥＥＰＲＯＭ１６における各命令コー
ドのアドレスとを対応させても良い。
【００２２】次に、本発明の実施の形態１のＩＣカード
用ＬＳＩ１の動作を説明する。まず、図示しない上位装
置からＩＣカード用ＬＳＩ１のインターフェイス部１０
に入力された、ＥＥＰＲＯＭ１６のデータ読み出し／書
き込み処理、認証データ作成処理等のコマンド処理を示
す各種コマンドコードは、インターフェイス部１０から
コマンドレジスタ１１に転送され、コマンドレジスタ１
１に格納される。さらに、このコマンドコードは、コマ
ンドデコーダ１２に転送される。
用ＬＳＩ１の動作を説明する。まず、図示しない上位装
置からＩＣカード用ＬＳＩ１のインターフェイス部１０
に入力された、ＥＥＰＲＯＭ１６のデータ読み出し／書
き込み処理、認証データ作成処理等のコマンド処理を示
す各種コマンドコードは、インターフェイス部１０から
コマンドレジスタ１１に転送され、コマンドレジスタ１
１に格納される。さらに、このコマンドコードは、コマ
ンドデコーダ１２に転送される。
【００２３】コマンドデコーダ１２は、コマンドレジス
タ１１から転送されてきたコマンドコードがどのような
コマンド処理を示すものであるかを判定し、判定したコ
マンド処理を実行するコマンド処理集積部１３のコマン
ド処理部を起動する。そして、コマンドデコーダ１２に
より起動されたコマンド処理部によりコマンドコードに
対応するコマンド処理が実行される。例えば、上位装置
から入力されたコマンドコードがＥＥＰＲＯＭ１６にア
クセスするコマンド処理である場合には、このコマンド
処理を実行するコマンド処理部は、ＥＥＰＲＯＭコント
ローラ１３ｂとアドレスレジスタ＆カウンタ１５により
ＥＥＰＲＯＭ１６を制御し、データバスＬ１を介してと
上位装置の間のデータ転送を実行させる。また、上位装
置から入力されたコマンドコードが認証データ生成処理
である場合には、コマンドデコーダ１２により認証デー
タ生成部１３ａが起動され、認証データ生成部１３ａ
は、ＥＥＰＲＯＭコントローラ１３ｂとアドレスレジス
タ＆カウンタ１５によりＥＥＰＲＯＭ１６を制御し、乱
数データに対し認証データ生成用ファイル１６ｂの命令
コードによる単位処理を順次実行することにより、上記
の乱数データから認証データを生成する。このとき、認
証用キーデータ１６ａは、所定の単位処理においてパラ
メータとして用いられる。
タ１１から転送されてきたコマンドコードがどのような
コマンド処理を示すものであるかを判定し、判定したコ
マンド処理を実行するコマンド処理集積部１３のコマン
ド処理部を起動する。そして、コマンドデコーダ１２に
より起動されたコマンド処理部によりコマンドコードに
対応するコマンド処理が実行される。例えば、上位装置
から入力されたコマンドコードがＥＥＰＲＯＭ１６にア
クセスするコマンド処理である場合には、このコマンド
処理を実行するコマンド処理部は、ＥＥＰＲＯＭコント
ローラ１３ｂとアドレスレジスタ＆カウンタ１５により
ＥＥＰＲＯＭ１６を制御し、データバスＬ１を介してと
上位装置の間のデータ転送を実行させる。また、上位装
置から入力されたコマンドコードが認証データ生成処理
である場合には、コマンドデコーダ１２により認証デー
タ生成部１３ａが起動され、認証データ生成部１３ａ
は、ＥＥＰＲＯＭコントローラ１３ｂとアドレスレジス
タ＆カウンタ１５によりＥＥＰＲＯＭ１６を制御し、乱
数データに対し認証データ生成用ファイル１６ｂの命令
コードによる単位処理を順次実行することにより、上記
の乱数データから認証データを生成する。このとき、認
証用キーデータ１６ａは、所定の単位処理においてパラ
メータとして用いられる。
【００２４】図３は本発明の実施の形態１の認証データ
生成処理における命令コードと処理内容を示す図であ
る。命令コードの上位４ビットが各単位処理の実行コー
ドである。図３においては、”０００１”がＲＡＮ−シ
フト転送処理の実行コードであり、”００１０”がビッ
トシフト処理の実行コードであり、”００１１”がビッ
ト置換処理の実行コードであり、”０１００”がビット
反転処理の実行コードであり、”０１０１”がＸＯＲ処
理の実行コードである。また、”１１１１”が終了処理
の実行コードである。
生成処理における命令コードと処理内容を示す図であ
る。命令コードの上位４ビットが各単位処理の実行コー
ドである。図３においては、”０００１”がＲＡＮ−シ
フト転送処理の実行コードであり、”００１０”がビッ
トシフト処理の実行コードであり、”００１１”がビッ
ト置換処理の実行コードであり、”０１００”がビット
反転処理の実行コードであり、”０１０１”がＸＯＲ処
理の実行コードである。また、”１１１１”が終了処理
の実行コードである。
【００２５】ＩＮＳレジスタ１３８にロードされた命令
コードの上位４ビットが”０００１”である場合は、Ｒ
ＡＮ−シフト転送処理制御部１３９ａが起動され、ＲＡ
Ｎ−シフト転送処理が実行される。このとき、命令コー
ドの下位４ビットの内、上位の２ビットにより転送先が
指定され、また下位２ビットにより転送元が指定され
る。転送先または転送元の２ビットが”００”の場合は
シフトレジスタ１３３を示し、”０１”の場合はＲＡＮ
レジスタ１３２のレジスタＲＡＮ０およびＲＡＮ１を示
し、”１０”の場合はレジスタＲＡＮ２およびＲＡＮ３
を示し、また”１１”の場合はＲＡＮ４および５を示
す。例えば、命令コードが”０００１ １０００”の場
合には、レジスタＲＡＮ０およびＲＡＮ１の１６ビット
データがシフトレジスタ１３３に転送される。
コードの上位４ビットが”０００１”である場合は、Ｒ
ＡＮ−シフト転送処理制御部１３９ａが起動され、ＲＡ
Ｎ−シフト転送処理が実行される。このとき、命令コー
ドの下位４ビットの内、上位の２ビットにより転送先が
指定され、また下位２ビットにより転送元が指定され
る。転送先または転送元の２ビットが”００”の場合は
シフトレジスタ１３３を示し、”０１”の場合はＲＡＮ
レジスタ１３２のレジスタＲＡＮ０およびＲＡＮ１を示
し、”１０”の場合はレジスタＲＡＮ２およびＲＡＮ３
を示し、また”１１”の場合はＲＡＮ４および５を示
す。例えば、命令コードが”０００１ １０００”の場
合には、レジスタＲＡＮ０およびＲＡＮ１の１６ビット
データがシフトレジスタ１３３に転送される。
【００２６】また、ロードされた命令コードの上位４ビ
ットが”００１０”である場合は、ビットシフト処理制
御部１３９ｂが起動され、シフトレジスタ１３３により
ビットシフト処理が実行される。このとき、命令コード
の下位４ビットの値は、ビットシフト数を示す。例えば
下位４ビットの値が”００１１”の場合は３ビットシフ
トを示し、また”０１０１”の場合は５ビットシフトを
示す。
ットが”００１０”である場合は、ビットシフト処理制
御部１３９ｂが起動され、シフトレジスタ１３３により
ビットシフト処理が実行される。このとき、命令コード
の下位４ビットの値は、ビットシフト数を示す。例えば
下位４ビットの値が”００１１”の場合は３ビットシフ
トを示し、また”０１０１”の場合は５ビットシフトを
示す。
【００２７】また、命令コードの上位４ビットが”００
１１”の場合は、ビット置換処理部１３９ｃが起動さ
れ、ビット置換部１３５によりビット置換テーブルに従
ってシフトレジスタ１３３のデータのビット置換処理が
実行され、生成されたビット置換データがシフトレジス
タ１３３に格納される。このとき、命令コードの下位４
ビットは任意である。
１１”の場合は、ビット置換処理部１３９ｃが起動さ
れ、ビット置換部１３５によりビット置換テーブルに従
ってシフトレジスタ１３３のデータのビット置換処理が
実行され、生成されたビット置換データがシフトレジス
タ１３３に格納される。このとき、命令コードの下位４
ビットは任意である。
【００２８】また、ロードされた命令コードの上位４ビ
ットが”０１００”の場合は、ビット反転処理制御部１
３９ｃが起動され、ビット反転部１３６によりビット反
転テーブルに従ってシフトレジスタ１３３のデータのビ
ット置換処理が実行され、生成されたビット置換データ
がシフトレジスタ１３３に格納される。このとき、命令
コードの下位４ビットは任意である。
ットが”０１００”の場合は、ビット反転処理制御部１
３９ｃが起動され、ビット反転部１３６によりビット反
転テーブルに従ってシフトレジスタ１３３のデータのビ
ット置換処理が実行され、生成されたビット置換データ
がシフトレジスタ１３３に格納される。このとき、命令
コードの下位４ビットは任意である。
【００２９】また、ロードされた命令コードの上位４ビ
ットが”０１００”の場合は、ビット反転処理制御部１
３９ｄが起動され、ビット反転部１３６により、ビット
反転テーブルに従ってシフトレジスタ１３３のデータの
特定ビットを反転させるビット反転処理が実行され、生
成されたビット反転データがシフトレジスタ１３３に格
納される。このとき、ＩＮＳレジスタ１３８の下位４ビ
ットの値は任意である。
ットが”０１００”の場合は、ビット反転処理制御部１
３９ｄが起動され、ビット反転部１３６により、ビット
反転テーブルに従ってシフトレジスタ１３３のデータの
特定ビットを反転させるビット反転処理が実行され、生
成されたビット反転データがシフトレジスタ１３３に格
納される。このとき、ＩＮＳレジスタ１３８の下位４ビ
ットの値は任意である。
【００３０】また、ロードされた命令コードの上位４ビ
ットが”０１０１”の場合は、ＸＯＲ処理制御部１３９
ｅが起動され、ＸＯＲ部１３７によりシフトレジスタ１
３３のデータと指定されたデータ（セレクタ１３４によ
る選択データ）とのＸＯＲ処理が実行され、生成された
ＸＯＲデータがシフトレジスタ１３３に格納される。こ
のとき、命令コードの下位４ビットによりセレクタ１３
４の選択データが指定される。下位４ビットが”０００
１”の場合はＲＡＮレジスタ１３２のレジスタＲＡＮ０
およびＲＡＮ１のデータが選択され、”００１０”の場
合はＫＥＹレジスタ１３１のレジスタＫＥＹ０およびＫ
ＥＹ１のデータが選択され、”０１００”の場合はレジ
スタＫＥＹ２およびＫＥＹ３のデータが選択され、ま
た”１０００”の場合はレジスタＫＥＹ４およびＫＥＹ
５のデータが選択される。
ットが”０１０１”の場合は、ＸＯＲ処理制御部１３９
ｅが起動され、ＸＯＲ部１３７によりシフトレジスタ１
３３のデータと指定されたデータ（セレクタ１３４によ
る選択データ）とのＸＯＲ処理が実行され、生成された
ＸＯＲデータがシフトレジスタ１３３に格納される。こ
のとき、命令コードの下位４ビットによりセレクタ１３
４の選択データが指定される。下位４ビットが”０００
１”の場合はＲＡＮレジスタ１３２のレジスタＲＡＮ０
およびＲＡＮ１のデータが選択され、”００１０”の場
合はＫＥＹレジスタ１３１のレジスタＫＥＹ０およびＫ
ＥＹ１のデータが選択され、”０１００”の場合はレジ
スタＫＥＹ２およびＫＥＹ３のデータが選択され、ま
た”１０００”の場合はレジスタＫＥＹ４およびＫＥＹ
５のデータが選択される。
【００３１】また、ロードされた命令コードの上位４ビ
ットが”１１１１”の場合は、終了処理制御部１３９ｆ
が起動される。終了処理制御部１３９ｆが起動されたと
きに、ＲＡＮレジスタ１３２に格納されているデータ
が、生成された認証データとなる。終了処理制御部１３
９ｆは、上位装置、図示しない認証データ判定部、また
はＥＥＰＲＯＭ１６に転送し、一連の認証データ生成処
理を終了する。このとき、命令コードの下位４ビットは
任意である。
ットが”１１１１”の場合は、終了処理制御部１３９ｆ
が起動される。終了処理制御部１３９ｆが起動されたと
きに、ＲＡＮレジスタ１３２に格納されているデータ
が、生成された認証データとなる。終了処理制御部１３
９ｆは、上位装置、図示しない認証データ判定部、また
はＥＥＰＲＯＭ１６に転送し、一連の認証データ生成処
理を終了する。このとき、命令コードの下位４ビットは
任意である。
【００３２】図４は本発明の実施の形態１の認証データ
生成処理の手順を示すフローチャートである。図４にお
いて、ｋは上記のロードコード番号である。まず、認証
データ生成部１３ａの開始処理制御部１３９ｘは、ステ
ップＳ１でＥＥＰＲＯＭ１６の認証用キーデータ１６ａ
をデータバスＬ１を介してＫＥＹレジスタ１３１に格納
するとともに、乱数データをＲＡＮレジスタ１３２に格
納し、ステップＳ２でアドレスレジスタ＆カウンタ１５
に認証データ生成用ファイル１６ｂのコード番号１の命
令コードのＥＥＰＲＯＭ１６におけるアドレスをセット
し（このステップＳ２はロードコード番号ｋを１に設定
することに該当する）、ステップＳ３で認証データ生成
用ファイル１６ｂのコード番号１の命令コードをデータ
バスＬ１を介してＩＮＳレジスタ１３８にロードする。
生成処理の手順を示すフローチャートである。図４にお
いて、ｋは上記のロードコード番号である。まず、認証
データ生成部１３ａの開始処理制御部１３９ｘは、ステ
ップＳ１でＥＥＰＲＯＭ１６の認証用キーデータ１６ａ
をデータバスＬ１を介してＫＥＹレジスタ１３１に格納
するとともに、乱数データをＲＡＮレジスタ１３２に格
納し、ステップＳ２でアドレスレジスタ＆カウンタ１５
に認証データ生成用ファイル１６ｂのコード番号１の命
令コードのＥＥＰＲＯＭ１６におけるアドレスをセット
し（このステップＳ２はロードコード番号ｋを１に設定
することに該当する）、ステップＳ３で認証データ生成
用ファイル１６ｂのコード番号１の命令コードをデータ
バスＬ１を介してＩＮＳレジスタ１３８にロードする。
【００３３】次に、ロードされた命令コードに従って、
ＲＡＮ−シフト転送処理、ビットシフト処理、ビット置
換処理、ビット反転処理、ＸＯＲ処理、または終了処理
のいずれかの単位処理が実行される。すなわち、ステッ
プＳ４で上記ロードされた命令コードがＲＡＮ−シフト
転送処理の実行コードである場合には、ＲＡＮ−シフト
転送処理制御部１３９ａが起動される。ＲＡＮ−シフト
転送処理制御部１３９ａは、ステップＳ５でＲＡＮ−シ
フト転送処理を実行させ、ステップＳ１４でアドレスレ
ジスタ＆カウンタ１５を１回インクリメントすることに
よりアドレスレジスタ＆カウンタ１５にコード番号２の
命令コードのアドレスをセットし（このステップＳ２は
ロードコード番号ｋを１つインクリメントすることに該
当する）、ステップＳ１５でＩＮＳレジスタ１３８にコ
ード番号２の命令コードをロードし（ＩＮＳレジスタ１
３８の値をコード番号２の命令コードの値に更新し）、
ステップＳ４に戻る。また、ステップＳ４で上記ロード
されたコード番号１の命令コードがＲＡＮ−シフト転送
処理の実行コードでない場合にはステップＳ６に進む。
ＲＡＮ−シフト転送処理、ビットシフト処理、ビット置
換処理、ビット反転処理、ＸＯＲ処理、または終了処理
のいずれかの単位処理が実行される。すなわち、ステッ
プＳ４で上記ロードされた命令コードがＲＡＮ−シフト
転送処理の実行コードである場合には、ＲＡＮ−シフト
転送処理制御部１３９ａが起動される。ＲＡＮ−シフト
転送処理制御部１３９ａは、ステップＳ５でＲＡＮ−シ
フト転送処理を実行させ、ステップＳ１４でアドレスレ
ジスタ＆カウンタ１５を１回インクリメントすることに
よりアドレスレジスタ＆カウンタ１５にコード番号２の
命令コードのアドレスをセットし（このステップＳ２は
ロードコード番号ｋを１つインクリメントすることに該
当する）、ステップＳ１５でＩＮＳレジスタ１３８にコ
ード番号２の命令コードをロードし（ＩＮＳレジスタ１
３８の値をコード番号２の命令コードの値に更新し）、
ステップＳ４に戻る。また、ステップＳ４で上記ロード
されたコード番号１の命令コードがＲＡＮ−シフト転送
処理の実行コードでない場合にはステップＳ６に進む。
【００３４】ステップＳ６で上記ロードされたコード番
号１の命令コードがビットシフト処理の実行コードであ
る場合には、ビットシフト処理制御部１３９ｂが起動さ
れる。ビットシフト処理制御部１３９ｂは、ステップＳ
７でビットシフト処理を実行させ、ステップＳ１４でア
ドレスレジスタ＆カウンタ１５にコード番号２の命令コ
ードのアドレスをセットし、Ｓ１５でＩＮＳレジスタ１
３８にコード番号２の命令コードをロードし、ステップ
Ｓ４に戻る。また、ステップＳ６で上記ロードされたコ
ード番号１の命令コードがビットシフト処理の実行コー
ドでない場合にはステップＳ８に進む。
号１の命令コードがビットシフト処理の実行コードであ
る場合には、ビットシフト処理制御部１３９ｂが起動さ
れる。ビットシフト処理制御部１３９ｂは、ステップＳ
７でビットシフト処理を実行させ、ステップＳ１４でア
ドレスレジスタ＆カウンタ１５にコード番号２の命令コ
ードのアドレスをセットし、Ｓ１５でＩＮＳレジスタ１
３８にコード番号２の命令コードをロードし、ステップ
Ｓ４に戻る。また、ステップＳ６で上記ロードされたコ
ード番号１の命令コードがビットシフト処理の実行コー
ドでない場合にはステップＳ８に進む。
【００３５】ステップＳ８で上記ロードされたコード番
号１の命令コードがビット置換処理の実行コードである
場合には、ビット置換処理制御部１３９ｃが起動され
る。ビット置換処理制御部１３９ｃは、ステップＳ９で
ビット置換処理を実行し、ステップＳ１４およびＳ１５
でＩＮＳレジスタ１３８にコード番号２の命令コードを
ロードし、ステップＳ４に戻る。また、ステップＳ８で
上記ロードされたコード番号１の命令コードがビット置
換処理の実行コードでない場合にはステップＳ１０に進
む。
号１の命令コードがビット置換処理の実行コードである
場合には、ビット置換処理制御部１３９ｃが起動され
る。ビット置換処理制御部１３９ｃは、ステップＳ９で
ビット置換処理を実行し、ステップＳ１４およびＳ１５
でＩＮＳレジスタ１３８にコード番号２の命令コードを
ロードし、ステップＳ４に戻る。また、ステップＳ８で
上記ロードされたコード番号１の命令コードがビット置
換処理の実行コードでない場合にはステップＳ１０に進
む。
【００３６】ステップＳ１０で上記ロードされたコード
番号１の命令コードがビット反転処理の実行コードであ
る場合には、ビット反転処理制御部１３９ｄが起動され
る。ビット反転処理制御部１３９ｄは、ステップＳ１１
でビット反転処理を実行させ、ステップＳ１４およびＳ
１５でＩＮＳレジスタ１３８にコード番号２の命令コー
ドをロードし、ステップＳ４に戻る。また、ステップＳ
１０で上記ロードされたコード番号１の命令コードがビ
ット反転処理の実行コードでない場合にはステップＳ１
２に進む。
番号１の命令コードがビット反転処理の実行コードであ
る場合には、ビット反転処理制御部１３９ｄが起動され
る。ビット反転処理制御部１３９ｄは、ステップＳ１１
でビット反転処理を実行させ、ステップＳ１４およびＳ
１５でＩＮＳレジスタ１３８にコード番号２の命令コー
ドをロードし、ステップＳ４に戻る。また、ステップＳ
１０で上記ロードされたコード番号１の命令コードがビ
ット反転処理の実行コードでない場合にはステップＳ１
２に進む。
【００３７】ステップＳ１２で上記ロードされたコード
番号１の命令コードがＸＯＲ処理を示すものである場合
には、ＸＯＲ処理制御部１３９ｅが起動される。ＸＯＲ
処理制御部１３９ｅは、ステップＳ１３でＸＯＲ処理を
実行させ、ステップＳ１４およびＳ１５でＩＮＳレジス
タ１３８にコード番号２の命令コードをロードし、ステ
ップＳ４に戻る。このように、上記ロードされたコード
番号１の命令コードに従って、ステップＳ５、Ｓ７、Ｓ
９、Ｓ１１、またはＳ１３でいずれかの単位処理を実行
し、ステップＳ１４およびＳ１５でＩＮＳレジスタ１３
８にコード番号２の命令コードをロードし、ステップＳ
４に戻る。
番号１の命令コードがＸＯＲ処理を示すものである場合
には、ＸＯＲ処理制御部１３９ｅが起動される。ＸＯＲ
処理制御部１３９ｅは、ステップＳ１３でＸＯＲ処理を
実行させ、ステップＳ１４およびＳ１５でＩＮＳレジス
タ１３８にコード番号２の命令コードをロードし、ステ
ップＳ４に戻る。このように、上記ロードされたコード
番号１の命令コードに従って、ステップＳ５、Ｓ７、Ｓ
９、Ｓ１１、またはＳ１３でいずれかの単位処理を実行
し、ステップＳ１４およびＳ１５でＩＮＳレジスタ１３
８にコード番号２の命令コードをロードし、ステップＳ
４に戻る。
【００３８】次に上記コード番号１の命令コードに対す
る手順と同様にして、ステップＳ４、Ｓ６、Ｓ８、Ｓ１
０、Ｓ１２のいずれかで、上記ロードされたコード番号
２の命令コードに対応する１３９ａ〜１３９ｅのいずれ
かの単位処理制御部が起動される。起動された単位処理
制御部は、単位処理を実行させ、ステップＳ１４および
Ｓ１５でＩＮＳレジスタ１３８にコード番号３の命令コ
ードをロードし、再びステップＳ４に戻る。このよう
に、ＩＮＳレジスタ１３８にロードされる命令コード
が、単位処理の実行コードであり、終了処理の実行コー
ドでない間は、命令コードにより指定された単位処理を
順次実行していく。
る手順と同様にして、ステップＳ４、Ｓ６、Ｓ８、Ｓ１
０、Ｓ１２のいずれかで、上記ロードされたコード番号
２の命令コードに対応する１３９ａ〜１３９ｅのいずれ
かの単位処理制御部が起動される。起動された単位処理
制御部は、単位処理を実行させ、ステップＳ１４および
Ｓ１５でＩＮＳレジスタ１３８にコード番号３の命令コ
ードをロードし、再びステップＳ４に戻る。このよう
に、ＩＮＳレジスタ１３８にロードされる命令コード
が、単位処理の実行コードであり、終了処理の実行コー
ドでない間は、命令コードにより指定された単位処理を
順次実行していく。
【００３９】次にステップＳ１２でロードされた命令コ
ードがＸＯＲ処理の実行コードでない場合にはステップ
Ｓ１６に進む。ステップＳ１６で上記ロードされた命令
コードが終了処理の実行コードであるので、終了処理制
御部１３９ｆが起動される。このとき、ＲＡＮレジスタ
１３２に格納されているデータが認証データとなる。終
了処理制御部１３９ｆは、ステップＳ１６で終了処理を
実行させ、一連の認証データ生成処理を終了させる。
ードがＸＯＲ処理の実行コードでない場合にはステップ
Ｓ１６に進む。ステップＳ１６で上記ロードされた命令
コードが終了処理の実行コードであるので、終了処理制
御部１３９ｆが起動される。このとき、ＲＡＮレジスタ
１３２に格納されているデータが認証データとなる。終
了処理制御部１３９ｆは、ステップＳ１６で終了処理を
実行させ、一連の認証データ生成処理を終了させる。
【００４０】図５は本発明の実施の形態１における認証
データ生成用ファイル１６ｂのデータ例を示す図であ
る。図５の認証データ生成用ファイル１６ｂによる認証
データ生成処理においては、まず、コード番号１〜７の
命令コードに従い、ＲＡＮレジスタ１３２のレジスタＲ
ＡＮ０およびＲＡＮ１の乱数データの下位１６ビットデ
ータをシフトレジスタ１３３にＲＡＮ−シフト転送処理
し（コード番号１）、レジスタＲＡＮ２およびＲＡＮ３
の乱数データの中位１６ビットデータをレジスタＲＡＮ
０およびＲＡＮ１にＲＡＮ−シフト転送処理し（コード
番号２）、シフトレジスタ１３３の上記下位１６ビット
データを３ビットシフト処理し（コード番号３）、この
ビットシフトデータをビット置換処理し（コード番号
４）、このビット置換データをビット反転処理し（コー
ド番号５）、このビット反転データをレジスタＫＥＹ４
およびＫＥＹ５の認証用キーデータとＸＯＲ処理し（コ
ード番号６）、このＸＯＲデータをレジスタＲＡＮ２お
よびＲＡＮ３に転送する（コード番号７）。
データ生成用ファイル１６ｂのデータ例を示す図であ
る。図５の認証データ生成用ファイル１６ｂによる認証
データ生成処理においては、まず、コード番号１〜７の
命令コードに従い、ＲＡＮレジスタ１３２のレジスタＲ
ＡＮ０およびＲＡＮ１の乱数データの下位１６ビットデ
ータをシフトレジスタ１３３にＲＡＮ−シフト転送処理
し（コード番号１）、レジスタＲＡＮ２およびＲＡＮ３
の乱数データの中位１６ビットデータをレジスタＲＡＮ
０およびＲＡＮ１にＲＡＮ−シフト転送処理し（コード
番号２）、シフトレジスタ１３３の上記下位１６ビット
データを３ビットシフト処理し（コード番号３）、この
ビットシフトデータをビット置換処理し（コード番号
４）、このビット置換データをビット反転処理し（コー
ド番号５）、このビット反転データをレジスタＫＥＹ４
およびＫＥＹ５の認証用キーデータとＸＯＲ処理し（コ
ード番号６）、このＸＯＲデータをレジスタＲＡＮ２お
よびＲＡＮ３に転送する（コード番号７）。
【００４１】次にコード番号８〜１４の各命令コードに
従い、レジスタＲＡＮ０およびＲＡＮ１の上記中位１６
ビットデータをシフトレジスタ１３３に転送し（コード
番号８）、レジスタＲＡＮ４およびＲＡＮ５の乱数デー
タの上位１６ビットデータをレジスタＲＡＮ０およびＲ
ＡＮ１に転送し（コード番号９）、シフトレジスタ１３
３の上記中位１６ビットデータを５ビットシフト処理し
（コード番号１０）、このビットシフトデータをビット
置換処理し（コード番号１１）、このビット置換データ
をビット反転処理し（コード番号１２）、このビット反
転データをレジスタＫＥＹ４およびＫＥＹ５の認証用キ
ーデータとＸＯＲ処理し（コード番号１３）、このＸＯ
ＲデータをレジスタＲＡＮ４およびＲＡＮ５に転送する
（コード番号１４）。
従い、レジスタＲＡＮ０およびＲＡＮ１の上記中位１６
ビットデータをシフトレジスタ１３３に転送し（コード
番号８）、レジスタＲＡＮ４およびＲＡＮ５の乱数デー
タの上位１６ビットデータをレジスタＲＡＮ０およびＲ
ＡＮ１に転送し（コード番号９）、シフトレジスタ１３
３の上記中位１６ビットデータを５ビットシフト処理し
（コード番号１０）、このビットシフトデータをビット
置換処理し（コード番号１１）、このビット置換データ
をビット反転処理し（コード番号１２）、このビット反
転データをレジスタＫＥＹ４およびＫＥＹ５の認証用キ
ーデータとＸＯＲ処理し（コード番号１３）、このＸＯ
ＲデータをレジスタＲＡＮ４およびＲＡＮ５に転送する
（コード番号１４）。
【００４２】次にコード番号１５〜２１の各命令コード
に従い、レジスタＲＡＮ０およびＲＡＮ１の上記上位１
６ビットデータをシフトレジスタ１３３に転送し（コー
ド番号１５）、この上位１６ビットデータを７ビットシ
フト処理し（コード番号１６）、このビットシフトデー
タをビット置換処理し（コード番号１７）、このビット
置換データをビット反転処理し（コード番号１８）、こ
のビット反転データをレジスタＫＥＹ０およびＫＥＹ１
の認証用キーデータとＸＯＲ処理し（コード番号１
９）、このＸＯＲデータをレジスタＲＡＮ０およびＲＡ
Ｎ１に転送し（コード番号２０）、一連の認証データ生
成処理を終了する（コード番号２１）。
に従い、レジスタＲＡＮ０およびＲＡＮ１の上記上位１
６ビットデータをシフトレジスタ１３３に転送し（コー
ド番号１５）、この上位１６ビットデータを７ビットシ
フト処理し（コード番号１６）、このビットシフトデー
タをビット置換処理し（コード番号１７）、このビット
置換データをビット反転処理し（コード番号１８）、こ
のビット反転データをレジスタＫＥＹ０およびＫＥＹ１
の認証用キーデータとＸＯＲ処理し（コード番号１
９）、このＸＯＲデータをレジスタＲＡＮ０およびＲＡ
Ｎ１に転送し（コード番号２０）、一連の認証データ生
成処理を終了する（コード番号２１）。
【００４３】すなわち、図５の認証データ生成処理にお
いては、開始処理でレジスタＲ０およびＲ１に格納され
た乱数データの下位１６ビットデータに各種の単位処理
を施し、認証データの中位１６ビットデータとしてレジ
スタＲ２およびＲ３に戻し、次に開始処理でレジスタＲ
２およびＲ３に格納された乱数データの中位１６ビット
データに各種の単位処理を施し、認証データの上位１６
ビットデータとしてレジスタＲ４およびＲ５に戻し、次
に開始処理でレジスタＲ４およびＲ５に格納された乱数
データの上位１６ビットデータに各種の単位処理を施
し、認証データの下位１６ビットデータとしてレジスタ
Ｒ０およびＲ１に戻し、認証データ生成処理を終了す
る。なお、図５の認証データ生成用ファイル１６ｂは、
２１バイトの容量であり、２０の単位処理を順次実行さ
せるものであるが、ＥＥＰＲＯＭ１６に１００〜２００
バイトの認証データ生成用ファイル１６ｂの記憶エリア
を用意すれば、かなり複雑な認証データ生成処理が可能
である。
いては、開始処理でレジスタＲ０およびＲ１に格納され
た乱数データの下位１６ビットデータに各種の単位処理
を施し、認証データの中位１６ビットデータとしてレジ
スタＲ２およびＲ３に戻し、次に開始処理でレジスタＲ
２およびＲ３に格納された乱数データの中位１６ビット
データに各種の単位処理を施し、認証データの上位１６
ビットデータとしてレジスタＲ４およびＲ５に戻し、次
に開始処理でレジスタＲ４およびＲ５に格納された乱数
データの上位１６ビットデータに各種の単位処理を施
し、認証データの下位１６ビットデータとしてレジスタ
Ｒ０およびＲ１に戻し、認証データ生成処理を終了す
る。なお、図５の認証データ生成用ファイル１６ｂは、
２１バイトの容量であり、２０の単位処理を順次実行さ
せるものであるが、ＥＥＰＲＯＭ１６に１００〜２００
バイトの認証データ生成用ファイル１６ｂの記憶エリア
を用意すれば、かなり複雑な認証データ生成処理が可能
である。
【００４４】この実施の形態１のＩＣカード用ＬＳＩ１
は、認証データ生成用ファイル１６ｂの内容を変えるだ
けで異なる認証データ生成アルゴリズムのＩＣカード用
ＬＳＩとなる。この認証データ生成アルゴリズムが互い
に異なるＩＣカード用ＬＳＩにより認証データ生成アル
ゴリズムが異なるＩＣカードを作成し、ＩＣカードのＩ
Ｄ番号と認証データ生成アルゴリズムとの対応を上位装
置に登録しておき、カードを発行したあとの相互認証時
に、上位装置側において、ＩＣカードのＩＤ番号を読み
出し、このＩＤ番号に対応する認証データ生成アルゴリ
ズムで認証データを生成するようにすれば、認証データ
生成アルゴリズムが互いに異なるＩＣカードによりＩＣ
カードシステムを構成することが可能となる。
は、認証データ生成用ファイル１６ｂの内容を変えるだ
けで異なる認証データ生成アルゴリズムのＩＣカード用
ＬＳＩとなる。この認証データ生成アルゴリズムが互い
に異なるＩＣカード用ＬＳＩにより認証データ生成アル
ゴリズムが異なるＩＣカードを作成し、ＩＣカードのＩ
Ｄ番号と認証データ生成アルゴリズムとの対応を上位装
置に登録しておき、カードを発行したあとの相互認証時
に、上位装置側において、ＩＣカードのＩＤ番号を読み
出し、このＩＤ番号に対応する認証データ生成アルゴリ
ズムで認証データを生成するようにすれば、認証データ
生成アルゴリズムが互いに異なるＩＣカードによりＩＣ
カードシステムを構成することが可能となる。
【００４５】このように実施の形態１のＩＣカード用Ｌ
ＳＩ１によれば、認証データ生成アルゴリズムを決める
認証データ生成ファイル１６ｂを、電気的にデータの書
き込みが可能なＥＥＰＲＯＭ１６に記憶させたことによ
り、認証データ生成用ファイル１６ｂの内容を変更する
だけで製造過程（ＩＣカードの発行前）あるいはＩＣカ
ードの発行後において認証データ生成アルゴリズムを容
易に変更できる。また、ＩＣカード用ＬＳＩ全体を制御
するＣＰＵを設けず、認証データ生成部１３ａに論理回
路（ランダムロジック）で構成した制御ロジック部１３
９を設け、この制御ロジック部１３９により、認証デー
タ生成用ファイル１６ｂの各種単位処理の実行コードに
従って各種単位処理を順次実行し、終了処理の実行コー
ドに従って認証データ生成処理を終了する一連の認証デ
ータ生成処理を制御するようにしたことにより、ＣＰＵ
を備えた従来のＩＣカード用ＬＳＩよりもチップサイズ
を小さくできできるとともに価格を下げることができ、
またＣＰＵを備えない従来のＩＣカード用ＬＳＩより
も、認証データ生成アルゴリズムの自由度が大きくな
り、複雑な認証データ生成処理ができる。
ＳＩ１によれば、認証データ生成アルゴリズムを決める
認証データ生成ファイル１６ｂを、電気的にデータの書
き込みが可能なＥＥＰＲＯＭ１６に記憶させたことによ
り、認証データ生成用ファイル１６ｂの内容を変更する
だけで製造過程（ＩＣカードの発行前）あるいはＩＣカ
ードの発行後において認証データ生成アルゴリズムを容
易に変更できる。また、ＩＣカード用ＬＳＩ全体を制御
するＣＰＵを設けず、認証データ生成部１３ａに論理回
路（ランダムロジック）で構成した制御ロジック部１３
９を設け、この制御ロジック部１３９により、認証デー
タ生成用ファイル１６ｂの各種単位処理の実行コードに
従って各種単位処理を順次実行し、終了処理の実行コー
ドに従って認証データ生成処理を終了する一連の認証デ
ータ生成処理を制御するようにしたことにより、ＣＰＵ
を備えた従来のＩＣカード用ＬＳＩよりもチップサイズ
を小さくできできるとともに価格を下げることができ、
またＣＰＵを備えない従来のＩＣカード用ＬＳＩより
も、認証データ生成アルゴリズムの自由度が大きくな
り、複雑な認証データ生成処理ができる。
【００４６】また、実施の形態１のＩＣカード用ＬＳＩ
１を用いてＩＣカードを作成することにより、ＣＰＵを
備えた従来のＩＣカード用ＬＳＩを用いてＩＣカードを
作成する場合よりも、製造コストを下げることができ
る。また、認証データ生成アルゴリズムが互いに異なる
ＩＣカードを作成することができ、また認証データ生成
アルゴリズムを解読されてしまった場合等に製造過程あ
るいはＩＣカード発行後において認証データ生成アルゴ
リズムを容易に変更することができるので、ＣＰＵを備
えない従来のＩＣカード用ＬＳＩを用いてＩＣカードを
作成する場合よりも、ＩＣカードシステムのセキュリテ
ィを向上させることができる。
１を用いてＩＣカードを作成することにより、ＣＰＵを
備えた従来のＩＣカード用ＬＳＩを用いてＩＣカードを
作成する場合よりも、製造コストを下げることができ
る。また、認証データ生成アルゴリズムが互いに異なる
ＩＣカードを作成することができ、また認証データ生成
アルゴリズムを解読されてしまった場合等に製造過程あ
るいはＩＣカード発行後において認証データ生成アルゴ
リズムを容易に変更することができるので、ＣＰＵを備
えない従来のＩＣカード用ＬＳＩを用いてＩＣカードを
作成する場合よりも、ＩＣカードシステムのセキュリテ
ィを向上させることができる。
【００４７】実施の形態２ 本発明の実施の形態２のＩＣカード用ＬＳＩは、上記実
施の形態１のＩＣカード用ＬＳＩ（図１参照）におい
て、コマンド処理集積部１３の認証データ生成部１３ａ
を認証データ生成部１４ａとしたものである。図６は本
発明の実施の形態２の認証データ生成部１４ａのブロッ
ク図である。なお、図６において、図２と同じものには
同じ符号を付けてある。図６において、認証データ生成
部１４ａは、ＫＥＹレジスタ１３１と、ＲＡＮレジスタ
１３２と、シフトレジスタ１３３と、セレクタ１３４
と、ビット置換部１３５と、ビット反転部１３６と、Ｘ
ＯＲ部１３７と、ＩＮＳレジスタ１３８と、退避レジス
タ１４０（退避データ格納部）と、ロジック回路により
構成された制御ロジック部１４１と、１６ビットのロー
カルデータバスＬ２とを有する。すなわち、認証データ
生成部１４ａは、図２の認証データ生成部１３ａにおい
て、退避レジスタ１４０を追加し、制御ロジック部１３
９を制御ロジック部１４１としたものである。
施の形態１のＩＣカード用ＬＳＩ（図１参照）におい
て、コマンド処理集積部１３の認証データ生成部１３ａ
を認証データ生成部１４ａとしたものである。図６は本
発明の実施の形態２の認証データ生成部１４ａのブロッ
ク図である。なお、図６において、図２と同じものには
同じ符号を付けてある。図６において、認証データ生成
部１４ａは、ＫＥＹレジスタ１３１と、ＲＡＮレジスタ
１３２と、シフトレジスタ１３３と、セレクタ１３４
と、ビット置換部１３５と、ビット反転部１３６と、Ｘ
ＯＲ部１３７と、ＩＮＳレジスタ１３８と、退避レジス
タ１４０（退避データ格納部）と、ロジック回路により
構成された制御ロジック部１４１と、１６ビットのロー
カルデータバスＬ２とを有する。すなわち、認証データ
生成部１４ａは、図２の認証データ生成部１３ａにおい
て、退避レジスタ１４０を追加し、制御ロジック部１３
９を制御ロジック部１４１としたものである。
【００４８】この実施の形態２における一連の認証デー
タ生成処理は、開始処理、単位処理、ダミー処理、およ
び終了処理である。すなわち、実施の形態２の認証デー
タ生成処理は、上記第１の実施形態の認証データ生成処
理に、ダミー処理を追加したものである。認証データ生
成部１４ａによる認証データ生成処理は、最初に開始処
理を実行し、次に各種の単位処理およびダミー処理を順
次実行し、最後に終了処理を実行することにより、認証
データを生成する処理である。また、この実施の形態２
においていは、認証データ生成用ファイル１６ｂに、単
位処理および終了処理の実行コードのいずれにも該当し
ない命令コードが含まれているものとする。単位処理お
よび終了処理の実行コードのいずれにも該当しない命令
コードがＩＮＳレジスタ１３８にロードされた場合に
は、ダミー処理が実行される。ダミー処理は、ロードコ
ード番号を１つインクリメントし、このロードコード番
号に該当するコード番号命令コードをロードする処理で
ある。
タ生成処理は、開始処理、単位処理、ダミー処理、およ
び終了処理である。すなわち、実施の形態２の認証デー
タ生成処理は、上記第１の実施形態の認証データ生成処
理に、ダミー処理を追加したものである。認証データ生
成部１４ａによる認証データ生成処理は、最初に開始処
理を実行し、次に各種の単位処理およびダミー処理を順
次実行し、最後に終了処理を実行することにより、認証
データを生成する処理である。また、この実施の形態２
においていは、認証データ生成用ファイル１６ｂに、単
位処理および終了処理の実行コードのいずれにも該当し
ない命令コードが含まれているものとする。単位処理お
よび終了処理の実行コードのいずれにも該当しない命令
コードがＩＮＳレジスタ１３８にロードされた場合に
は、ダミー処理が実行される。ダミー処理は、ロードコ
ード番号を１つインクリメントし、このロードコード番
号に該当するコード番号命令コードをロードする処理で
ある。
【００４９】また、この実施の形態２における単位処理
は、ＲＡＮ−シフト転送処理、ビットシフト処理、ビッ
ト置換処理、ビット反転処理、ＸＯＲ処理、退避レジス
タ１４０−シフトレジスタ１３３間でデータを転送する
退避−シフト転送処理（退避データ転送処理）、ビット
判定ジャンプ処理（分岐ジャンプ処理）、およびジャン
プ処理である。すなわち、実施の形態２の単位処理は、
上記実施の形態１の単位処理に、退避−シフト転送処理
と、ビット判定ジャンプ処理と、ジャンプ処理とを追加
したものである。ビット判定ジャンプ処理は、ＲＡＮレ
ジスタ１３２のデータまたはシフトレジスタ１３３のデ
ータのいずれかを指定し、この指定したデータの特定ビ
ットの値が”０”ならば何もせず、また”１”ならばロ
ードコード番号を所定数ジャンプさせる単位処理であ
る。また、ジャンプ処理は、ロードコード番号を所定数
ジャンプさせる単位処理である。
は、ＲＡＮ−シフト転送処理、ビットシフト処理、ビッ
ト置換処理、ビット反転処理、ＸＯＲ処理、退避レジス
タ１４０−シフトレジスタ１３３間でデータを転送する
退避−シフト転送処理（退避データ転送処理）、ビット
判定ジャンプ処理（分岐ジャンプ処理）、およびジャン
プ処理である。すなわち、実施の形態２の単位処理は、
上記実施の形態１の単位処理に、退避−シフト転送処理
と、ビット判定ジャンプ処理と、ジャンプ処理とを追加
したものである。ビット判定ジャンプ処理は、ＲＡＮレ
ジスタ１３２のデータまたはシフトレジスタ１３３のデ
ータのいずれかを指定し、この指定したデータの特定ビ
ットの値が”０”ならば何もせず、また”１”ならばロ
ードコード番号を所定数ジャンプさせる単位処理であ
る。また、ジャンプ処理は、ロードコード番号を所定数
ジャンプさせる単位処理である。
【００５０】退避レジスタ１４０は、１６ビットのレジ
スタであり、ローカルデータバスＬ２を通じてシフトレ
ジスタ１３３から転送された１６ビットのデータを格納
し、また格納したデータをローカルデータバスＬ２を通
じてシフトレジスタ１３３に転送する。
スタであり、ローカルデータバスＬ２を通じてシフトレ
ジスタ１３３から転送された１６ビットのデータを格納
し、また格納したデータをローカルデータバスＬ２を通
じてシフトレジスタ１３３に転送する。
【００５１】論理回路により構成される制御ロジック部
１４１は、開始処理制御部１３９ｘと、終了処理制御部
１３９ｆと、ダミー処理制御部１４１ｊとを有し、また
各単位処理に対応して複数設けられた単位処理制御部と
して、ＲＡＮ−シフト転送処理制御部１３９ａと、ビッ
トシフト処理制御部１３９ｂと、ビット置換処理制御部
１３９ｃと、ビット反転処理制御部１３９ｄと、ＸＯＲ
処理制御部１３９ｅと、ビット判定ジャンプ処理制御部
１４１ｇと、ジャンプ処理制御部１４１ｈと、退避−シ
フト転送処理制御部１４１ｉとを有する。すなわち、制
御ロジック部１４１は、上記実施の形態１の制御ロジッ
ク部１３９に、ダミー処理制御部１４１ｊと、ビット判
定ジャンプ処理制御部１４１ｇと、ジャンプ処理制御部
１４１ｈと、退避−シフト転送処理制御部１４１ｉとを
追加したものである。
１４１は、開始処理制御部１３９ｘと、終了処理制御部
１３９ｆと、ダミー処理制御部１４１ｊとを有し、また
各単位処理に対応して複数設けられた単位処理制御部と
して、ＲＡＮ−シフト転送処理制御部１３９ａと、ビッ
トシフト処理制御部１３９ｂと、ビット置換処理制御部
１３９ｃと、ビット反転処理制御部１３９ｄと、ＸＯＲ
処理制御部１３９ｅと、ビット判定ジャンプ処理制御部
１４１ｇと、ジャンプ処理制御部１４１ｈと、退避−シ
フト転送処理制御部１４１ｉとを有する。すなわち、制
御ロジック部１４１は、上記実施の形態１の制御ロジッ
ク部１３９に、ダミー処理制御部１４１ｊと、ビット判
定ジャンプ処理制御部１４１ｇと、ジャンプ処理制御部
１４１ｈと、退避−シフト転送処理制御部１４１ｉとを
追加したものである。
【００５２】ダミー処理制御部１４１ｊは、ロードされ
た命令コードが単位処理および終了処理の実行コードの
いずれにも該当しないものである場合に起動され、ＩＮ
Ｓレジスタ１３８、ＥＥＰＲＯＭコントローラ１３ｂ、
およびアドレスレジスタ＆カウンタ１５を制御し、ロー
ドコード番号を１つインクリメントし、このロードコー
ド番号に該当するコード番号命令コードをロードするダ
ミー処理を実行させる。また、ビット判定ジャンプ処理
制御部１４１ｇは、ビット判定ジャンプ処理に対応する
単位処理制御部であり、ＲＡＮレジスタ１３２、シフト
レジスタ１３３、およびアドレスレジスタ＆カウンタ１
５を制御し、ビット判定ジャンプ処理を実行させる。ま
た、ジャンプ処理制御部１４１ｈは、ジャンプ処理に対
応する単位処理制御部であり、アドレスレジスタ＆カウ
ンタ１５を制御し、ジャンプ処理を実行させる。また、
退避−シフト転送処理制御部１４１ｉは、退避−シフト
転送処理に対応する単位処理制御部であり、シフトレジ
スタ１３３および退避レジスタ１４０を制御し、退避−
シフト転送処理を実行させる。これら１４１ｇ〜１４１
ｊの単位処理制御部も、１３９ａ〜１３９ｅの単位処理
制御部と同様に、単位処理を実行させたあとに、ＥＥＰ
ＲＯＭコントローラ１３ｂ、アドレスレジスタ＆カウン
タ１５、およびＩＮＳレジスタ１３８を制御することに
より、ロードコード番号を１つインクリメントし、この
ロードコード番号に該当するコード番号の命令コードを
ロードする。１３９ａ〜１３９ｅ、１４１ｇ〜１４１ｉ
の各単位処理制御部のロードコード番号のインクリメン
トと命令コードのロードを制御する部分、およびダミー
処理制御部１４１ｊとして、１つの論理回路を共有する
構成であっても良い。
た命令コードが単位処理および終了処理の実行コードの
いずれにも該当しないものである場合に起動され、ＩＮ
Ｓレジスタ１３８、ＥＥＰＲＯＭコントローラ１３ｂ、
およびアドレスレジスタ＆カウンタ１５を制御し、ロー
ドコード番号を１つインクリメントし、このロードコー
ド番号に該当するコード番号命令コードをロードするダ
ミー処理を実行させる。また、ビット判定ジャンプ処理
制御部１４１ｇは、ビット判定ジャンプ処理に対応する
単位処理制御部であり、ＲＡＮレジスタ１３２、シフト
レジスタ１３３、およびアドレスレジスタ＆カウンタ１
５を制御し、ビット判定ジャンプ処理を実行させる。ま
た、ジャンプ処理制御部１４１ｈは、ジャンプ処理に対
応する単位処理制御部であり、アドレスレジスタ＆カウ
ンタ１５を制御し、ジャンプ処理を実行させる。また、
退避−シフト転送処理制御部１４１ｉは、退避−シフト
転送処理に対応する単位処理制御部であり、シフトレジ
スタ１３３および退避レジスタ１４０を制御し、退避−
シフト転送処理を実行させる。これら１４１ｇ〜１４１
ｊの単位処理制御部も、１３９ａ〜１３９ｅの単位処理
制御部と同様に、単位処理を実行させたあとに、ＥＥＰ
ＲＯＭコントローラ１３ｂ、アドレスレジスタ＆カウン
タ１５、およびＩＮＳレジスタ１３８を制御することに
より、ロードコード番号を１つインクリメントし、この
ロードコード番号に該当するコード番号の命令コードを
ロードする。１３９ａ〜１３９ｅ、１４１ｇ〜１４１ｉ
の各単位処理制御部のロードコード番号のインクリメン
トと命令コードのロードを制御する部分、およびダミー
処理制御部１４１ｊとして、１つの論理回路を共有する
構成であっても良い。
【００５３】次に、本発明の実施の形態２のＩＣカード
用ＬＳＩの動作を説明する。なお、実施の形態２のＩＣ
カード用ＬＳＩにおける、制御ロジック部１４１が起動
されるまでの動作と、開始処理、終了処理、ＲＡＮ−シ
フト転送処理、ビットシフト処理、ビット置換処理、ビ
ット反転処理、およびＸＯＲ処理の動作は、上記実施の
形態１と同じである。
用ＬＳＩの動作を説明する。なお、実施の形態２のＩＣ
カード用ＬＳＩにおける、制御ロジック部１４１が起動
されるまでの動作と、開始処理、終了処理、ＲＡＮ−シ
フト転送処理、ビットシフト処理、ビット置換処理、ビ
ット反転処理、およびＸＯＲ処理の動作は、上記実施の
形態１と同じである。
【００５４】図７は本発明の実施の形態２の認証データ
生成処理において追加した命令コードと処理内容を示す
図である（実施の形態２の認証データ生成処理における
命令コードと処理内容の内、図３の命令コードと処理内
容を省略した図である）。図７においては、”０１１
０”がビット判定ジャンプ処理の実行コードであり、”
０１１１”がジャンプ処理の実行コードであり、”１０
００”が退避−シフト転送処理の実行コードである。な
お、上記の”０１１０”、”０１１１”、”１０００”
および図３の”０００１”、”００１０”、”００１
１”、”０１００”、”０１０１”以外がダミー処理の
実行コードとなる。
生成処理において追加した命令コードと処理内容を示す
図である（実施の形態２の認証データ生成処理における
命令コードと処理内容の内、図３の命令コードと処理内
容を省略した図である）。図７においては、”０１１
０”がビット判定ジャンプ処理の実行コードであり、”
０１１１”がジャンプ処理の実行コードであり、”１０
００”が退避−シフト転送処理の実行コードである。な
お、上記の”０１１０”、”０１１１”、”１０００”
および図３の”０００１”、”００１０”、”００１
１”、”０１００”、”０１０１”以外がダミー処理の
実行コードとなる。
【００５５】ＩＮＳレジスタ１３８にロードされた命令
コードの上位４ビットが”０１１０”の場合は、ビット
判定ジャンプ処理部１４１ｇが起動され、ビット判定ジ
ャンプ処理が実行される。ここでは、指定したレジスタ
のデータの特定ビットの値が”０”ならば何もせず、”
１”ならばアドレスレジスタ＆カウンタ１５を２回イン
クリメントする（ロードコード番号を２つジャンプさせ
る）ものとする。このとき、命令コードの下位２ビット
によりレジスタが指定される。下位２ビットが”００”
の場合はシフトレジスタ１３３を示し、”０１”の場合
はＲＡＮレジスタ１３２のレジスタＲＡＮ０を示し、”
１０”の場合はレジスタＲＡＮ２を示し、また”１１”
の場合はＲＡＮ４を示す。このビット判定ジャンプ処理
のあとに、ビット判定ジャンプ処理制御部１４１ｇはア
ドレスレジスタ＆カウンタ１５を１回インクリメントす
るので、ロードされたコード番号ｋの命令コードでビッ
ト判定ジャンプ処理制御部１４１ｇが起動されたときに
は、ビット判定ジャンプ処理制御部１４１ｇは、指定し
たレジスタのデータの特定ビットの値に従ってコード番
号ｋ１またはｋ＋３の命令コードをロードする。
コードの上位４ビットが”０１１０”の場合は、ビット
判定ジャンプ処理部１４１ｇが起動され、ビット判定ジ
ャンプ処理が実行される。ここでは、指定したレジスタ
のデータの特定ビットの値が”０”ならば何もせず、”
１”ならばアドレスレジスタ＆カウンタ１５を２回イン
クリメントする（ロードコード番号を２つジャンプさせ
る）ものとする。このとき、命令コードの下位２ビット
によりレジスタが指定される。下位２ビットが”００”
の場合はシフトレジスタ１３３を示し、”０１”の場合
はＲＡＮレジスタ１３２のレジスタＲＡＮ０を示し、”
１０”の場合はレジスタＲＡＮ２を示し、また”１１”
の場合はＲＡＮ４を示す。このビット判定ジャンプ処理
のあとに、ビット判定ジャンプ処理制御部１４１ｇはア
ドレスレジスタ＆カウンタ１５を１回インクリメントす
るので、ロードされたコード番号ｋの命令コードでビッ
ト判定ジャンプ処理制御部１４１ｇが起動されたときに
は、ビット判定ジャンプ処理制御部１４１ｇは、指定し
たレジスタのデータの特定ビットの値に従ってコード番
号ｋ１またはｋ＋３の命令コードをロードする。
【００５６】また、ロードされた命令コードの上位４ビ
ットが”０１１１”の場合は、ジャンプ処理制御部１４
１ｈが起動され、ジャンプ処理が実行される。ここで
は、アドレスレジスタ＆カウンタ１５を１回インクリメ
ントする（ロードコード番号を１つジャンプさせる）も
のとする。このとき、命令コードの下位４ビットは任意
である。このジャンプ処理のあとに、ジャンプ処理部１
４１ｇはアドレスレジスタ＆カウンタ１５をさらに１回
インクリメントするので、ロードされたコード番号ｋの
命令コードでジャンプ処理制御部１４１ｈが起動された
ときには、ジャンプ処理制御部１４１ｈは、コード番号
ｋ＋２の命令コードをロードする。従って、コード番号
を２つ（認証データ生成用ファイル１６ｂを２バイト）
ジャンプしたことになる。
ットが”０１１１”の場合は、ジャンプ処理制御部１４
１ｈが起動され、ジャンプ処理が実行される。ここで
は、アドレスレジスタ＆カウンタ１５を１回インクリメ
ントする（ロードコード番号を１つジャンプさせる）も
のとする。このとき、命令コードの下位４ビットは任意
である。このジャンプ処理のあとに、ジャンプ処理部１
４１ｇはアドレスレジスタ＆カウンタ１５をさらに１回
インクリメントするので、ロードされたコード番号ｋの
命令コードでジャンプ処理制御部１４１ｈが起動された
ときには、ジャンプ処理制御部１４１ｈは、コード番号
ｋ＋２の命令コードをロードする。従って、コード番号
を２つ（認証データ生成用ファイル１６ｂを２バイト）
ジャンプしたことになる。
【００５７】また、ロードされた命令コードの上位４ビ
ットが”１０００”の場合は、退避−シフト転送処理部
１４１ｉが起動され、退避−シフト転送処理が実行され
る。このとき、命令コードの下位４ビットによりデータ
転送の向きが指定される。すなわち、下位４ビットの
内、上位の２ビットにより転送先が指定され、また下位
２ビットにより転送元が指定される。転送先または転送
元の２ビットの値が”００”の場合はシフトレジスタ１
３３を示し、”０１”の場合は退避レジスタ１４０を示
す。例えば、命令コードが”１０００ ０００１”の場
合には、シフトレジスタ１３３の１６ビットデータが退
避レジスタ１４０に転送される。
ットが”１０００”の場合は、退避−シフト転送処理部
１４１ｉが起動され、退避−シフト転送処理が実行され
る。このとき、命令コードの下位４ビットによりデータ
転送の向きが指定される。すなわち、下位４ビットの
内、上位の２ビットにより転送先が指定され、また下位
２ビットにより転送元が指定される。転送先または転送
元の２ビットの値が”００”の場合はシフトレジスタ１
３３を示し、”０１”の場合は退避レジスタ１４０を示
す。例えば、命令コードが”１０００ ０００１”の場
合には、シフトレジスタ１３３の１６ビットデータが退
避レジスタ１４０に転送される。
【００５８】図８は本発明の実施の形態２の認証データ
生成処理の手順を示すフローチャートである。なお、図
８において、図４と同じものには同じ符号を付けてあ
る。図７の認証データ生成処理は、図４の認証データ生
成処理において、ステップＳ２１〜ステップＳ２７を追
加したものである。
生成処理の手順を示すフローチャートである。なお、図
８において、図４と同じものには同じ符号を付けてあ
る。図７の認証データ生成処理は、図４の認証データ生
成処理において、ステップＳ２１〜ステップＳ２７を追
加したものである。
【００５９】ステップＳ３でＩＮＳレジスタ１３８にロ
ードされたコード番号の命令コードが、ステップＳ４、
Ｓ６、Ｓ８、Ｓ１０、およびＳ１２で各単位処理の実行
コードでない場合には、ステップＳ２１に進む。ステッ
プＳ２１で上記ロードされたコード番号１の命令コード
がビット判定ジャンプ処理の実行コードである場合に
は、ビット判定ジャンプ処理制御部１４１ｇが起動され
る。ビット判定ジャンプ処理制御部１４１ｇは、ステッ
プＳ２２でビット判定ジャンプ処理を実行し、ステップ
Ｓ１４およびＳ１５でＩＮＳレジスタ１３８にコード番
号２の命令コードをロードし、ステップＳ４に戻る。ま
た、ステップＳ２１で上記ロードされたコード番号１の
命令コードがビット判定ジャンプ処理の実行コードでな
い場合にはステップＳ２３に進む。
ードされたコード番号の命令コードが、ステップＳ４、
Ｓ６、Ｓ８、Ｓ１０、およびＳ１２で各単位処理の実行
コードでない場合には、ステップＳ２１に進む。ステッ
プＳ２１で上記ロードされたコード番号１の命令コード
がビット判定ジャンプ処理の実行コードである場合に
は、ビット判定ジャンプ処理制御部１４１ｇが起動され
る。ビット判定ジャンプ処理制御部１４１ｇは、ステッ
プＳ２２でビット判定ジャンプ処理を実行し、ステップ
Ｓ１４およびＳ１５でＩＮＳレジスタ１３８にコード番
号２の命令コードをロードし、ステップＳ４に戻る。ま
た、ステップＳ２１で上記ロードされたコード番号１の
命令コードがビット判定ジャンプ処理の実行コードでな
い場合にはステップＳ２３に進む。
【００６０】ステップＳ２３で上記ロードされたコード
番号１の命令コードがジャンプ処理の実行コードである
場合には、ジャンプ処理制御部１４１ｈが起動される。
ジャンプ処理制御部１４１ｈは、ステップＳ２４でジャ
ンプ処理を実行し、ステップＳ１４およびＳ１５でＩＮ
Ｓレジスタ１３８にコード番号２の命令コードをロード
し、ステップＳ４に戻る。また、ステップＳ２３で上記
ロードされたコード番号１の命令コードがジャンプ処理
の実行コードでない場合にはステップＳ２５に進む。
番号１の命令コードがジャンプ処理の実行コードである
場合には、ジャンプ処理制御部１４１ｈが起動される。
ジャンプ処理制御部１４１ｈは、ステップＳ２４でジャ
ンプ処理を実行し、ステップＳ１４およびＳ１５でＩＮ
Ｓレジスタ１３８にコード番号２の命令コードをロード
し、ステップＳ４に戻る。また、ステップＳ２３で上記
ロードされたコード番号１の命令コードがジャンプ処理
の実行コードでない場合にはステップＳ２５に進む。
【００６１】ステップＳ２５で上記ロードされたコード
番号１の命令コードが退避−シフト転送処理の実行コー
ドである場合には、退避−シフト転送処理制御部１４１
ｉが起動される。退避−シフト転送処理制御部１４１ｉ
は、ステップＳ２６で退避−シフト転送処理を実行し、
ステップＳ１４およびＳ１５でＩＮＳレジスタ１３８に
コード番号２の命令コードをロードし、ステップＳ４に
戻る。また、ステップＳ２５で上記ロードされたコード
番号１の命令コードが退避−シフト転送処理の実行コー
ドでない場合にはステップＳ２７に進む。
番号１の命令コードが退避−シフト転送処理の実行コー
ドである場合には、退避−シフト転送処理制御部１４１
ｉが起動される。退避−シフト転送処理制御部１４１ｉ
は、ステップＳ２６で退避−シフト転送処理を実行し、
ステップＳ１４およびＳ１５でＩＮＳレジスタ１３８に
コード番号２の命令コードをロードし、ステップＳ４に
戻る。また、ステップＳ２５で上記ロードされたコード
番号１の命令コードが退避−シフト転送処理の実行コー
ドでない場合にはステップＳ２７に進む。
【００６２】ステップＳ２７で上記ロードされたコード
番号１の命令コードが終了処理の実行コードでない場合
には、ダミー処理制御部１４１ｊが起動される。ダミー
処理制御部１４１ｊは、ステップＳ１４およびＳ１５で
ＩＮＳレジスタ１３８にコード番号２の命令コードをロ
ードし、ステップＳ４に戻る。このように、上記ロード
されたコード番号１の命令コードに従って、ステップＳ
５、Ｓ７、Ｓ９、Ｓ１１、Ｓ１３、Ｓ２２、Ｓ２４、ま
たはＳ２６でいずれかの単位処理を実行し、ステップＳ
１４およびＳ１５でＩＮＳレジスタ１３８にコード番号
２の命令コードをロードするか、あるいはステップＳ１
４およびＳ１５のコード番号２の命令コードのロードの
みであるダミー処理を実行し、ステップＳ４に戻る。
番号１の命令コードが終了処理の実行コードでない場合
には、ダミー処理制御部１４１ｊが起動される。ダミー
処理制御部１４１ｊは、ステップＳ１４およびＳ１５で
ＩＮＳレジスタ１３８にコード番号２の命令コードをロ
ードし、ステップＳ４に戻る。このように、上記ロード
されたコード番号１の命令コードに従って、ステップＳ
５、Ｓ７、Ｓ９、Ｓ１１、Ｓ１３、Ｓ２２、Ｓ２４、ま
たはＳ２６でいずれかの単位処理を実行し、ステップＳ
１４およびＳ１５でＩＮＳレジスタ１３８にコード番号
２の命令コードをロードするか、あるいはステップＳ１
４およびＳ１５のコード番号２の命令コードのロードの
みであるダミー処理を実行し、ステップＳ４に戻る。
【００６３】次に上記コード番号１の命令コードに対す
る手順と同様にして、ステップＳ４、Ｓ６、Ｓ８、Ｓ１
０、Ｓ１２、Ｓ２１、Ｓ２３、Ｓ２５、Ｓ２７のいずれ
かで、上記ロードされたコード番号２の命令コードに対
応する１３９ａ〜１３９ｅ、１４１ｇ〜１４１ｉのいず
れかの単位処理制御部あるいはダミー処理制御部１４１
ｊが起動される。起動された単位処理制御部は、単位処
理を実行させ、ステップＳ１４およびＳ１５でＩＮＳレ
ジスタ１３８にコード番号３の命令コードをロードし、
再びステップＳ４に戻る。また、起動されたダミー処理
制御部１４１ｊは、ステップＳ１４およびＳ１５でＩＮ
Ｓレジスタ１３８にコード番号３の命令コードをロード
し、再びステップＳ４に戻る。このように、ＩＮＳレジ
スタ１３８にロードされる命令コードが、終了処理以外
の実行コードである間は、命令コードにより指定された
単位処理またはダミー処理を順次実行していく。
る手順と同様にして、ステップＳ４、Ｓ６、Ｓ８、Ｓ１
０、Ｓ１２、Ｓ２１、Ｓ２３、Ｓ２５、Ｓ２７のいずれ
かで、上記ロードされたコード番号２の命令コードに対
応する１３９ａ〜１３９ｅ、１４１ｇ〜１４１ｉのいず
れかの単位処理制御部あるいはダミー処理制御部１４１
ｊが起動される。起動された単位処理制御部は、単位処
理を実行させ、ステップＳ１４およびＳ１５でＩＮＳレ
ジスタ１３８にコード番号３の命令コードをロードし、
再びステップＳ４に戻る。また、起動されたダミー処理
制御部１４１ｊは、ステップＳ１４およびＳ１５でＩＮ
Ｓレジスタ１３８にコード番号３の命令コードをロード
し、再びステップＳ４に戻る。このように、ＩＮＳレジ
スタ１３８にロードされる命令コードが、終了処理以外
の実行コードである間は、命令コードにより指定された
単位処理またはダミー処理を順次実行していく。
【００６４】次にステップＳ２７でロードされた命令コ
ードが終了処理の実行コードである場合にはステップＳ
１６に進み、終了処理制御部１３９ｆが起動される。こ
のとき、ＲＡＮレジスタ１３２に格納されているデータ
が認証データとなる。終了処理制御部１３９ｆは、ステ
ップＳ１６で終了処理を実行させ、一連の認証データ生
成処理を終了させる。
ードが終了処理の実行コードである場合にはステップＳ
１６に進み、終了処理制御部１３９ｆが起動される。こ
のとき、ＲＡＮレジスタ１３２に格納されているデータ
が認証データとなる。終了処理制御部１３９ｆは、ステ
ップＳ１６で終了処理を実行させ、一連の認証データ生
成処理を終了させる。
【００６５】図９および図１０は本発明の実施の形態２
における認証データ生成用ファイル１６ｂのデータ例を
示す図である。図９はコード番号ｋの命令コードがビッ
ト判定ジャンプ処理の実行コードであり、コード番号ｋ
＋２の命令コードがジャンプ処理の実行コードである例
であり、また、図１０はコード番号ｋ＋１およびｋ＋６
の命令コードが退避−シフト転送処理の実行コードであ
る例である。
における認証データ生成用ファイル１６ｂのデータ例を
示す図である。図９はコード番号ｋの命令コードがビッ
ト判定ジャンプ処理の実行コードであり、コード番号ｋ
＋２の命令コードがジャンプ処理の実行コードである例
であり、また、図１０はコード番号ｋ＋１およびｋ＋６
の命令コードが退避−シフト転送処理の実行コードであ
る例である。
【００６６】図９の認証データ生成用ファイル１６ｂに
よる認証データ生成処理においては、シフトレジスタ１
３３の特定ビット（ｂｉｔ０）が”１”であるときに
は、コード番号ｋ＋１およびｋ＋２の命令コードをジャ
ンプし（コード番号ｋ）、シフトレジスタ１３３のデー
タを８ビットシフト処理し（コード番号ｋ＋３）、この
８ビットシフトデータをレジスタＫＥＹ０およびＫＥＹ
１の認証用キーデータとＸＯＲ処理する（コード番号ｋ
＋４）。また、シフトレジスタ１３３の特定ビットが”
０”であるときには、コード番号ｋ＋１およびｋ＋２の
命令コードをジャンプせず（コード番号ｋ）、シフトレ
ジスタ１３３のデータを３ビットシフト処理し（コード
番号ｋ＋１）、コード番号ｋ＋３の命令コードをジャン
プし（コード番号ｋ＋２）、上記の３ビットシフトデー
タをレジスタＫＥＹ０およびＫＥＹ１の認証用キーデー
タとＸＯＲ処理する（コード番号ｋ＋４）。すなわち、
図９の認証データ生成処理においては、シフトレジスタ
１３３の特定ビットの値に従って、異なるビット数（３
ビットまたは８ビット）のビットシフト処理をしたあ
と、ＸＯＲ処理する。
よる認証データ生成処理においては、シフトレジスタ１
３３の特定ビット（ｂｉｔ０）が”１”であるときに
は、コード番号ｋ＋１およびｋ＋２の命令コードをジャ
ンプし（コード番号ｋ）、シフトレジスタ１３３のデー
タを８ビットシフト処理し（コード番号ｋ＋３）、この
８ビットシフトデータをレジスタＫＥＹ０およびＫＥＹ
１の認証用キーデータとＸＯＲ処理する（コード番号ｋ
＋４）。また、シフトレジスタ１３３の特定ビットが”
０”であるときには、コード番号ｋ＋１およびｋ＋２の
命令コードをジャンプせず（コード番号ｋ）、シフトレ
ジスタ１３３のデータを３ビットシフト処理し（コード
番号ｋ＋１）、コード番号ｋ＋３の命令コードをジャン
プし（コード番号ｋ＋２）、上記の３ビットシフトデー
タをレジスタＫＥＹ０およびＫＥＹ１の認証用キーデー
タとＸＯＲ処理する（コード番号ｋ＋４）。すなわち、
図９の認証データ生成処理においては、シフトレジスタ
１３３の特定ビットの値に従って、異なるビット数（３
ビットまたは８ビット）のビットシフト処理をしたあ
と、ＸＯＲ処理する。
【００６７】また、図１０の認証データ生成用ファイル
１６ｂによる認証データ生成処理においては、レジスタ
ＲＡＮ０およびＲＡＮ１のデータをシフトレジスタ１３
３に転送し（コード番号ｋ）、シフトレジスタ１３３の
データを退避レジスタ１４０に退避させ（コード番号ｋ
＋１）、シフトレジスタ１３３のデータをレジスタＲＡ
Ｎ０およびＲＡＮ１のデータとＸＯＲ処理する（コード
番号ｋ＋２）。このとき、ＸＯＲ処理される両データは
同じデータなので、ＸＯＲデータは全ビットが”０”と
なり、この全ビット”０”のデータがシフトレジスタ１
３３に格納される。次に上記の全ビット”０”のシフト
レジスタ１３３のデータをレジスタＫＥＹ０およびＫＥ
Ｙ１の認証用キーデータとＸＯＲ処理する（コード番号
ｋ＋３）。このとき、ＸＯＲ処理される一方のデータが
全ビット”０”なので、ＸＯＲデータは、他方のデータ
であるレジスタＫＥＹ０およびＫＥＹ１の認証用キーデ
ータと同じになり、ＫＥＹ０およびＫＥＹ１の認証用キ
ーデータがシフトレジスタ１３３に格納される。次にシ
フトレジスタ１３３に格納された上記認証キーデータを
ビット置換処理し（コード番号ｋ＋４）、このビット置
換処理された認証キーデータをレジスタＲＡＮ０および
ＲＡＮ１に転送し（コード番号ｋ＋５）、退避レジスタ
１４０のデータをシフトレジスタ１３３に戻し（コード
番号ｋ＋６）、シフトレジスタ１３３のデータをレジス
タＲＡＮ０およびＲＡＮ１のＸＯＲ処理された認証キー
データとＸＯＲ処理する（コード番号ｋ＋７）。すなわ
ち、図１０の認証データ生成処理においては、この退避
レジスタ１４０と部１３９ｉの追加により、ＫＥＹレジ
スタ１３１の認証用キーデータをビット置換処理し、こ
のビット置換処理された認証用キーデータをＸＯＲ処理
に用いている。この他に、認証用キーデータにビット反
転処理またはビットシフト処理を施すことにより認証用
キーデータを加工し、この加工した認証キーデータをＸ
ＯＲ処理に用いることもできる。上記の認証用キーデー
タの加工は、退避レジスタ１４０および退避−シフト転
送処理制御部１４１ｉを追加したことにより可能となっ
た。
１６ｂによる認証データ生成処理においては、レジスタ
ＲＡＮ０およびＲＡＮ１のデータをシフトレジスタ１３
３に転送し（コード番号ｋ）、シフトレジスタ１３３の
データを退避レジスタ１４０に退避させ（コード番号ｋ
＋１）、シフトレジスタ１３３のデータをレジスタＲＡ
Ｎ０およびＲＡＮ１のデータとＸＯＲ処理する（コード
番号ｋ＋２）。このとき、ＸＯＲ処理される両データは
同じデータなので、ＸＯＲデータは全ビットが”０”と
なり、この全ビット”０”のデータがシフトレジスタ１
３３に格納される。次に上記の全ビット”０”のシフト
レジスタ１３３のデータをレジスタＫＥＹ０およびＫＥ
Ｙ１の認証用キーデータとＸＯＲ処理する（コード番号
ｋ＋３）。このとき、ＸＯＲ処理される一方のデータが
全ビット”０”なので、ＸＯＲデータは、他方のデータ
であるレジスタＫＥＹ０およびＫＥＹ１の認証用キーデ
ータと同じになり、ＫＥＹ０およびＫＥＹ１の認証用キ
ーデータがシフトレジスタ１３３に格納される。次にシ
フトレジスタ１３３に格納された上記認証キーデータを
ビット置換処理し（コード番号ｋ＋４）、このビット置
換処理された認証キーデータをレジスタＲＡＮ０および
ＲＡＮ１に転送し（コード番号ｋ＋５）、退避レジスタ
１４０のデータをシフトレジスタ１３３に戻し（コード
番号ｋ＋６）、シフトレジスタ１３３のデータをレジス
タＲＡＮ０およびＲＡＮ１のＸＯＲ処理された認証キー
データとＸＯＲ処理する（コード番号ｋ＋７）。すなわ
ち、図１０の認証データ生成処理においては、この退避
レジスタ１４０と部１３９ｉの追加により、ＫＥＹレジ
スタ１３１の認証用キーデータをビット置換処理し、こ
のビット置換処理された認証用キーデータをＸＯＲ処理
に用いている。この他に、認証用キーデータにビット反
転処理またはビットシフト処理を施すことにより認証用
キーデータを加工し、この加工した認証キーデータをＸ
ＯＲ処理に用いることもできる。上記の認証用キーデー
タの加工は、退避レジスタ１４０および退避−シフト転
送処理制御部１４１ｉを追加したことにより可能となっ
た。
【００６８】この実施の形態２のＩＣカード用ＬＳＩ
は、単位処理の間にダミー処理を挿入することができ、
認証用データ生成用ファイル１６ｂに各種単位処理およ
び終了処理の実行コードでない命令コード（ダミー処理
の実行コードとなる命令コード）を挿入することによ
り、何もせずに、次の命令コードをロードすることがで
きる。この実施の形態２のＩＣカード用ＬＳＩによりＩ
Ｃカードごとに認証データ生成アルゴリズムを変える場
合に、最長のアルゴリズムの認証用データ生成用ファイ
ル１６ｂの命令コード数に合わせ、他の認証用データ生
成用ファイル１６ｂにダミー処理の実行コードを所定数
挿入することにより、互いに認証データ生成アルゴリズ
ムが異なり、かつ認証データの生成処理時間が一定のＩ
Ｃカードを作成することができ、認証データの生成処理
時間が認証データ生成アルゴリズム解読のヒントになる
ことがない。
は、単位処理の間にダミー処理を挿入することができ、
認証用データ生成用ファイル１６ｂに各種単位処理およ
び終了処理の実行コードでない命令コード（ダミー処理
の実行コードとなる命令コード）を挿入することによ
り、何もせずに、次の命令コードをロードすることがで
きる。この実施の形態２のＩＣカード用ＬＳＩによりＩ
Ｃカードごとに認証データ生成アルゴリズムを変える場
合に、最長のアルゴリズムの認証用データ生成用ファイ
ル１６ｂの命令コード数に合わせ、他の認証用データ生
成用ファイル１６ｂにダミー処理の実行コードを所定数
挿入することにより、互いに認証データ生成アルゴリズ
ムが異なり、かつ認証データの生成処理時間が一定のＩ
Ｃカードを作成することができ、認証データの生成処理
時間が認証データ生成アルゴリズム解読のヒントになる
ことがない。
【００６９】このように実施の形態２のＩＣカード用Ｌ
ＳＩによれば、認証データの生成アルゴリズムを製造過
程において容易に変更することができ、チップサイズを
小さくできできるとともに価格を下げることができるこ
とに加え、ビット判定ジャンプ処理制御部１４１ｇおよ
びジャンプ処理部１４１ｈを設けたことにより分岐ジャ
ンプ処理およびジャンプ処理が可能となり、また退避レ
ジスタ１４０および退避−シフト転送処理制御部１４１
ｉを設けたことによりＫＥＹレジスタ１３１の認証用キ
ーデータを加工して用いることが可能となるので、認証
データ生成アルゴリズムの自由度が上記第１の実施形態
よりもさらに大きくなり、認証データ生成処理をさらに
複雑化することができる。また、ダミー処理制御部１４
１ｊを設けたことにより、認証データの生成処理時間を
調整することができる。
ＳＩによれば、認証データの生成アルゴリズムを製造過
程において容易に変更することができ、チップサイズを
小さくできできるとともに価格を下げることができるこ
とに加え、ビット判定ジャンプ処理制御部１４１ｇおよ
びジャンプ処理部１４１ｈを設けたことにより分岐ジャ
ンプ処理およびジャンプ処理が可能となり、また退避レ
ジスタ１４０および退避−シフト転送処理制御部１４１
ｉを設けたことによりＫＥＹレジスタ１３１の認証用キ
ーデータを加工して用いることが可能となるので、認証
データ生成アルゴリズムの自由度が上記第１の実施形態
よりもさらに大きくなり、認証データ生成処理をさらに
複雑化することができる。また、ダミー処理制御部１４
１ｊを設けたことにより、認証データの生成処理時間を
調整することができる。
【００７０】また、実施の形態２のＩＣカード用ＬＳＩ
を用いてＩＣカードを作成することにより、製造コスト
を下げられることに加え、認証データ生成アルゴリズム
が互いに異なり、それぞれの認証データ生成アルゴリズ
ムが上記第１の実施形態よりもさらに複雑であり、かつ
認証データの生成処理時間が一定なＩＣカードを作成す
ることができ、また製造過程およびＩＣカード発行後に
おいて認証データ生成アルゴリズムを容易に変更するこ
とができるので、ＩＣカードシステムのセキュリティを
さらに向上させることができる。
を用いてＩＣカードを作成することにより、製造コスト
を下げられることに加え、認証データ生成アルゴリズム
が互いに異なり、それぞれの認証データ生成アルゴリズ
ムが上記第１の実施形態よりもさらに複雑であり、かつ
認証データの生成処理時間が一定なＩＣカードを作成す
ることができ、また製造過程およびＩＣカード発行後に
おいて認証データ生成アルゴリズムを容易に変更するこ
とができるので、ＩＣカードシステムのセキュリティを
さらに向上させることができる。
【００７１】なお、上記実施の形態１および２では、認
証用キーデータ、乱数データ、認証データを６バイトと
し、データ処理およびデータ転送を１６ビット単位とし
て説明したが、データサイズおよびデータ処理／データ
転送の単位はこれらに限定されるものではない。
証用キーデータ、乱数データ、認証データを６バイトと
し、データ処理およびデータ転送を１６ビット単位とし
て説明したが、データサイズおよびデータ処理／データ
転送の単位はこれらに限定されるものではない。
【００７２】また、上記実施の形態１および２では、ビ
ット置換部１３５のビット置換テーブルおよびビット反
転部１３６のビット反転テーブルをそれぞれ１つとして
説明しているが、複数のテーブルを用意し、命令コード
の下位４ビットでテーブルを指定するようにしても良
い。これにより、認証データ生成処理がさらに複雑にな
り、よりセキュリティを向上させることができる。
ット置換部１３５のビット置換テーブルおよびビット反
転部１３６のビット反転テーブルをそれぞれ１つとして
説明しているが、複数のテーブルを用意し、命令コード
の下位４ビットでテーブルを指定するようにしても良
い。これにより、認証データ生成処理がさらに複雑にな
り、よりセキュリティを向上させることができる。
【００７３】さらに、上記実施の形態１および２では、
ＥＥＰＲＯＭ１６に認証用キーデータ１６ａと認証デー
タ生成用ファイル１６ｂとをそれぞれ１つずつ記憶させ
ているが、複数の認証用キーデータ１６ａまたは／およ
び複数の認証データ生成用ファイル１６ｂを記憶させる
ようにしても良い。そして例えば、ＩＣカードの正当性
を確認するための認証データ生成処理と、上位装置の正
当性を確認するための認証データ生成処理とで別々の認
証用キーデータおよび認証データ生成用ファイルを用い
るようにすれば、ＩＣカードシステムのセキュリティを
さらに向上させることができる。
ＥＥＰＲＯＭ１６に認証用キーデータ１６ａと認証デー
タ生成用ファイル１６ｂとをそれぞれ１つずつ記憶させ
ているが、複数の認証用キーデータ１６ａまたは／およ
び複数の認証データ生成用ファイル１６ｂを記憶させる
ようにしても良い。そして例えば、ＩＣカードの正当性
を確認するための認証データ生成処理と、上位装置の正
当性を確認するための認証データ生成処理とで別々の認
証用キーデータおよび認証データ生成用ファイルを用い
るようにすれば、ＩＣカードシステムのセキュリティを
さらに向上させることができる。
【００７４】
【発明の効果】以上説明したように本発明のＩＣカード
用ＬＳＩによれば、電気的にデータの書き込みが可能な
不揮発性記憶手段に認証データ生成ファイルを記憶さ
せ、論理回路により構成された制御ロジック部により認
証データ生成ファイルに従って認証データ生成処理を制
御することにより、認証データ生成用ファイルの内容を
変更するだけで認証データ生成アルゴリズムを容易に変
更でき、チップサイズを小さくできできるとともに価格
を下げることができ、複雑な認証データ生成処理ができ
るという効果がある。
用ＬＳＩによれば、電気的にデータの書き込みが可能な
不揮発性記憶手段に認証データ生成ファイルを記憶さ
せ、論理回路により構成された制御ロジック部により認
証データ生成ファイルに従って認証データ生成処理を制
御することにより、認証データ生成用ファイルの内容を
変更するだけで認証データ生成アルゴリズムを容易に変
更でき、チップサイズを小さくできできるとともに価格
を下げることができ、複雑な認証データ生成処理ができ
るという効果がある。
【００７５】また、本発明のＩＣカード用ＬＳＩを用い
てＩＣカードを作成することにより、ＩＣカードの製造
コストを下げることができ、ＩＣカードシステムのセキ
ュリティを向上させることができるという効果がある。
てＩＣカードを作成することにより、ＩＣカードの製造
コストを下げることができ、ＩＣカードシステムのセキ
ュリティを向上させることができるという効果がある。
【図１】本発明の実施の形態１のＩＣカード用ＬＳＩの
全体ブロック図である。
全体ブロック図である。
【図２】本発明の実施の形態１のＩＣカード用ＬＳＩに
おける認証データ生成部のブロック図である。
おける認証データ生成部のブロック図である。
【図３】本発明の実施の形態１の認証データ生成処理に
おける命令コードと処理内容を示す図である。
おける命令コードと処理内容を示す図である。
【図４】本発明の実施の形態１の認証データ生成処理の
手順を示すフローチャートである。
手順を示すフローチャートである。
【図５】本発明の実施の形態１における認証データ生成
用ファイルのデータ例を示す図である。
用ファイルのデータ例を示す図である。
【図６】本発明の実施の形態２のＩＣカード用ＬＳＩに
おける認証データ生成部のブロック図である。
おける認証データ生成部のブロック図である。
【図７】本発明の実施の形態２の認証データ生成処理に
おいて追加した命令コードと処理内容を示す図である
おいて追加した命令コードと処理内容を示す図である
【図８】本発明の実施の形態２の認証データ生成処理の
手順を示すフローチャートである。
手順を示すフローチャートである。
【図９】本発明の実施の形態２における認証データ生成
用ファイルのデータ例（１）を示す図である。
用ファイルのデータ例（１）を示す図である。
【図１０】本発明の実施の形態２における認証データ生
成用ファイルのデータ例（２）を示す図である。
成用ファイルのデータ例（２）を示す図である。
１ ＩＣカード用ＬＳＩ、 １０ インターフェイス
部、 １３ａ，１４ａ認証データ生成部、 １６ 不揮
発性メモリ（ＥＥＰＲＯＭ）、 １６ａ 認証用キーデ
ータ、 １６ｂ 認証データ生成用ファイル、 １３１
ＫＥＹレジスタ、 １３２ ＲＡＮレジスタ、 １３
３ シフトレジスタ、 １３５ ビット置換部、 １３
６ ビット反転部、 １３７ ＸＯＲ部、 １３８ Ｉ
ＮＳレジスタ、 １３９ 制御ロジック部、 １３９ａ
ＲＡＮ−シフト転送処理制御部、 １３９ｂ ビット
シフト処理制御部、 １３９ｃ ビット置換処理制御
部、１３９ｄ ビット反転処理制御部、 １３９ｅ Ｘ
ＯＲ処理制御部、 １３９ｆ 終了処理制御部、 １３
９ｘ 開始処理制御部、 １４０ 退避レジスタ、１４
１ｇ ビット判定ジャンプ処理制御部、 １４１ｈ ジ
ャンプ処理制御部、 １４１ｉ 退避−シフト転送処理
制御部、 １４１ｊ ダミー処理制御部。
部、 １３ａ，１４ａ認証データ生成部、 １６ 不揮
発性メモリ（ＥＥＰＲＯＭ）、 １６ａ 認証用キーデ
ータ、 １６ｂ 認証データ生成用ファイル、 １３１
ＫＥＹレジスタ、 １３２ ＲＡＮレジスタ、 １３
３ シフトレジスタ、 １３５ ビット置換部、 １３
６ ビット反転部、 １３７ ＸＯＲ部、 １３８ Ｉ
ＮＳレジスタ、 １３９ 制御ロジック部、 １３９ａ
ＲＡＮ−シフト転送処理制御部、 １３９ｂ ビット
シフト処理制御部、 １３９ｃ ビット置換処理制御
部、１３９ｄ ビット反転処理制御部、 １３９ｅ Ｘ
ＯＲ処理制御部、 １３９ｆ 終了処理制御部、 １３
９ｘ 開始処理制御部、 １４０ 退避レジスタ、１４
１ｇ ビット判定ジャンプ処理制御部、 １４１ｈ ジ
ャンプ処理制御部、 １４１ｉ 退避−シフト転送処理
制御部、 １４１ｊ ダミー処理制御部。
Claims (15)
- 【請求項１】 外部とデータの授受を行うインターフェ
イス手段と、 外部から入力されたまたは内部で生成された乱数データ
に、認証データ生成用ファイルによる認証データ生成処
理を施すことにより、認証データを生成する認証データ
生成手段と、 前記認証データ生成用ファイルを記憶している不揮発性
記憶手段とを備え、 前記認証データ生成手段が、論理回路により構成され
た、前記認証データ生成用ファイルに従って前記認証デ
ータ生成処理を制御する制御ロジック部を有することを
特徴とするＩＣカード用ＬＳＩ。 - 【請求項２】 外部とデータの授受を行うインターフェ
イス手段と、 外部から入力されたまたは内部で生成された乱数データ
に、認証データ生成用ファイルによる認証データ生成処
理を施すことにより、認証データを生成する認証データ
生成手段と、 前記認証データ生成用ファイルを記憶している不揮発性
記憶手段とを備え、 前記不揮発性記憶手段が、電気的にデータの書き込みが
可能な不揮発性記憶手段であることを特徴とするＩＣカ
ード用ＬＳＩ。 - 【請求項３】 前記認証データ生成手段が、論理回路に
より構成された、前記認証データ生成用ファイルに従っ
て前記認証データ生成処理を制御する制御ロジック部を
有することを特徴とする請求項２記載のＩＣカード用Ｌ
ＳＩ。 - 【請求項４】 前記不揮発性記憶手段は、複数の認証デ
ータ生成用プログラムを記憶しており、 前記認証データ生成手段は、外部から入力されたまたは
内部で生成された乱数データに、外部から指定された認
証データ生成用ファイルによる認証データ生成処理を施
すことにより、認証データを生成するものであることを
特徴とする請求項１ないし３のいずれかに記載のＩＣカ
ード用ＬＳＩ。 - 【請求項５】 前記認証データ生成用ファイルは、命令
コードを羅列したものであり、 前記命令コードは、相異なる複数の単位処理のいずれか
の実行コードであるか、終了処理の実行コードである
か、あるいはこれらの実行コードのいずれにも該当しな
いコードであり、 前記認証データ生成手段は、さらに、 前記認証データ生成用ファイルの命令コードが順次ロー
ドされる命令コード格納部と、 前記乱数データおよび生成された認証データが格納され
る乱数／認証データ格納部と、 前記制御ロジック部により制御され、前記単位処理によ
り指定されたデータ処理を前記乱数データに順次施すこ
とにより認証データを生成するデータ処理部とを有し、 前記制御ロジック部は、 認証データ生成処理の開始時に起動され、前記乱数デー
タを前記乱数／認証データ格納部に格納し、各命令コー
ドに対応するとともに各命令コードのロード順を示すコ
ード番号の初期値をロードコード番号に設定し、このロ
ードコード番号に該当するコード番号の命令コードをロ
ードする開始処理制御部と、 前記単位処理にそれぞれ対応して複数設けられ、ロード
された命令コードが対応する単位処理の実行コードであ
るときに選択的に起動され、対応する単位処理を実行さ
せ、ロードコード番号を１つインクリメントし、このロ
ードコード番号に該当するコード番号の命令コードをロ
ードする単位処理制御部と、 ロードされた命令コードが終了処理の実行コードである
ときに起動され、認証データ生成処理を終了させる終了
処理制御部とを有することを特徴とする請求項１ないし
３のいずれかに記載のＩＣカード用ＬＳＩ。 - 【請求項６】 前記制御ロジック部は、さらに、ロード
された命令コードが前記単位処理および前記終了処理の
実行コードのいずれにも該当しないものである場合に起
動され、ロードコード番号を１つインクリメントし、こ
のロードコード番号に該当するコード番号命令コードを
ロードするダミー処理を実行させるダミー処理制御部を
有することを特徴とする請求項５記載のＩＣカード用Ｌ
ＳＩ。 - 【請求項７】 前記データ処理部は、 入力されたデータを格納し、また前記格納したデータの
各ビットを循環シフトさせるデータ格納／ビットシフト
部と、 ビット置換テーブルを備え、このビット置換テーブルに
基づいて、入力されたデータの特定ビットを特定値に置
換するビット置換部と、 ビット反転テーブルを備え、このビット反転テーブルに
基づいて、入力されたデータの特定ビットを反転するビ
ット反転部と、 前記データ格納／ビットシフト部から入力されたデータ
と指定されたデータの対応するビットの排他的論理和か
らなる排他的論理和データを生成するＸＯＲ部とを有
し、 前記複数の単位処理は、 前記乱数／認証データ格納部と前記データ格納／ビット
シフト部との間でデータを転送する乱数／認証データ転
送処理と、 前記データ格納／ビットシフト部のデータの各ビットを
循環シフトさせるビットシフト処理と、 前記データ格納／ビットシフト部のデータを前記ビット
置換部に入力し、このデータの特定ビットを特定値に置
換し、このビット置換データを前記データ格納／ビット
シフト部に格納するビット置換処理と、 前記データ格納／ビットシフト部のデータを前記ビット
反転部に入力し、このデータの特定ビットを反転し、こ
のビット反転データを前記データ格納／ビットシフト部
に格納するビット反転処理と、 前記データ格納／ビットシフト部のデータを前記ＸＯＲ
部に入力し、このデータと前記指定されたデータによる
排他的論理和データを生成し、この排他的論理和データ
を前記データ格納／ビットシフト部に格納するＸＯＲ処
理とを含み、 前記複数の単位処理制御部は、 前記乱数／認証データ転送処理に対応する乱数／認証デ
ータ転送処理制御部と、 前記ビットシフト処理に対応するビットシフト処理制御
部と、 前記ビット置換処理に対応するビット置換処理制御部
と、 前記ビット反転処理に対応するビット反転処理制御部
と、 前記ＸＯＲ処理に対応するＸＯＲ処理制御部とを含むこ
とを特徴とする請求項５記載のＩＣカード用ＬＳＩ。 - 【請求項８】 前記ビット置換部は、複数のビット置換
テーブルを備え、前記ビット置換処理制御部により選択
されたビット置換テーブルに基づいて、入力されたデー
タの特定ビットを特定値に置換するものであり、 前記ビット置換処理は、複数のビット反転テーブルを備
え、前記ビット反転処理制御部により選択されたビット
反転テーブルに基づいて、入力されたデータの特定ビッ
トを反転するものであることを特徴とする請求項７記載
のＩＣカード用ＬＳＩ。 - 【請求項９】 前記不揮発性記憶手段は、さらに、認証
用キーデータを記憶しており、 前記認証データ生成手段は、さらに、認証用キーデータ
を格納する認証キー格納部を有し、 前記開始処理制御部は、さらに、前記認証用キーデータ
を前記認証キー格納部に格納し、 前記ＸＯＲ処理は、前記認証キー格納部のデータまたは
前記乱数／認証データ格納部のデータを前記指定された
データとして前記ＸＯＲ部に入力することを特徴とする
請求項７記載のＩＣカード用ＬＳＩ。 - 【請求項１０】 前記不揮発性記憶手段は、複数の認証
データ生成用プログラムおよび複数の認証用キーデータ
を記憶しており、 前記認証データ生成手段は、外部から入力されたまたは
内部で生成された乱数データに、外部から指定された認
証データ生成用ファイルによる認証データ生成処理を施
すことにより、認証データを生成するものであり、 前記開始処理制御部は、外部から指定された前記認証用
キーデータを前記認証キー格納部に格納するものである
ことを特徴とする請求項９記載のＩＣカード用ＬＳＩ。 - 【請求項１１】 前記データ処理部は、さらに、前記乱
数／認証データ格納部または前記データ格納／ビットシ
フト部から入力されたデータを格納する分岐データ格納
部を有し、 前記複数の単位処理は、さらに、 前記乱数／認証データ格納部のデータまたは前記データ
格納／ビットシフト部のデータのいずれか指定したデー
タの内容が第１の分岐条件に適合していれば何もせず、
また第２の分岐条件に適合していれば前記ロードコード
番号を所定数ジャンプさせる分岐ジャンプ処理と、 前記ロードコード番号を所定数ジャンプさせるジャンプ
処理とを含み前記複数の単位処理制御部は、さらに、 前記分岐処理に対応する分岐処理制御部と、 前記ジャンプ処理に対応するジャンプ処理制御部とを含
むことを特徴とする請求項７記載のＩＣカード用ＬＳ
Ｉ。 - 【請求項１２】 前記データ処理部は、さらに、前記デ
ータ格納／ビットシフト部から入力されたデータを格納
する退避データ格納部を有し、 前記複数の単位処理は、さらに、前記データ格納／ビッ
トシフト部と前記退避データ格納部との間でデータを転
送する退避データ転送処理を含み、 前記複数の単位処理制御部は、さらに、前記退避データ
転送処理に対応する退避データ転送処理制御部を含むこ
とを特徴とする請求項１１記載のＩＣカード用ＬＳＩ。 - 【請求項１３】 前記認証データ生成用ファイルの内容
が互いに異なる請求項１ないし３のいずれかに記載のＩ
Ｃカード用ＬＳＩをそれぞれ用いて複数のＩＣカードを
作成することにより、各ＩＣカードの認証データ生成ア
ルゴリズムが互いに異なるようにしたことを特徴とする
ＩＣカード用ＬＳＩの使用方法。 - 【請求項１４】 請求項１０記載のＩＣカード用ＬＳＩ
を用いてＩＣカードを作成することにより、前記ＩＣカ
ードと上位装置とが前記ＩＣカードの相互認証における
前記ＩＣカード側での認証データ生成処理において、前
記上位装置が前記ＩＣカードを認証するための認証デー
タを生成するアルゴリズムと、ＩＣカードが前記上位装
置を認証するための認証データを生成するアルゴリズム
が異なるようにしたことを特徴とするＩＣカード用ＬＳ
Ｉの使用方法。 - 【請求項１５】 前記認証データ生成用ファイルの内容
が互いに異なり、前記ダミー処理のコード数を相互に調
整した請求項６記載のＩＣカード用ＬＳＩをそれぞれ用
いて複数のＩＣカードを作成することにより、各ＩＣカ
ードの認証データ生成アルゴリズムが互いに異なるよう
にするとともに、各ＩＣカードの認証データ生成処理時
間を一定にしたことを特徴とするＩＣカード用ＬＳＩの
使用方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358977A JPH11191149A (ja) | 1997-12-26 | 1997-12-26 | Ｉｃカード用ｌｓｉおよびその使用方法 |
| EP98118154A EP0926624B1 (en) | 1997-12-26 | 1998-09-24 | Intergrated circuit for embeddding in smart cards, and method of issuing smart cards |
| DE69833902T DE69833902T2 (de) | 1997-12-26 | 1998-09-24 | Integrierte Schaltung für Einbettung in Chipkarten, und Verfahren zur Herstellung von Chipkarten |
| US09/210,458 US6299069B1 (en) | 1997-12-26 | 1998-12-14 | Integrated circuit for embedding in smart cards, and method of issuing smart cards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358977A JPH11191149A (ja) | 1997-12-26 | 1997-12-26 | Ｉｃカード用ｌｓｉおよびその使用方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006336935A Division JP4489068B2 (ja) | 2006-12-14 | 2006-12-14 | Ｉｃカード用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191149A true JPH11191149A (ja) | 1999-07-13 |
Family
ID=18462097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9358977A Pending JPH11191149A (ja) | 1997-12-26 | 1997-12-26 | Ｉｃカード用ｌｓｉおよびその使用方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6299069B1 (ja) |
| EP (1) | EP0926624B1 (ja) |
| JP (1) | JPH11191149A (ja) |
| DE (1) | DE69833902T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005157609A (ja) * | 2003-11-25 | 2005-06-16 | Dainippon Printing Co Ltd | 携帯型情報記憶媒体及びそのプログラム |
| JP2008502283A (ja) * | 2004-06-08 | 2008-01-24 | エイチアールエル ラボラトリーズ，エルエルシー | 差分電力解析を妨害する命令マスクや他の手法を備えた暗号アーキテクチャ |
| JP2017506455A (ja) * | 2014-01-28 | 2017-03-02 | 西安西▲電▼捷通▲無▼綫▲網▼絡通信股▲分▼有限公司Ｃｈｉｎａ Ｉｗｎｃｏｍｍ Ｃｏ．， Ｌｔｄ． | エンティティの識別方法、装置及びシステム |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7587044B2 (en) * | 1998-01-02 | 2009-09-08 | Cryptography Research, Inc. | Differential power analysis method and apparatus |
| DE19911049C2 (de) * | 1999-03-12 | 2003-06-26 | Audi Ag | Verfahren zur Kodierung eines Steuergerätes für ein Kraftfahrzeug |
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