JP2004529500A - メモリセルアレイ内のビットラインコンタクト - Google Patents
メモリセルアレイ内のビットラインコンタクト Download PDFInfo
- Publication number
- JP2004529500A JP2004529500A JP2003500974A JP2003500974A JP2004529500A JP 2004529500 A JP2004529500 A JP 2004529500A JP 2003500974 A JP2003500974 A JP 2003500974A JP 2003500974 A JP2003500974 A JP 2003500974A JP 2004529500 A JP2004529500 A JP 2004529500A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- cell array
- conductive material
- providing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本発明は、第一の方向に配列された複数のビットライン（２）であって、該ビットライン（２）は分離層（３）によって覆われる、複数のビットライン（２）と、該ビットライン上方で第一の方向に直交する第二の方向に配列された複数のワードライン（４）と、該ビットライン（２）とワードライン（４）とが互いに交差する点に配置されたメモリセルとを含むメモリセルアレイ内にビットラインコンタクトを提供するための方法を提供する。本発明の第一の局面によると、分離層（３）は、ワードライン（４）によって覆われていない部分においてビットライン（２）から除去され、ビットライン（２）間の領域は、影響されないままに残る。あるいは、分離層（３）は、セルアレイ全体から除去される。次いで、導電材料（１８）が該ビットライン（２）の露出された部分上に提供される。
Description
【技術分野】
【０００１】
本発明は、複数のビットラインが第一の方向に配列され、前記ビットラインは、二酸化ケイ素層によって覆われ、複数のワードラインは、前記第一の方向の上記ビットラインに直交する第二の方向に配列されるメモリセルアレイ内のビットラインコンタクトであって、メモリセルは、前記ビットラインおよびワードラインが互いに交差するポイントに配置される、ビットラインコンタクトを提供するための方法に関する。
【背景技術】
【０００２】
本発明は、ＵＳ−Ａ−５，１６８，３３４により公知であり、ＮＲＯＭＴＭ（ｎｉｔｒｉｄｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）セル（これは、ＵＳ−Ａ−５，９６６，６０３、ＵＳ−Ａ−５，７６８，１９２、ＵＳ−Ａ−６，１３３，０９５、およびＵＳ−Ａ−５，９６３，４６５にさらに記載される）としても呼ばれるＥＥＰＲＯＭメモリセルに非常に有利に適用され得る。
【０００３】
このようなＮＲＯＭＴＭセルは、電荷捕捉メモリデバイスであり、図１により示され得るようにゲート酸化物が薄い酸化物−窒化物−酸化物（ＯＮＯ）多層スタックで置き換えられる簡単なサブミクロンＭＯＳトランジスタとして示され得る。図１では、参照符号１は、例えば、ｐ−ドープシリコンからなる基板を示す。Ｎ＋−ドープビットライン２は、第一の方向に配列され、それらは、約５０ｎｍの厚さを有する厚い二酸化ケイ素層（ビットライン酸化物３とも呼ばれる）によって覆われる。ポリサイドであるタングステンシリサイドおよびポリシリコンのデュアル層構造から作製されるワードライン４が、第一の方向と交差する第二の方向に配置される。第二の方向は、好適には、第一の方向に直交する。二酸化ケイ素層５、窒化ケイ素層６および二酸化ケイ素層７を含むＯＮＯ多層が、ワードライン４とシリコン基板１との間に配置される。チャネル１３を有するトランジスタが、ソースおよびドレイン電極として機能する２つの隣接するビットライン２、ゲート電極として機能するワードライン４、およびゲート分離体として機能するＯＮＯ多層間に形成される。ＯＮＯ多層スタックは、トランジスタのチャネル領域１３を覆う。
【０００４】
ＯＮＯ多層の中間層、すなわち、窒化物層６は、ビットライン２の交差端に近接する、１または２の区別可能な電子ポケットの保持材料である。
【０００５】
簡略化のために、ＮＲＯＭＴＭセルの概念は、１電子の格納に対して記載される。しかしながら、現在、ＮＲＯＭＴＭセルはまた、２電子の格納のために適用される。
【０００６】
図２は、ｎ＋−ドープビットライン２およびワードライン４の交差から作製されたＮＲＯＭＴＭセルの２次元アレイの平面図を示す。捕捉された電子の位置は、図１に示されるようにビットライン交差端に近い。さらに示されるのは、図１に詳細が示される断面におけるメモリセル１１である。ＮＲＯＭＴＭセルのプログラミング動作は、チャネルホットエレクトロン注入によってなされる。このチャネルホットエレクトロン注入は、名目上１０００未満の電子を、セルのドレイン側に近接するひと塊のポケットに格納する。これらの電子は、局在化された状態で窒化物層に位置付けられる。
【０００７】
例えば、電子８は、プログラミング方向１０によって示されるように、第二のビットライン２ｂより高電位を第一のビットライン２ａに印加することによって注入され捕捉される。さらに、ワードライン４に十分な電圧が印加される。電子を読み出すために、読み出し方向９によって示されるように、第一のビットライン２ａより高電位が第二のビットライン２ｂに印加される。さらに、ワードライン４に低電圧が印加される。
【０００８】
明らかであるように、読み出しのために印加された電位差は、プログラミングのために印加された電位差より低い。プログラミングのために比較的高い電圧がワードラインに印加されるので、ワードラインを覆うスペーサの厚さは、隣接ワードライン間またはワードラインとビットラインコンタクトとの間のブレイクスルーを回避するために、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等の他の既知のメモリデバイスにおけるより厚くなければならない。特に、ＮＲＯＭＴＭセルのワードラインに印加される典型的な電圧は、約１２ボルトであり、これに対して、ＤＲＡＭセルのワードラインに印加される典型的な電圧は、３〜５ボルトである。
【０００９】
ｎ＋−ドープビットライン２は、標準セルアーキテクチャにしたがってかなりの抵抗をを示すので、所定の大きさを有するアレイ内のメモリセルアレイの最上部上に金属ラインが配置される。これらの金属ラインはまた、上記ビットライン２の第一の方向に配列され、コンタクトを介して下に存在するビットラインに周期的に接続される。例えば、８番目または１６番目のメモリセルは全て、ビットラインの抵抗を低減するために金属ラインへのコンタクトを有する。これらの金属ラインは、通常、非常に厚いので、それらは、メモリセルサイズの縮小に関してさらなる制限を置く。
【００１０】
従来、ビットラインと金属ラインとの間のコンタクトは、ワードラインの形成後にメモリセルアレイ全体がリンホウ素シリケード（ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃａｔｅ）ガラスおよび二酸化ケイ素層によって覆われる方法によって提供され得る。次いで、二酸化ケイ素層、リンホウ素シリケードガラス、並びに、下にあるビットライン酸化物は、例えば、コンタクトホールを提供するためにホールパターンを有するマスクを用いてフォトリソグラフィによって規定される所定の位置でエッチングされる。その後、コンタクトホールは、ワードライン、特に、ゲート電極の窒化物スペーサおよび窒化物キャップに対して選択的にエッチングされる。したがって、コンタクトホールの側方の拡張は、隣接するワードライン間の間隔によって基本的に規定される。この理由のため、このコンタクトは、自己整合コンタクト（ＳＡＣ）と呼ばれる。
【００１１】
このプロセスは、２つの主要な不利な点を含む。一方では、上記に説明されたように、ＮＲＯＭＴＭセルのワードラインに印加される電圧は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）セル等の他の既知のメモリセルのワードラインに印加される電圧よりはるかに高い。したがって、窒化物スペーサおよびキャップ窒化物は、はるかに高い電圧に耐えなければならず、このため、より厚くなる。結果として、隣接するワードライン間のスペースは低減され、コンタクトホールのアスペクト比が大きく増加される。より詳細には、二酸化ケイ素層は、通常、５００ｎｍの厚さを有するので、１０〜１５の非常に高いアスペクト比を有するコンタクトホールがエッチングされなければならない。このため、二酸化ケイ素層、リンホウ素シリケートガラス、および下にあるビットライン酸化物を全体的にエッチングすること、続いて、隣接するワードライン間のスペースを満たすが、非常に困難になる。
【００１２】
他方、窒化物スペーサが過度にエッチングされることを回避するために、エッチング時間が適切に調整されなければならない。したがって、ＮＲＯＭＴＭ製造の間のビットライン酸化物をエッチングするプロセスが非常に重大である。不十分なエッチング時間は、ビットラインとビットラインコンタクトとの間に不十分なコンタクトを生じる結果となる。しかしながら、より良好なデバイス性能のために、ビットラインコンタクトの低いＲＣ定数がより高い飽和電流およびより良好な信号検出を達成するために必要である。さらに、過度のエッチング時間は、メモリセルアレイの製造における主要な問題である、ビットラインコンタクトとワードラインとの間の短絡を生じる結果となる。
【００１３】
窒化ケイ素に対して、ＴＥＯＳプロセスによって堆積された二酸化ケイ素をエッチングするより高い選択性を有する新しいエッチングガス、特に、Ｃ５Ｆ８を導入することによって、または、エッチングされなければならないスタックが低減された高さを想定する低減された厚さを有するリンホウ素シリコンガラスを堆積することによって、得られる結果は、依然として全体的には満足ではない。
【００１４】
別の欠点は、隣接するビットラインが互いに不十分に分離されることにより生じる。したがって、突抜け現象またはリークの顕著な危険がある。これは、さらなるＳＦＴ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；シャロートレンチ分離）を製造プロセスに導入することによって軽減され得る。しかしながら、ＮＲＯＭＴＭセルアレイを製造するこれまでに知られたプロセスへの従来のＳＴＩプロセスの導入は、オーバーレイ要求に起因して増加されたセルサイズにつながる。
【００１５】
Ｔ．Ｈ．ＹｏｏｎらのＳｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇ．（１９９９年），ｐ．３７によって、ドープされたシリコンが全体的に堆積され、ＤＲＡＭセル内にセルプラグを提供するようにパターニングされるいわゆるＰｒｅ Ｐｏｌｙ ＰｌｕｇプロセスによってＳＡＣプロセスを置換することが公知である。しかしながら、明らかであるように、ＤＲＡＭセルは、ＮＲＯＭＴＭセルの構造とは完全に異なる構造を有し、特に、ビットラインコンタクトを提供するためにエッチングされなければならないビットライン酸化物がない。
【００１６】
ＵＳ−Ａ−５，９１５，２０３は、深いサブミクロンバイアスを生成する方法であって、ブランケット層が誘電体層上に形成され、フォトリソグラフィーによりパターニングされる、方法を開示する。続いて、別の誘電層が堆積されて平坦化され、別のブランケット層が堆積され、そして、ビアコンタクトを形成するようにフォトリソグラフィによりパターニングされる。
【００１７】
さらに、ＵＳ−Ａ−５，８１５，４３３は、ＥＥＰＲＯＭとして機能するＮＭＯＳ構造から作製される冗長回路部分を有するマスクＲＯＭデバイスを開示する。
【００１８】
本発明の目的は、ＮＲＯＭＴＭチップ等のメモリセルアレイ内にビットラインコンタクトを提供するための向上された方法を提供することである。さらに、本発明の目的は、向上されたメモリセルアレイおよび向上されたＮＲＯＭＴＭチップを提供することである。
【発明の開示】
【課題を解決するための手段】
【００１９】
本発明の第一の局面によると、第一の方向に配列された複数のビットラインであって、該ビットラインは、分離層によって覆われる、複数のビットラインと、該ビットライン上方で該第一の方向と交差する第二の方向に配列された複数のワードラインと、該ビットラインおよびワードラインが互いに交差する場所に配置されたメモリセルとを含むメモリセルアレイ内にビットラインコンタクトを提供するための方法であって、該方法は、該ワードラインによって覆われていない位置において該ビットラインから該分離層を除去する工程であって、該ビットライン間の領域は、影響されないまま残る、工程と、該ビットラインの露出された部分上に導電材料を提供する工程とを包含する、方法によって上記目的が達成される。
【００２０】
本発明の第二の局面によると、基板上に第一の方向に配列された複数のビットラインと、該基板上の該ビットライン上方に該第一の方向に交差する第二の方向に配列された複数のワードラインと、該ビットラインおよびワードラインが互いに交差する場所に配置されたメモリセルとを含むメモリセルアレイ内にビットラインコンタクトを提供するための方法であって、該ビットラインは、分離層によって覆われ、該ワードラインによって覆われていない該ビットライン間の該メモリセルアレイの全部分は、少なくとも一つの分離層によって覆われ、該方法は、該少なくとも一つの分離層の上部も、該ワードラインによって覆わていない部分にあるメモリセルアレイから取り除かれる工程によって該ビットラインから該分離層を取り除く工程と、該ビットラインの露出された部分上に導電物質を提供する工程とを含む、方法によって上記目的は達成される。
【００２１】
さらに、本発明は、窒化物リードオンリーメモリ（ＮＲＯＭ）チップを製造する方法であって、分離層によって覆われ、第一の方向に配列された複数のビットラインと、該第一の方向に直交する第二の方向に配列された複数のワードラインとが互いに交差するポイントに複数のメモリセルが配置されるメモリセルアレイを提供する工程であって、該メモリセルのそれぞれは、金属−絶縁体−半導体電解効果型トランジスタから構成され、該絶縁体は、１以上の注入された電子を格納するための酸化物−窒化物−酸化物の多層スタックである、工程と、論理コンポーネントを含む周辺部分を提供する工程と、該ビットラインと、以下のステップにおいて形成される金属ラインとの間に電気コンタクトを達成するために、上記に規定された方法によってビットラインコンタクトを提供する工程と、上記ビットラインの第一の方向に配列された金属ラインを提供する工程と、を含む方法を提供する。
【００２２】
さらに、本発明は、それぞれ上記に規定されるような方法によって生成されるビットラインコンタクトを有するメモリセルアレイおよび窒化物リードオンリーメモリ（ＮＲＯＭＴＭ）チップを提供する。
【００２３】
本発明の第一の局面によると、分離層は、ワードラインによって覆われていない部分におけるビットラインから完全に除去され、これに対して、ビットライン間のエリアは、影響されないまま残る。これは、分離層のみが、ホールマスクによってフォトリソグラフィを用いて規定される部分において部分的に除去される既知の方法と対照的である。
【００２４】
したがって、本発明の好適な実施形態によると、ストライプパターンを有するマスクおよび、特に、ビットラインを規定するためのビットラインマスクは、メモリセルアレイ上にコーティングされたフォトレジスト材料をパターニングするために用いられ得る。しかしながら、ストライプパターンを有するマスクのアライメントは、ホールパターンを有するマスクのアライメントよりはるかに容易である。結果として、本発明は、ミスアライメントが回避され、ビットライン酸化物がビットラインから正確に除去される方法を提供する。
【００２５】
本発明の第二の局面によると、分離層は、ワードラインによって覆われていない部分におけるメモリセルアレイから完全に除去される。これは、分離層がホールマスクによってフォトリソグラフィを用いて規定される部分において部分的にのみ除去される既知の方法に対して対照的である。
【００２６】
結果として、フォトリソグラフィーは、メモリチップの周辺部分内の論理コンポーネントをマスキングするためにのみ必要であり、その結果、それらは、エッチングされない。この目的のために、メモリセルアレイを規定するためのマスクは、リソグラフィーのために用いられ得る。しかしながら、明らかであるように、このようなマスクは、ホールまたはストライプパターンを有するマスクよりも操作することおよび調整することがはるかに容易である。したがって、ビットライン酸化物の除去は、もはや、重大な工程ではない。
【００２７】
本発明の第二の局面の好適な実施形態によると、ビットライン酸化物を除去する工程は、下にあるビットラインがこの工程によって攻撃されないように時間制御で行われる。
【００２８】
さらに、本発明の両局面に関連する好適な実施形態によると、導電物質が、逆ポリエッチングプロセスによってビットラインの露出された部分上に提供される。このプロセスでは、最初に、セルアレイ全体にわたってドープされ、次いで、堆積されたポリシリコンがビットライン間のエリアから除去される。この目的のために、ドープされるポリシリコンは、フォトレジスト材料によって有利なように覆われ、このフォトレジスト材料は、ストライプパターンを有するマスクを用いてパターニングされる。
【００２９】
この逆ポリエッチングプロセスは、コンタクトホールが分離物質にエッチングされる既知の方法に対して対照的に、ポリシリコンが、ビットライン間のエリアにおいてのみ除去されるので特に利点がある。したがって、本発明のこの実施形態によると、自己整合コンタクトエッチングが行われず、ゲート電極上のスペーサおよびキャップ窒化物は攻撃されず、これにより、ビットラインとワードラインとの間の短絡が回避される。さらに、ビットラインコンタクトのアスペクト比が、増加され得る。結果として、ワードライン上のスペーサの厚さが増加され得る。
【００３０】
特に、本発明が窒化物リードオンリーメモリセルアレイに適用される場合、スペーサの増加された厚さは、これらのセルアレイにおけるゲート電極は、例えば、ＤＲＡＭセルアレイにおけるよりもはるかにより高い電圧に耐えなければならないので、大いに有利であり得る。
【００３１】
ドープされたポリシリコンを除去するために、ストライプパターンを有するマスクが用いられる。しかしながら、このようなマスクのアライメントは、ホールパターンを有するマスクのアライメントよりはるかに容易である。結果として、マスクのミスアライメントが大きく回避され得、オーバーレイの間違いが起こらない。
【００３２】
本発明の第二の局面の好適な実施形態によると、露出された領域における導電材料をエッチングする工程は、オーバーエッチング工程として行われ、その結果、導電材料の下の基板の部分も除去される。リンホウ素シリケートガラス等の分離材料を満たす工程を続けることよって、隣接のビットラインは、互いに電気的に分離される。このため、従来のＳＴＩ手順に対して要求されるより小さいセルサイズに起因して大いに有利である自己整合シャロートレンチ分離（ＳＴＩ）が行われる。
【００３３】
本発明の第一の局面のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイが、それぞれ、既知のメモリセルアレイ窒化物リードオンリーメモリセルアレイとは異なるのは、ビットラインがメモリセルのそれぞれにおいて伝導ビットラインを介してオーバーレイする金属ラインに電気的に接続されるからである。本発明の逆ポリエッチングプロセスを含む特別な製造方法に起因して、ビットラインコンタクトは、コンタクトホールマスクを用いる従来のＳＡＣプロセスが適用される場合のように、３番目または４番目ごとのメモリセルにおいて形成されないが、ビットラインコンタクトは、全メモリセルにおいて形成される。
【００３４】
本発明の第二の局面のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイが、それぞれ、既知のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイとは異なるのは、ビットライン酸化物が、ワードラインによって覆われない部分におけるビットラインから完全に除去されるからである。対照的に、既知のメモリセルアレイでは、ビットライン酸化物は、コンタクトホールマスクを用いる従来のＳＡＣプロセスによって、コンタクトホールが規定される部分で、３番目または４番目ごとのセルアレイが除去される。
【００３５】
本発明のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイが、既知のものに対して特に有利であるのは、それらがそれらの向上されたスペーサの厚さに起因するワードラインとビットラインとの間の短絡に対して向上された抵抗性を示すからである。
【００３６】
メモリセルアレイ内のビットラインコンタクトを提供するための方法は、ビットラインがビットライン酸化物等の分離層によって覆われる任意のセルタイプに適用され得る。本発明が適用され得る典型的なセルタイプは、ＲＯＭおよびＥＰＲＯＭセルを含む。
【００３７】
以下において、本発明は、添付の図面を参照してより詳細に記載される。
【発明を実施するための最良の形態】
【００３８】
本発明の好適な実施形態の以下の説明は、主として、ＮＲＯＭＴＭメモリセルアレイを製造するプロセス上に焦点を合わせる。この製造プロセスでは、基本的には、メモリセルコンポーネントを生成する工程が記載され、これに対して、論理コンポーネントを含むメモリセルアレイの特定部分の規定は、概略的にのみ概要が説明される。明瞭に理解されるように、メモリセルアレイの周辺部分は、一般的な既知の方法によって製造される。
【００３９】
最初に、標準的なシャロートレンチ分離（ＳＴＩ）のためのアイソレーショントレンチ２１が、例えば、ｐ−ドープシリコンからなる基板１内でエッチングされ、続いて、二酸化ケイ素等の分離材料で満たされる。これらのアイソレーショントレンチは、後に規定されることになる約６４ビットの距離に対応する距離において提供され、これらは、より大きいセルエリアを分離するために用いられる。
【００４０】
次いで、５ｎｍ〜１５ｎｍのＳｉＯ２層５、２〜１５ｎｍのＳｉ３Ｎ４層６および５〜１５ｎｍのＳｉＯ２層７を含むＯＮＯ多層が従来のプロセスによって、例えば、ｐ−ドープシリコンからなる半導体基板１上に堆積され、この結果、基板全体が、図３に示されるように、ＯＮＯ多層で覆われる。
【００４１】
その後、典型的には周知の態様でフォトレジストでパターニングされたビットラインマスクが、ソース電極のラインおよびドレイン電極のラインを形成するビットラインを生成するために基板上に堆積される。チップのメモリセルアレイ部分内のビットラインマスクのレイアウトは、図４Ａに示される。図４Ｂに示されるように、フォトレジスト列１２は、ビットライン２がインプラントされないエリアを規定する。したがって、それらは、図１に示されるように、トランジスタのチャネル領域１３に堆積される。図４Ｃは、インプラントされたビットラインを有するメモリセルの断面図を示す。
【００４２】
次に、上部酸化物７および窒化物層６が、典型的には、ドライエッチングプロセスによって、フォトレジスト列１２間の領域からエッチングされる。その後、ビットライン２は、ｎ−ドーパントによりフォトレジスト列１２間のエリアにインプラントされる。このプロセスによって、ビットライン２は、フォトレジスト列１２に対して自己整合態様でインプラントされる。
【００４３】
次いで、フォトレジスト列１２は除去され、ＯＮＯ多層がチップの周辺部分から除去され、熱酸化プロセスが行われる。これにより、ビットライン酸化物３は、ビットライン２上で熱的に成長される。成長速度は、窒化物および酸化層６、７、８上より高度にドープされたビットライン上ではるかに高いので、二酸化ケイ素の厚い層は、ビットライン上で成長され、これに対して、二酸化ケイ素の薄い層が窒化物層６の側部に沿って成長され、二酸化ケイ素の薄い層は、酸化物層７上で成長される。さらに、ゲート分離層として機能する二酸化ケイ素層は、チップの周辺部分において成長される。
【００４４】
２０〜７０ｎｍのビットライン酸化物の厚さは、おおよそであると考えられる。図４Ｃは、結果として得られる構造の断面図を示す。
【００４５】
次いで、メモリセルアレイ部分のワードラインを生成し、周辺のトランジスタゲートを生成するポリシリコン層が、チップ上に固着される。次の工程では、低抵抗シリサイド、例えば、タングステンシリサイドが、低減された抵抗性を有するポリサイド層を形成するようにポリシリコン層上に堆積される。ポリサイド層の典型的な総厚は、１００〜２００ｎｍに達する。図２に示されるように、ポリサイド層は、次いで、マスクを用いてエッチングされる。これにより、ワードライン４がメモリセルアレイ内に規定され、これに対して、ゲート電極が周辺部分に規定される。
【００４６】
このエッチング工程は、少なくとも上部酸化物層７および窒化物層６でもワードライン４間からエッチングされるように行われ得る。結果として、下部酸化物層５のみがこれらのエリアに残る。本発明の第二の局面を実施する場合、下部酸化物層５は、後に行われることになるビットライン酸化物をエッチングする工程においてエッチングされる。これは、逆ポリエッチング（ｉｎｖｅｒｓｅ ｐｏｌｙ ｅｔｃｈ）プロセスの間に自己整合シャロートレンチ分離が提供される場合に特に有用である。
【００４７】
代替として、ワードラインをエッチングする工程も、上部酸化物層７および窒化物層６が攻撃されないように行われ得る。この場合には、本発明の第二の局面を実施するときに、上部酸化物層７は、後に行われることになるビットライン酸化物をエッチングする工程においてエッチングされ、窒化物層６は、逆ポリエッチングプロセスにおいてエッチングストップとして機能する。したがって、このワードラインエッチング工程により、自己整合シャロートレンチ分離は、後に説明されるように、可能ではない。
【００４８】
結果として起こるメモリセル構造は、図１に示される。ポリサイド層４は、ＯＮＯ多層の最上部上にあり、これにより、ＮＲＯＭＴＭセルのゲートを形成する。ビットライン酸化物３は、隣接のＯＮＯ多層を分離するために十分に厚い。
【００４９】
その後、ワードライン４に対する側壁酸化工程、ＣＭＯＳ周辺のみへの軽いドープドレイン（ＬＤＤ）インプラント手順およびスペーサ１５の堆積が行われる。ＬＤＤは、典型的には、ｎチャネルおよびｐチャネル周辺トランジスタのための分離マスクを必要とする。
【００５０】
ＮＲＯＭＴＭセルでは、ゲート電極上の窒化物スペーサは、ＤＲＡＭまたは埋め込まれたＤＲＡＭセルの窒化物スペーサの厚さより薄くあるべきである。なぜならば、それらは、ゲート電極に印加されるより高い電圧に起因するより高い電圧に耐えなければならないからである。スペーサの厚さは、４０ｎｍを超えるべきであると推定される。
【００５１】
このスペーサを形成した後、窒化物ライナ（ｌｉｎｅｒ）および厚い二酸化ケイ素スペーサが全体的なチップエリア上に堆積される。テトラエチルオルトシリケート（ＴＥＯＳ）を用いる化学蒸着プロセスによって形成される厚い二酸化ケイ素スペーサは、周辺部分に構築されたトランジスタのために用いられる。その後、厚い二酸化ケイ素スペーサは、チップのメモリセル部分から除去される。
【００５２】
次の工程では、本発明のプロセスが、ビットラインを、後に形成されることになる金属ラインに接触させるためのビットラインコンタクトを規定するために行われる。
【００５３】
図５Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図５Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示す。参照符号１４は、メモリセルアレイの活性領域を示し、参照符号２１は、より大きいセル領域を分離するために用いられる二酸化ケイ素で満たされたアイソレーショントレンチを示す。６４ビットラインごとに配列されたこれらのアイソレーショントレンチ２１は、上記に説明されたシャロートレンチ分離の間に製造される。簡略のために、アイソレーショントレンチ２１は、以下の図から省略される。図５Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００５４】
窒化物スペーサを形成した後に堆積される窒化物ライナは、完全にまたは部分的に、ビットライン酸化物がエッチングされる位置において除去され得る。
【００５５】
本発明の第一の局面を実行するために、まず、約１０〜２５ｎｍの厚さを有する薄い二酸化ケイ素層１６が全体的なチップ上に堆積される（図６Ｂ）。代替として、窒化物ライナが部分的にのみ除去された場合、薄い二酸化ケイ素層を堆積する工程も省略され得る。
【００５６】
次いで、フォトレジスト材料１７（図６Ｃ）が全体的なチップ上にコーティングされ、図４Ａに示されるようなビットラインインプランテーションマスクを用いてパターニングされる。結果として、フォトレジストは、元々ビットラインが規定された部分において除去され、ビットライン２の間の残りの領域では、フォトレジスト材料は残る。図２に規定される方向Ａに沿う結果として生じるメモリセルアレイの断面図を示す図６Ａから見られ得るように、フォトレジスト材料が除去される部分は、ビットライン２より狭い幅を有する。これは、以前に行われる熱工程の間の不純物拡散に起因する。したがって、ビットラインマスクをフォトレジスト層上に層形成する場合に発生するミスアライメントは、不純物拡散のためにビットラインの広幅化より小さい。結果として、フォトレジスト材料が除去される部分は、正確にビットライン酸化物が次の工程において除去されることを保証するために、ビットライン上方に正確に存在し、それらの間にはない。
【００５７】
図２に規定される方向Ｂに沿う結果として生じるメモリセルアレイの断面図を示す図６Ｂから見られ得るように、フォトレジスト材料は、ビットライン領域においてワードライン４から完全に除去される。チップの周辺部分に配列された論理デバイスの断面図を示す図６Ｃに示されるように、周辺部分は、フォトレジスト材料によって完全に保護される。
【００５８】
次の工程では、二酸化ケイ素が、シリコンに対して選択的にエッチングされる。ゲート電極の窒化物スペーサが攻撃されることを回避するために、二酸化ケイ素が窒化ケイ素に対して選択的にエッチングされることは重要である。二酸化ケイ素は、シリコンに対して選択的にエッチングされるので、インプラントされたビットラインは、このエッチングプロセスによって実質的に攻撃されない。その後、フォトレジスト材料は、完全に除去される。
【００５９】
結果として、二酸化ケイ素は、元々ビットライン２が規定された部分において除去され、ビットライン２間の領域は、影響されないまま残る。図２に規定される方向Ａに沿う結果として生じるメモリセルアレイの断面図を示す図７Ａから見られ得るように、図６Ａにおいてフォトレジスト材料が除去される部分において、ここで、二酸化ケイ素は除去され、このため、ビットラインコンタクトのためのコンタクトホールを生成する。
【００６０】
図２に規定される方向Ｂに沿う結果として生じるメモリセルアレイの断面図を示す図７Ｂに示されるように、隣接ワードライン間のビットライン酸化物３がビットライン領域においてここで完全に除去される。ビットライン酸化物は、窒化ケイ素に対して選択的にエッチングされ、加えて、ワードラインは、フォトレジスト材料を堆積する前に二酸化ケイ素から作製される等の分離層によって覆われるので、ワードライン上のスペーサは、このエッチング工程によって攻撃されない。
【００６１】
チップの周辺部分に配列された論理デバイスの断面図を示す図７Ｃに示されるように、二酸化ケイ素層は、この領域におけるワードライン上に残る。
【００６２】
記載された工程のさらなる改変として、ゲート電極のスペーサは、その後に堆積される窒化ケイ素ライナがこれらの領域から除去されない場合に二酸化ケイ素から同様に形成され得る。したがって、窒化ケイ素ライナは、下にある二酸化ケイ素スペーサをエッチングから保護する。二酸化ケイ素は、現状打破に対してより高い抵抗性を有するので、二酸化ケイ素スペーサの使用は、大いに利点がある。
【００６３】
次の工程では、導電材料がビットラインの露出された部分上に提供される。これは、上記に概要が説明された自己整合コンタクトを提供する従来のプロセスによって、または、本発明の好適な実施形態による、後に説明される、いわゆる、逆ポリエッチングによってなされ得る。
【００６４】
従来のプロセスによってコンタクトホールに導電材料を提供するために、まず、リンホウ素シリケートガラス（ＢＰＳＧ）によって続けられる酸化窒化ケイ素ライナがチップ領域全体上に堆積される。その後、二酸化ケイ素層が、ＴＥＯＳ（テトラエチルオルトシリケート）を用いる化学蒸着プロセスによって堆積される。この層のスタックでは、コンタクトホールがエッチングされる。
【００６５】
次いで、フォトレジスト材料がコーティングされ、ビットラインを接触させるためのコンタクトホールがコンタクトホールマスクを用いてリソグラフィーにより規定される。コンタクトホールマスクは、３番目または４番目ごとのメモリセルが後に形成されることになる金属ラインに接続されるように設計される。フォトレジスト層内にコンタクトホールを規定した後、二酸化ケイ素層およびＢＰＳＧ材料が、例えば、Ｃ４Ｆ５またはＣ５Ｆ８を用いるドライエッチングによって選択的にエッチングされる。
【００６６】
以下の工程では、フォトレジスト材料が、セル領域から除去され、任意的に、ヒ素イオンを用いるイオンインプラント工程がコンタクト抵抗を低減するために行われる。
【００６７】
次の工程では、ｎ＋−ドープポリシリコン等の導電材料が、コンタクトホールを満たすように堆積される。次いで、チップ表面上のポリシリコンに、例えば、エッチングストップ層としてＢＰＳＧ層を用いるウェットエッチングまたはプラズマエッチングによって凹部が形成される。その後、金属ラインが後に記載される態様で形成される。
【００６８】
本発明の好適な実施形態によると、導電材料はまた、ドープされたポリシリコン層が全体的なチップ領域上に堆積され、このポリシリコン層は、コンタクトが形成されていない部分から除去される、いわゆる逆ポリエッチングプロセスによって、コンタクトホールに満たされ得る。
【００６９】
まず、ウェット洗浄プロセスが二酸化ケイ素の残渣および自生の酸化物をシリコン表面から除去するために行われ、その結果、ドープされたポリシリコン層が、シリコン表面上に直接堆積される。その後、高度にｎ−ドープされたポリシリコン層１８が全体のチップ領域を覆うために堆積される。次に、約１００ｎｍの上記窒化物のワードラインキャップのターゲットを用いる化学的機械研磨工程が行われる。結果として得られる構造は、図８Ａ〜８Ｃに示される。ここで、図８Ａは、図２に規定された方向Ａに沿うメモリセルアレイの断面図を示し、図８Ｂは、図２に規定された方向Ｂに沿うメモリセルアレイの断面図を示し、図８Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００７０】
その後、約２００ｎｍの厚さを有する窒化ケイ素のハードマスク層１９が堆積され、フォトレジスト材料（図示せず）がコーティングされる。ストライプパターンを有するマスク、例えば、図４ａに示されるものに類似するマスクを用いて、フォトレジスト材料は、結果として得られるフォトレジストパターンにおいて、ビットライン２間の領域が露出されるようにパターニングされる。ストライプパターンを有するマスクは、例えば、ビットラインマスクを用いて生成され得る。次いで、エッチングによって、ビットライン２間の露出された領域において、ハードマスク層１９が除去され、ｎ＋−ドープされたポリシリコン１８が除去される。以下の工程では、フォトレジスト材料が除去される。
【００７１】
フォトレジスト材料を除去した後、図９Ａ〜９Ｃに示されるような構造が得られる。ここで、図９Ａは、図２に規定された方向Ａに沿うメモリセルアレイの断面図を示し、図９Ｂは、図２に規定された方向Ｂに沿うメモリセルアレイの断面図を示し、図９Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。図９Ａおよび９Ｂから明瞭に見られ得るように、ポリシリコン１８は、上記ビットライン２の部分にのみ残り、図９Ｃにおける論理コンポーネント上で完全に除去される。ビットライン酸化物を除去する前に二酸化ケイ素層１６が堆積されたので、周辺部分は、エッチングから保護される。
【００７２】
その後、リンホウ素ドープシリケートガラス（ＢＰＳＧ）層２０がチップ全体の領域上に堆積され、研磨ストップとして窒化ケイ素ハードマスクを用いる化学機械的研磨を用いて平坦化される。結果として得られる構造が、図１０Ａ〜１０Ｃに示される。ここで、図１０Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１０Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１０Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００７３】
したがって、ビットラインコンタクトは、最初に、材料が全体的なチップ領域上に堆積され、次に、コンタクトが形成されていない領域から除去される方法によって導電材料を提供することによって完成される。結果として、ワードラインがエッチングマスクとして機能し、このため、攻撃され得ない自己整合エッチング工程が発生しない。エッチング工程は、自己整合ではないので、ワードライン間の幅は、ゲート電極上のスペーサの厚さが増加され得るようにさらに低減され得る。結果として、ワードラインとビットラインコンタクトとの間の短絡が、大きく回避され得、これにより、デバイス性能は大きく向上される。
【００７４】
窒化ケイ素ハードマスクを除去した後、金属ラインが形成される。金属ラインは、いわゆるダマシン技術または任意の他の任意的プロセスを用いて形成され得る。いわゆるダマシン技術を用いて金属ラインを生成するために、最初に、テトラエチルオルトシリケートを用いる化学蒸着プロセスによって二酸化ケイ素層がチップ領域全体上に堆積される。その後、トレンチが、ストライプパターンを有するマスク、例えば、ビットラインコンタクトを規定するために用いられたようなマスクまたは類似のマスクを用いて二酸化ケイ素層にエッチングされる。
【００７５】
次いで、チタンライナ（ｌｉｎｅｒ）およびタングステンの層が堆積され、トレンチがこれらの金属で満たされる。最後に、化学機械的研磨または金属のエッチングバックを用いて表面が平坦化され、この結果、トレンチは、完全に充填され、トレンチ間のスペースに金属は残されず、この結果、トレンチは、互いに電気的に分離される。
【００７６】
異なるプロセスによると、最初にチタンライナおよびタングステン材料を堆積し、フォトレジスト材料を堆積し、ストライプパターンを有するマスク、例えば、ビットラインマスクを用いて金属ラインリソグラフィにより規定し、金属層をエッチングし、そして、互いに電気的に分離するために二酸化ケイ素を堆積することも可能である。
【００７７】
その後、従来の態様でメモリチップが完成される。
【００７８】
本発明の第二の局面によると、ビットラインコンタクトが、ビットラインからおよび、ワードラインによって覆われていない部分におけるメモリセルアレイから分離層を完全にエッチングすることによって、および、ビットラインの露出された部分上に導電材料を提供することによって形成される。
【００７９】
図５Ａ〜５Ｃに示されるようなメモリセルアレイから始めて、最初に、薄い二酸化ケイ素層１６および薄い窒化ケイ素層２２がチップ全体上に堆積される。両層の厚さは、以下のエッチング工程の間に実質的に攻撃されないように選択される。代替として、窒化物ライナは除去されず、さらに、薄い窒化ケイ素層および薄い二酸化ケイ素層が堆積される。
【００８０】
次いで、フォトレジスト材料１７（図１１Ｃ）が、全体のチップ上にコーティングされ、チップの周辺部分をマスクするためにフォトグラフィーによりパターニングされる。結果として、フォトレジストは、チップの全体のメモリセルアレイ部分から除去され、フォトレジスト材料は、周辺部分に残る。
【００８１】
図２に規定される方向Ａに沿うメモリセルアレイの断面図を示す図１１Ａからおよび図２規定される方向Ｂに沿う結果として得られるメモリセルアレイの断面図を示す図１１Ｂから見られ得るように、フォトレジスト材料は、メモリセルアレイ部分から完全に除去される。チップの周辺部分に配列される論理デバイスの断面図を示す図１１Ｃに示されるように、周辺部分は、フォトレジスト材料によって完全に保護される。
【００８２】
次の工程では、窒化ケイ素は、下にある二酸化ケイ素層に対して選択的にエッチングされ（図１２Ａ〜１２Ｃ）、フォトレジスト材料は、表面全体から除去される。結果として、周辺部分は、図１３Ａ〜１３Ｃから見られ得るように、薄い窒化ケイ素層によって覆われ、メモリセルアレイは、薄い二酸化ケイ素層によって覆われる。
【００８３】
次の工程では、二酸化ケイ素は、シリコンに対して選択的にエッチングされる。ゲート電極の窒化物スペーサが攻撃されることを回避するために、二酸化ケイ素が窒化ケイ素に対して選択的にエッチングされることもまた重要である。このエッチングプロセスは、時間制御されるので、アイソレーショントレンチ２１において満たされた二酸化ケイ素は、実質的に攻撃されない。さらに、高度にドープされたシリコンから形成されたビットラインは、エッチングされない。したがって、図１４Ａ〜１４Ｃから見られ得るように窒化ケイ素層２２によって保護されるので、二酸化ケイ素は、セルアレイ全体から除去され、周辺部分は、影響されないまま残る。ここで、図１４Ａおよび１４Ｂは、図２規定された方向ＡまたはＢにそれぞれ沿う結果として得られたメモリセルアレイの断面図を示し、図１４Ｃは、チップの周辺部分の断面図を示す。
【００８４】
ビットライン酸化物は、窒化ケイ素に対して選択的にエッチングされ、さらに、ワードラインは、フォトレジスト材料を堆積する前に二酸化ケイ素から作製される等の分離層によって覆われるので、ワードライン上のスペーサは、このエッチング工程によって攻撃されない。
【００８５】
二酸化ケイ素層をエッチングするこの工程は、二酸化ケイ素層をメモリセルアレイの全体から除去する。詳細には、ビットライン酸化物は、ワードラインによって覆われていない部分においてビットラインからエッチングされ、さらに、二酸化ケイ素層は、ワードライン４によって覆われていないビットライン２間の部分からエッチングされる。特に、ワードラインをエッチングする工程において、ＯＮＯ多層スタックが攻撃されない場合、ここで、上部酸化物層７がエッチングされる。他方、ワードラインをエッチングする工程において、上部酸化物層７および窒化物層６がエッチングされる場合、ここで、下部酸化物層５がエッチングされる。
【００８６】
記載されたプロセス工程のさらなる改変として、ゲート電極のスペーサは、二酸化ケイ素から同様に形成され得る。したがって、スペーサ形成後に堆積された窒化ケイ素ライナは、下にある二酸化ケイ素スペーサをエッチングから保護する。二酸化ケイ素は現状打破に対してより高い抵抗性を有するので、二酸化ケイ素スペーサの使用は、大いに利点がある。
【００８７】
次の工程では、導電材料がビットラインの露出された部分上に提供される。これは、上記に概要が説明されたような自己整合コンタクトを提供する従来のプロセスによって、または、本発明の好適な実施形態にしたがう、後に説明される、いわゆる逆ポリエッチによってなされ得る。
【００８８】
従来のプロセスによってコンタクトホールに導電材料を提供するために、最初に、酸化窒化ケイ素ライナに続いて、リンホウ素シリケートガラス（ＢＰＳＧ）がチップ領域全体上に堆積される。その後、二酸化ケイ素層がＴＥＯＳ（テトラエチルオルトシリケート）を用いる化学蒸着堆積プロセスによって堆積される。この層スタックにおいて、コンタクトホールがエッチングされる。
【００８９】
次いで、フォトレジスト材料がコーティングされ、ビットラインを接触させるためのコンタクトホールが、コンタクトホールマスクを用いてリソグラフィーにより規定される。コンタクトホールマスクは、３番目または４番目ごとのメモリセルが、後に形成される金属ラインに接続されるように規定される。フォトレジスト層にコンタクトホールを規定した後、二酸化ケイ素層およびＢＰＳＧ材料が、例えば、Ｃ４Ｆ８またはＣ５Ｆ８を用いたドライエッチングによって選択的にエッチングされる。
【００９０】
以下の工程では、フォトレジスト材料は、セル領域から除去され、任意に、ヒ素イオンを用いるインプラント工程がコンタクト抵抗を低減するように行われる。
【００９１】
次の工程では、ｎ＋−ドープポリシリコン等の導電材料が、コンタクトホールを満たすように堆積される。次いで、チップ表面上のポリシリコンに、例えば、エッチングストップ層としてＢＰＳＧ層を用いるウェットエッチングまたはプラズマエッチングによって凹部が形成される。その後、金属ラインが後に記載される態様で形成される。
【００９２】
本発明の好適な実施形態によると、ｎ＋−ドープポリシリコン等の導電材料は、ドープされたポリシリコン層がチップ領域全体上に堆積され、このポリシリコン層がコンタクトが形成されていない部分から除去される、いわゆる逆ポリエッチングプロセスによって提供される。
【００９３】
まず、シリコン表面から二酸化ケイ素残渣および自生の酸化物を除去するためにウェット洗浄プロセスが行われ、その結果、ドープされたポリシリコン層がシリコン表面上に直接堆積される。その後、高度にｎ−ドープされたポリシリコン層１８が、チップ領域全体を覆うように堆積される。次に、ワードラインの約１００ｎｍの上記窒化物キャップのターゲットを用いる化学機械的研磨工程が行われる。結果として得られる構造が図１５Ａ〜１５Ｃに示される。ここで、図１５Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１５Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１５Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００９４】
その後、約２００ｎｍの厚さを有する窒化ケイ素のハードマスク層１９が堆積され、フォトレジスト材料（図示せず）がコーティングされる。ストライプパターンを有するマスク、例えば、図４Ａ示されるものに類似するマスクを用いて、フォトレジスト材料は、結果として得られるフォトレジストパターンにおいて、ビットライン２間の領域が露出されるようにパターニングされる。ストライプパターンを有するマスクは、例えば、ビットラインマスクを用いて生成され得る。
【００９５】
次いで、ビットライン２間の露出された領域において、ハードマスク１９が除去され、ｎ＋−ドープポリシリコン１８が、窒化ケイ素に対して選択的にエッチングすることによって除去される。ワードライン４をパターニングする工程の間に上部酸化物層７および窒化物層６がワードライン４間から除去されない場合、このエッチング工程は、窒化物層６上でストップする。
【００９６】
本発明の特に好適な実施形態によると、上部酸化物層７および窒化物層６は、ワードライン４をパターニングする工程の間にワードライン４間から除去され、その結果、ここで、エッチングストップは、存在せず、シリコン基板１がビットライン間のセル領域においてわずかにエッチングされる。オーバーエッチングが時間制御されて好適に行われ、その結果、ビットラインのインプラントの深さより大きい基板の深さがエッチングされる。
【００９７】
これにより、アイソレーショントレンチが自己整合態様でメモリセルアレイに形成される。したがって、アイソレーショントレンチに分離材料を提供することによって、隣接するビットラインは、電気的に分離され得る。このため、本発明の手順では、アイソレーショントレンチを提供するためにセルサイズを増加させる必要性がないので、従来のシャロートレンチ分離手順に対して利点がある、さらなる自己整合シャロートレンチ分離手順が行われ得る。
【００９８】
以下の工程では、フォトレジスト材料が除去される。フォトレジスト材料を除去した後、図１６Ａ〜１６Ｃに示される構造が得られる。ここで、図１６Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１６Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１６Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。図１６Ａおよび１６Ｂから明瞭に見られ得るように、ポリシリコン１８は、上記のビットライン２の部分にのみ残り、これに対して、図１６Ｃにおける論理コンポーネント上で完全に除去される。薄い二酸化ケイ素層１６および薄い窒化ケイ素層２がビットライン酸化物を除去する前に堆積されるので、周辺部分は、エッチングから保護される。
【００９９】
その後、リンホウ素ドープシリケートガラス（ＢＰＳＧ）層２０がチップ領域全体上に堆積され、ストップとして窒化ケイ素ハードマスクを用いる化学機械的研磨を用いて平坦化される。結果として得られる構造が図１７Ａ〜１７Ｃに示される。ここで、図１７Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１７Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１７Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【０１００】
したがって、ビットラインコンタクトは、最初に、材料がチップ領域全体上に堆積され、次いで、コンタクトが形成されない領域から除去される方法によって導電材料を提供することによって完成される。結果として、ワードラインがエッチングマスクとして機能し、このため、攻撃され得る自己整合エッチング工程が、発生しない。エッチング工程は、自己整合ではないので、ワードライン間の幅は、ゲート電極上のスペーサの厚さが増加され得るようにさらに低減され得る。結果として、ワードラインとビットラインコンタクトとの間の短絡が、大きく回避され得、これにより、デバイス性能は、大きく向上される。
【０１０１】
デバイス性能は、自己整合シャロートレンチ分離が提供された場合、著しく向上され得る。図１７Ａから明瞭に見られ得るように、リンホウ素ガラスで充填されたアイソレーショントレンチが、電気分離を提供するようにビットライン間に形成される。
【０１０２】
窒化ケイ素ハードマスクを除去した後、金属ラインが形成される。金属ラインは、いわゆるダマシン技術または任意の他の任意的プロセスを用いて形成され得る。いわゆるダマシン技術を用いて金属ラインを作製するために、まず、テトラエチルオルトシリケートを用いる化学蒸着堆積プロセスによって二酸化ケイ素層がチップ領域全体上に堆積される。その後、ストライプパターンを有するマスク、例えば、ビットラインコンタクトを規定するために用いられるようなマスクまたは類似のマスクを用いてトレンチが二酸化ケイ素層にエッチングされる。
【０１０３】
その後、チタンライナおよびタングステンの層が堆積され、トレンチがこれらの金属で満たされる。最後に、化学機械的研磨または金属のエッチングバックを用いて表面が平坦化され、その結果、トレンチが完全に充填され、トレンチ間のスペースに金属が残らず、その結果、トレンチは、互いに電気的に分離される。
【０１０４】
異なるプロセスによると、最初に、チタンライナおよびタングステン材料を堆積し、フォトレジスト材料を堆積し、ストライプパターンを有するマスク、例えば、ビットラインマスクを用いて金属ラインをリソグラフィーにより規定し、金属層をエッチングし、そして、互いに金属ラインを電気的に分離するために二酸化ケイ素を堆積することも可能である。
【０１０５】
その後、メモリチップは、従来の態様で完成される。
【０１０６】
本発明の第二の局面のさらなる改変（図示せず）によると、図５Ａ〜５Ｃに示される構造上で、上記のように規定される適切な厚さを有する薄い二酸化ケイ素層１６のみが堆積され、薄い窒化ケイ素層２２は省略される。
【０１０７】
次の工程では、チップの周辺部分がフォトレジスト材料によってマスクされ、二酸化ケイ素がチップのメモリ部分においてエッチングされる。次いで、導電材料がビットラインの露出された部分上に提供される。この目的のため、上記に説明されたような自己整合コンタクトを提供するための従来のプロセスが、行われ得る。上記に説明されたような逆ポリエッチングプロセスを行うことも可能である。しかしながら、この場合、チップの周辺部分は、窒化ケイ素層２２によって保護されないので、論理コンポーネントが攻撃されることを回避するためにドープされたポリシリコンが二酸化ケイ素に対して選択的にエッチングされることが必要である。その後、メモリチップは、上記に記載された態様で完成される。
【図面の簡単な説明】
【０１０８】
【図１】図１は、ＮＲＯＭＴＭメモリセルの断面図を示す。
【図２】図２は、本発明が適用され得る例示のメモリセルアレイを示す。
【図３】図３は、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図４Ａ】図４Ａは、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図４Ｂ】図４Ｂは、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図４Ｃ】図４Ｃは、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図５Ａ】図５Ａは、本発明の方法を実行する前のメモリセルアレイの断面図を示す。
【０１０９】
【図５Ｂ】図５Ｂは、本発明の方法を実行する前のメモリセルアレイの断面図を示す。
【０１１０】
【図５Ｃ】図５Ｃは、本発明の方法を実行する前のメモリセルアレイの断面図を示す。
【０１１１】
【図６】図６は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図７】図７は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図８】図８は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図９】図９は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１０】図１０は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１１】図１１は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１２】図１２は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１３】図１３は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１４】図１４は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１５】図１５は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１６】図１６は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１７】図１７は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【符号の説明】
【０１１２】
１ 基板
２ａ 第一のビットライン
２ｂ 第二のビットライン
２ ビットライン
３ ビットライン酸化物
４ ゲート電極
５ 二酸化ケイ素下部層
６ 窒化ケイ素層
７ 二酸化ケイ素上部層
８ 狭く捕捉された電子分布
９ 読み込み方向
１０ プログラミング方向
１１ ６Ｆ２交差点セル
１２ フォトレジスト列
１３ トランジスタチャネル
１４ 活性領域
１５ スペーサ
１６ 二酸化ケイ素層
１７ フォトレジスト層
１８ ポリシリコン層
１９ ハードマスク層
２０ ＢＰＳＧ層
２１ 分離トレンチ
２２ 窒化ケイ素層
【０００１】
本発明は、複数のビットラインが第一の方向に配列され、前記ビットラインは、二酸化ケイ素層によって覆われ、複数のワードラインは、前記第一の方向の上記ビットラインに直交する第二の方向に配列されるメモリセルアレイ内のビットラインコンタクトであって、メモリセルは、前記ビットラインおよびワードラインが互いに交差するポイントに配置される、ビットラインコンタクトを提供するための方法に関する。
【背景技術】
【０００２】
本発明は、ＵＳ−Ａ−５，１６８，３３４により公知であり、ＮＲＯＭＴＭ（ｎｉｔｒｉｄｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）セル（これは、ＵＳ−Ａ−５，９６６，６０３、ＵＳ−Ａ−５，７６８，１９２、ＵＳ−Ａ−６，１３３，０９５、およびＵＳ−Ａ−５，９６３，４６５にさらに記載される）としても呼ばれるＥＥＰＲＯＭメモリセルに非常に有利に適用され得る。
【０００３】
このようなＮＲＯＭＴＭセルは、電荷捕捉メモリデバイスであり、図１により示され得るようにゲート酸化物が薄い酸化物−窒化物−酸化物（ＯＮＯ）多層スタックで置き換えられる簡単なサブミクロンＭＯＳトランジスタとして示され得る。図１では、参照符号１は、例えば、ｐ−ドープシリコンからなる基板を示す。Ｎ＋−ドープビットライン２は、第一の方向に配列され、それらは、約５０ｎｍの厚さを有する厚い二酸化ケイ素層（ビットライン酸化物３とも呼ばれる）によって覆われる。ポリサイドであるタングステンシリサイドおよびポリシリコンのデュアル層構造から作製されるワードライン４が、第一の方向と交差する第二の方向に配置される。第二の方向は、好適には、第一の方向に直交する。二酸化ケイ素層５、窒化ケイ素層６および二酸化ケイ素層７を含むＯＮＯ多層が、ワードライン４とシリコン基板１との間に配置される。チャネル１３を有するトランジスタが、ソースおよびドレイン電極として機能する２つの隣接するビットライン２、ゲート電極として機能するワードライン４、およびゲート分離体として機能するＯＮＯ多層間に形成される。ＯＮＯ多層スタックは、トランジスタのチャネル領域１３を覆う。
【０００４】
ＯＮＯ多層の中間層、すなわち、窒化物層６は、ビットライン２の交差端に近接する、１または２の区別可能な電子ポケットの保持材料である。
【０００５】
簡略化のために、ＮＲＯＭＴＭセルの概念は、１電子の格納に対して記載される。しかしながら、現在、ＮＲＯＭＴＭセルはまた、２電子の格納のために適用される。
【０００６】
図２は、ｎ＋−ドープビットライン２およびワードライン４の交差から作製されたＮＲＯＭＴＭセルの２次元アレイの平面図を示す。捕捉された電子の位置は、図１に示されるようにビットライン交差端に近い。さらに示されるのは、図１に詳細が示される断面におけるメモリセル１１である。ＮＲＯＭＴＭセルのプログラミング動作は、チャネルホットエレクトロン注入によってなされる。このチャネルホットエレクトロン注入は、名目上１０００未満の電子を、セルのドレイン側に近接するひと塊のポケットに格納する。これらの電子は、局在化された状態で窒化物層に位置付けられる。
【０００７】
例えば、電子８は、プログラミング方向１０によって示されるように、第二のビットライン２ｂより高電位を第一のビットライン２ａに印加することによって注入され捕捉される。さらに、ワードライン４に十分な電圧が印加される。電子を読み出すために、読み出し方向９によって示されるように、第一のビットライン２ａより高電位が第二のビットライン２ｂに印加される。さらに、ワードライン４に低電圧が印加される。
【０００８】
明らかであるように、読み出しのために印加された電位差は、プログラミングのために印加された電位差より低い。プログラミングのために比較的高い電圧がワードラインに印加されるので、ワードラインを覆うスペーサの厚さは、隣接ワードライン間またはワードラインとビットラインコンタクトとの間のブレイクスルーを回避するために、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等の他の既知のメモリデバイスにおけるより厚くなければならない。特に、ＮＲＯＭＴＭセルのワードラインに印加される典型的な電圧は、約１２ボルトであり、これに対して、ＤＲＡＭセルのワードラインに印加される典型的な電圧は、３〜５ボルトである。
【０００９】
ｎ＋−ドープビットライン２は、標準セルアーキテクチャにしたがってかなりの抵抗をを示すので、所定の大きさを有するアレイ内のメモリセルアレイの最上部上に金属ラインが配置される。これらの金属ラインはまた、上記ビットライン２の第一の方向に配列され、コンタクトを介して下に存在するビットラインに周期的に接続される。例えば、８番目または１６番目のメモリセルは全て、ビットラインの抵抗を低減するために金属ラインへのコンタクトを有する。これらの金属ラインは、通常、非常に厚いので、それらは、メモリセルサイズの縮小に関してさらなる制限を置く。
【００１０】
従来、ビットラインと金属ラインとの間のコンタクトは、ワードラインの形成後にメモリセルアレイ全体がリンホウ素シリケード（ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃａｔｅ）ガラスおよび二酸化ケイ素層によって覆われる方法によって提供され得る。次いで、二酸化ケイ素層、リンホウ素シリケードガラス、並びに、下にあるビットライン酸化物は、例えば、コンタクトホールを提供するためにホールパターンを有するマスクを用いてフォトリソグラフィによって規定される所定の位置でエッチングされる。その後、コンタクトホールは、ワードライン、特に、ゲート電極の窒化物スペーサおよび窒化物キャップに対して選択的にエッチングされる。したがって、コンタクトホールの側方の拡張は、隣接するワードライン間の間隔によって基本的に規定される。この理由のため、このコンタクトは、自己整合コンタクト（ＳＡＣ）と呼ばれる。
【００１１】
このプロセスは、２つの主要な不利な点を含む。一方では、上記に説明されたように、ＮＲＯＭＴＭセルのワードラインに印加される電圧は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）セル等の他の既知のメモリセルのワードラインに印加される電圧よりはるかに高い。したがって、窒化物スペーサおよびキャップ窒化物は、はるかに高い電圧に耐えなければならず、このため、より厚くなる。結果として、隣接するワードライン間のスペースは低減され、コンタクトホールのアスペクト比が大きく増加される。より詳細には、二酸化ケイ素層は、通常、５００ｎｍの厚さを有するので、１０〜１５の非常に高いアスペクト比を有するコンタクトホールがエッチングされなければならない。このため、二酸化ケイ素層、リンホウ素シリケートガラス、および下にあるビットライン酸化物を全体的にエッチングすること、続いて、隣接するワードライン間のスペースを満たすが、非常に困難になる。
【００１２】
他方、窒化物スペーサが過度にエッチングされることを回避するために、エッチング時間が適切に調整されなければならない。したがって、ＮＲＯＭＴＭ製造の間のビットライン酸化物をエッチングするプロセスが非常に重大である。不十分なエッチング時間は、ビットラインとビットラインコンタクトとの間に不十分なコンタクトを生じる結果となる。しかしながら、より良好なデバイス性能のために、ビットラインコンタクトの低いＲＣ定数がより高い飽和電流およびより良好な信号検出を達成するために必要である。さらに、過度のエッチング時間は、メモリセルアレイの製造における主要な問題である、ビットラインコンタクトとワードラインとの間の短絡を生じる結果となる。
【００１３】
窒化ケイ素に対して、ＴＥＯＳプロセスによって堆積された二酸化ケイ素をエッチングするより高い選択性を有する新しいエッチングガス、特に、Ｃ５Ｆ８を導入することによって、または、エッチングされなければならないスタックが低減された高さを想定する低減された厚さを有するリンホウ素シリコンガラスを堆積することによって、得られる結果は、依然として全体的には満足ではない。
【００１４】
別の欠点は、隣接するビットラインが互いに不十分に分離されることにより生じる。したがって、突抜け現象またはリークの顕著な危険がある。これは、さらなるＳＦＴ（Ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ；シャロートレンチ分離）を製造プロセスに導入することによって軽減され得る。しかしながら、ＮＲＯＭＴＭセルアレイを製造するこれまでに知られたプロセスへの従来のＳＴＩプロセスの導入は、オーバーレイ要求に起因して増加されたセルサイズにつながる。
【００１５】
Ｔ．Ｈ．ＹｏｏｎらのＳｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈ．Ｄｉｇ．（１９９９年），ｐ．３７によって、ドープされたシリコンが全体的に堆積され、ＤＲＡＭセル内にセルプラグを提供するようにパターニングされるいわゆるＰｒｅ Ｐｏｌｙ ＰｌｕｇプロセスによってＳＡＣプロセスを置換することが公知である。しかしながら、明らかであるように、ＤＲＡＭセルは、ＮＲＯＭＴＭセルの構造とは完全に異なる構造を有し、特に、ビットラインコンタクトを提供するためにエッチングされなければならないビットライン酸化物がない。
【００１６】
ＵＳ−Ａ−５，９１５，２０３は、深いサブミクロンバイアスを生成する方法であって、ブランケット層が誘電体層上に形成され、フォトリソグラフィーによりパターニングされる、方法を開示する。続いて、別の誘電層が堆積されて平坦化され、別のブランケット層が堆積され、そして、ビアコンタクトを形成するようにフォトリソグラフィによりパターニングされる。
【００１７】
さらに、ＵＳ−Ａ−５，８１５，４３３は、ＥＥＰＲＯＭとして機能するＮＭＯＳ構造から作製される冗長回路部分を有するマスクＲＯＭデバイスを開示する。
【００１８】
本発明の目的は、ＮＲＯＭＴＭチップ等のメモリセルアレイ内にビットラインコンタクトを提供するための向上された方法を提供することである。さらに、本発明の目的は、向上されたメモリセルアレイおよび向上されたＮＲＯＭＴＭチップを提供することである。
【発明の開示】
【課題を解決するための手段】
【００１９】
本発明の第一の局面によると、第一の方向に配列された複数のビットラインであって、該ビットラインは、分離層によって覆われる、複数のビットラインと、該ビットライン上方で該第一の方向と交差する第二の方向に配列された複数のワードラインと、該ビットラインおよびワードラインが互いに交差する場所に配置されたメモリセルとを含むメモリセルアレイ内にビットラインコンタクトを提供するための方法であって、該方法は、該ワードラインによって覆われていない位置において該ビットラインから該分離層を除去する工程であって、該ビットライン間の領域は、影響されないまま残る、工程と、該ビットラインの露出された部分上に導電材料を提供する工程とを包含する、方法によって上記目的が達成される。
【００２０】
本発明の第二の局面によると、基板上に第一の方向に配列された複数のビットラインと、該基板上の該ビットライン上方に該第一の方向に交差する第二の方向に配列された複数のワードラインと、該ビットラインおよびワードラインが互いに交差する場所に配置されたメモリセルとを含むメモリセルアレイ内にビットラインコンタクトを提供するための方法であって、該ビットラインは、分離層によって覆われ、該ワードラインによって覆われていない該ビットライン間の該メモリセルアレイの全部分は、少なくとも一つの分離層によって覆われ、該方法は、該少なくとも一つの分離層の上部も、該ワードラインによって覆わていない部分にあるメモリセルアレイから取り除かれる工程によって該ビットラインから該分離層を取り除く工程と、該ビットラインの露出された部分上に導電物質を提供する工程とを含む、方法によって上記目的は達成される。
【００２１】
さらに、本発明は、窒化物リードオンリーメモリ（ＮＲＯＭ）チップを製造する方法であって、分離層によって覆われ、第一の方向に配列された複数のビットラインと、該第一の方向に直交する第二の方向に配列された複数のワードラインとが互いに交差するポイントに複数のメモリセルが配置されるメモリセルアレイを提供する工程であって、該メモリセルのそれぞれは、金属−絶縁体−半導体電解効果型トランジスタから構成され、該絶縁体は、１以上の注入された電子を格納するための酸化物−窒化物−酸化物の多層スタックである、工程と、論理コンポーネントを含む周辺部分を提供する工程と、該ビットラインと、以下のステップにおいて形成される金属ラインとの間に電気コンタクトを達成するために、上記に規定された方法によってビットラインコンタクトを提供する工程と、上記ビットラインの第一の方向に配列された金属ラインを提供する工程と、を含む方法を提供する。
【００２２】
さらに、本発明は、それぞれ上記に規定されるような方法によって生成されるビットラインコンタクトを有するメモリセルアレイおよび窒化物リードオンリーメモリ（ＮＲＯＭＴＭ）チップを提供する。
【００２３】
本発明の第一の局面によると、分離層は、ワードラインによって覆われていない部分におけるビットラインから完全に除去され、これに対して、ビットライン間のエリアは、影響されないまま残る。これは、分離層のみが、ホールマスクによってフォトリソグラフィを用いて規定される部分において部分的に除去される既知の方法と対照的である。
【００２４】
したがって、本発明の好適な実施形態によると、ストライプパターンを有するマスクおよび、特に、ビットラインを規定するためのビットラインマスクは、メモリセルアレイ上にコーティングされたフォトレジスト材料をパターニングするために用いられ得る。しかしながら、ストライプパターンを有するマスクのアライメントは、ホールパターンを有するマスクのアライメントよりはるかに容易である。結果として、本発明は、ミスアライメントが回避され、ビットライン酸化物がビットラインから正確に除去される方法を提供する。
【００２５】
本発明の第二の局面によると、分離層は、ワードラインによって覆われていない部分におけるメモリセルアレイから完全に除去される。これは、分離層がホールマスクによってフォトリソグラフィを用いて規定される部分において部分的にのみ除去される既知の方法に対して対照的である。
【００２６】
結果として、フォトリソグラフィーは、メモリチップの周辺部分内の論理コンポーネントをマスキングするためにのみ必要であり、その結果、それらは、エッチングされない。この目的のために、メモリセルアレイを規定するためのマスクは、リソグラフィーのために用いられ得る。しかしながら、明らかであるように、このようなマスクは、ホールまたはストライプパターンを有するマスクよりも操作することおよび調整することがはるかに容易である。したがって、ビットライン酸化物の除去は、もはや、重大な工程ではない。
【００２７】
本発明の第二の局面の好適な実施形態によると、ビットライン酸化物を除去する工程は、下にあるビットラインがこの工程によって攻撃されないように時間制御で行われる。
【００２８】
さらに、本発明の両局面に関連する好適な実施形態によると、導電物質が、逆ポリエッチングプロセスによってビットラインの露出された部分上に提供される。このプロセスでは、最初に、セルアレイ全体にわたってドープされ、次いで、堆積されたポリシリコンがビットライン間のエリアから除去される。この目的のために、ドープされるポリシリコンは、フォトレジスト材料によって有利なように覆われ、このフォトレジスト材料は、ストライプパターンを有するマスクを用いてパターニングされる。
【００２９】
この逆ポリエッチングプロセスは、コンタクトホールが分離物質にエッチングされる既知の方法に対して対照的に、ポリシリコンが、ビットライン間のエリアにおいてのみ除去されるので特に利点がある。したがって、本発明のこの実施形態によると、自己整合コンタクトエッチングが行われず、ゲート電極上のスペーサおよびキャップ窒化物は攻撃されず、これにより、ビットラインとワードラインとの間の短絡が回避される。さらに、ビットラインコンタクトのアスペクト比が、増加され得る。結果として、ワードライン上のスペーサの厚さが増加され得る。
【００３０】
特に、本発明が窒化物リードオンリーメモリセルアレイに適用される場合、スペーサの増加された厚さは、これらのセルアレイにおけるゲート電極は、例えば、ＤＲＡＭセルアレイにおけるよりもはるかにより高い電圧に耐えなければならないので、大いに有利であり得る。
【００３１】
ドープされたポリシリコンを除去するために、ストライプパターンを有するマスクが用いられる。しかしながら、このようなマスクのアライメントは、ホールパターンを有するマスクのアライメントよりはるかに容易である。結果として、マスクのミスアライメントが大きく回避され得、オーバーレイの間違いが起こらない。
【００３２】
本発明の第二の局面の好適な実施形態によると、露出された領域における導電材料をエッチングする工程は、オーバーエッチング工程として行われ、その結果、導電材料の下の基板の部分も除去される。リンホウ素シリケートガラス等の分離材料を満たす工程を続けることよって、隣接のビットラインは、互いに電気的に分離される。このため、従来のＳＴＩ手順に対して要求されるより小さいセルサイズに起因して大いに有利である自己整合シャロートレンチ分離（ＳＴＩ）が行われる。
【００３３】
本発明の第一の局面のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイが、それぞれ、既知のメモリセルアレイ窒化物リードオンリーメモリセルアレイとは異なるのは、ビットラインがメモリセルのそれぞれにおいて伝導ビットラインを介してオーバーレイする金属ラインに電気的に接続されるからである。本発明の逆ポリエッチングプロセスを含む特別な製造方法に起因して、ビットラインコンタクトは、コンタクトホールマスクを用いる従来のＳＡＣプロセスが適用される場合のように、３番目または４番目ごとのメモリセルにおいて形成されないが、ビットラインコンタクトは、全メモリセルにおいて形成される。
【００３４】
本発明の第二の局面のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイが、それぞれ、既知のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイとは異なるのは、ビットライン酸化物が、ワードラインによって覆われない部分におけるビットラインから完全に除去されるからである。対照的に、既知のメモリセルアレイでは、ビットライン酸化物は、コンタクトホールマスクを用いる従来のＳＡＣプロセスによって、コンタクトホールが規定される部分で、３番目または４番目ごとのセルアレイが除去される。
【００３５】
本発明のメモリセルアレイおよび窒化物リードオンリーメモリセルアレイが、既知のものに対して特に有利であるのは、それらがそれらの向上されたスペーサの厚さに起因するワードラインとビットラインとの間の短絡に対して向上された抵抗性を示すからである。
【００３６】
メモリセルアレイ内のビットラインコンタクトを提供するための方法は、ビットラインがビットライン酸化物等の分離層によって覆われる任意のセルタイプに適用され得る。本発明が適用され得る典型的なセルタイプは、ＲＯＭおよびＥＰＲＯＭセルを含む。
【００３７】
以下において、本発明は、添付の図面を参照してより詳細に記載される。
【発明を実施するための最良の形態】
【００３８】
本発明の好適な実施形態の以下の説明は、主として、ＮＲＯＭＴＭメモリセルアレイを製造するプロセス上に焦点を合わせる。この製造プロセスでは、基本的には、メモリセルコンポーネントを生成する工程が記載され、これに対して、論理コンポーネントを含むメモリセルアレイの特定部分の規定は、概略的にのみ概要が説明される。明瞭に理解されるように、メモリセルアレイの周辺部分は、一般的な既知の方法によって製造される。
【００３９】
最初に、標準的なシャロートレンチ分離（ＳＴＩ）のためのアイソレーショントレンチ２１が、例えば、ｐ−ドープシリコンからなる基板１内でエッチングされ、続いて、二酸化ケイ素等の分離材料で満たされる。これらのアイソレーショントレンチは、後に規定されることになる約６４ビットの距離に対応する距離において提供され、これらは、より大きいセルエリアを分離するために用いられる。
【００４０】
次いで、５ｎｍ〜１５ｎｍのＳｉＯ２層５、２〜１５ｎｍのＳｉ３Ｎ４層６および５〜１５ｎｍのＳｉＯ２層７を含むＯＮＯ多層が従来のプロセスによって、例えば、ｐ−ドープシリコンからなる半導体基板１上に堆積され、この結果、基板全体が、図３に示されるように、ＯＮＯ多層で覆われる。
【００４１】
その後、典型的には周知の態様でフォトレジストでパターニングされたビットラインマスクが、ソース電極のラインおよびドレイン電極のラインを形成するビットラインを生成するために基板上に堆積される。チップのメモリセルアレイ部分内のビットラインマスクのレイアウトは、図４Ａに示される。図４Ｂに示されるように、フォトレジスト列１２は、ビットライン２がインプラントされないエリアを規定する。したがって、それらは、図１に示されるように、トランジスタのチャネル領域１３に堆積される。図４Ｃは、インプラントされたビットラインを有するメモリセルの断面図を示す。
【００４２】
次に、上部酸化物７および窒化物層６が、典型的には、ドライエッチングプロセスによって、フォトレジスト列１２間の領域からエッチングされる。その後、ビットライン２は、ｎ−ドーパントによりフォトレジスト列１２間のエリアにインプラントされる。このプロセスによって、ビットライン２は、フォトレジスト列１２に対して自己整合態様でインプラントされる。
【００４３】
次いで、フォトレジスト列１２は除去され、ＯＮＯ多層がチップの周辺部分から除去され、熱酸化プロセスが行われる。これにより、ビットライン酸化物３は、ビットライン２上で熱的に成長される。成長速度は、窒化物および酸化層６、７、８上より高度にドープされたビットライン上ではるかに高いので、二酸化ケイ素の厚い層は、ビットライン上で成長され、これに対して、二酸化ケイ素の薄い層が窒化物層６の側部に沿って成長され、二酸化ケイ素の薄い層は、酸化物層７上で成長される。さらに、ゲート分離層として機能する二酸化ケイ素層は、チップの周辺部分において成長される。
【００４４】
２０〜７０ｎｍのビットライン酸化物の厚さは、おおよそであると考えられる。図４Ｃは、結果として得られる構造の断面図を示す。
【００４５】
次いで、メモリセルアレイ部分のワードラインを生成し、周辺のトランジスタゲートを生成するポリシリコン層が、チップ上に固着される。次の工程では、低抵抗シリサイド、例えば、タングステンシリサイドが、低減された抵抗性を有するポリサイド層を形成するようにポリシリコン層上に堆積される。ポリサイド層の典型的な総厚は、１００〜２００ｎｍに達する。図２に示されるように、ポリサイド層は、次いで、マスクを用いてエッチングされる。これにより、ワードライン４がメモリセルアレイ内に規定され、これに対して、ゲート電極が周辺部分に規定される。
【００４６】
このエッチング工程は、少なくとも上部酸化物層７および窒化物層６でもワードライン４間からエッチングされるように行われ得る。結果として、下部酸化物層５のみがこれらのエリアに残る。本発明の第二の局面を実施する場合、下部酸化物層５は、後に行われることになるビットライン酸化物をエッチングする工程においてエッチングされる。これは、逆ポリエッチング（ｉｎｖｅｒｓｅ ｐｏｌｙ ｅｔｃｈ）プロセスの間に自己整合シャロートレンチ分離が提供される場合に特に有用である。
【００４７】
代替として、ワードラインをエッチングする工程も、上部酸化物層７および窒化物層６が攻撃されないように行われ得る。この場合には、本発明の第二の局面を実施するときに、上部酸化物層７は、後に行われることになるビットライン酸化物をエッチングする工程においてエッチングされ、窒化物層６は、逆ポリエッチングプロセスにおいてエッチングストップとして機能する。したがって、このワードラインエッチング工程により、自己整合シャロートレンチ分離は、後に説明されるように、可能ではない。
【００４８】
結果として起こるメモリセル構造は、図１に示される。ポリサイド層４は、ＯＮＯ多層の最上部上にあり、これにより、ＮＲＯＭＴＭセルのゲートを形成する。ビットライン酸化物３は、隣接のＯＮＯ多層を分離するために十分に厚い。
【００４９】
その後、ワードライン４に対する側壁酸化工程、ＣＭＯＳ周辺のみへの軽いドープドレイン（ＬＤＤ）インプラント手順およびスペーサ１５の堆積が行われる。ＬＤＤは、典型的には、ｎチャネルおよびｐチャネル周辺トランジスタのための分離マスクを必要とする。
【００５０】
ＮＲＯＭＴＭセルでは、ゲート電極上の窒化物スペーサは、ＤＲＡＭまたは埋め込まれたＤＲＡＭセルの窒化物スペーサの厚さより薄くあるべきである。なぜならば、それらは、ゲート電極に印加されるより高い電圧に起因するより高い電圧に耐えなければならないからである。スペーサの厚さは、４０ｎｍを超えるべきであると推定される。
【００５１】
このスペーサを形成した後、窒化物ライナ（ｌｉｎｅｒ）および厚い二酸化ケイ素スペーサが全体的なチップエリア上に堆積される。テトラエチルオルトシリケート（ＴＥＯＳ）を用いる化学蒸着プロセスによって形成される厚い二酸化ケイ素スペーサは、周辺部分に構築されたトランジスタのために用いられる。その後、厚い二酸化ケイ素スペーサは、チップのメモリセル部分から除去される。
【００５２】
次の工程では、本発明のプロセスが、ビットラインを、後に形成されることになる金属ラインに接触させるためのビットラインコンタクトを規定するために行われる。
【００５３】
図５Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図５Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示す。参照符号１４は、メモリセルアレイの活性領域を示し、参照符号２１は、より大きいセル領域を分離するために用いられる二酸化ケイ素で満たされたアイソレーショントレンチを示す。６４ビットラインごとに配列されたこれらのアイソレーショントレンチ２１は、上記に説明されたシャロートレンチ分離の間に製造される。簡略のために、アイソレーショントレンチ２１は、以下の図から省略される。図５Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００５４】
窒化物スペーサを形成した後に堆積される窒化物ライナは、完全にまたは部分的に、ビットライン酸化物がエッチングされる位置において除去され得る。
【００５５】
本発明の第一の局面を実行するために、まず、約１０〜２５ｎｍの厚さを有する薄い二酸化ケイ素層１６が全体的なチップ上に堆積される（図６Ｂ）。代替として、窒化物ライナが部分的にのみ除去された場合、薄い二酸化ケイ素層を堆積する工程も省略され得る。
【００５６】
次いで、フォトレジスト材料１７（図６Ｃ）が全体的なチップ上にコーティングされ、図４Ａに示されるようなビットラインインプランテーションマスクを用いてパターニングされる。結果として、フォトレジストは、元々ビットラインが規定された部分において除去され、ビットライン２の間の残りの領域では、フォトレジスト材料は残る。図２に規定される方向Ａに沿う結果として生じるメモリセルアレイの断面図を示す図６Ａから見られ得るように、フォトレジスト材料が除去される部分は、ビットライン２より狭い幅を有する。これは、以前に行われる熱工程の間の不純物拡散に起因する。したがって、ビットラインマスクをフォトレジスト層上に層形成する場合に発生するミスアライメントは、不純物拡散のためにビットラインの広幅化より小さい。結果として、フォトレジスト材料が除去される部分は、正確にビットライン酸化物が次の工程において除去されることを保証するために、ビットライン上方に正確に存在し、それらの間にはない。
【００５７】
図２に規定される方向Ｂに沿う結果として生じるメモリセルアレイの断面図を示す図６Ｂから見られ得るように、フォトレジスト材料は、ビットライン領域においてワードライン４から完全に除去される。チップの周辺部分に配列された論理デバイスの断面図を示す図６Ｃに示されるように、周辺部分は、フォトレジスト材料によって完全に保護される。
【００５８】
次の工程では、二酸化ケイ素が、シリコンに対して選択的にエッチングされる。ゲート電極の窒化物スペーサが攻撃されることを回避するために、二酸化ケイ素が窒化ケイ素に対して選択的にエッチングされることは重要である。二酸化ケイ素は、シリコンに対して選択的にエッチングされるので、インプラントされたビットラインは、このエッチングプロセスによって実質的に攻撃されない。その後、フォトレジスト材料は、完全に除去される。
【００５９】
結果として、二酸化ケイ素は、元々ビットライン２が規定された部分において除去され、ビットライン２間の領域は、影響されないまま残る。図２に規定される方向Ａに沿う結果として生じるメモリセルアレイの断面図を示す図７Ａから見られ得るように、図６Ａにおいてフォトレジスト材料が除去される部分において、ここで、二酸化ケイ素は除去され、このため、ビットラインコンタクトのためのコンタクトホールを生成する。
【００６０】
図２に規定される方向Ｂに沿う結果として生じるメモリセルアレイの断面図を示す図７Ｂに示されるように、隣接ワードライン間のビットライン酸化物３がビットライン領域においてここで完全に除去される。ビットライン酸化物は、窒化ケイ素に対して選択的にエッチングされ、加えて、ワードラインは、フォトレジスト材料を堆積する前に二酸化ケイ素から作製される等の分離層によって覆われるので、ワードライン上のスペーサは、このエッチング工程によって攻撃されない。
【００６１】
チップの周辺部分に配列された論理デバイスの断面図を示す図７Ｃに示されるように、二酸化ケイ素層は、この領域におけるワードライン上に残る。
【００６２】
記載された工程のさらなる改変として、ゲート電極のスペーサは、その後に堆積される窒化ケイ素ライナがこれらの領域から除去されない場合に二酸化ケイ素から同様に形成され得る。したがって、窒化ケイ素ライナは、下にある二酸化ケイ素スペーサをエッチングから保護する。二酸化ケイ素は、現状打破に対してより高い抵抗性を有するので、二酸化ケイ素スペーサの使用は、大いに利点がある。
【００６３】
次の工程では、導電材料がビットラインの露出された部分上に提供される。これは、上記に概要が説明された自己整合コンタクトを提供する従来のプロセスによって、または、本発明の好適な実施形態による、後に説明される、いわゆる、逆ポリエッチングによってなされ得る。
【００６４】
従来のプロセスによってコンタクトホールに導電材料を提供するために、まず、リンホウ素シリケートガラス（ＢＰＳＧ）によって続けられる酸化窒化ケイ素ライナがチップ領域全体上に堆積される。その後、二酸化ケイ素層が、ＴＥＯＳ（テトラエチルオルトシリケート）を用いる化学蒸着プロセスによって堆積される。この層のスタックでは、コンタクトホールがエッチングされる。
【００６５】
次いで、フォトレジスト材料がコーティングされ、ビットラインを接触させるためのコンタクトホールがコンタクトホールマスクを用いてリソグラフィーにより規定される。コンタクトホールマスクは、３番目または４番目ごとのメモリセルが後に形成されることになる金属ラインに接続されるように設計される。フォトレジスト層内にコンタクトホールを規定した後、二酸化ケイ素層およびＢＰＳＧ材料が、例えば、Ｃ４Ｆ５またはＣ５Ｆ８を用いるドライエッチングによって選択的にエッチングされる。
【００６６】
以下の工程では、フォトレジスト材料が、セル領域から除去され、任意的に、ヒ素イオンを用いるイオンインプラント工程がコンタクト抵抗を低減するために行われる。
【００６７】
次の工程では、ｎ＋−ドープポリシリコン等の導電材料が、コンタクトホールを満たすように堆積される。次いで、チップ表面上のポリシリコンに、例えば、エッチングストップ層としてＢＰＳＧ層を用いるウェットエッチングまたはプラズマエッチングによって凹部が形成される。その後、金属ラインが後に記載される態様で形成される。
【００６８】
本発明の好適な実施形態によると、導電材料はまた、ドープされたポリシリコン層が全体的なチップ領域上に堆積され、このポリシリコン層は、コンタクトが形成されていない部分から除去される、いわゆる逆ポリエッチングプロセスによって、コンタクトホールに満たされ得る。
【００６９】
まず、ウェット洗浄プロセスが二酸化ケイ素の残渣および自生の酸化物をシリコン表面から除去するために行われ、その結果、ドープされたポリシリコン層が、シリコン表面上に直接堆積される。その後、高度にｎ−ドープされたポリシリコン層１８が全体のチップ領域を覆うために堆積される。次に、約１００ｎｍの上記窒化物のワードラインキャップのターゲットを用いる化学的機械研磨工程が行われる。結果として得られる構造は、図８Ａ〜８Ｃに示される。ここで、図８Ａは、図２に規定された方向Ａに沿うメモリセルアレイの断面図を示し、図８Ｂは、図２に規定された方向Ｂに沿うメモリセルアレイの断面図を示し、図８Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００７０】
その後、約２００ｎｍの厚さを有する窒化ケイ素のハードマスク層１９が堆積され、フォトレジスト材料（図示せず）がコーティングされる。ストライプパターンを有するマスク、例えば、図４ａに示されるものに類似するマスクを用いて、フォトレジスト材料は、結果として得られるフォトレジストパターンにおいて、ビットライン２間の領域が露出されるようにパターニングされる。ストライプパターンを有するマスクは、例えば、ビットラインマスクを用いて生成され得る。次いで、エッチングによって、ビットライン２間の露出された領域において、ハードマスク層１９が除去され、ｎ＋−ドープされたポリシリコン１８が除去される。以下の工程では、フォトレジスト材料が除去される。
【００７１】
フォトレジスト材料を除去した後、図９Ａ〜９Ｃに示されるような構造が得られる。ここで、図９Ａは、図２に規定された方向Ａに沿うメモリセルアレイの断面図を示し、図９Ｂは、図２に規定された方向Ｂに沿うメモリセルアレイの断面図を示し、図９Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。図９Ａおよび９Ｂから明瞭に見られ得るように、ポリシリコン１８は、上記ビットライン２の部分にのみ残り、図９Ｃにおける論理コンポーネント上で完全に除去される。ビットライン酸化物を除去する前に二酸化ケイ素層１６が堆積されたので、周辺部分は、エッチングから保護される。
【００７２】
その後、リンホウ素ドープシリケートガラス（ＢＰＳＧ）層２０がチップ全体の領域上に堆積され、研磨ストップとして窒化ケイ素ハードマスクを用いる化学機械的研磨を用いて平坦化される。結果として得られる構造が、図１０Ａ〜１０Ｃに示される。ここで、図１０Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１０Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１０Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００７３】
したがって、ビットラインコンタクトは、最初に、材料が全体的なチップ領域上に堆積され、次に、コンタクトが形成されていない領域から除去される方法によって導電材料を提供することによって完成される。結果として、ワードラインがエッチングマスクとして機能し、このため、攻撃され得ない自己整合エッチング工程が発生しない。エッチング工程は、自己整合ではないので、ワードライン間の幅は、ゲート電極上のスペーサの厚さが増加され得るようにさらに低減され得る。結果として、ワードラインとビットラインコンタクトとの間の短絡が、大きく回避され得、これにより、デバイス性能は大きく向上される。
【００７４】
窒化ケイ素ハードマスクを除去した後、金属ラインが形成される。金属ラインは、いわゆるダマシン技術または任意の他の任意的プロセスを用いて形成され得る。いわゆるダマシン技術を用いて金属ラインを生成するために、最初に、テトラエチルオルトシリケートを用いる化学蒸着プロセスによって二酸化ケイ素層がチップ領域全体上に堆積される。その後、トレンチが、ストライプパターンを有するマスク、例えば、ビットラインコンタクトを規定するために用いられたようなマスクまたは類似のマスクを用いて二酸化ケイ素層にエッチングされる。
【００７５】
次いで、チタンライナ（ｌｉｎｅｒ）およびタングステンの層が堆積され、トレンチがこれらの金属で満たされる。最後に、化学機械的研磨または金属のエッチングバックを用いて表面が平坦化され、この結果、トレンチは、完全に充填され、トレンチ間のスペースに金属は残されず、この結果、トレンチは、互いに電気的に分離される。
【００７６】
異なるプロセスによると、最初にチタンライナおよびタングステン材料を堆積し、フォトレジスト材料を堆積し、ストライプパターンを有するマスク、例えば、ビットラインマスクを用いて金属ラインリソグラフィにより規定し、金属層をエッチングし、そして、互いに電気的に分離するために二酸化ケイ素を堆積することも可能である。
【００７７】
その後、従来の態様でメモリチップが完成される。
【００７８】
本発明の第二の局面によると、ビットラインコンタクトが、ビットラインからおよび、ワードラインによって覆われていない部分におけるメモリセルアレイから分離層を完全にエッチングすることによって、および、ビットラインの露出された部分上に導電材料を提供することによって形成される。
【００７９】
図５Ａ〜５Ｃに示されるようなメモリセルアレイから始めて、最初に、薄い二酸化ケイ素層１６および薄い窒化ケイ素層２２がチップ全体上に堆積される。両層の厚さは、以下のエッチング工程の間に実質的に攻撃されないように選択される。代替として、窒化物ライナは除去されず、さらに、薄い窒化ケイ素層および薄い二酸化ケイ素層が堆積される。
【００８０】
次いで、フォトレジスト材料１７（図１１Ｃ）が、全体のチップ上にコーティングされ、チップの周辺部分をマスクするためにフォトグラフィーによりパターニングされる。結果として、フォトレジストは、チップの全体のメモリセルアレイ部分から除去され、フォトレジスト材料は、周辺部分に残る。
【００８１】
図２に規定される方向Ａに沿うメモリセルアレイの断面図を示す図１１Ａからおよび図２規定される方向Ｂに沿う結果として得られるメモリセルアレイの断面図を示す図１１Ｂから見られ得るように、フォトレジスト材料は、メモリセルアレイ部分から完全に除去される。チップの周辺部分に配列される論理デバイスの断面図を示す図１１Ｃに示されるように、周辺部分は、フォトレジスト材料によって完全に保護される。
【００８２】
次の工程では、窒化ケイ素は、下にある二酸化ケイ素層に対して選択的にエッチングされ（図１２Ａ〜１２Ｃ）、フォトレジスト材料は、表面全体から除去される。結果として、周辺部分は、図１３Ａ〜１３Ｃから見られ得るように、薄い窒化ケイ素層によって覆われ、メモリセルアレイは、薄い二酸化ケイ素層によって覆われる。
【００８３】
次の工程では、二酸化ケイ素は、シリコンに対して選択的にエッチングされる。ゲート電極の窒化物スペーサが攻撃されることを回避するために、二酸化ケイ素が窒化ケイ素に対して選択的にエッチングされることもまた重要である。このエッチングプロセスは、時間制御されるので、アイソレーショントレンチ２１において満たされた二酸化ケイ素は、実質的に攻撃されない。さらに、高度にドープされたシリコンから形成されたビットラインは、エッチングされない。したがって、図１４Ａ〜１４Ｃから見られ得るように窒化ケイ素層２２によって保護されるので、二酸化ケイ素は、セルアレイ全体から除去され、周辺部分は、影響されないまま残る。ここで、図１４Ａおよび１４Ｂは、図２規定された方向ＡまたはＢにそれぞれ沿う結果として得られたメモリセルアレイの断面図を示し、図１４Ｃは、チップの周辺部分の断面図を示す。
【００８４】
ビットライン酸化物は、窒化ケイ素に対して選択的にエッチングされ、さらに、ワードラインは、フォトレジスト材料を堆積する前に二酸化ケイ素から作製される等の分離層によって覆われるので、ワードライン上のスペーサは、このエッチング工程によって攻撃されない。
【００８５】
二酸化ケイ素層をエッチングするこの工程は、二酸化ケイ素層をメモリセルアレイの全体から除去する。詳細には、ビットライン酸化物は、ワードラインによって覆われていない部分においてビットラインからエッチングされ、さらに、二酸化ケイ素層は、ワードライン４によって覆われていないビットライン２間の部分からエッチングされる。特に、ワードラインをエッチングする工程において、ＯＮＯ多層スタックが攻撃されない場合、ここで、上部酸化物層７がエッチングされる。他方、ワードラインをエッチングする工程において、上部酸化物層７および窒化物層６がエッチングされる場合、ここで、下部酸化物層５がエッチングされる。
【００８６】
記載されたプロセス工程のさらなる改変として、ゲート電極のスペーサは、二酸化ケイ素から同様に形成され得る。したがって、スペーサ形成後に堆積された窒化ケイ素ライナは、下にある二酸化ケイ素スペーサをエッチングから保護する。二酸化ケイ素は現状打破に対してより高い抵抗性を有するので、二酸化ケイ素スペーサの使用は、大いに利点がある。
【００８７】
次の工程では、導電材料がビットラインの露出された部分上に提供される。これは、上記に概要が説明されたような自己整合コンタクトを提供する従来のプロセスによって、または、本発明の好適な実施形態にしたがう、後に説明される、いわゆる逆ポリエッチによってなされ得る。
【００８８】
従来のプロセスによってコンタクトホールに導電材料を提供するために、最初に、酸化窒化ケイ素ライナに続いて、リンホウ素シリケートガラス（ＢＰＳＧ）がチップ領域全体上に堆積される。その後、二酸化ケイ素層がＴＥＯＳ（テトラエチルオルトシリケート）を用いる化学蒸着堆積プロセスによって堆積される。この層スタックにおいて、コンタクトホールがエッチングされる。
【００８９】
次いで、フォトレジスト材料がコーティングされ、ビットラインを接触させるためのコンタクトホールが、コンタクトホールマスクを用いてリソグラフィーにより規定される。コンタクトホールマスクは、３番目または４番目ごとのメモリセルが、後に形成される金属ラインに接続されるように規定される。フォトレジスト層にコンタクトホールを規定した後、二酸化ケイ素層およびＢＰＳＧ材料が、例えば、Ｃ４Ｆ８またはＣ５Ｆ８を用いたドライエッチングによって選択的にエッチングされる。
【００９０】
以下の工程では、フォトレジスト材料は、セル領域から除去され、任意に、ヒ素イオンを用いるインプラント工程がコンタクト抵抗を低減するように行われる。
【００９１】
次の工程では、ｎ＋−ドープポリシリコン等の導電材料が、コンタクトホールを満たすように堆積される。次いで、チップ表面上のポリシリコンに、例えば、エッチングストップ層としてＢＰＳＧ層を用いるウェットエッチングまたはプラズマエッチングによって凹部が形成される。その後、金属ラインが後に記載される態様で形成される。
【００９２】
本発明の好適な実施形態によると、ｎ＋−ドープポリシリコン等の導電材料は、ドープされたポリシリコン層がチップ領域全体上に堆積され、このポリシリコン層がコンタクトが形成されていない部分から除去される、いわゆる逆ポリエッチングプロセスによって提供される。
【００９３】
まず、シリコン表面から二酸化ケイ素残渣および自生の酸化物を除去するためにウェット洗浄プロセスが行われ、その結果、ドープされたポリシリコン層がシリコン表面上に直接堆積される。その後、高度にｎ−ドープされたポリシリコン層１８が、チップ領域全体を覆うように堆積される。次に、ワードラインの約１００ｎｍの上記窒化物キャップのターゲットを用いる化学機械的研磨工程が行われる。結果として得られる構造が図１５Ａ〜１５Ｃに示される。ここで、図１５Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１５Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１５Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【００９４】
その後、約２００ｎｍの厚さを有する窒化ケイ素のハードマスク層１９が堆積され、フォトレジスト材料（図示せず）がコーティングされる。ストライプパターンを有するマスク、例えば、図４Ａ示されるものに類似するマスクを用いて、フォトレジスト材料は、結果として得られるフォトレジストパターンにおいて、ビットライン２間の領域が露出されるようにパターニングされる。ストライプパターンを有するマスクは、例えば、ビットラインマスクを用いて生成され得る。
【００９５】
次いで、ビットライン２間の露出された領域において、ハードマスク１９が除去され、ｎ＋−ドープポリシリコン１８が、窒化ケイ素に対して選択的にエッチングすることによって除去される。ワードライン４をパターニングする工程の間に上部酸化物層７および窒化物層６がワードライン４間から除去されない場合、このエッチング工程は、窒化物層６上でストップする。
【００９６】
本発明の特に好適な実施形態によると、上部酸化物層７および窒化物層６は、ワードライン４をパターニングする工程の間にワードライン４間から除去され、その結果、ここで、エッチングストップは、存在せず、シリコン基板１がビットライン間のセル領域においてわずかにエッチングされる。オーバーエッチングが時間制御されて好適に行われ、その結果、ビットラインのインプラントの深さより大きい基板の深さがエッチングされる。
【００９７】
これにより、アイソレーショントレンチが自己整合態様でメモリセルアレイに形成される。したがって、アイソレーショントレンチに分離材料を提供することによって、隣接するビットラインは、電気的に分離され得る。このため、本発明の手順では、アイソレーショントレンチを提供するためにセルサイズを増加させる必要性がないので、従来のシャロートレンチ分離手順に対して利点がある、さらなる自己整合シャロートレンチ分離手順が行われ得る。
【００９８】
以下の工程では、フォトレジスト材料が除去される。フォトレジスト材料を除去した後、図１６Ａ〜１６Ｃに示される構造が得られる。ここで、図１６Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１６Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１６Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。図１６Ａおよび１６Ｂから明瞭に見られ得るように、ポリシリコン１８は、上記のビットライン２の部分にのみ残り、これに対して、図１６Ｃにおける論理コンポーネント上で完全に除去される。薄い二酸化ケイ素層１６および薄い窒化ケイ素層２がビットライン酸化物を除去する前に堆積されるので、周辺部分は、エッチングから保護される。
【００９９】
その後、リンホウ素ドープシリケートガラス（ＢＰＳＧ）層２０がチップ領域全体上に堆積され、ストップとして窒化ケイ素ハードマスクを用いる化学機械的研磨を用いて平坦化される。結果として得られる構造が図１７Ａ〜１７Ｃに示される。ここで、図１７Ａは、図２に規定される方向Ａに沿うメモリセルアレイの断面図を示し、図１７Ｂは、図２に規定される方向Ｂに沿うメモリセルアレイの断面図を示し、図１７Ｃは、チップの周辺部分に配列された論理デバイスの断面図を示す。
【０１００】
したがって、ビットラインコンタクトは、最初に、材料がチップ領域全体上に堆積され、次いで、コンタクトが形成されない領域から除去される方法によって導電材料を提供することによって完成される。結果として、ワードラインがエッチングマスクとして機能し、このため、攻撃され得る自己整合エッチング工程が、発生しない。エッチング工程は、自己整合ではないので、ワードライン間の幅は、ゲート電極上のスペーサの厚さが増加され得るようにさらに低減され得る。結果として、ワードラインとビットラインコンタクトとの間の短絡が、大きく回避され得、これにより、デバイス性能は、大きく向上される。
【０１０１】
デバイス性能は、自己整合シャロートレンチ分離が提供された場合、著しく向上され得る。図１７Ａから明瞭に見られ得るように、リンホウ素ガラスで充填されたアイソレーショントレンチが、電気分離を提供するようにビットライン間に形成される。
【０１０２】
窒化ケイ素ハードマスクを除去した後、金属ラインが形成される。金属ラインは、いわゆるダマシン技術または任意の他の任意的プロセスを用いて形成され得る。いわゆるダマシン技術を用いて金属ラインを作製するために、まず、テトラエチルオルトシリケートを用いる化学蒸着堆積プロセスによって二酸化ケイ素層がチップ領域全体上に堆積される。その後、ストライプパターンを有するマスク、例えば、ビットラインコンタクトを規定するために用いられるようなマスクまたは類似のマスクを用いてトレンチが二酸化ケイ素層にエッチングされる。
【０１０３】
その後、チタンライナおよびタングステンの層が堆積され、トレンチがこれらの金属で満たされる。最後に、化学機械的研磨または金属のエッチングバックを用いて表面が平坦化され、その結果、トレンチが完全に充填され、トレンチ間のスペースに金属が残らず、その結果、トレンチは、互いに電気的に分離される。
【０１０４】
異なるプロセスによると、最初に、チタンライナおよびタングステン材料を堆積し、フォトレジスト材料を堆積し、ストライプパターンを有するマスク、例えば、ビットラインマスクを用いて金属ラインをリソグラフィーにより規定し、金属層をエッチングし、そして、互いに金属ラインを電気的に分離するために二酸化ケイ素を堆積することも可能である。
【０１０５】
その後、メモリチップは、従来の態様で完成される。
【０１０６】
本発明の第二の局面のさらなる改変（図示せず）によると、図５Ａ〜５Ｃに示される構造上で、上記のように規定される適切な厚さを有する薄い二酸化ケイ素層１６のみが堆積され、薄い窒化ケイ素層２２は省略される。
【０１０７】
次の工程では、チップの周辺部分がフォトレジスト材料によってマスクされ、二酸化ケイ素がチップのメモリ部分においてエッチングされる。次いで、導電材料がビットラインの露出された部分上に提供される。この目的のため、上記に説明されたような自己整合コンタクトを提供するための従来のプロセスが、行われ得る。上記に説明されたような逆ポリエッチングプロセスを行うことも可能である。しかしながら、この場合、チップの周辺部分は、窒化ケイ素層２２によって保護されないので、論理コンポーネントが攻撃されることを回避するためにドープされたポリシリコンが二酸化ケイ素に対して選択的にエッチングされることが必要である。その後、メモリチップは、上記に記載された態様で完成される。
【図面の簡単な説明】
【０１０８】
【図１】図１は、ＮＲＯＭＴＭメモリセルの断面図を示す。
【図２】図２は、本発明が適用され得る例示のメモリセルアレイを示す。
【図３】図３は、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図４Ａ】図４Ａは、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図４Ｂ】図４Ｂは、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図４Ｃ】図４Ｃは、既知の方法にしたがうＮＰＲＯＭＴＭメモリセルアレイを作成する工程を示す。
【図５Ａ】図５Ａは、本発明の方法を実行する前のメモリセルアレイの断面図を示す。
【０１０９】
【図５Ｂ】図５Ｂは、本発明の方法を実行する前のメモリセルアレイの断面図を示す。
【０１１０】
【図５Ｃ】図５Ｃは、本発明の方法を実行する前のメモリセルアレイの断面図を示す。
【０１１１】
【図６】図６は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図７】図７は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図８】図８は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図９】図９は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１０】図１０は、本発明の第一の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１１】図１１は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１２】図１２は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１３】図１３は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１４】図１４は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法におけるビットライン酸化物を除去する工程を示す。
【図１５】図１５は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１６】図１６は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【図１７】図１７は、本発明の第二の局面にしたがうビットラインコンタクトを提供するための方法における導電物質を提供する工程を示す。
【符号の説明】
【０１１２】
１ 基板
２ａ 第一のビットライン
２ｂ 第二のビットライン
２ ビットライン
３ ビットライン酸化物
４ ゲート電極
５ 二酸化ケイ素下部層
６ 窒化ケイ素層
７ 二酸化ケイ素上部層
８ 狭く捕捉された電子分布
９ 読み込み方向
１０ プログラミング方向
１１ ６Ｆ２交差点セル
１２ フォトレジスト列
１３ トランジスタチャネル
１４ 活性領域
１５ スペーサ
１６ 二酸化ケイ素層
１７ フォトレジスト層
１８ ポリシリコン層
１９ ハードマスク層
２０ ＢＰＳＧ層
２１ 分離トレンチ
２２ 窒化ケイ素層
Claims (16)
- メモリセルアレイ内にビットラインコンタクトを提供するための方法であって、第一の方向に配列された複数のビットライン（２）であって、該ビットライン（２）は、分離層（３）によって覆われる複数のビットラインと、該第一の方向の該ビットライン（２）上部の第１の方向で交差する第二の方向に配列された複数のワードライン（４）と、該ビットラインおよびワードラインが互いに交差する場所に配置されるメモリセルとを含み、
該方法は、
該ワードライン（４）によって覆われていない部分で該分離層（３）を該ビットライン（２）から除去する工程であって、該ビットライン（２）間の領域は、影響されないままに残る、工程と、
該ビットラインの露出された部分上に導電材料（１８）を提供する工程と
を包含する、方法。 - 前記分離層（３）を前記ビットライン（２）から除去する工程は、
フォトレジスト材料（１７）を堆積する工程と、
ストライプパターンを有するマスクを用いて該フォトレジスト材料（１７）をパターニングする工程と、
前記ワードライン（４）に対して前記分離層（３）を選択的にエッチングする工程と
を包含する、請求項１に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。 - ストライプパターンを有する前記マスクは、前記ビットライン（２）が以前に規定されたビットラインマスクである、請求項２に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
- メモリセルアレイ内にビットラインコンタクトを提供するための方法であって、基板（１）上に第一の方向に配列された複数のビットライン（２）と、該基板（１）上で該第一の方向の該ビットライン（２）上方で交差する第二の方向に配列された複数のワードライン（４）と、該ビットラインとワードラインとが互いに交差する場所に配置されるメモリセルとを含み、該ビットラインは、分離層（３）によって覆われ、該ワードラインによって覆われていない該ビットライン間の該メモリセルアレイの全部分は、少なくとも一つの分離層（５、６、７）によって覆われ、該方法は、
該ワードライン（４）によって覆われていない部分において該少なくとも一つの分離層の上部（５、７）が該メモリセルアレイから除去される工程によって該分離層（３）を該ビットラインから除去する工程と、
該ビットラインの露出された部分上に導電材料（１８）を提供する工程と
を包含する、方法。 - 前記分離層（３）を前記ビットライン（２）から除去する工程は、前記ワードライン（４）に対して選択的に該分離層（３）を時間制御してエッチングする工程を含む、請求項４に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
- 前記ビットラインの露出された部分上に導電材料（１８）を提供する工程は、
前記メモリセルアレイ上に分離材料を堆積する工程と、
フォトレジスト材料をコーティングし、該フォトレジスト材料内にコンタクトホールをリソグラフィにより規定する工程と、
該コンタクトホールを生成するように該分離材料をエッチングする工程と、
導電材料で該コンタクトホールを満たすように導電材料を堆積する工程と
を包含する、請求項１〜５のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。 - 前記ビットラインの露出された部分上に導電材料（１８）を提供する工程は、
前記メモリセルアレイ上に該導電材料（１８）を堆積する工程と、
該導電材料（１８）を該ビットライン間の領域から除去する工程と、
該ビットライン間の領域内に分離材料（２０）を堆積する工程と
を包含する、請求項１〜３のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。 - 前記導電材料（１８）を前記ビットライン（２）間の領域から除去する工程は、
該導電材料上にフォトレジスト材料をコーティングし、ストライプパターンを有するマスクを用いて該導電材料が除去されることになる領域をリソグラフィにより規定する工程と、
露出された領域内の該導電材料（１８）を除去する工程と
を包含する、、請求項７に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。 - 前記ビットラインの露出された部分上に導電材料（１８）を提供する工程は、
前記メモリセルアレイ上に該導電材料（１８）を堆積する工程と、
該導電材料（１８）を該ビットライン間の領域から除去する工程と、
該ビットライン間の領域内に分離材料（１８）を堆積する工程と
を包含する、請求項４または５に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。 - 前記導電材料（１８）を前記ビットライン（２）間の領域から除去する工程は、
該導電材料上にフォトレジスト材料をコーティングし、ストライプパターンを有するマスクを用いて該導電材料が除去されることになる領域をリソグラフィーにより規定する工程と、
露出された領域内の該導電材料（１８）を除去する工程と
を包含する、請求項９に記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。 - 前記分離層（３）を前記ビットラインから除去する工程によって、前記基板（１）は、前記ワードラインによって覆われていないビットライン間の部分において露出され、前記導電材料（１８）をエッチングする工程は、該導電材料の下の該基板（１）の部分が除去されるようにオーバーエッチング工程として行われる、請求項１０に記載のメモリセルアレイ内のビットラインコンタクトを提供するための方法。
- 前記分離材料（２０）は、ホウ素および／またはリンでドープされたシリケートガラスである、請求項６〜１１のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
- 前記導電材料（１８）は、ドープされたポリシリコンである、請求項１〜１２のいずれか１つに記載のメモリセルアレイ内にビットラインコンタクトを提供するための方法。
- 窒化物リードオンリーメモリ（ＮＲＯＭ）チップを製造する方法であって、
分離層（３）によって覆われ、第一の方向に配列された複数のビットライン（２）と、該第一の方向に直交する第二の方向に配列された複数のワードライン（４）とが互いに交差する点に複数のメモリセルが配置されたメモリセルアレイであって、該メモリセルのそれぞれは、金属−絶縁体−半導体電界効果型トランジスタからなり、該絶縁体は、１以上の注入された電子を格納するための酸化物−窒化物−酸化物多層スタックである、メモリセルアレイを提供する工程と、
論理コンポーネントを含む周辺部分を提供する工程と、
該ビットライン（２）と続く工程において形成される金属ラインとの間に電気的コンタクトを達成するために、請求項１〜１３の任意において規定される方法によりビットラインコンタクトを提供する工程と、
該ビットライン上方に第一の方向に配列された金属ラインを提供する工程と
を包含する、方法。 - 請求項１〜１３のいずれか１つの方法によって作製されるビットラインコンタクトを有するメモリセルアレイ。
- 請求項１４の方法によって製造された窒化物リードオンリーメモリ（ＮＲＯＭ）チップ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01113179A EP1263051A1 (en) | 2001-05-30 | 2001-05-30 | Bitline contacts in a memory cell array |
| EP01113178A EP1263050A1 (en) | 2001-05-30 | 2001-05-30 | Bitline contacts in a memory cell array |
| PCT/EP2002/005805 WO2002097890A2 (en) | 2001-05-30 | 2002-05-27 | Bitline contacts in a memory cell array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004529500A true JP2004529500A (ja) | 2004-09-24 |
| JP2004529500A5 JP2004529500A5 (ja) | 2005-07-21 |
Family
ID=26076602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003500974A Pending JP2004529500A (ja) | 2001-05-30 | 2002-05-27 | メモリセルアレイ内のビットラインコンタクト |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7008849B2 (ja) |
| EP (1) | EP1390981A2 (ja) |
| JP (1) | JP2004529500A (ja) |
| IL (1) | IL159112A0 (ja) |
| TW (1) | TW556326B (ja) |
| WO (1) | WO2002097890A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007000808A1 (ja) * | 2005-06-28 | 2009-01-22 | スパンション エルエルシー | 半導体装置およびその製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794764B1 (en) * | 2003-03-05 | 2004-09-21 | Advanced Micro Devices, Inc. | Charge-trapping memory arrays resistant to damage from contact hole information |
| US7977218B2 (en) * | 2006-12-26 | 2011-07-12 | Spansion Llc | Thin oxide dummy tiling as charge protection |
| US10700072B2 (en) | 2018-10-18 | 2020-06-30 | Applied Materials, Inc. | Cap layer for bit line resistance reduction |
| US11631680B2 (en) | 2018-10-18 | 2023-04-18 | Applied Materials, Inc. | Methods and apparatus for smoothing dynamic random access memory bit line metal |
| US10903112B2 (en) | 2018-10-18 | 2021-01-26 | Applied Materials, Inc. | Methods and apparatus for smoothing dynamic random access memory bit line metal |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4390971A (en) * | 1978-03-20 | 1983-06-28 | Texas Instruments Incorporated | Post-metal programmable MOS read only memory |
| US5168334A (en) * | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| US5308777A (en) * | 1993-07-28 | 1994-05-03 | United Microelectronics Corporation | Mask ROM process |
| JPH07307388A (ja) * | 1994-02-04 | 1995-11-21 | Advanced Micro Devices Inc | トランジスタのアレイおよびその形成方法 |
| US5455535A (en) * | 1994-03-03 | 1995-10-03 | National Semiconductor Corporation | Rail to rail operational amplifier intermediate stage |
| US5471416A (en) * | 1994-11-14 | 1995-11-28 | National Semiconductor Corporation | Method of programming a CMOS read only memory at the second metal layer in a two-metal process |
| US5815433A (en) * | 1994-12-27 | 1998-09-29 | Nkk Corporation | Mask ROM device with gate insulation film based in pad oxide film and/or nitride film |
| GB2298739B (en) * | 1995-03-07 | 1999-02-17 | Hyundai Electronics Ind | Method of making a mask ROM |
| US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| JP3420694B2 (ja) * | 1996-12-27 | 2003-06-30 | 株式会社東芝 | スタンダードセル方式の集積回路 |
| EP0851493B9 (en) * | 1996-12-27 | 2007-09-12 | STMicroelectronics S.r.l. | Contact structure and corresponding manufacturing method for EPROM or flash EPROM semiconductor electronic devices |
| US5915203A (en) * | 1997-06-10 | 1999-06-22 | Vlsi Technology, Inc. | Method for producing deep submicron interconnect vias |
| US5966603A (en) * | 1997-06-11 | 1999-10-12 | Saifun Semiconductors Ltd. | NROM fabrication method with a periphery portion |
| US5963465A (en) | 1997-12-12 | 1999-10-05 | Saifun Semiconductors, Ltd. | Symmetric segmented memory array architecture |
| US6133095A (en) * | 1999-02-04 | 2000-10-17 | Saifun Semiconductors Ltd. | Method for creating diffusion areas for sources and drains without an etch step |
| KR20010018728A (ko) * | 1999-08-21 | 2001-03-15 | 김영환 | 마스크 롬의 제조 방법 |
| US6124192A (en) * | 1999-09-27 | 2000-09-26 | Vanguard International Semicondutor Corporation | Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs |
-
2002
- 2002-05-15 TW TW091110159A patent/TW556326B/zh active
- 2002-05-27 IL IL15911202A patent/IL159112A0/xx unknown
- 2002-05-27 EP EP02735387A patent/EP1390981A2/en not_active Withdrawn
- 2002-05-27 JP JP2003500974A patent/JP2004529500A/ja active Pending
- 2002-05-27 WO PCT/EP2002/005805 patent/WO2002097890A2/en active Application Filing
-
2003
- 2003-12-01 US US10/724,903 patent/US7008849B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007000808A1 (ja) * | 2005-06-28 | 2009-01-22 | スパンション エルエルシー | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2002097890A3 (en) | 2003-10-16 |
| US7008849B2 (en) | 2006-03-07 |
| IL159112A0 (en) | 2004-05-12 |
| WO2002097890A2 (en) | 2002-12-05 |
| US20040120198A1 (en) | 2004-06-24 |
| EP1390981A2 (en) | 2004-02-25 |
| TW556326B (en) | 2003-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100871574B1 (ko) | 트윈 ｍｏｎｏｓ 셀 제조 방법 및 어레이 구조 | |
| JP4388266B2 (ja) | ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 | |
| US7422939B2 (en) | Semiconductor device having one-time programmable ROM and method of fabricating the same | |
| US7361537B2 (en) | Method of fabricating recess channel array transistor | |
| USRE46890E1 (en) | Method of forming semiconductor device having contact pad on source/drain region in peripheral circuit area | |
| KR100682149B1 (ko) | 게이트 전극 구조물 제조 방법, 콘택트 배열 제조 방법 및전계 효과 트랜지스터 배열 제조 방법 | |
| JP4086790B2 (ja) | 非揮発性メモリーとその製造方法 | |
| US7312121B2 (en) | Method of manufacturing a semiconductor memory device | |
| US6211012B1 (en) | Method of fabricating an ETOX flash memory | |
| US20090114973A1 (en) | Method for forming self-aligned contacts and local interconnects simultaneously | |
| US8952536B2 (en) | Semiconductor device and method of fabrication | |
| US6893921B2 (en) | Nonvolatile memories with a floating gate having an upward protrusion | |
| US6849553B2 (en) | Method of manufacturing semiconductor device | |
| US20050077563A1 (en) | Semiconductor memory cell having a trench and a planar selection transistor and method for producing the same | |
| US6486033B1 (en) | SAC method for embedded DRAM devices | |
| US7172939B1 (en) | Method and structure for fabricating non volatile memory arrays | |
| KR100681286B1 (ko) | 리세스된 채널을 갖는 반도체 장치의 제조 방법 | |
| US7008849B2 (en) | Method for providing bitline contacts in a memory cell array and a memory cell array having bitline contacts | |
| US20080146014A1 (en) | Self aligned contact | |
| EP1263051A1 (en) | Bitline contacts in a memory cell array | |
| US20080305595A1 (en) | Methods of forming a semiconductor device including openings | |
| US6995060B2 (en) | Fabrication of integrated circuit elements in structures with protruding features | |
| JP2003023117A (ja) | 半導体集積回路装置の製造方法 | |
| EP1263050A1 (en) | Bitline contacts in a memory cell array | |
| US20080197402A1 (en) | Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061102 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070202 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070502 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080319 |