JP2004527821A - メモリのための簡略な故障許容 - Google Patents

Abstract

メモリに対して故障許容を与える方法及び関連の装置が開示されている。当該方法は、再マッピング値を発生することを含む（２０２）。次いで、再マッピング値は、所与のメモリ場所にアクセスするのを意図されたアドレス値と論理的に組み合わされて（２０４）、不良アドレスを未使用のアドレスに対して再マッピングできる。次いで、再マッピングされたアドレスは、意図されたアドレスに代わって、アクセスできる（２０６）。
【選択図】図１

Description

【背景技術】
【０００１】
技術分野
本発明は、固体状態記憶装置（固体メモリ）、又は一部のディスク・ドライブのような平面のメモリ空間を利用し得る他のメモリのようなメモリのための故障許容に関し、より詳細には不良のメモリ・アドレスの再マッピングに関する。
【０００２】
背景
メモリが専用チップに具体化されようと、また多目的チップに統合化されようと、あるいは更にシリンダ／セクタ・アドレッシングよりむしろ平面のメモリ空間を利用するディスク・ドライブに具体化されようと、メモリは、時間の経過で働かなくなる又は製造時点で不良である場所を有することがある。しかしながら、メモリ内の大部分の場所は、通常使用可能状態のままである。従って、故障場所を補償し、それにより非故障場所の使用を継続し得るための方法が案出されてきた。
【０００３】
故障許容のための従来の方法は、故障場所の代わりに使う格納場所を与える専用の予備の行、列、チップ、モジュール等を追加することを含む。専用の予備部分は、代用を必要とする故障が存在しない場合無駄になる。他の方法は、メモリに格納されたワード内のビットの順序を変えることを含む。これらは、２ビット以上の幅のメモリ構成要素を用いることを許可しない複雑なスキームである。大きな細分性の再構成方法を用いることにより、１つ又はそれより多い欠陥場所を含む１群の場所が使用不能にされるが、しかし故障のメモリ範囲より多い範囲が使用不能のままにされる。
【０００４】
他の方法は、故障場所を、ブロックされている所定の場所へ再構成することを含む。所定の場所へのアクセスが追加の記憶のため常に必要とされる場合、再構成が失敗する。装置の回路を整列し、それにより故障場所を回避する方法が、実行されてきた。しかしながら、これは、製造中のみ実行され、そして現場では適用不能である。他の方法は、アドレス・ビットをシャッフルするか、又はデータを完全に並べ替えるが、しかしこれらの方法は、より複雑である。
【０００５】
従って、メモリのための簡略な故障許容に対する必要性がある。
概要
本発明は、メモリ内の場所を再マッピングするための方法として捉え得る。この方法は、再マッピング値を発生するステップを含む。再マッピング値は、意図されたアドレス値と論理的に組み合わされて、再マッピングされたアドレス値を発生する。次いで、再マッピングされたアドレス値を有するメモリ場所（記憶場所）が、アクセスされる。
【０００６】
本発明はまた、メモリ内の場所を再マッピングするシステムとして捉え得る。このシステムは、再マッピング値を発生するよう構成された第１の論理部を含む。また、第２の論理部を含み、そしてその第２の論理部は、再マッピング値を、意図されたアドレス値と組み合わせて、再マッピングされたアドレス値を発生するよう構成されている。システムはまた、再マッピングされたアドレス値を有するメモリ場所にアクセスするよう構成されたメモリ・アドレス入力部を含む。
【０００７】
詳細な説明
本発明の様々な実施形態が、図面を参照して詳細に説明され、そこにおいて類似の参照番号は類似の構成要素及び組立体を幾つかの図面を通して表す。様々な実施形態についての言及は、本発明の範囲を制限するものではなく、本発明は、特許請求の範囲によってのみ制限されるものである。
【０００８】
本発明の実施形態は、簡略化された故障許容スキームを与え、それにより特定のインスタンスの間未使用であると分かっているメモリ場所が、故障であると分かっているメモリ場所と論理的に組み合わされる。次いで、結果として生じる再マッピング値が、異なる場所へ再マッピングするためデータの格納を意図されている、プロセッサのような、装置により出力されたメモリ・アドレスと論理的に組み合わされることができる。こうして、装置が、不良アドレスに等しい意図されたアドレスを出力するとき、その意図されたアドレスは、再マッピング・アドレスと論理的に組み合わされ、そしてその関連されたデータが、上記の状態でなければ未使用の異なったメモリ場所に向けられる。
【０００９】
図１は、故障許容システム１００の代表的実施形態を図示する。故障許容システムを利用する、コンピュータ・システムのような電子装置は、典型的には、プロセッサ１０２と、１つ又はそれより多い入力１２２を有するＲＡＭ、ＥＰＲＯＭ等のような書き換え可能なメモリ装置１０６とを含む。故障許容システム１００はまた、論理部１０４及び別の論理部１０８を含む。故障許容システム１００はまた、ラッチ１１０を含む。論理部１０４及び論理部１０８は、ハードウエア又はソフトウエアで実現され得る。論理部１０８は典型的にはメモリの動作の１周期当たり唯１回だけ用いられるので、論理部１０８は、性能を劣化させずにソフトウエアで実現され得る。しかしながら、論理部１０４は、どのメモリ・アクセスに対しても用いられ得て、従って、論理部１０４をハードウエアで実現することが、ときに好ましい。
【００１０】
図２に示されるように、代表的プロセスは次のとおりである。不良と分かっているメモリ場所に対するアドレス値１１２が、論理部１０８に与えられる。未使用であると分かっているメモリ場所に対するアドレス値１１４がまた、論理部１０８に与えられる。次いで、論理部１０８は、図２の第１の論理演算２０２でこれら２つのアドレス値を組み合わせて、再マッピング値１１６を生成する。代替として、第１の論理演算２０２で、再マッピング値は、上記の状態でなければ、システムが常に未使用であるある一定の場所又は範囲を取っておく場合のようなとき、選定され得て、そしてその再マッピング値が、不良アドレス値に設定され得る。例えば、ゼロ・アドレスが常に未使用であるとして取っておかれる場合、再マッピング値は、その不良メモリ・アドレスを再マッピング値として単純に用いることにより発生され得る。この場合、論理部１０８は、不良アドレス値を再マッピング値として出力するよう構成され得る。再マッピング値は、ラッチ１１０に格納され得る。
【００１１】
論理部１０４は、データが格納されるであろう場所を通常示すであろうプロセッサ１０２により出力された意図されたアドレス値１１８を遮断する。通常、その意図されたアドレス値１１８は、メモリ１０６の入力部１２２に直接与えられるであろう。論理部１０４はまた、再マッピング値１１６を受け取る。意図されたアドレス値１１８は、第２の論理演算２０４で再マッピング値１１６と論理的に組み合わされて、その結果再マッピングされたアドレス値１２０をもたらす。
【００１２】
次いで、その再マッピングされたアドレス値１２０は、メモリ１０６の入力部１２２に供給され、それによりアクセス操作２０６において、プロセッサ１０２によりメモリ１０６内の故障でない場所へのアクセスに向かう。メモリのアクセスは、読み出し又は書き込みの目的のためである。一度、データが固定の（即ち、ラッチされた）再マッピング値１１８を備える故障許容システム１００を用いてメモリ１０６に書き込まれると、所望のデータと関連した同じ意図されたアドレス値１１８を利用することが、所望のデータを含むメモリ１０６内の正しい再マップ値の場所にアクセスすることをもたらすであろう。
【００１３】
不良メモリ・アドレス値１１２及び未使用のメモリ・アドレス値１１４は、それぞれ、メモリ内の個々のデータ場所に対応する。これは、メモリの別個の場所に対して唯１つの不良アドレス値が存在するとき真である。一例が以下の表Ａに与えられている。その例に示されるように、全てのアドレスが再マッピングされる。
【００１４】
【表１】

【００１５】
表Ａに示されるように、アドレス場所１３が不良、従って使用不能であるが、しかしプロセッサ・プログラムは、データが場所１３に格納されるであろうことを指定した。プロセッサ・プログラムは、場所７が未使用であろうことを指定した。従って、不良場所を良い場所に再マッピングするため、場所１３に対する２進数アドレス値（１１０１）が、場所７に対する２進数アドレス値（０１１１）と排他的論理和演算（ＸＯＲ）されて、再マッピング値１０１０を生成する。次いで、その再マッピング値は、プロセッサ１０２からの各意図されたアドレスと排他的論理和演算（ＸＯＲ）されて、再マッピングされたアドレスを生成する。こうして、プロセッサが不良場所１３に対する１１０１を出力するとき、再マッピングされた値は０１１１になり、それは、場所１３に対するデータを、先に未使用であると考えられていた場所７に指向させる。全ての場所を再マッピングすることの代替は、意図されたアドレスが不良アドレスであるときのみ比較器を用いて論理部１０４を意図されたアドレスに適用することにより、その不良アドレスを未使用のアドレスに単に再マッピングすることである。
【００１６】
本発明は、単一の場所が不良場合以外の他のシナリオに適用することができる。本発明は、未使用の値が不良値と組み合わされて、不良場所を未使用の場所に常に再マッピングする再マッピング値を生成することができるときはいつでも適用可能である。以下の表Ｂは、２つの連続した不良場所及び２つの連続した未使用の場所が存在する場合の一例を示す。
【００１７】
【表２】

【００１８】
示されているように、両方の場所１２及び１３が不良、そして場所６及び７が未使用である。従って、２進数アドレス１１０ｘ（ここで、ｘは、ビット値が０又は１のいずれかであり得る。）が、０１１ｘと排他的論理和演算（ＸＯＲ）されて、再マッピング値１０１ｘ又は１０１０を生成する。次いで、このマッピング値は、各意図されたアドレスに適用され、それを再マッピングする。次いで、不良アドレス１３が場所７に再マッピングされ、そして不良アドレス１２が場所６に再マッピングされる。
【００１９】
本発明はまた、個々の場所を考慮する場合以外の別の状況に適用され得る。例えば、メモリのページ全体が不良、そして別のページが未使用である場合、不良ページ・アドレスが、未使用のページ・アドレスと論理的に組み合わされて、再マッピング値を生成し、次いでその再マッピング値が、プロセッサにより出力されたページ・アドレスと論理的に組み合わされて、不良ページを未使用のページに再マッピングすることができる。
【００２０】
更に、アドレス値の最下位ビットを論理的に組み合わせることにより一層低い組のアドレスを再マッピングするように、本発明をメモリのサブセットに適用することが有利であり得る。例えば、不良アドレス値が場所２にあり、且つ未使用のアドレス値が場所０にある場合、場所０−３のサブセットは、アドレス全体ではなく２つの最下位ビットを論理的に組み合わせることにより再マッピングされ得る。これは、メモリが既にデータを１個のサブセット内に含み、そこにおいて不良アドレスが存在せず、且つ不良アドレスを持たないサブセットのそれらの場所が再マッピングされていない場合有益である。不良アドレスを持たないサブセットのそれらの場所が再マッピングされてないので、当該それらの場所に含まれるデータは、通常アドレス可能のままであり、そしてデータの再ローディングを必要としない。
【００２１】
第１の論理部１０８及び第２の論理部１０４は、ＸＯＲゲート、ＸＮＯＲゲート、又は多分類似の論理的組み合わせを提供する他のデバイスであってよい。論理部１０４及び１０８、並びにラッチ１１０は、プロセッサ１０２に対する組み込み型障害管理ハードウエアとして、又はプロセッサ１０２とメモリ・チップ１０６との間の中間デバイスとして、あるいはメモリ・チップ１０６に対する組み込み型障害管理ハードウエアとしてあり得る。最良の性能を達成するため、ゲート及びラッチをプロセッサ又はメモリ・チップ上に設けることが好適であり得る。
【００２２】
不良アドレス１１２を論理部１０８に与えることは、パリティ、ＥＤＡＣ又はチェッカーボード試験のような通常の手続きを介して不良の位置を検出し、次いでその値をゲートに通すことにより行い得る。前述したように、再マッピング値は、メモリの固定範囲が常に未使用状態にされているように割り当てられている場合不良アドレス値を再マッピング値として用いることによるように、選定され得る。固定範囲が常に未使用として取っておかれるわけではない場合、又は未使用のアドレスである他の場所に対して再マッピングすることが望ましい場合、未使用のアドレスが、同様に通常の手続きを介して与えられ得る。例えば、ソフトウエア・リンカ／ローダによりメモリに置かれたような「使用の終わり」記号が配置されて、１つ又はそれより多い未使用の場所を決定し得て、そして次に、未使用のアドレス値が論理部１０８に与えられる。
【００２３】
本発明が、その好適な実施形態を参照して特に示され且つ説明されたが、形式及び詳細において様々な他の変更が、本発明の趣旨及び範囲を逸脱することなしに実施形態において行い得ることが当業者に理解されるであろう。
【図面の簡単な説明】
【００２４】
【図１】図１は、メモリ内の場所を再マッピングするための代表的システムを示す。
【図２】図２は、メモリ内の場所を再マッピングするための代表的システムの動作フローを示す。

Claims (10)

1. 再マッピング値（１１６）を発生するステップ（２０２）と、
   前記再マッピング値（１１６）を、意図されたアドレス値（１１８）と論理的に組み合わせて、再マッピングされたアドレス値（１２０）を発生するステップ（２０４）と、
   前記再マッピングされたアドレス値（１２０）を有するメモリ場所にアクセスするステップ（２０６）と
   を備える、メモリ内の場所を再マッピングする方法。
2. 前記再マッピング値（１１６）は、不良アドレス値（１１２）を未使用のアドレス値（１１４）と論理的に組み合わせることにより発生される、請求項１記載の方法。
3. 前記不良アドレス値（１１２）、未使用のメモリ・アドレス値（１１４）、及び再マッピングされたアドレス値（１２０）は個々のデータ場所に対応する、請求項２記載の方法。
4. 前記再マッピング値（１１６）は、各意図されたアドレス値（１１８）と論理的に組み合わされて、各意図されたアドレスを個々の再マッピングされたアドレス値（１２０）に対して再マッピングする、請求項１記載の方法。
5. 前記不良アドレス値（１１２）は、前記未使用のアドレス値（１１４）と排他的論理和演算され、且つ前記再マッピング値（１１６）は前記意図されたアドレス値（１１８）と排他的論理和演算される、請求項２記載の方法。
6. 再マッピング値（１１６）を出力するよう構成された第１の論理部（１０８）と、
   前記再マッピング値（１１６）を、意図されたアドレス値（１１８）と組み合わせて、再マッピングされたアドレス値（１２０）を発生するよう構成された第２の論理部（１０４）と、
   前記再マッピングされたアドレス値（１２０）を有するメモリ場所にアクセスするよう構成されたメモリ・アドレス入力部（１２２）と
   を備える、メモリ内の場所を再マッピングするシステム。
7. 前記第１の論理部（１０８）は更に、不良アドレス値（１１２）を未使用のアドレス値（１１４）と論理的に組み合わせて、前記再マッピング値（１１６）を生成するよう構成されている、請求項６記載のシステム。
8. 前記の不良メモリ・アドレス値（１１２）及び未使用のメモリ・アドレス値（１１４）は、それぞれ複数のデータ場所に対応する、請求項７記載のシステム。
9. 前記第２の論理部（１０４）は、前記再マッピング値（１１６）を、前記の不良メモリ・アドレス値（１１２）に等しい前記意図されたアドレス値（１１８）のみと組み合わせて、前記の不良メモリ・アドレス値（１１２）のみに対して再マッピングされたアドレス値（１２０）を発生する、請求項７記載のシステム。
10. 前記第１の論理部（１０８）及び第２の論理部（１０４）は排他的ＮＯＲゲートである、請求項６記載のシステム。

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