JP2004525465A - メモリアレイ構造のための低消費電力読取りスキーム - Google Patents
メモリアレイ構造のための低消費電力読取りスキーム Download PDFInfo
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Abstract
メモリアレイからデータを呼び出す際に、少ない消費電力でアクセスするための方法および装置を提供する。さらに、記憶セルまたはセグメントがセグメント化されたビットライン構造の出力に近づくにつれて、幅が次第に小さくなるトランジスタを用ることによって、レジスタファイル中のセグメント化されたビットライン構造からデータを呼び出す際に、少ない消費電力でアクセスするための方法および装置を提供する。さらに、記憶セルが差動ビットライン構造の出力に近づくにつれて、幅が次第に小さくなるトランジスタを用ることによって、レジスタファイル中の差動ビットライン構造からデータを呼び出す際に、少ない消費電力でアクセスするための方法および装置を提供する。さらに、記憶セルまたはセグメントがセグメント化された差動ビットライン構造の出力に近づくにつれて、幅が次第に小さくなるトランジスタを用ることによって、レジスタファイル中のセグメント化された差動ビットライン構造からデータを呼び出す際に、少ない消費電力でアクセスするための方法および装置を提供する。
【選択図】図４ａ
【選択図】図４ａ
Description
【技術分野】
【０００１】
本発明は、メモリアレイからデータを呼び出す際に、少ない消費電力でデータを呼び出すための方法および装置に関する。
【背景技術】
【０００２】
代表的な最近のコンピュータシステムは、マイクロプロセッサ、メモリおよび周辺機器（即ち、モニタ、キーボード、ソフトウェアプログラム、その他）を備える。マイクロプロセッサは、計算機プログラムからの命令を解釈し実行する算術、論理および制御回路等を有する。図１は、従来技術における中央処理装置２２（ＣＰＵ２２、別名、実行ユニット）、メモリコントローラ２４（別名、ロード／ストア装置）および内部キャッシュ、即ち１次（Ｌ１）キャッシュメモリ２６を有するコンピュータのマイクロプロセッサ２０の一例を示す。マイクロプロセッサ２０は、外部キャッシュ、即ち２次（Ｌ２）キャッシュメモリ２８に接続され、また、コンピュータシステムのメインメモリ３０にも接続される。キャッシュメモリとは、データのコピーを記憶する高速なメモリ領域である。
【０００３】
コンピュータシステムの１つの目的は、コンピュータのユーザおよびソフトウェアプログラムによって提供される命令を実行することである。命令の実行はＣＰＵ２２によって行なわれる。命令を行なうためにＣＰＵ２２によって必要とされるデータは、メモリコントローラ２４によって取り込まれて、ＣＰＵ２２の内部レジスタ３２にロードされる。ＣＰＵ２２からのコマンドによって、ＣＰＵ２２は、要求されたデータを内部レジスタ３２から検索する。要求されたデータが内部レジスタ３２に存在しない場合、メモリコントローラ２４は、まず、要求されたデータを高速内部キャッシュメモリ２６から検索し、続いて、より低速な外部キャッシュメモリ２８から検索し、それでも要求されたデータが存在しない場合、メモリコントローラ２４は、最も低速なメモリであるメインメモリ３０からデータを検索する。
【０００４】
ＣＰＵ２２の内部レジスタ３２は複数のレジスタファイル（ＲＦ）によって構成される。レジスタファイルは、ＣＰＵ２２が利用可能なメモリのうち、ＣＰＵ２２の最も近傍に存在するメモリであるので、マイクロプロセッサ２０と一体に形成される。一般的に、ＣＰＵ２２がデータを要求したサイクルから３以上のクロックサイクルを経た後、Ｌ１キャッシュ２６あるいはＬ２キャッシュ２８内に存在する要求されたデータがＣＰＵ２２に利用可能な状態となる。しかしながら、レジスタファイル内に存在する要求されたデータは、通常ＣＰＵ２２がデータを要求するサイクルと同一サイクル中にＣＰＵ２２に利用可能な状態となる。したがって、レジスタファイルの速度およびパフォーマンスは、マイクロプロセッサ２０の全体の速度およびパフォーマンスを決定する重要な要因である。
【０００５】
一般的に、レジスタファイルは、１以上のメモリアレイとして配列される。メモリアレイとは、メモリアレイからデータを読み取るために使用される１以上のビットラインのいずれかにより各記憶セル中のデータが呼び出されるように、複数の記憶セルが配列されている構造である。しばしば、レジスタファイルセルの配列は複数のサブセットに分割され、各サブセットはローカルのビットラインセグメントにそれぞれ接続される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２は、従来技術における、レジスタファイル中のセグメント化されたビットライン構造を示す。セグメント化されたビットライン構造において、レジスタファイルセルの群はビットラインに沿ってセグメント化される。例えば、図２に示されるセグメント化されたビットライン構造４０では、レジスタファイルセル４２、４４、４６、４８、５０、５２は、複数のセグメント４１、４５、４９に分割される。各セグメント４１、４５、４９は、ローカルのビットラインセグメント４３、４７、５１にそれぞれ接続される。
【０００７】
ビットラインセグメント４３、４７、５１は直列に接続され、第１ビットラインセグメント４３が第１センスアンプ５４（第１ローカルセンスアンプ５４）の入力に接続される。第１ローカルセンスアンプ５４の出力は第２ビットラインセグメント４７に接続され、第２ビットラインセグメント４７は第２センスアンプ５６（第２ローカルセンスアンプ５６）の入力に接続される。第２ローカルセンスアンプ５６の出力は最終ビットラインセグメント５１に接続され、最終ビットラインセグメント５１はグローバルセンスアンプ５８の入力に接続される。グローバルセンスアンプ５８は、セグメント化されたビットライン構造４０の出力（ＯＵＴ）を生成する。
【０００８】
ローカルセンスアンプ５４、５６およびグローバルセンスアンプ５８はプリチャージ入力（ＰＲＥ）をそれぞれに有し、プリチャージ入力は、それぞれのアンプの入力に接続されているビットラインセグメントをプリチャージするのに用いられる。したがって、ローカルのビットラインセグメント４３、４７、５１はそれぞれ、それ自身のためのセンスアンプおよびプリチャージを有する。レジスタファイルセルのサイズは比較的小さく、レジスタファイルセルはビットラインの電荷をあまり速く放出させる事が出来ない、即ち、ビットラインにデータを送出する際、レジスタファイルセルは比較的遅速であるので、ローカルのビットラインセグメント４３、４７、５１のそれぞれがそれ自身のためのセンスアンプおよびプリチャージを有することは必要である。したがって、センスアンプは、ビットライン上の微小な変化を検知し、かつレジスタファイルセルによって引き起こされたそのようなビットライン値の変化に基づいた十分なデータ値を出力するために使用される。さらに、上記された理由により、レジスタファイルは極めて高速である必要があるので、レジスタファイルセルが完全にビットライン上の電荷を放出するのを待機するのでは無く、センスアンプを使用する事によりデータを呼び出す速度を増加させる。本質的に、センスアンプの機能は、特定のレジスタファイルセルのデータを検知することである。しかしながら、メモリアレイ中のデータを呼び出す速度、即ち、事実上、その他全てのコンピュータシステムの要素の速度を増加させることによって、必要な消費電力が増加すると言う事が、当業者にとって理解されるであろう。
【０００９】
各レジスタファイルセル４２、４４、４６、４８、５０、５２は、読込アクセストランジスタ６０、６２、６４、６６、６８、７０をそれぞれ有し、該読込アクセストランジスタは、それぞれのレジスタファイルセル内に格納されたデータを呼び出すために使用される。これらの読込アクセストランジスタ６０、６２、６４、６６、６８、７０の幅は互いに等しい。
【００１０】
各ビットラインセグメント４３、４７、５１は、読込アクセストランジスタのキャパシタンス、および各ビットラインセグメント４３、４７、５１の長さによる高い相互接続抵抗およびキャパシタンスによる負荷５９を有する。各ビットラインセグメント４３、４７、５１の負荷はかなり高いので、該ビットラインセグメントの負荷が低い場合、および負荷が無い場合と比べて、特定のビットラインセグメントの電荷を放出するためにより長い時間を要する。
【００１１】
図２をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセル中の読込アクセストランジスタが、それに接続されているビットラインセグメントの電荷を放出するために使用される。レジスタファイルセルがビットラインセグメントの電荷を放出させる際、ビットラインセグメントに接続される入力を備えるローカルセンスアンプが、該ビットラインセグメントの入力がプリチャージされているか、あるいは電荷が放出されつつあるかに応じて、データ値を出力する。その後、ローカルセンスアンプからのデータは、残りの複数のセグメント中のローカルのビットラインセグメントおよびローカルセンスアンプを経由してグローバルセンスアンプへと伝播し、それによって、グローバルセンスアンプがデータ値を出力する。通常、グローバルセンスアンプは、ローカルのビットラインセグメント上の寄生容量の蓄積を処理するために設計される。
【００１２】
図３は、従来技術における、レジスタファイルの差動ビットライン構造を示す。差動ビットライン構造において、各レジスタファイルセルは、差動ビットラインに接続される差動出力を有する。例えば、図３に示される差動ビットライン構造８０において、各レジスタファイルセル８２、８４、８６、８８、９０、９２は２つの差動ビットライン８１、８３に接続され、この２つの差動ビットライン８１、８３が、差動センスアンプ９４への入力となる。
【００１３】
差動センスアンプ９４はプリチャージ入力（ＰＲＥ）を有し、該プリチャージ入力は、差動センスアンプ９４内の特定のノード（図示せず）をプリチャージするのに用いられる。さらに、差動センスアンプ９４は、差動ビットライン構造８０の出力（ＯＵＴ）を生成する。
【００１４】
各レジスタファイルセル８２、８４、８６、８８、９０、９２は、相補的な入力を有する２つのアクセストランジスタ（８７および８９、９１および９３、９５および９７、９９および１０１、１０３および１０５、１０７および１０９）をそれぞれ有する。これらのアクセストランジスタ８７、８９、９１、９３、９５、９７、９９、１０１、１０３、１０５、１０７、１０９の幅は、相互に等しい。
【００１５】
各差動ビットライン８１、８３は、アクセストランジスタのキャパシタンス、および各差動ビットライン８１、８３の長さによる高い相互接続抵抗およびキャパシタンスによる負荷８５を有する。各差動ビットライン８１、８３の負荷はかなり高いので、差動ビットラインの負荷が低い場合、および負荷が無い場合と比べて、特定の差動ビットラインの電荷を放出するためにより長い時間を要する。
【００１６】
図３をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセル内の、該データを含んでいる読込アクセストランジスタが、それに接続されている差動ビットラインの電荷を放出するために使用される。レジスタファイルセルが差動ビットラインの電荷を放出する際、差動センスアンプ９４は、該差動ビットラインのうちの１つの放電を検知し、続いて該データを出力する。通常、差動センスアンプは、差動ビットライン上の寄生容量の蓄積を処理するために設計される。
【課題を解決するための手段】
【００１７】
１つの形態において、セグメント化されたビットライン構造は、第１ローカルセンスアンプの入力に接続される第１記憶セルセグメントと、第２ローカルセンスアンプの入力に接続される第２記憶セルセグメントとを備え、第１記憶セルセグメントの記憶セルは少なくとも１つ以上のアクセストランジスタを有し、第２記憶セルセグメントの記憶セルは少なくとも１つ以上のアクセストランジスタを有する。第２記憶セルセグメントのアクセストランジスタの幅は、第１記憶セルセグメントのアクセストランジスタの幅より小さい。
【００１８】
他の形態において、メモリアレイ中のセグメント化されたビットライン構造からデータ値を呼び出す方法は、セグメント化されたビットライン構造の記憶セル内のアクセストランジスタを用いてデータ値を呼び出すステップと、セグメント化されたビットライン構造の出力にデータ値を選択的に伝播させるステップとを備える。アクセストランジスタの幅は、セグメント化されたビットライン構造の出力を基準としたセグメント化されたビットライン構造中のアクセストランジスタの位置と関連する。
【００１９】
他の形態において、セグメント化された差動ビットライン構造は、第１ローカル差動センスアンプの入力に接続される第１記憶セルセグメントと、第２ローカル差動センスアンプの入力に接続される第２記憶セルセグメントを備え、第１記憶セルセグメント中の記憶セルは相補的な複数のアクセストランジスタを備え、第２記憶セルセグメント中の記憶セルは相補的な複数のアクセストランジスタを備える。第２記憶セルセグメント中の相補的な複数のアクセストランジスタの幅は、第１記憶セルセグメント中の相補的な複数のアクセストランジスタの幅よりも小さい。
【００２０】
他の形態において、差動ビットライン構造は、相補的な複数のアクセストランジスタを含む第１記憶セルと、相補的な複数のアクセストランジスタを含む第２記憶セルと、
を備える。第２記憶セル中の相補的な複数のアクセストランジスタの幅は、第１記憶セル中の相補的な複数のアクセストランジスタの幅よりも小さい。
【００２１】
他の形態において、メモリアレイ中の差動ビットライン構造からデータ値を呼び出す方法は、差動ビットライン構造の記憶セル内のアクセストランジスタを用いてデータ値を選択的に呼び出すステップと、差動ビットライン構造の出力にデータ値を選択的に伝播させるステップとを備える。アクセストランジスタの幅は、差動ビットライン構造の出力を基準とした差動ビットライン構造中のアクセストランジスタの位置と関連する。
【００２２】
他の形態において、第２センスアンプの入力に接続される記憶セルの数が第１センスアンプの入力に接続される記憶セルの数と比べて少ないかどうかに依存して、第２センスアンプ中の少なくとも１つのデバイスの幅は、第１センスアンプ中の少なくとも１つのデバイスの幅よりも小さい。
【００２３】
他の形態において、第２差動センスアンプの複数の入力に接続される記憶セルの数が第１差動センスアンプの複数の入力に接続される記憶セルの数と比べて少ないかどうかに依存して、第２差動センスアンプ中の少なくとも１つのデバイスの幅は、第１差動センスアンプ中の少なくとも１つのデバイスの幅よりも小さい。
【００２４】
本発明の他の形態および利点は、以下の説明および添付の特許請求の範囲から明白となるであろう。
【発明を実施するための最良の形態】
【００２５】
本発明は、メモリアレイセル（例えばレジスタファイルセル）がビットラインの末端部に接近するにつれて、幅が次第に小さくなるアクセストランジスタを使用する。したがって、アクセストランジスタの幅がより小さくなるので、ビットライン上の全静電容量は減少し、従って、特定のメモリアレイセルにアクセスする際に消費される電力を低減させる。さらに、ビットラインへの負荷がより低くなるので、レジスタファイルのオペレーションの速度が増加する。
【００２６】
図４（ａ）は、本発明の一実施形態における、特定の記憶セル内に格納されたデータを、少ない消費電力で呼び出す（読み出す）ためのメモリアレイのセグメント化されたビットライン構造を示す。具体的に、図４（ａ）は、レジスタファイルのセグメント化されたビットライン構造１１０を示す。
【００２７】
セグメント化されたビットライン構造１１０は、レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２を有し、レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２は複数のセグメント１１１、１１３、１１５に分割される。各セグメント１１１、１１３、１１５は、ローカルのビットラインセグメント１１９、１２１、１２３にそれぞれ接続される。しかしながら、他の実施形態においては、レジスタファイルセルが複数のセグメントに分割されなくても良いという事を、当業者は認識するであろう。
【００２８】
ビットラインセグメント１１９、１２１、１２３は直列に接続され、第１ビットラインセグメント１１９は第１センスアンプ１２４（第１ローカルセンスアンプ１２４）の入力に接続される。第１ローカルのセンスアンプ１２４の出力は第２ビットラインセグメント１２１に接続され、続いて第２ビットラインセグメント１２１は第２センスアンプ１２６（第２ローカルセンスアンプ１２６）の入力に接続される。第２ローカルセンスアンプ１２６の出力は第３ビットラインセグメント１２３に接続され、続いて第３ビットラインセグメント１２３はグローバルセンスアンプ１２８の入力に接続される。グローバルセンスアンプ１２８は、セグメント化されたビットライン構造１１０の出力（ＯＵＴ）を生成する。
【００２９】
ローカルセンスアンプ１２４、１２６およびグローバルセンスアンプ１２８はそれぞれプリチャージ入力（ＰＲＥ）を有し、各プリチャージ入力は、それぞれのアンプの入力に接続されているビットラインセグメントをプリチャージするのに用いられる。したがって、ローカルのビットラインセグメント１１９、１２１、１２３のそれぞれは、それ自身のためのセンスアンプおよびプリチャージを有する。レジスタファイルセルのサイズは比較的小さく、レジスタファイルセルはビットラインの電荷をあまり速く放出させる事が出来ない、即ち、ビットラインにデータを送出する際、レジスタファイルセルは比較的遅速であるので、ローカルのビットラインセグメント１１９、１２１、１２３のそれぞれがそれ自身のためのセンスアンプおよびプリチャージを有することは必要である。したがって、センスアンプは、ビットライン上の微小な変化を検知し、かつレジスタファイルセルによって引き起こされたそのようなビットライン値の変化に基づいた十分なデータ値を出力するために使用される。さらに、上記された理由により、レジスタファイルは極めて高速である必要があるので、レジスタファイルセルが完全にビットラインにデータを送出するのを待機するのでは無く、センスアンプを使用する事によりデータを呼び出す速度を増加させる。本質的に、センスアンプの機能は、特定のレジスタファイルセルのデータを検知することである。
【００３０】
各レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２は、読込アクセストランジスタ１３０、１３２、１３４、１３６、１３８、１４０をそれぞれ有し、各読込アクセストランジスタは、それぞれのレジスタファイルセル内に格納されたデータを呼び出すために使用される。
【００３１】
レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２の位置がグローバルセンスアンプ１２８に接近するにつれて、対応する読込アクセストランジスタ１３０、１３２、１３４、１３６、１３８、１４０の幅は次第に小さくなる。トランジスタのキャパシタンスはトランジスタの幅に直接関係するので、セグメント化されたビットライン構造におけるレジスタファイルセルのトランジスタの幅を減少させることによって、ビットラインセグメント全体のキャパシタンスはそれに従って減少する。キャパシタンスと電力消費が次の数（１）によって与えられるので、これは消費電力の低下に直接結びつく。
【００３２】
【数１】
【００３３】
ここで、Ｐは消費電力を表わし、Ｃはキャパシタンスを表わし、Ｖは電圧を表わし、ｆは動作周波数を表わす。したがって、Ｃが減少するのに比例してＰが減少する。
【００３４】
個々のビットラインセグメント１１９、１２１、１２３上の累積キャパシタンスはそれほど大きくないので、個々のビットラインセグメント１１９、１２１、１２３上の負荷１１７はそれほど大きくない。ビットラインセグメント上の負荷が小さい事によりより高速なオペレーションが可能となる。また、したがって、データアクセス時間は減少する。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図４（ａ）を参照して説明された実施形態を適用し得るという事を、当業者は認識するであろう。
【００３５】
図４（ａ）をさらに参照して、データが特定のレジスタファイルセルから読み出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセルの読込アクセストランジスタが、接続されているビットラインセグメントの電荷を放出するために使用される。レジスタファイルセルがビットラインセグメントの電荷を放出させる際、ビットラインセグメントに接続される入力を有するローカルセンスアンプが、該ビットラインセグメントの入力がプリチャージされているか、あるいは電荷が放出されたかに応じて、データ値を出力する。その後、ローカルセンスアンプからのデータは、残りの複数のセグメント中のローカルのビットラインセグメントおよびローカルセンスアンプを経由してグローバルセンスアンプへと伝播し、それによって、グローバルセンスアンプがデータ値を出力する。通常、グローバルセンスアンプは、ローカルのビットラインセグメント上の寄生容量の蓄積を処理するために設計される。
【００３６】
図４（ｂ）に示される他の代表的な実施形態では、セグメント化されたビットライン構造１５０はアクセストランジスタ１５２、１５４、１５６、１５８、１６０、１６２を有し、ビットラインセグメント１１１、１１３、１１５の位置がグローバルセンスアンプ１２８により近づいていくのにつれて、対応するアクセストランジスタ１５２、１５４、１５６、１５８、１６０、１６２の幅は次第に小さくなる。
【００３７】
図５は、本発明の一実施形態を示し、第１センスアンプ１７０内の少なくとも１つのデバイスの幅が、第２センスアンプ１９０内の少なくとも１つのデバイスの幅よりも小さく、かつ第２センスアンプ１９０に接続される記憶セルの数は、第１センスアンプ１７０に接続される記憶セルの数よりも多いように設計される。
【００３８】
図５において、第１センスアンプ１７０は、ｐ個の記憶セル（１７２および１７４だけを図示する）に接続される。ここで、ｐは、第１センスアンプ１７０の入力に接続された記憶セルの数を表わす。また、第２センスアンプ１９０は、ｍ個の記憶セル（１９２および１９４だけを図示する）に接続される。ここで、ｍは、第２センスアンプ１９０の入力に接続された記憶セルの数を表わす。図５に関して前記された目的のために、ｍはｐより大きい、つまり、第１センスアンプ１７０の入力に接続される記憶セルの数は、第２センスアンプ１９０の入力に接続される記憶セルの数よりも少ない。
【００３９】
第１センスアンプ１７０の入力に接続される記憶セルの数が、第２センスアンプ１９０の入力に接続される記憶セルの数よりも少ないので、第１センスアンプ１７０内の少なくとも１つのデバイスの幅は、第２センスアンプ１９０内の少なくとも１つのデバイスの幅より小さくなるように設計されている。これは、個々のセンスアンプ内の１つ以上のデバイスのキャパシタンスを減少させ、従って、該センスアンプに接続されたビットラインセグメント上の累積キャパシタンスを減少させる。これは、特定の記憶セルからデータを呼び出す際の電力消費の低減および速度の増加に直接結びつく。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図５を参照して前述された設計を使用し得るということを、当業者は認識するであろう。
【００４０】
図６は、本発明の一実施形態におけるレジスタファイルの差動ビットライン構造を示す。差動ビットライン構造において、各レジスタファイルセルは、差動ビットラインに接続される差動出力を有する。例えば、図６に示される差動ビットライン構造２００において、各レジスタファイルセル２０２、２０４、２０６、２０８、２１０、２１２は、２つの差動ビットライン２０１、２０３に接続され、２つの差動ビットライン２０１、２０３は差動センスアンプ２１４への入力となる。
【００４１】
差動センスアンプ２１４はプリチャージ入力（ＰＲＥ）を有し、該プリチャージ入力は、差動センスアンプ２１４内の特定のノード（図示せず）をプリチャージするのに用いられる。さらに、差動センスアンプ２１４は、差動ビットライン構造２００の出力（ＯＵＴ）を生成する。
【００４２】
レジスタファイルセル２０２、２０４、２０６、２０８、２１０、２１２は、相補的な入力を有する２つのアクセストランジスタ（２０７および２０９、２１１および２１３、２１５および２１７、２１９および２２１、２２３および２２５、２２７および２２９）をそれぞれ有する。レジスタファイルセル２０２、２０４、２０６、２０８、２１０、２１２の位置が差動センスアンプ２１８により近づいていくのにつれて、対応するアクセストランジスタ（２０７および２０９、２１１および２１３、２１５および２１７、２１９および２２１、２２３および２２５、２２７および２２９）の幅は次第に小さくなる。
【００４３】
トランジスタのキャパシタンスはトランジスタの幅に直接関係するので、差動ビットライン構造のレジスタファイルセルのトランジスタの幅を減少させることによって、差動ビットライン上のキャパシタンスはそれに従って減少する。キャパシタンスと電力消費は数（１）に示したように比例関係にあるので、これは電力消費の低減に直接結びつく。さらに、各差動ビットライン２０１、２０３上のキャパシタンスはそれほど累積的でないので、各差動ビットライン２０１、２０３の負荷２０５はそれほど大きくない。差動ビットライン上の負荷が小さいということは、より高速なオペレーションに結びつく。また従って、データアクセス時間が減少する。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図６に関して説明された実施形態を適用し得るという事を、当業者は認識するであろう。
【００４４】
図６をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルの２つの相補的なアクセストランジスタのうちの１つ（以下、アクティブアクセストランジスタと称する）は、レジスタファイルセルに記憶されている値に応じて、該アクティブ読取アクセストランジスタが接続されている差動ビットラインの電荷を選択的に放出するために使用される。レジスタファイルセルがプリチャージされた差動ビットラインの電荷を選択的に放出する際、２つの差動ビットラインに接続された入力を有する差動センスアンプは、アクティブ読取アクセストランジスタに接続された差動ビットラインがプリチャージされているか、または電荷が放出されているかどうかに基づいて、差動ビットライン構造の出力にデータ値を出力する。
【００４５】
図７（ａ）は、本発明の一実施形態における、特定の記憶セル内に格納されたデータを、少ない消費電力で呼び出す（読み出す）ためのメモリアレイのセグメント化された差動ビットライン構造を示す。具体的に、図７（ａ）は、レジスタファイルのセグメント化された差動ビットライン構造２３０を示す。
【００４６】
セグメント化された差動ビットライン構造２３０は、レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２を有し、レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２は複数の差動ビットラインセグメント２５１、２５３、２５５に分割される。各差動ビットラインセグメント２５１、２５３、２５５は、対応する一対の差動ビットラインセグメント（２３３および２３５、２３９および２４１、２４７および２４９）にそれぞれ接続される。しかしながら、他の実施形態においては、レジスタファイルセルが複数に分割されなくても良いという事を、当業者は認識するであろう。
【００４７】
差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）は直列に接続され、第１の差動ビットライン２３３、２３５のペアが第１差動センスアンプ２４３（第１ローカル差動センスアンプ２４３）の入力に接続される。第１ローカル差動センスアンプ２４３の出力は、第２の差動ビットラインセグメント２３９、２４１のペアに選択的に接続され、第２の差動ビットラインセグメント２３９、２４１のペアは続いて第２差動センスアンプ２４５（第２ローカル差動センスアンプ２４５）の入力に接続される。第２ローカルセンスアンプ２４５の出力は、第３の差動ビットラインセグメント２４７、２４９のペアに選択的に接続され、第３差動ビットラインセグメント２４７、２４９のペアは続いてグローバル差動センスアンプ２４４の入力に接続される。グローバルセンスアンプ２４４は、セグメント化された差動ビットライン構造２３０の出力（ＯＵＴ）を生成する。
【００４８】
ローカルセンスアンプ２４３、２４５およびグローバルセンスアンプ２４４はプリチャージ入力（ＰＲＥ）をそれぞれ有し、プリチャージ入力は、それぞれのアンプの入力に接続されている差動ビットラインセグメントをプリチャージするのに用いられる。したがって、それぞれの差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）は、それ自身のための差動センスアンプおよびプリチャージを有する。レジスタファイルセルのサイズは比較的小さく、レジスタファイルセルはビットラインの電荷をあまり速く放出させる事が出来ない、即ち、ビットラインにデータを送出する際、レジスタファイルセルは比較的遅速であるので、差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）のそれぞれが、それ自身のための差動センスアンプおよびプリチャージを有することは必要である。したがって、差動センスアンプは、差動ビットラインセグメント上の微小な変化を検知し、かつレジスタファイルセルによって引き起こされたそのような差動ビットラインセグメント値の変化に基づいた十分なデータ値を出力するために使用される。さらに、上記された理由により、レジスタファイルは極めて高速である必要があるので、レジスタファイルセルが完全に差動ビットラインセグメントにデータを送出するのを待機するのでは無く、差動センスアンプを使用する事によりデータを呼び出す速度を増加させる。本質的に、差動センスアンプの機能は、特定のレジスタファイルセルのデータを検知することである。
【００４９】
各レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２は、２つの読込アクセストランジスタ（２４６および２４８、２５０および２５２、２５４および２５６、２５８および２６０、２６２および２６４、２６６および２６８）をそれぞれ有し、該読込アクセストランジスタは、それぞれのレジスタファイルセル内に格納されたデータを呼び出すために使用される。レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２の位置が差動センスアンプ２４４により近づいていくのにつれて、対応する読込アクセストランジスタ（２４６および２４８、２５０および２５２、２５４および２５６、２５８および２６０、２６２および２６４、２６６および２６８）の幅は次第に小さくなる。
【００５０】
図４（ａ）を参照して前述されたように、トランジスタのキャパシタンスはトランジスタの幅に直接関係するので、セグメント化された差動ビットライン構造におけるレジスタファイルセルのトランジスタの幅を減少させることによって、差動ビットラインセグメント全体のキャパシタンスはそれに従って減少する。キャパシタンスと電力消費は数（１）によって与えられるので、これは消費電力の低下に直接結びつく。
【００５１】
差動ビットラインセグメントの各ペア（２３３および２３５、２３９および２４１、２４７および２４９）上の累積キャパシタンスはそれほど大きくないので、差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）上のそれぞれの負荷２３７はそれほど大きくない。差動ビットラインセグメント上の負荷が小さい事によりより高速なオペレーションが可能となる。また、したがって、データアクセス時間は減少する。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図７（ａ）を参照して説明された実施形態を適用し得るという事を、当業者は認識するであろう。
【００５２】
図７（ａ）をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセルの読込アクセストランジスタが、それが接続されている差動ビットラインセグメントの電荷を放出するために使用される。レジスタファイルセルが差動ビットラインセグメントの電荷をアクティブアクセストランジスタを経由して放出させる際、アクティブアクセストランジスタに接続されるセグメント化された差動ビットラインに接続される入力を複数の入力のうちの１つとして有するローカル差動センスアンプが、該ビットラインセグメントの入力がプリチャージされているか、あるいは電荷が放出されたかに応じて、データ値を出力する。その後、ローカル差動センスアンプからのデータは、残りの複数のセグメント中のビットラインセグメントのペアおよびローカル差動センスアンプを経由してグローバル差動センスアンプへと伝播し、それによって、グローバル差動センスアンプがデータ値を出力する。通常、グローバル差動センスアンプは、ローカルのビットラインセグメント上の寄生容量の蓄積を処理するために設計される。
【００５３】
図７（ｂ）に示される他の代表的な実施形態において、セグメント化された差動ビットライン構造２７０はアクセストランジスタ（２７２および２７４、２７６および２７８、２８０および２８２、２８４および２８６、２８８および２９０、２９２および２９４）を有し、差動ビットラインセグメント２５１、２５３、２５５の位置がグローバルセンスアンプ２４４により近づいていくのにつれて、対応するアクセストランジスタ（２７２および２７４、２７６および２７８、２８０および２８２、２８４および２８６、２８８および２９０、２９２および２９４）の幅は次第に小さくなる。
【００５４】
図８は、本発明の一実施形態を示し、第１差動センスアンプ３００内の少なくとも１つのデバイスの幅が、第２差動センスアンプ３１０内の少なくとも１つのデバイスの幅よりも小さく、かつ第２差動センスアンプ３１０に接続される記憶セルの数は、第１差動センスアンプ３００に接続される記憶セルの数よりも多いように設計されている。
【００５５】
図８において、第１差動センスアンプ３００は、ｐ個の記憶セル（３０２および３０４だけを図示する）に接続される。ここで、ｐは、第１差動センスアンプ３００の入力に接続された記憶セルの数を表わす。また、第２差動センスアンプ３１０は、ｍ個の記憶セル（３１２および３１４だけを図示する）に接続される。ここで、ｍは、第２差動センスアンプ３１０の入力に接続された記憶セルの数を表わす。図８に関して前記された目的のために、ｍはｐより大きい、つまり、第１差動センスアンプ３００の入力に接続される記憶セルの数は、第２差動センスアンプ３１０の入力に接続される記憶セルの数よりも少ない。
【００５６】
第１差動センスアンプ３００の入力に接続される記憶セルの数が、第２差動センスアンプ３１０の入力に接続される記憶セルの数よりも少ないので、第１差動センスアンプ３００内の少なくとも１つのデバイスの幅は、第２差動センスアンプ３１０内の少なくとも１つのデバイスの幅より小さくなるように設計されている。これは、個々の差動センスアンプ内の１つ以上のデバイスのキャパシタンスを減少させ、従って、差動センスアンプに接続された、セグメント化された差動ビットライン上の累積キャパシタンスを減少させる。これは、特定の記憶セルからデータを呼び出す際の電力消費の低減および速度の増加に直接結びつく。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図８を参照して前記された設計を使用し得るということを、当業者は認識するであろう。
【００５７】
本発明の利点は以下に挙げる項目の１つ以上を含み得る。以上に記載された本発明によれば、メモリアレイ中のセグメント化されたビットライン構造はより小さな幅を有するアクセストランジスタを使用し、それによって、１つ以上のビットラインセグメントのキャパシタンスはより小さくなる。１つ以上のビットラインセグメントのキャパシタンスがより小さいので、ビットラインセグメントの負荷はそれほど大きくならない。よって、セグメント化されたビットライン構造の記憶セルからデータを呼び出す際に、より高速なオペレーションが可能となる。さらに、キャパシタンスがより小さいので、消費電力もより少なくなる。
【００５８】
他の実施形態において、セグメント化されたビットライン構造に設けられたセンスアンプ内の１つ以上のデバイスの幅は、入力により多くの記憶セルが接続される別のセンスアンプ内の１つ以上のデバイスの幅に比べて小さい。センスアンプ内の１つ以上のデバイスの幅がより小さいので、セグメント化されたビットライン構造の累積キャパシタンスが減少する。また、セグメント化されたビットライン構造の負荷がより低くなり、セグメント化されたビットライン構造上の記憶セルからのデータが呼び出される場合、より高速に作動する。
【００５９】
さらに他の実施形態において、メモリアレイ中の差動ビットライン構造は、より小さな幅を有するアクセストランジスタを使用し、それによって、１つ以上の差動ビットラインのキャパシタンスはより小さくなる。１つ以上の差動ビットラインのキャパシタンスがより小さいので、差動ビットラインの負荷はそれほど高くならない。これによって、差動ビットライン構造の記憶セルからデータを呼び出す際に、より高速なオペレーションが可能となる。さらに、キャパシタンスがより小さいので、消費電力もより少なくなる。
【００６０】
１つ以上の実施形態において、メモリアレイ中のセグメント化された差動ビットライン構造は、より小さな幅を有するアクセストランジスタを使用し、それによって、１つ以上の差動ビットラインセグメントのキャパシタンスはより小さくなる。１つ以上の差動ビットラインセグメントのキャパシタンスがより小さいので、差動ビットラインセグメントの負荷はそれほど高くならない。これによって、セグメント化された差動ビットライン構造の記憶セルからデータを呼び出す際に、より高速なオペレーションが可能となる。さらに、キャパシタンスがより小さいので、消費電力もより少なくなる。
【００６１】
他の実施形態において、セグメント化された差動ビットライン構造に設けられた差動センスアンプ内の１つ以上のデバイスの幅は、入力により多くの記憶セルが接続される別の差動センスアンプ内の１つ以上のデバイスの幅に比べて小さい。差動センスアンプ内の１つ以上のデバイスの幅がより小さいので、セグメント化された差動ビットライン構造の累積キャパシタンスが減少する。また、セグメント化された差動ビットライン構造の負荷がより低くなり、セグメント化された差動ビットライン構造上の記憶セルからのデータが呼び出される場合、より高速に作動する。
【００６２】
本発明は、限られた数の実施形態に関して記載されたが、この開示による便益を有する当業者は、ここに開示された本発明の範囲から逸脱しない他の実施形態を考案し得ることを認識するであろう。したがって、本発明の範囲は、添付の請求の範囲のみによって限定されなければならない。
【図面の簡単な説明】
【００６３】
【図１】従来技術における、代表的なコンピュータシステムを示す。
【図２】従来技術における、レジスタファイルのビットライン構造を示す。
【図３】従来技術における、レジスタファイルの差動ビットライン構造を示す。
【図４ａ】（ａ）は、本発明の一実施形態におけるセグメント化されたビットライン構造を示す。
【図４ｂ】（ｂ）は、本発明の他の実施形態におけるセグメント化されたビットライン構造を示す。
【図５】本発明の一実施形態におけるセンスアンプを示す。
【図６】本発明の一実施形態における差動ビットライン構造を示す。
【図７ａ】（ａ）は、本発明の一実施形態におけるセグメント化された差動ビットライン構造を示す。
【図７ｂ】（ｂ）は、本発明の他の実施形態におけるセグメント化された差動ビットライン構造を示す。
【図８】本発明の一実施形態における差動センスアンプを示す。
【０００１】
本発明は、メモリアレイからデータを呼び出す際に、少ない消費電力でデータを呼び出すための方法および装置に関する。
【背景技術】
【０００２】
代表的な最近のコンピュータシステムは、マイクロプロセッサ、メモリおよび周辺機器（即ち、モニタ、キーボード、ソフトウェアプログラム、その他）を備える。マイクロプロセッサは、計算機プログラムからの命令を解釈し実行する算術、論理および制御回路等を有する。図１は、従来技術における中央処理装置２２（ＣＰＵ２２、別名、実行ユニット）、メモリコントローラ２４（別名、ロード／ストア装置）および内部キャッシュ、即ち１次（Ｌ１）キャッシュメモリ２６を有するコンピュータのマイクロプロセッサ２０の一例を示す。マイクロプロセッサ２０は、外部キャッシュ、即ち２次（Ｌ２）キャッシュメモリ２８に接続され、また、コンピュータシステムのメインメモリ３０にも接続される。キャッシュメモリとは、データのコピーを記憶する高速なメモリ領域である。
【０００３】
コンピュータシステムの１つの目的は、コンピュータのユーザおよびソフトウェアプログラムによって提供される命令を実行することである。命令の実行はＣＰＵ２２によって行なわれる。命令を行なうためにＣＰＵ２２によって必要とされるデータは、メモリコントローラ２４によって取り込まれて、ＣＰＵ２２の内部レジスタ３２にロードされる。ＣＰＵ２２からのコマンドによって、ＣＰＵ２２は、要求されたデータを内部レジスタ３２から検索する。要求されたデータが内部レジスタ３２に存在しない場合、メモリコントローラ２４は、まず、要求されたデータを高速内部キャッシュメモリ２６から検索し、続いて、より低速な外部キャッシュメモリ２８から検索し、それでも要求されたデータが存在しない場合、メモリコントローラ２４は、最も低速なメモリであるメインメモリ３０からデータを検索する。
【０００４】
ＣＰＵ２２の内部レジスタ３２は複数のレジスタファイル（ＲＦ）によって構成される。レジスタファイルは、ＣＰＵ２２が利用可能なメモリのうち、ＣＰＵ２２の最も近傍に存在するメモリであるので、マイクロプロセッサ２０と一体に形成される。一般的に、ＣＰＵ２２がデータを要求したサイクルから３以上のクロックサイクルを経た後、Ｌ１キャッシュ２６あるいはＬ２キャッシュ２８内に存在する要求されたデータがＣＰＵ２２に利用可能な状態となる。しかしながら、レジスタファイル内に存在する要求されたデータは、通常ＣＰＵ２２がデータを要求するサイクルと同一サイクル中にＣＰＵ２２に利用可能な状態となる。したがって、レジスタファイルの速度およびパフォーマンスは、マイクロプロセッサ２０の全体の速度およびパフォーマンスを決定する重要な要因である。
【０００５】
一般的に、レジスタファイルは、１以上のメモリアレイとして配列される。メモリアレイとは、メモリアレイからデータを読み取るために使用される１以上のビットラインのいずれかにより各記憶セル中のデータが呼び出されるように、複数の記憶セルが配列されている構造である。しばしば、レジスタファイルセルの配列は複数のサブセットに分割され、各サブセットはローカルのビットラインセグメントにそれぞれ接続される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２は、従来技術における、レジスタファイル中のセグメント化されたビットライン構造を示す。セグメント化されたビットライン構造において、レジスタファイルセルの群はビットラインに沿ってセグメント化される。例えば、図２に示されるセグメント化されたビットライン構造４０では、レジスタファイルセル４２、４４、４６、４８、５０、５２は、複数のセグメント４１、４５、４９に分割される。各セグメント４１、４５、４９は、ローカルのビットラインセグメント４３、４７、５１にそれぞれ接続される。
【０００７】
ビットラインセグメント４３、４７、５１は直列に接続され、第１ビットラインセグメント４３が第１センスアンプ５４（第１ローカルセンスアンプ５４）の入力に接続される。第１ローカルセンスアンプ５４の出力は第２ビットラインセグメント４７に接続され、第２ビットラインセグメント４７は第２センスアンプ５６（第２ローカルセンスアンプ５６）の入力に接続される。第２ローカルセンスアンプ５６の出力は最終ビットラインセグメント５１に接続され、最終ビットラインセグメント５１はグローバルセンスアンプ５８の入力に接続される。グローバルセンスアンプ５８は、セグメント化されたビットライン構造４０の出力（ＯＵＴ）を生成する。
【０００８】
ローカルセンスアンプ５４、５６およびグローバルセンスアンプ５８はプリチャージ入力（ＰＲＥ）をそれぞれに有し、プリチャージ入力は、それぞれのアンプの入力に接続されているビットラインセグメントをプリチャージするのに用いられる。したがって、ローカルのビットラインセグメント４３、４７、５１はそれぞれ、それ自身のためのセンスアンプおよびプリチャージを有する。レジスタファイルセルのサイズは比較的小さく、レジスタファイルセルはビットラインの電荷をあまり速く放出させる事が出来ない、即ち、ビットラインにデータを送出する際、レジスタファイルセルは比較的遅速であるので、ローカルのビットラインセグメント４３、４７、５１のそれぞれがそれ自身のためのセンスアンプおよびプリチャージを有することは必要である。したがって、センスアンプは、ビットライン上の微小な変化を検知し、かつレジスタファイルセルによって引き起こされたそのようなビットライン値の変化に基づいた十分なデータ値を出力するために使用される。さらに、上記された理由により、レジスタファイルは極めて高速である必要があるので、レジスタファイルセルが完全にビットライン上の電荷を放出するのを待機するのでは無く、センスアンプを使用する事によりデータを呼び出す速度を増加させる。本質的に、センスアンプの機能は、特定のレジスタファイルセルのデータを検知することである。しかしながら、メモリアレイ中のデータを呼び出す速度、即ち、事実上、その他全てのコンピュータシステムの要素の速度を増加させることによって、必要な消費電力が増加すると言う事が、当業者にとって理解されるであろう。
【０００９】
各レジスタファイルセル４２、４４、４６、４８、５０、５２は、読込アクセストランジスタ６０、６２、６４、６６、６８、７０をそれぞれ有し、該読込アクセストランジスタは、それぞれのレジスタファイルセル内に格納されたデータを呼び出すために使用される。これらの読込アクセストランジスタ６０、６２、６４、６６、６８、７０の幅は互いに等しい。
【００１０】
各ビットラインセグメント４３、４７、５１は、読込アクセストランジスタのキャパシタンス、および各ビットラインセグメント４３、４７、５１の長さによる高い相互接続抵抗およびキャパシタンスによる負荷５９を有する。各ビットラインセグメント４３、４７、５１の負荷はかなり高いので、該ビットラインセグメントの負荷が低い場合、および負荷が無い場合と比べて、特定のビットラインセグメントの電荷を放出するためにより長い時間を要する。
【００１１】
図２をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセル中の読込アクセストランジスタが、それに接続されているビットラインセグメントの電荷を放出するために使用される。レジスタファイルセルがビットラインセグメントの電荷を放出させる際、ビットラインセグメントに接続される入力を備えるローカルセンスアンプが、該ビットラインセグメントの入力がプリチャージされているか、あるいは電荷が放出されつつあるかに応じて、データ値を出力する。その後、ローカルセンスアンプからのデータは、残りの複数のセグメント中のローカルのビットラインセグメントおよびローカルセンスアンプを経由してグローバルセンスアンプへと伝播し、それによって、グローバルセンスアンプがデータ値を出力する。通常、グローバルセンスアンプは、ローカルのビットラインセグメント上の寄生容量の蓄積を処理するために設計される。
【００１２】
図３は、従来技術における、レジスタファイルの差動ビットライン構造を示す。差動ビットライン構造において、各レジスタファイルセルは、差動ビットラインに接続される差動出力を有する。例えば、図３に示される差動ビットライン構造８０において、各レジスタファイルセル８２、８４、８６、８８、９０、９２は２つの差動ビットライン８１、８３に接続され、この２つの差動ビットライン８１、８３が、差動センスアンプ９４への入力となる。
【００１３】
差動センスアンプ９４はプリチャージ入力（ＰＲＥ）を有し、該プリチャージ入力は、差動センスアンプ９４内の特定のノード（図示せず）をプリチャージするのに用いられる。さらに、差動センスアンプ９４は、差動ビットライン構造８０の出力（ＯＵＴ）を生成する。
【００１４】
各レジスタファイルセル８２、８４、８６、８８、９０、９２は、相補的な入力を有する２つのアクセストランジスタ（８７および８９、９１および９３、９５および９７、９９および１０１、１０３および１０５、１０７および１０９）をそれぞれ有する。これらのアクセストランジスタ８７、８９、９１、９３、９５、９７、９９、１０１、１０３、１０５、１０７、１０９の幅は、相互に等しい。
【００１５】
各差動ビットライン８１、８３は、アクセストランジスタのキャパシタンス、および各差動ビットライン８１、８３の長さによる高い相互接続抵抗およびキャパシタンスによる負荷８５を有する。各差動ビットライン８１、８３の負荷はかなり高いので、差動ビットラインの負荷が低い場合、および負荷が無い場合と比べて、特定の差動ビットラインの電荷を放出するためにより長い時間を要する。
【００１６】
図３をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセル内の、該データを含んでいる読込アクセストランジスタが、それに接続されている差動ビットラインの電荷を放出するために使用される。レジスタファイルセルが差動ビットラインの電荷を放出する際、差動センスアンプ９４は、該差動ビットラインのうちの１つの放電を検知し、続いて該データを出力する。通常、差動センスアンプは、差動ビットライン上の寄生容量の蓄積を処理するために設計される。
【課題を解決するための手段】
【００１７】
１つの形態において、セグメント化されたビットライン構造は、第１ローカルセンスアンプの入力に接続される第１記憶セルセグメントと、第２ローカルセンスアンプの入力に接続される第２記憶セルセグメントとを備え、第１記憶セルセグメントの記憶セルは少なくとも１つ以上のアクセストランジスタを有し、第２記憶セルセグメントの記憶セルは少なくとも１つ以上のアクセストランジスタを有する。第２記憶セルセグメントのアクセストランジスタの幅は、第１記憶セルセグメントのアクセストランジスタの幅より小さい。
【００１８】
他の形態において、メモリアレイ中のセグメント化されたビットライン構造からデータ値を呼び出す方法は、セグメント化されたビットライン構造の記憶セル内のアクセストランジスタを用いてデータ値を呼び出すステップと、セグメント化されたビットライン構造の出力にデータ値を選択的に伝播させるステップとを備える。アクセストランジスタの幅は、セグメント化されたビットライン構造の出力を基準としたセグメント化されたビットライン構造中のアクセストランジスタの位置と関連する。
【００１９】
他の形態において、セグメント化された差動ビットライン構造は、第１ローカル差動センスアンプの入力に接続される第１記憶セルセグメントと、第２ローカル差動センスアンプの入力に接続される第２記憶セルセグメントを備え、第１記憶セルセグメント中の記憶セルは相補的な複数のアクセストランジスタを備え、第２記憶セルセグメント中の記憶セルは相補的な複数のアクセストランジスタを備える。第２記憶セルセグメント中の相補的な複数のアクセストランジスタの幅は、第１記憶セルセグメント中の相補的な複数のアクセストランジスタの幅よりも小さい。
【００２０】
他の形態において、差動ビットライン構造は、相補的な複数のアクセストランジスタを含む第１記憶セルと、相補的な複数のアクセストランジスタを含む第２記憶セルと、
を備える。第２記憶セル中の相補的な複数のアクセストランジスタの幅は、第１記憶セル中の相補的な複数のアクセストランジスタの幅よりも小さい。
【００２１】
他の形態において、メモリアレイ中の差動ビットライン構造からデータ値を呼び出す方法は、差動ビットライン構造の記憶セル内のアクセストランジスタを用いてデータ値を選択的に呼び出すステップと、差動ビットライン構造の出力にデータ値を選択的に伝播させるステップとを備える。アクセストランジスタの幅は、差動ビットライン構造の出力を基準とした差動ビットライン構造中のアクセストランジスタの位置と関連する。
【００２２】
他の形態において、第２センスアンプの入力に接続される記憶セルの数が第１センスアンプの入力に接続される記憶セルの数と比べて少ないかどうかに依存して、第２センスアンプ中の少なくとも１つのデバイスの幅は、第１センスアンプ中の少なくとも１つのデバイスの幅よりも小さい。
【００２３】
他の形態において、第２差動センスアンプの複数の入力に接続される記憶セルの数が第１差動センスアンプの複数の入力に接続される記憶セルの数と比べて少ないかどうかに依存して、第２差動センスアンプ中の少なくとも１つのデバイスの幅は、第１差動センスアンプ中の少なくとも１つのデバイスの幅よりも小さい。
【００２４】
本発明の他の形態および利点は、以下の説明および添付の特許請求の範囲から明白となるであろう。
【発明を実施するための最良の形態】
【００２５】
本発明は、メモリアレイセル（例えばレジスタファイルセル）がビットラインの末端部に接近するにつれて、幅が次第に小さくなるアクセストランジスタを使用する。したがって、アクセストランジスタの幅がより小さくなるので、ビットライン上の全静電容量は減少し、従って、特定のメモリアレイセルにアクセスする際に消費される電力を低減させる。さらに、ビットラインへの負荷がより低くなるので、レジスタファイルのオペレーションの速度が増加する。
【００２６】
図４（ａ）は、本発明の一実施形態における、特定の記憶セル内に格納されたデータを、少ない消費電力で呼び出す（読み出す）ためのメモリアレイのセグメント化されたビットライン構造を示す。具体的に、図４（ａ）は、レジスタファイルのセグメント化されたビットライン構造１１０を示す。
【００２７】
セグメント化されたビットライン構造１１０は、レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２を有し、レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２は複数のセグメント１１１、１１３、１１５に分割される。各セグメント１１１、１１３、１１５は、ローカルのビットラインセグメント１１９、１２１、１２３にそれぞれ接続される。しかしながら、他の実施形態においては、レジスタファイルセルが複数のセグメントに分割されなくても良いという事を、当業者は認識するであろう。
【００２８】
ビットラインセグメント１１９、１２１、１２３は直列に接続され、第１ビットラインセグメント１１９は第１センスアンプ１２４（第１ローカルセンスアンプ１２４）の入力に接続される。第１ローカルのセンスアンプ１２４の出力は第２ビットラインセグメント１２１に接続され、続いて第２ビットラインセグメント１２１は第２センスアンプ１２６（第２ローカルセンスアンプ１２６）の入力に接続される。第２ローカルセンスアンプ１２６の出力は第３ビットラインセグメント１２３に接続され、続いて第３ビットラインセグメント１２３はグローバルセンスアンプ１２８の入力に接続される。グローバルセンスアンプ１２８は、セグメント化されたビットライン構造１１０の出力（ＯＵＴ）を生成する。
【００２９】
ローカルセンスアンプ１２４、１２６およびグローバルセンスアンプ１２８はそれぞれプリチャージ入力（ＰＲＥ）を有し、各プリチャージ入力は、それぞれのアンプの入力に接続されているビットラインセグメントをプリチャージするのに用いられる。したがって、ローカルのビットラインセグメント１１９、１２１、１２３のそれぞれは、それ自身のためのセンスアンプおよびプリチャージを有する。レジスタファイルセルのサイズは比較的小さく、レジスタファイルセルはビットラインの電荷をあまり速く放出させる事が出来ない、即ち、ビットラインにデータを送出する際、レジスタファイルセルは比較的遅速であるので、ローカルのビットラインセグメント１１９、１２１、１２３のそれぞれがそれ自身のためのセンスアンプおよびプリチャージを有することは必要である。したがって、センスアンプは、ビットライン上の微小な変化を検知し、かつレジスタファイルセルによって引き起こされたそのようなビットライン値の変化に基づいた十分なデータ値を出力するために使用される。さらに、上記された理由により、レジスタファイルは極めて高速である必要があるので、レジスタファイルセルが完全にビットラインにデータを送出するのを待機するのでは無く、センスアンプを使用する事によりデータを呼び出す速度を増加させる。本質的に、センスアンプの機能は、特定のレジスタファイルセルのデータを検知することである。
【００３０】
各レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２は、読込アクセストランジスタ１３０、１３２、１３４、１３６、１３８、１４０をそれぞれ有し、各読込アクセストランジスタは、それぞれのレジスタファイルセル内に格納されたデータを呼び出すために使用される。
【００３１】
レジスタファイルセル１１２、１１４、１１６、１１８、１２０、１２２の位置がグローバルセンスアンプ１２８に接近するにつれて、対応する読込アクセストランジスタ１３０、１３２、１３４、１３６、１３８、１４０の幅は次第に小さくなる。トランジスタのキャパシタンスはトランジスタの幅に直接関係するので、セグメント化されたビットライン構造におけるレジスタファイルセルのトランジスタの幅を減少させることによって、ビットラインセグメント全体のキャパシタンスはそれに従って減少する。キャパシタンスと電力消費が次の数（１）によって与えられるので、これは消費電力の低下に直接結びつく。
【００３２】
【数１】
ここで、Ｐは消費電力を表わし、Ｃはキャパシタンスを表わし、Ｖは電圧を表わし、ｆは動作周波数を表わす。したがって、Ｃが減少するのに比例してＰが減少する。
【００３４】
個々のビットラインセグメント１１９、１２１、１２３上の累積キャパシタンスはそれほど大きくないので、個々のビットラインセグメント１１９、１２１、１２３上の負荷１１７はそれほど大きくない。ビットラインセグメント上の負荷が小さい事によりより高速なオペレーションが可能となる。また、したがって、データアクセス時間は減少する。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図４（ａ）を参照して説明された実施形態を適用し得るという事を、当業者は認識するであろう。
【００３５】
図４（ａ）をさらに参照して、データが特定のレジスタファイルセルから読み出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセルの読込アクセストランジスタが、接続されているビットラインセグメントの電荷を放出するために使用される。レジスタファイルセルがビットラインセグメントの電荷を放出させる際、ビットラインセグメントに接続される入力を有するローカルセンスアンプが、該ビットラインセグメントの入力がプリチャージされているか、あるいは電荷が放出されたかに応じて、データ値を出力する。その後、ローカルセンスアンプからのデータは、残りの複数のセグメント中のローカルのビットラインセグメントおよびローカルセンスアンプを経由してグローバルセンスアンプへと伝播し、それによって、グローバルセンスアンプがデータ値を出力する。通常、グローバルセンスアンプは、ローカルのビットラインセグメント上の寄生容量の蓄積を処理するために設計される。
【００３６】
図４（ｂ）に示される他の代表的な実施形態では、セグメント化されたビットライン構造１５０はアクセストランジスタ１５２、１５４、１５６、１５８、１６０、１６２を有し、ビットラインセグメント１１１、１１３、１１５の位置がグローバルセンスアンプ１２８により近づいていくのにつれて、対応するアクセストランジスタ１５２、１５４、１５６、１５８、１６０、１６２の幅は次第に小さくなる。
【００３７】
図５は、本発明の一実施形態を示し、第１センスアンプ１７０内の少なくとも１つのデバイスの幅が、第２センスアンプ１９０内の少なくとも１つのデバイスの幅よりも小さく、かつ第２センスアンプ１９０に接続される記憶セルの数は、第１センスアンプ１７０に接続される記憶セルの数よりも多いように設計される。
【００３８】
図５において、第１センスアンプ１７０は、ｐ個の記憶セル（１７２および１７４だけを図示する）に接続される。ここで、ｐは、第１センスアンプ１７０の入力に接続された記憶セルの数を表わす。また、第２センスアンプ１９０は、ｍ個の記憶セル（１９２および１９４だけを図示する）に接続される。ここで、ｍは、第２センスアンプ１９０の入力に接続された記憶セルの数を表わす。図５に関して前記された目的のために、ｍはｐより大きい、つまり、第１センスアンプ１７０の入力に接続される記憶セルの数は、第２センスアンプ１９０の入力に接続される記憶セルの数よりも少ない。
【００３９】
第１センスアンプ１７０の入力に接続される記憶セルの数が、第２センスアンプ１９０の入力に接続される記憶セルの数よりも少ないので、第１センスアンプ１７０内の少なくとも１つのデバイスの幅は、第２センスアンプ１９０内の少なくとも１つのデバイスの幅より小さくなるように設計されている。これは、個々のセンスアンプ内の１つ以上のデバイスのキャパシタンスを減少させ、従って、該センスアンプに接続されたビットラインセグメント上の累積キャパシタンスを減少させる。これは、特定の記憶セルからデータを呼び出す際の電力消費の低減および速度の増加に直接結びつく。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図５を参照して前述された設計を使用し得るということを、当業者は認識するであろう。
【００４０】
図６は、本発明の一実施形態におけるレジスタファイルの差動ビットライン構造を示す。差動ビットライン構造において、各レジスタファイルセルは、差動ビットラインに接続される差動出力を有する。例えば、図６に示される差動ビットライン構造２００において、各レジスタファイルセル２０２、２０４、２０６、２０８、２１０、２１２は、２つの差動ビットライン２０１、２０３に接続され、２つの差動ビットライン２０１、２０３は差動センスアンプ２１４への入力となる。
【００４１】
差動センスアンプ２１４はプリチャージ入力（ＰＲＥ）を有し、該プリチャージ入力は、差動センスアンプ２１４内の特定のノード（図示せず）をプリチャージするのに用いられる。さらに、差動センスアンプ２１４は、差動ビットライン構造２００の出力（ＯＵＴ）を生成する。
【００４２】
レジスタファイルセル２０２、２０４、２０６、２０８、２１０、２１２は、相補的な入力を有する２つのアクセストランジスタ（２０７および２０９、２１１および２１３、２１５および２１７、２１９および２２１、２２３および２２５、２２７および２２９）をそれぞれ有する。レジスタファイルセル２０２、２０４、２０６、２０８、２１０、２１２の位置が差動センスアンプ２１８により近づいていくのにつれて、対応するアクセストランジスタ（２０７および２０９、２１１および２１３、２１５および２１７、２１９および２２１、２２３および２２５、２２７および２２９）の幅は次第に小さくなる。
【００４３】
トランジスタのキャパシタンスはトランジスタの幅に直接関係するので、差動ビットライン構造のレジスタファイルセルのトランジスタの幅を減少させることによって、差動ビットライン上のキャパシタンスはそれに従って減少する。キャパシタンスと電力消費は数（１）に示したように比例関係にあるので、これは電力消費の低減に直接結びつく。さらに、各差動ビットライン２０１、２０３上のキャパシタンスはそれほど累積的でないので、各差動ビットライン２０１、２０３の負荷２０５はそれほど大きくない。差動ビットライン上の負荷が小さいということは、より高速なオペレーションに結びつく。また従って、データアクセス時間が減少する。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図６に関して説明された実施形態を適用し得るという事を、当業者は認識するであろう。
【００４４】
図６をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルの２つの相補的なアクセストランジスタのうちの１つ（以下、アクティブアクセストランジスタと称する）は、レジスタファイルセルに記憶されている値に応じて、該アクティブ読取アクセストランジスタが接続されている差動ビットラインの電荷を選択的に放出するために使用される。レジスタファイルセルがプリチャージされた差動ビットラインの電荷を選択的に放出する際、２つの差動ビットラインに接続された入力を有する差動センスアンプは、アクティブ読取アクセストランジスタに接続された差動ビットラインがプリチャージされているか、または電荷が放出されているかどうかに基づいて、差動ビットライン構造の出力にデータ値を出力する。
【００４５】
図７（ａ）は、本発明の一実施形態における、特定の記憶セル内に格納されたデータを、少ない消費電力で呼び出す（読み出す）ためのメモリアレイのセグメント化された差動ビットライン構造を示す。具体的に、図７（ａ）は、レジスタファイルのセグメント化された差動ビットライン構造２３０を示す。
【００４６】
セグメント化された差動ビットライン構造２３０は、レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２を有し、レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２は複数の差動ビットラインセグメント２５１、２５３、２５５に分割される。各差動ビットラインセグメント２５１、２５３、２５５は、対応する一対の差動ビットラインセグメント（２３３および２３５、２３９および２４１、２４７および２４９）にそれぞれ接続される。しかしながら、他の実施形態においては、レジスタファイルセルが複数に分割されなくても良いという事を、当業者は認識するであろう。
【００４７】
差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）は直列に接続され、第１の差動ビットライン２３３、２３５のペアが第１差動センスアンプ２４３（第１ローカル差動センスアンプ２４３）の入力に接続される。第１ローカル差動センスアンプ２４３の出力は、第２の差動ビットラインセグメント２３９、２４１のペアに選択的に接続され、第２の差動ビットラインセグメント２３９、２４１のペアは続いて第２差動センスアンプ２４５（第２ローカル差動センスアンプ２４５）の入力に接続される。第２ローカルセンスアンプ２４５の出力は、第３の差動ビットラインセグメント２４７、２４９のペアに選択的に接続され、第３差動ビットラインセグメント２４７、２４９のペアは続いてグローバル差動センスアンプ２４４の入力に接続される。グローバルセンスアンプ２４４は、セグメント化された差動ビットライン構造２３０の出力（ＯＵＴ）を生成する。
【００４８】
ローカルセンスアンプ２４３、２４５およびグローバルセンスアンプ２４４はプリチャージ入力（ＰＲＥ）をそれぞれ有し、プリチャージ入力は、それぞれのアンプの入力に接続されている差動ビットラインセグメントをプリチャージするのに用いられる。したがって、それぞれの差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）は、それ自身のための差動センスアンプおよびプリチャージを有する。レジスタファイルセルのサイズは比較的小さく、レジスタファイルセルはビットラインの電荷をあまり速く放出させる事が出来ない、即ち、ビットラインにデータを送出する際、レジスタファイルセルは比較的遅速であるので、差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）のそれぞれが、それ自身のための差動センスアンプおよびプリチャージを有することは必要である。したがって、差動センスアンプは、差動ビットラインセグメント上の微小な変化を検知し、かつレジスタファイルセルによって引き起こされたそのような差動ビットラインセグメント値の変化に基づいた十分なデータ値を出力するために使用される。さらに、上記された理由により、レジスタファイルは極めて高速である必要があるので、レジスタファイルセルが完全に差動ビットラインセグメントにデータを送出するのを待機するのでは無く、差動センスアンプを使用する事によりデータを呼び出す速度を増加させる。本質的に、差動センスアンプの機能は、特定のレジスタファイルセルのデータを検知することである。
【００４９】
各レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２は、２つの読込アクセストランジスタ（２４６および２４８、２５０および２５２、２５４および２５６、２５８および２６０、２６２および２６４、２６６および２６８）をそれぞれ有し、該読込アクセストランジスタは、それぞれのレジスタファイルセル内に格納されたデータを呼び出すために使用される。レジスタファイルセル２３２、２３４、２３６、２３８、２４０、２４２の位置が差動センスアンプ２４４により近づいていくのにつれて、対応する読込アクセストランジスタ（２４６および２４８、２５０および２５２、２５４および２５６、２５８および２６０、２６２および２６４、２６６および２６８）の幅は次第に小さくなる。
【００５０】
図４（ａ）を参照して前述されたように、トランジスタのキャパシタンスはトランジスタの幅に直接関係するので、セグメント化された差動ビットライン構造におけるレジスタファイルセルのトランジスタの幅を減少させることによって、差動ビットラインセグメント全体のキャパシタンスはそれに従って減少する。キャパシタンスと電力消費は数（１）によって与えられるので、これは消費電力の低下に直接結びつく。
【００５１】
差動ビットラインセグメントの各ペア（２３３および２３５、２３９および２４１、２４７および２４９）上の累積キャパシタンスはそれほど大きくないので、差動ビットラインセグメントのペア（２３３および２３５、２３９および２４１、２４７および２４９）上のそれぞれの負荷２３７はそれほど大きくない。差動ビットラインセグメント上の負荷が小さい事によりより高速なオペレーションが可能となる。また、したがって、データアクセス時間は減少する。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図７（ａ）を参照して説明された実施形態を適用し得るという事を、当業者は認識するであろう。
【００５２】
図７（ａ）をさらに参照して、データが特定のレジスタファイルセルから呼び出される場合、該レジスタファイルセルに格納されている値に応じて、該レジスタファイルセルの読込アクセストランジスタが、それが接続されている差動ビットラインセグメントの電荷を放出するために使用される。レジスタファイルセルが差動ビットラインセグメントの電荷をアクティブアクセストランジスタを経由して放出させる際、アクティブアクセストランジスタに接続されるセグメント化された差動ビットラインに接続される入力を複数の入力のうちの１つとして有するローカル差動センスアンプが、該ビットラインセグメントの入力がプリチャージされているか、あるいは電荷が放出されたかに応じて、データ値を出力する。その後、ローカル差動センスアンプからのデータは、残りの複数のセグメント中のビットラインセグメントのペアおよびローカル差動センスアンプを経由してグローバル差動センスアンプへと伝播し、それによって、グローバル差動センスアンプがデータ値を出力する。通常、グローバル差動センスアンプは、ローカルのビットラインセグメント上の寄生容量の蓄積を処理するために設計される。
【００５３】
図７（ｂ）に示される他の代表的な実施形態において、セグメント化された差動ビットライン構造２７０はアクセストランジスタ（２７２および２７４、２７６および２７８、２８０および２８２、２８４および２８６、２８８および２９０、２９２および２９４）を有し、差動ビットラインセグメント２５１、２５３、２５５の位置がグローバルセンスアンプ２４４により近づいていくのにつれて、対応するアクセストランジスタ（２７２および２７４、２７６および２７８、２８０および２８２、２８４および２８６、２８８および２９０、２９２および２９４）の幅は次第に小さくなる。
【００５４】
図８は、本発明の一実施形態を示し、第１差動センスアンプ３００内の少なくとも１つのデバイスの幅が、第２差動センスアンプ３１０内の少なくとも１つのデバイスの幅よりも小さく、かつ第２差動センスアンプ３１０に接続される記憶セルの数は、第１差動センスアンプ３００に接続される記憶セルの数よりも多いように設計されている。
【００５５】
図８において、第１差動センスアンプ３００は、ｐ個の記憶セル（３０２および３０４だけを図示する）に接続される。ここで、ｐは、第１差動センスアンプ３００の入力に接続された記憶セルの数を表わす。また、第２差動センスアンプ３１０は、ｍ個の記憶セル（３１２および３１４だけを図示する）に接続される。ここで、ｍは、第２差動センスアンプ３１０の入力に接続された記憶セルの数を表わす。図８に関して前記された目的のために、ｍはｐより大きい、つまり、第１差動センスアンプ３００の入力に接続される記憶セルの数は、第２差動センスアンプ３１０の入力に接続される記憶セルの数よりも少ない。
【００５６】
第１差動センスアンプ３００の入力に接続される記憶セルの数が、第２差動センスアンプ３１０の入力に接続される記憶セルの数よりも少ないので、第１差動センスアンプ３００内の少なくとも１つのデバイスの幅は、第２差動センスアンプ３１０内の少なくとも１つのデバイスの幅より小さくなるように設計されている。これは、個々の差動センスアンプ内の１つ以上のデバイスのキャパシタンスを減少させ、従って、差動センスアンプに接続された、セグメント化された差動ビットライン上の累積キャパシタンスを減少させる。これは、特定の記憶セルからデータを呼び出す際の電力消費の低減および速度の増加に直接結びつく。読取り専用メモリ（ＲＯＭ）メモリアレイのような他のメモリアレイ構造が、図８を参照して前記された設計を使用し得るということを、当業者は認識するであろう。
【００５７】
本発明の利点は以下に挙げる項目の１つ以上を含み得る。以上に記載された本発明によれば、メモリアレイ中のセグメント化されたビットライン構造はより小さな幅を有するアクセストランジスタを使用し、それによって、１つ以上のビットラインセグメントのキャパシタンスはより小さくなる。１つ以上のビットラインセグメントのキャパシタンスがより小さいので、ビットラインセグメントの負荷はそれほど大きくならない。よって、セグメント化されたビットライン構造の記憶セルからデータを呼び出す際に、より高速なオペレーションが可能となる。さらに、キャパシタンスがより小さいので、消費電力もより少なくなる。
【００５８】
他の実施形態において、セグメント化されたビットライン構造に設けられたセンスアンプ内の１つ以上のデバイスの幅は、入力により多くの記憶セルが接続される別のセンスアンプ内の１つ以上のデバイスの幅に比べて小さい。センスアンプ内の１つ以上のデバイスの幅がより小さいので、セグメント化されたビットライン構造の累積キャパシタンスが減少する。また、セグメント化されたビットライン構造の負荷がより低くなり、セグメント化されたビットライン構造上の記憶セルからのデータが呼び出される場合、より高速に作動する。
【００５９】
さらに他の実施形態において、メモリアレイ中の差動ビットライン構造は、より小さな幅を有するアクセストランジスタを使用し、それによって、１つ以上の差動ビットラインのキャパシタンスはより小さくなる。１つ以上の差動ビットラインのキャパシタンスがより小さいので、差動ビットラインの負荷はそれほど高くならない。これによって、差動ビットライン構造の記憶セルからデータを呼び出す際に、より高速なオペレーションが可能となる。さらに、キャパシタンスがより小さいので、消費電力もより少なくなる。
【００６０】
１つ以上の実施形態において、メモリアレイ中のセグメント化された差動ビットライン構造は、より小さな幅を有するアクセストランジスタを使用し、それによって、１つ以上の差動ビットラインセグメントのキャパシタンスはより小さくなる。１つ以上の差動ビットラインセグメントのキャパシタンスがより小さいので、差動ビットラインセグメントの負荷はそれほど高くならない。これによって、セグメント化された差動ビットライン構造の記憶セルからデータを呼び出す際に、より高速なオペレーションが可能となる。さらに、キャパシタンスがより小さいので、消費電力もより少なくなる。
【００６１】
他の実施形態において、セグメント化された差動ビットライン構造に設けられた差動センスアンプ内の１つ以上のデバイスの幅は、入力により多くの記憶セルが接続される別の差動センスアンプ内の１つ以上のデバイスの幅に比べて小さい。差動センスアンプ内の１つ以上のデバイスの幅がより小さいので、セグメント化された差動ビットライン構造の累積キャパシタンスが減少する。また、セグメント化された差動ビットライン構造の負荷がより低くなり、セグメント化された差動ビットライン構造上の記憶セルからのデータが呼び出される場合、より高速に作動する。
【００６２】
本発明は、限られた数の実施形態に関して記載されたが、この開示による便益を有する当業者は、ここに開示された本発明の範囲から逸脱しない他の実施形態を考案し得ることを認識するであろう。したがって、本発明の範囲は、添付の請求の範囲のみによって限定されなければならない。
【図面の簡単な説明】
【００６３】
【図１】従来技術における、代表的なコンピュータシステムを示す。
【図２】従来技術における、レジスタファイルのビットライン構造を示す。
【図３】従来技術における、レジスタファイルの差動ビットライン構造を示す。
【図４ａ】（ａ）は、本発明の一実施形態におけるセグメント化されたビットライン構造を示す。
【図４ｂ】（ｂ）は、本発明の他の実施形態におけるセグメント化されたビットライン構造を示す。
【図５】本発明の一実施形態におけるセンスアンプを示す。
【図６】本発明の一実施形態における差動ビットライン構造を示す。
【図７ａ】（ａ）は、本発明の一実施形態におけるセグメント化された差動ビットライン構造を示す。
【図７ｂ】（ｂ）は、本発明の他の実施形態におけるセグメント化された差動ビットライン構造を示す。
【図８】本発明の一実施形態における差動センスアンプを示す。
Claims (36)
- セグメント化されたビットライン構造であって、
第１センスアンプの入力に接続される第１記憶セルセグメントと、
第２センスアンプの入力に接続される第２記憶セルセグメントとを備え、
前記第１記憶セルセグメントの記憶セルは少なくとも１つ以上のアクセストランジスタを有し、
前記第２記憶セルセグメントの記憶セルは少なくとも１つ以上のアクセストランジスタを有し、
前記第２記憶セルセグメントのアクセストランジスタの幅は、前記第１記憶セルセグメントのアクセストランジスタの幅より小さい、セグメント化されたビットライン構造。 - グローバルセンスアンプの入力に接続される最終記憶セルセグメントをさらに備え、
前記最終記憶セルセグメントの記憶セルは少なくとも１つ以上のアクセストランジスタを有し、
前記最終記憶セルセグメントのアクセストランジスタの幅は、前記第２記憶セルセグメントのアクセストランジスタの幅より小さい、請求項１に記載のセグメント化されたビットライン構造。 - 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントは、セグメント化されたビットラインによって接続される、請求項２に記載のセグメント化されたビットライン構造。
- 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントの群より選択された１の物品中のアクセストランジスタから呼び出されたデータは、前記アクセストランジスタから前記グローバルセンスアンプの入力まで流れ、
前記グローバルセンスアンプは、前記グローバルセンスアンプへの前記入力に基づいた出力を生成する、請求項２に記載のセグメント化されたビットライン構造。 - 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントの群より選択された１の物品中のアクセストランジスタは、前記トランジスタを有するセグメントの位置に依存した幅を有する、請求項２に記載のセグメント化されたビットライン構造。
- 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントの群より選択された１の物品中のアクセストランジスタは、前記トランジスタを有する記憶セルの位置に依存した幅を有する、請求項２に記載のセグメント化されたビットライン構造。
- 前記第２センスアンプの前記入力に接続される記憶セルの数が前記第１センスアンプの前記入力に接続される記憶セルの数と比べて少ないかどうかに依存して、前記第２センスアンプ中の少なくとも１つのデバイスの幅は、前記第１センスアンプ中の少なくとも１つのデバイスの幅よりも小さい、請求項１に記載のセグメント化されたビットライン構造。
- センスアンプの入力に接続される記憶セルの数が前記グローバルセンスアンプの入力に接続される記憶セルの数と比べて少ないかどうかに依存して、前記センスアンプ中の少なくとも１つのデバイスの幅は、前記グローバルセンスアンプ中の少なくとも１つのデバイスの幅よりも小さい、請求項２に記載のセグメント化されたビットライン構造。
- メモリアレイ中のセグメント化されたビットライン構造からデータ値を呼び出す方法であって、
前記セグメント化されたビットライン構造の記憶セル内のアクセストランジスタを用いて前記データ値を呼び出すステップと、
前記セグメント化されたビットライン構造の出力に前記データ値を選択的に伝播させるステップと
を備え、
前記アクセストランジスタの幅は、前記セグメント化されたビットライン構造の前記出力を基準とした前記セグメント化されたビットライン構造中の前記アクセストランジスタの位置と関連する、方法。 - 前記アクセストランジスタの位置は、前記アクセストランジスタを有する前記セグメント化されたビットライン構造中の記憶セルの位置に依存する、請求項９に記載の方法。
- 前記アクセストランジスタの位置は、前記アクセストランジスタを有する前記セグメント化されたビットライン構造中のセグメントの位置に依存する、請求項９に記載の方法。
- 前記アクセストランジスタの幅は、前記セグメント化されたビットライン構造の前記出力からより遠方に位置する記憶セル中の別のアクセストランジスタの幅より小さい、請求項９に記載の方法。
- セグメント化されたビットラインのキャパシタンスは、前記アクセストランジスタの幅と直接関連し、
前記アクセストランジスタの幅が小さい事によって累積キャパシタンスが小さく、および、
前記セグメント化されたビットラインの負荷が小さい事によって、前記データ値を呼び出すために必要とされる時間が減少する、請求項１２に記載の方法。 - 前記アクセストランジスタの幅は、前記セグメント化されたビットライン構造の前記出力からより遠方に位置するセグメント中の別のアクセストランジスタの幅より小さい、請求項９に記載の方法。
- 第１センスアンプの入力に接続されている記憶セルの数よりも多い数の記憶セルが入力に接続されている第２センスアンプ中の少なくとも１つのデバイスの幅よりも小さい幅を、前記セグメント化されたビットライン構造の前記第１センスアンプ中の少なくとも１つのデバイスの幅として用いるステップをさらに備える、請求項９に記載の方法。
- セグメント化された差動ビットライン構造であって、
第１差動センスアンプの入力に接続される第１記憶セルセグメントと、
第２差動センスアンプの入力に接続される第２記憶セルセグメントを備え、
前記第１記憶セルセグメント中の記憶セルは相補的な複数のアクセストランジスタを備え、
前記第２記憶セルセグメント中の記憶セルは相補的な複数のアクセストランジスタを備え、
前記第２記憶セルセグメント中の前記相補的な複数のアクセストランジスタの幅は、前記第１記憶セルセグメント中の前記相補的な複数のアクセストランジスタの幅よりも小さい、セグメント化された差動ビットライン構造。 - グローバル差動センスアンプの入力に接続される最終記憶セルセグメントをさらに備え、
前記最終記憶セルセグメントの記憶セルは相補的な複数のアクセストランジスタを有し、
前記最終記憶セルセグメントの前記相補的な複数のアクセストランジスタの幅は、前記第２記憶セルセグメントの前記相補的な複数のアクセストランジスタの幅より小さい、請求項１６に記載のセグメント化された差動ビットライン構造。 - 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントは、セグメント化された差動ビットラインのペアによって接続される、請求項１７に記載のセグメント化された差動ビットライン構造。
- 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントの群より選択された１の物品中のアクセストランジスタから呼び出されたデータは、前記アクセストランジスタから前記グローバル差動センスアンプの少なくとも１つの入力まで流れ、
前記グローバル差動センスアンプは、前記グローバル差動センスアンプへの前記少なくとも１つの入力に基づいた出力を生成する、請求項１７に記載のセグメント化された差動ビットライン構造。 - 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントの群より選択された１の物品中のアクセストランジスタは、前記トランジスタを有するセグメントの位置に依存した幅を有する、請求項１７に記載のセグメント化された差動ビットライン構造。
- 前記第１記憶セルセグメント、前記第２記憶セルセグメント、および前記最終記憶セルセグメントの群より選択された１の物品中のアクセストランジスタは、前記トランジスタを有する記憶セルの位置に依存した幅を有する、請求項１７に記載のセグメント化された差動ビットライン構造。
- 前記第２差動センスアンプの複数の入力に接続される記憶セルの数が前記第１差動センスアンプの前記複数の入力に接続される記憶セルの数と比べて少ないかどうかに依存して、前記第２差動センスアンプ中の少なくとも１つのデバイスの幅は、前記第１差動センスアンプ中の少なくとも１つのデバイスの幅よりも小さい、請求項１６に記載のセグメント化された差動ビットライン構造。
- 差動センスアンプの複数の入力に接続される記憶セルの数が前記差動グローバルセンスアンプの複数の入力に接続される記憶セルの数と比べて少ないかどうかに依存して、前記差動センスアンプ中の少なくとも１つのデバイスの幅は、前記差動グローバルセンスアンプ中の少なくとも１つのデバイスの幅よりも小さい、請求項１７に記載のセグメント化された差動ビットライン構造。
- 差動ビットライン構造であって、
相補的な複数のアクセストランジスタを含む第１記憶セルと、
相補的な複数のアクセストランジスタを含む第２記憶セルと、
を備え、
前記第２記憶セル中の前記相補的な複数のアクセストランジスタの幅は、前記第１記憶セル中の前記相補的な複数のアクセストランジスタの幅よりも小さい、差動ビットライン構造。 - 相補的な複数のアクセストランジスタを含む最終記憶セルをさらに備え、
前記最終記憶セルの前記相補的な複数のアクセストランジスタの幅は、前記第２記憶セルの前記相補的な複数のアクセストランジスタの幅より小さい、請求項２４に記載の差動ビットライン構造。 - 前記第１記憶セル、前記第２記憶セル、および前記最終記憶セル中の前記相補的なアクセストランジスタは、第１差動ビットライン、および第２差動ビットラインの群より選択された少なくとも１の物品に接続される、請求項２５に記載の差動ビットライン構造。
- 前記第１差動ビットラインおよび前記第２差動ビットラインは、前記第１記憶セル、前記第２記憶セル、および前記最終記憶セルを接続し、
前記第１差動ビットラインおよび前記第２差動ビットラインは、差動センスアンプの入力として供される、請求項２６に記載の差動のビットライン構造。 - 前記第１記憶セル、前記第２記憶セル、および前記最終記憶セルの群より選択された１の物品中のアクセストランジスタから呼び出されたデータは、前記アクセストランジスタから前記差動センスアンプの少なくとも１つの入力まで流れる、請求項２７に記載の差動ビットライン構造。
- 前記差動センスアンプは、前記差動ビットライン構造の出力を生成する、請求項２７に記載の差動のビットライン構造。
- 前記最終記憶セルは、前記第２の記憶セルよりも前記差動センスアンプに接近して位置し、前記第２記憶セルは、前記第１記憶セルよりも前記差動センスアンプに接近して位置する、請求項２７に記載の差動のビットライン構造。
- メモリアレイ中の差動ビットライン構造からデータ値を呼び出す方法であって、
前記差動ビットライン構造の記憶セル内のアクセストランジスタを用いて前記データ値を選択的に呼び出すステップと、
前記差動ビットライン構造の出力に前記データ値を選択的に伝播させるステップと
を備え、
前記アクセストランジスタの幅は、前記差動ビットライン構造の前記出力を基準とした前記差動ビットライン構造中の前記アクセストランジスタの位置と関連する、方法。 - 前記アクセストランジスタの位置は、前記アクセストランジスタを有する前記差動ビットライン構造中の記憶セルの位置に依存する、請求項３１に記載の方法。
- 前記アクセストランジスタの位置は、前記アクセストランジスタを有する前記差動ビットライン構造中のセグメントの位置に依存する、請求項３１に記載の方法。
- 前記アクセストランジスタの幅は、前記差動ビットライン構造の前記出力からより遠方に位置する記憶セル中の別のアクセストランジスタの幅より小さい、請求項３１に記載の方法。
- 前記差動ビットラインのキャパシタンスは、前記アクセストランジスタの幅と直接関連し、
前記アクセストランジスタの幅が小さい事によって、累積キャパシタンスが小さく、および
前記差動ビットラインの負荷が小さい事によって、前記データ値を呼び出すために必要とされる時間が減少する、請求項３４に記載の方法。 - 前記アクセストランジスタの幅は、前記差動ビットライン構造の前記出力からより遠方に位置するセグメント中の別のアクセストランジスタの幅より小さい、請求項３１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/837,390 US6442099B1 (en) | 2001-04-18 | 2001-04-18 | Low power read scheme for memory array structures |
| PCT/US2002/011421 WO2002086901A2 (en) | 2001-04-18 | 2002-04-10 | Low power read scheme for memory array structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004525465A true JP2004525465A (ja) | 2004-08-19 |
Family
ID=25274304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002584329A Pending JP2004525465A (ja) | 2001-04-18 | 2002-04-10 | メモリアレイ構造のための低消費電力読取りスキーム |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6442099B1 (ja) |
| EP (1) | EP1382042B1 (ja) |
| JP (1) | JP2004525465A (ja) |
| AU (1) | AU2002256174A1 (ja) |
| DE (1) | DE60210061D1 (ja) |
| TW (1) | TW556209B (ja) |
| WO (1) | WO2002086901A2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6574160B1 (en) * | 2002-02-11 | 2003-06-03 | Sun Microsystems, Inc. | Mechanism to minimize failure in differential sense amplifiers |
| US7164612B1 (en) | 2003-10-10 | 2007-01-16 | Sun Microsystems, Inc. | Test circuit for measuring sense amplifier and memory mismatches |
| US7020035B1 (en) | 2003-10-10 | 2006-03-28 | Sun Microsystems, Inc. | Measuring and correcting sense amplifier and memory mismatches using NBTI |
| KR100564607B1 (ko) * | 2004-01-29 | 2006-03-28 | 삼성전자주식회사 | 태퍼드 ｌｉｏ 센스 앰프를 사용하는 반도체 메모리 장치 |
| US7313023B2 (en) * | 2005-03-11 | 2007-12-25 | Sandisk Corporation | Partition of non-volatile memory array to reduce bit line capacitance |
| US7319611B2 (en) * | 2006-01-25 | 2008-01-15 | Macronix International Co., Ltd. | Bitline transistor architecture for flash memory |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237289A (ja) * | 1987-03-24 | 1988-10-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0285587A (ja) * | 1988-09-20 | 1990-03-27 | Toto Ltd | 自動開閉弁 |
| JP2920320B2 (ja) * | 1990-08-06 | 1999-07-19 | 日本電信電話株式会社 | ゲートアレイの基本セル |
| JP3067186B2 (ja) * | 1990-09-29 | 2000-07-17 | ソニー株式会社 | 半導体装置 |
| JP3102179B2 (ja) * | 1993-01-07 | 2000-10-23 | 株式会社日立製作所 | 半導体集積回路 |
| KR960008825B1 (en) * | 1993-11-18 | 1996-07-05 | Samsung Electronics Co Ltd | Row redundancy circuit and method of semiconductor memory device with double row decoder |
| JPH07201183A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体メモリ |
| JP3249007B2 (ja) * | 1994-03-17 | 2002-01-21 | 富士通株式会社 | 半導体装置、その特性評価方法及び設計方法 |
| US6038193A (en) | 1998-12-23 | 2000-03-14 | Sun Microsystems, Inc. | Single ended read scheme with segmented bitline of multi-port register file |
-
2001
- 2001-04-18 US US09/837,390 patent/US6442099B1/en not_active Expired - Lifetime
-
2002
- 2002-04-10 DE DE60210061T patent/DE60210061D1/de not_active Expired - Fee Related
- 2002-04-10 EP EP02725621A patent/EP1382042B1/en not_active Expired - Lifetime
- 2002-04-10 WO PCT/US2002/011421 patent/WO2002086901A2/en active IP Right Grant
- 2002-04-10 JP JP2002584329A patent/JP2004525465A/ja active Pending
- 2002-04-10 AU AU2002256174A patent/AU2002256174A1/en not_active Abandoned
- 2002-04-12 TW TW091107428A patent/TW556209B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1382042A2 (en) | 2004-01-21 |
| WO2002086901A2 (en) | 2002-10-31 |
| TW556209B (en) | 2003-10-01 |
| AU2002256174A1 (en) | 2002-11-05 |
| EP1382042B1 (en) | 2006-03-22 |
| WO2002086901A3 (en) | 2003-02-27 |
| DE60210061D1 (de) | 2006-05-11 |
| US6442099B1 (en) | 2002-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040519 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040816 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050921 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |