JP2004519971A - トレリス符号化されたシステム用の2段等化器 - Google Patents
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Abstract
Description
【発明の属する技術分野】
本発明は、広くはデジタル通信装置に係るもので、更に詳細には、トレリス(格子)デコーダからのシンボルストリーム情報を用いて判定帰還型等化器用の推定値を得ることによりエラーを低減するようにトレリス符号化されたシステムにおける2段等化器を動作させるシステム及び方法に関する。
【0002】
【従来の技術】
デジタル高精細テレビジョン(HDTV)大同盟(グランド・アライアンス)は、テレビジョン工業におけるテレビジョン製造者及び研究機関のグループである。何年もの協同努力の後、上記大同盟はデジタルHDTVシステム用の規格を開発し、提案した。該大同盟規格は、連邦通信委員会(FCC)によりHDTV用の公式放送規格として採用された。該規格は、先進テレビジョンシステム委員会デジタルテレビジョン規格(“ATSC規格”)として知られている。
【0003】
地上放送チャンネルを介してのHDTV伝送用のATSC規格は、10.76MHzのレートで8レベルの残留側波帯(VSB)シンボルストリームとして変調された12の独立した時間多重トレリス符号化されたデータストリームの系列からなる信号を使用している。この信号は、標準のVHF又はUHF地上テレビジョンチャンネルに対応する6MHzの周波数帯域に変換され、次いで斯かるチャンネルを介して放送される。
【0004】
上記ATSC規格は、HDTV信号の2ビットデータシンボルが、8レベル(即ち、3ビット)1次元配座(constellation)に従いトレリス符号化されることを要する。各データシンボルの1ビットが事前符号化され、他のものは1/2符号化レートに従い、4状態トレリスコードに従う2つの符号化ビットを生成する。インターリーブの目的で、12個の連続したデータシンボル毎に12個の同一のエンコーダ及び前置コーダが順次動作する。シンボル0、12、24、36、…は、1つの系列として符号化される。シンボル1、13、25、37、…は第2系列として符号化される。シンボル2、14、26、38、…は第3系列として符号化される。このようにして、合計で12の系列が符号化される。従って、ATSC規格は、信号中の12系列の時分割インターリーブデータシンボルのために、HDTV受信機に12のトレリスデコーダを必要とする。HDTV受信機における各トレリスデコーダは符号化されたデータシンボルのストリームにおける12個置きのデコーダシンボルを復号する。
【0005】
ATSC規格受信機においては、トレリスデコーダは、8−VSBシンボルに変換され、変調され及び放送される直前にトレリス符号化された元のデジタルデータを取り出すために使用される。トレリス符号化の使用は、受信信号の信号対雑音比の改善をもたらし、12個の独立したストリームの時間多重化は、同一の周波数上に存在するアナログNTSC放送信号からの同一チャンネル干渉の可能性を低減する。略称NTSCは、国内テレビジョン規格委員会を指す。
【0006】
4状態トレリスコード用の上記トレリスデコーダの各々は、良く知られたビタビ復号アルゴリズムに従って動作する。これらデコーダの各々は、ブランチメトリック(ブランチ距離)発生器ユニット、加算比較選択ユニット、及びパスメモリユニットを有している。例えば、1987年2月のIEEE通信マガジン、第25巻、第5〜21頁のG. Ungerboeckによる“冗長信号セットによるトレリス符号化変調、パート1、概論、パート2、現状技術”を参照されたい。
【0007】
ノイズにより結合されるのに加えて、伝送される信号は決まったチャンネル歪及びマルチパス干渉により生じる歪を受ける。従って、通常は、これらの影響を補償するためにトレリスデコーダの前に適応型チャンネル等化器が使用される。送信機において12のトレリスエンコーダにより生成されたシンボルストリームに可能な限り類似したシンボルストリームを生成することが目標である。
【0008】
一つの普通に使用される等化器のアーキテクチャは、判定帰還型等化器(DFE)として知られている第2等化器を利用する。このアーキテクチャにおいては、従来の、即ち順方向の等化器(FE)がDFEにより補足される。DFEに対する入力は、完全な等化器(FE及びDFE)の現出力シンボルの元の送信値の推定である。次いで、判定帰還型等化器(DFE)の出力が、順方向等化器(FE)の出力に加算されて、出力シンボルを発生する。典型的な実施化例においては、この出力シンボルの推定は等化器出力を単に“スライス”することにより得られる。“スライス”なる用語は、実際の出力のものに一番近い許容されるシンボル値(8−VSB ATSC規格により指定される8レベルのうちの)を取る処理を指す。判定帰還型等化器(DFE)において“スライス”されたシンボルを使用することは、低い複雑さで最適に近いエラー率性能を付与する。しかしながら、この方法はスライスエラーにより生じるエラー伝播を被り得る。HDTV信号に関する等化器の後の典型的なシンボルエラー率は、20%までにもなり得、これはDFEフィルタのタップの数が大きい場合には重大な問題となり得る。
【0009】
等化器の後で、上記HDTV信号はトレリスデコーダにおいて復号されるが、該トレリスデコーダは送信機において実行された1/2レートのトレリス符号化に基づいてシンボルストリームを復号するためにビタビアルゴリズムを使用する。前述したように、ATSC規格は12個のトレリスエンコーダ及びデコーダが時間多重態様で並列に使用されることを規定している。次いで、トレリス復号には、当該信号中の伝送エラーを更に訂正するために、バイトインターリーブ解除及びリードソロモン復号が後続する。
【0010】
【発明が解決しようとする課題】
現状技術においては、一般的にはトレリス符号化されたシステム、特にはATSC VSB受信機において使用される判定帰還型等化器におけるエラー伝播を低減するシステム及び方法に対する要求が存在する。
【0011】
【課題を解決するための手段】
従来技術の上述した欠点に対処するために、本発明のシステム及び方法は、トレリスデコーダからのシンボルストリーム情報を利用することによりATSC VSB受信機内の判定帰還型等化器におけるエラー伝播を低減する。本発明は、エラー伝播を低減する改善された2段トレリス符号化システムを提供する。
【0012】
適応型チャンネル等化器からの出力シンボルは、トレリスデコーダに入力される。該トレリスデコーダは、元々送信された最もありそうなシンボル値を決定するために、“スライス”のような“硬”判定実行に反して、“軟”判定実行を使用する。軟判定方法は、或る値を持つシンボルに後続するシンボルを当該トレリスエンコーダにより仮定するのを許されるような限られた集合の値を考慮に入れる。軟判定方法は、この追加の情報を使用して、現シンボルのみを考慮する硬判定方法により得られ得るよりも信頼性のある実際の値の推定値を求める。
【0013】
本発明のシステム及び方法は、トレリスデコーダからの情報を使用して、判定帰還型等化器(DFE)に対する入力として作用するような等化器出力の推定値を発生する。本発明のシステム及び方法はトレリスデコーダを等化器に必須的に組み込んで、判定帰還型等化器(DFE)により必要とされる実際のシンボル値の推定値を提供する。前に受信されたシンボルからなり指定された長さを持つパスにわたって逆辿り(trace−back)を行うビタビアルゴリズムの性質により、推定値は現シンボルに対してのみならず、このパスを構成する全ての以前のシンボルに対しても提供される。ガウスチャンネルノイズの状況下ではビタビアルゴリズムは送信されたシンボルデータの値の最良の推定値を提供することが知られているから、斯様な方法の結果として、等化器出力の単純なスライスを用いて可能であったよりも信頼性のあるデータが判定帰還型等化器(DFE)に入力されるようになる。この結果、一層良好な等化器性能が得られ、従って、一層信頼性のあるデータがトレリスデコーダに入力されるようになる。
【0014】
関連の方法は第2の等化器を使用し、該等化器の判定帰還型等化器(DFE)入力は、このトレリスデコーダの出力である共に等化器適応化のための訓練系列でもある。該トレリスデコーダはシンボルデータの最適の推定値を提供するから、該デコーダの出力は、既知の訓練系列の場合のように送信されたデータの演繹的知識を構成せず単なる推定であっても、訓練系列として信頼を以って使用することができる。
【0015】
12個の時間多重化されたビタビデコーダからなるATSCトレリスデコーダシステムは、かなり複雑であり、実施化するのにかなりの量のハードウェアを必要とする。また、適応型チャンネル等化器は、通常、実施化するのに要するハードウェアの量の点でデジタルデータ変調器の最も複雑な構成要素である。従って、適応型チャンネル等化器は最も高価な構成要素でもある。
【0016】
本発明の原理によるトレリスデコーダは、データシンボルの複数のインターリーブされた系列の各々を復号するように構成され、各系列は許容可能なトレリスコード値の多レベル配座に従ってトレリス符号化されている。斯様なデコーダは、各系列に関して、斯かる系列における順次のデータシンボルに対して順次決定されるトレリス状態の各々のブランチメトリック(ブランチ距離)を導出するようなブランチメトリック発生器を有している。該ブランチメトリック及びトレリス状態情報は、加算比較選択ユニット(ACS)に供給され、該ユニットは各系列に対して各系列における順次受信されるデータシンボルに従って順次更新されるような最良のメトリック(ブランチ)パスを決定する。上記デコーダは順次のパスメモリ段も有し、各段の出力は次に続く段の入力となり、各段は該段の先行者から前記系列の各々における前に受信されたデータシンボルに対して当該トレリスを経る最良のメトリックを持つようなパスを識別するポインタを受信すると共に記憶し、最初の段は前記ACSユニットから前記系列の各々における現在受信されるデータシンボルに対して当該トレリスを経る最良のメトリックを持つようなパスを識別するポインタを受信すると共に記憶する。これにより、最後のメモリ段は、全てのパスメモリ段における記憶されたトレリス状態のうちの、上記系列の各々におけるデータシンボルの最も早いものに対応するトレリス状態に対するポインタを記憶していることになる。
【0017】
本発明の1つの特徴によれば、当該デコーダは、ATSC規格の4状態コードを含む或るトレリスコードに関しては、トレリス状態は、或るグループにおいて何れかの時点で存在する状態が当該同じグループ内の先行するトレリス状態からのみの結果であり得るように複数の別個のグループに分割することができるという事実を利用している。更に、如何なる存在する状態も、少数の可能性のある先行状態からのみの結果であり得る。これら両特徴を持つコードは“良好に規定された”コードと呼ばれる。特に、多数の良好に規定されたコードに関しては、可能性のある先行状態の数はトレリス符号化された入力ビットの数に依存する。この数は、ATSC規格において及び現在使用されているトレリスコードの大多数では1であり、従って、これらのコードにおける可能性のある先行状態の数は2つのみである。ATSC規格の4状態コードは良好に規定されたコードの一例であり、これにより、第1及び第2グループの各々のおける2つのトレリス状態のみに関して最良のメトリックパスデータを各々導出するために2つのACS副ユニットを設けることが可能である。これにより、各々の斯様なACS副ユニットは、前記両グループに対する単一のACSユニットがそうであるよりも、設計及び処理が大幅に簡単となる。この方法は、如何なる数の状態の良好に規定されたコードに対してもとることができる。例えば、8状態コードの場合、各々が2つの状態の4つのグループが存在し得、4つのACSユニットが、各々、1つの可能なグループを処理する。
【0018】
本発明の他の特徴によれば、パスメモリユニットの単純化は必要とされる入力/出力を同様の量だけ減少させるので、パスメモリユニットが単一ランダムアクセスメモリ(RAM)における連続した記憶区域により構成される。
【0019】
本発明において使用される“良好に規定された”コードの他の特徴は、トレリスコードの各状態に対して必要とされるパスメモリの単純化である。如何なる存在する状態も、少数“s”の可能性のある先行状態からのみ到達したものであるから、全ての可能性のある先行状態に対するポインタを記憶する必要はない。代わりに、上記小さな集合の可能性のある先行状態の間を区別するポインタが記憶される。これは、少なくともlog2sに等しい数のメモリエレメントのみを必要とする。先行状態に対するポインタを明確に決定するために、特定の集合を識別する情報が利用される。このことは、先行状態に対するポインタを決定するために要する余分な論理部の点で小さな不利益を被り得ることを意味する。しかしながら、良好に規定されたコードの第2の条件、即ち所与のグループにおいて如何なる時点に存在するものも同一のグループにおける先行する状態のみから生じ得たというコード状態の別個のグループの条件が、上記余分な論理部が従来のパスメモリユニットを実施化するのに要するよりも実際に単純になることを保証する。斯様な単純化は、4状態ATSCコードに必要とされるメモリに関しては2なる係数による低減を達成し、8状態コードの場合には3なる係数による低減を達成することができる。従って、メモリ容量の節約は相当のものとなる。
【0020】
4状態ATSCコードに特有の本発明の他の特徴は、各段における可能な先行状態の間でのポインタの選択に必要とされるパスメモリ論理部が、全体パスの各逆辿り部分の計算に要する組合せ論理部における伝播遅延が2なる係数だけ低減されるように単純化される点にある。これは、トレリスデコーダが動作され得る速度に関して大きな利点を有すると共に、結果として少数の論理要素となる。
【0021】
本発明によるHDTV受信機は連続したデータフレームを有するデジタルHDTV信号を受信するように構成され、これらデータフレームの各々は連続したデータセグメントを含み、各セグメントは連続したデータシンボルを含み、これらデータシンボルは複数のデータストリームを形成するようにインターリーブされ、これらデータストリームは、各々、許されるコード値の多レベル配座を持つコードに従ってトレリス符号化されている。斯様な受信機は、前述したようにトレリスデコーダを含む。
【0022】
本発明の1つの目的は、ATSC VSB受信機の判定帰還型等化器におけるエラーをトレリスデコーダからのシンボルストリーム情報を利用することにより低減するシステム及び方法を提供することにある。
【0023】
本発明の他の目的は、トレリスデコーダにおいてシンボルに対する“最良の推定”値を復号するシステム及び方法を提供することにある。
【0024】
また、本発明の他の目的は、ATSC VSB受信機においてトレリスデコーダから判定帰還型等化器へシンボルに値する“最良の推定”値を送るシステム及び方法を提供することにある。
【0025】
また、本発明の他の目的は、ATSC VSB受信機においてトレリスデコーダからのシンボルに関する“最良の推定”値を使用する判定帰還型等化器を用いてチャンネル等化を実行するシステム及び方法を提供することにある。
【0026】
また、本発明の他の目的は、ATSC VSB受信機の判定帰還型等化器におけるエラーを、第1等化器ユニットと第1トレリスデコーダとの第1の組合せ及び第2等化器と第2トレリスデコーダとの第2組合せを利用することにより低減するシステム及び方法を提供することにある。
【0027】
上記は、当業者が以下に続く本発明の詳細な説明をより良く理解することができるように、本発明の特徴及び技術的利点を広く概説した。本発明の請求項の主題を形成する本発明の更なる特徴及び利点は後に説明される。当業者は、開示された思想及び特定の実施例を、本発明の同一の目的を果たすために変更し又は他の構成を設計するための基礎として容易に利用することができると理解すべきである。また、当業者は斯様な等価な構成が広い形での本発明の趣旨及び範囲から逸脱するものではないと理解すべきである。
【0028】
本発明の詳細な説明を開始する前に、この特許文書を通して使用される特定の用語及び句の定義を述べることが有利であろう。“含む”及び“有する”なる用語並びにその派生語は、制限のない包含を意味し;“又は”なる用語は包括的で、及び/又はを意味し;“関連する”及び“それと関連する”並びにその派生語は、含む、内に含まれる、と相互接続する、格納する、内に格納される、と接続する、と結合する、と通信可能である、と協動する、インターリーブする、並置する、近接する、拘束される、有する、の特性を有する等を意味し;“コントローラ”、“プロセッサ”又は“装置”なる用語は、少なくとも1つの動作を制御する装置、システム又はそれらの部分を意味し、斯様な装置はハードウェア、ファームウェア若しくはソフトウェア又はそれらの少なくとも2つの何らかの組合せで実施化することができる。特に、コントローラは、1以上のアプリケーションプログラム及び/又はオペレーティングシステムプログラムを実行する1以上のデータプロセッサ並びに関連の入力/出力装置及びメモリを有することができる。特定の用語及び句に対する定義は、この特許文書を通して提供される。当業者は、殆どではなくても多くの場合において、斯かる定義が、斯様な定義された用語及び句の以前の及び将来の使用にも当てはまると理解すべきである。
【0029】
本発明及びその利点の更に完全な理解のために、添付図面に関連してなされる以下の説明を参照されたいが、これら図面において同様の符号は同様の対象を示している。
【0030】
【発明の実施の形態】
以下に説明する図1ないし15、及びこの特許文書において本発明の原理を説明するために使用される種々の実施例は、解説のためのみのものであり、如何なる形でも本発明の範囲を限定すると見なしてはならない。以下に続く例示的実施例の説明においては、本発明は高精細テレビジョンシステムに組み込まれ、又は斯かるシステムに関連して使用される。当業者であれば、本発明の例示的実施例はデジタルデータを変調又は復調する他の同様のシステムで使用するように容易に変更することができると理解することができるであろう。
【0031】
図1は、例示的な高精細テレビジョン(HDTV)送信機100のブロック図を示している。MPEG互換性データパケットは、リードソロモン(RS)エンコーダ110により順方向エラー訂正のために符号化される。各データフィールドの連続するセグメントにおけるデータパケットは、次いで、データインターリーバ120によりインターリーブされ、該インターリーブされたデータパケットは次いでトレリスエンコーダユニット130により更にインターリーブ及び符号化される。トレリスエンコーダユニット130は、各シンボルに対して3ビットを表すデータシンボルのストリームを生成する。上記3ビットのうちの1つは前置符号化され、他の2ビットは4状態トレリス符号化により生成される。
【0032】
より詳細に説明するように、トレリスエンコーダユニット130は12のインターリーブされた符号化されたデータ系列を供給するために、12の並列なトレリスエンコーダ及び前置コーダユニットを有している。各トレリスエンコーダ及び前置コーダユニットの符号化された3ビットは、マルチプレクサ140においてフィールド及びセグメント同期ビット系列と合成される。パイロット信号が、パイロット挿入ユニット150により挿入される。次いで、データストリームは、VSB変調器160による残留側波帯(VSB)抑圧キャリア8レベル変調を受ける。次いで、該データストリームは最終的に無線周波数(RF)変換器170により無線周波数にアップ変換される。
【0033】
図2は、例示的な高精細テレビジョン(HDTV)受信機200のブロック図を示している。受信されたRF信号は、チューナ210により中間周波数(IF)にダウン変換される。次いで、該信号はIFフィルタ及び検波器220によりフィルタされ、デジタル形態に変換される。この場合、該検波された信号は、各々が8レベル配座におけるレベルを示すようなデータシンボルのストリームである。次いで、該信号はNTSC阻止フィルタ230によりフィルタされ、等化器及び位相追跡器ユニット240による等化及び位相追跡を受ける。次いで、再生された符号化デジタルシンボルはトレリスデコーダユニット250によりトレリス復号される。次いで、該復号されたデータシンボルはデータ逆インターリーバ260によりインターリーブ解除される。次いで、該データシンボルはリードソロモンデコーダ270によるリードソロモン復号処理を受ける。これにより、送信機100により送信されたMPEG互換データパケットが再生される。
【0034】
図3は、データインターリーバ120からのインターリーブされたデータがトレリス符号化処理の間にどの様にして更にインターリーブされるかを示している。トレリスエンコーダユニット130のデマルチプレクサ310は、12データシンボルの各々の連続した系列を、12個の連続したトレリスエンコーダ及び前置コーダユニット320A、320B、320C、…、320K及び320Lの間に分配する。該12個の連続したトレリスエンコーダ及び前置コーダユニットの符号化された出力は、次いで、マルチプレクサ330により時分割多重化されて、単一のデータストリームを形成する。該単一データストリームは、トレリスエンコーダユニット130の8レベルシンボルマッパ430に送られる。
【0035】
図4は、例示的なトレリスエンコーダ及び前置コーダユニット320A及び該ユニットの8レベルシンボルマッパ430への出力を示している。トレリスエンコーダ及び前置コーダユニット320Aを8レベルシンボルマッパ430に結合するマルチプレクサ330は、図4には示されていない。トレリスエンコーダ及び前置コーダユニット320Aは、前置コーダ410と、トレリスエンコーダ420とを有している。符号化されるべき各データシンボルは、2つのビットX1及びX2を有している。ビットX2は前置コーダ410により前置符号化され、該前置コーダは前置符号化されたビットY2を導出する1ビットレジスタ440を有している。ビットY2はトレリスエンコーダ420によっては更に変更されることはなく、ビットZ2として出力される。
【0036】
他の入力ビットX1は前置コーダ410を通過することはない。ビットX1(ビットY1としても示す)はトレリスエンコーダ420を通過する。トレリスエンコーダ420はビットX1を、1ビットレジスタ450及び460を使用してレート1/2トレリスコードに従って符号化する。その結果は、ビットZ0及びビットZ1としての出力である。従って、トレリスエンコーダ420によっては、3ビット(即ち、ビットZ0、ビットZ1及びビットZ2)が8レベルシンボルマッパ430に出力される。8レベルシンボルマッパ430は、上記3ビットを、許されるコード値の8レベル配座における値Rに変換する。Rに対して許されるコード値は、−7、−5、−3、−1、+1、+3、+5及び+7である。これらの値は、8レベルシンボルマッパ430に示される3つのビット組合せに対応する。
【0037】
上述した処理は、データシンボルの12のインターリーブされた系列の各々に対して実行される。8レベルシンボルマッパ430は、所与の組の3入力ビットに対する正しいRコード値を選択するためにルックアップテーブルを有している。該8レベル配座はビットZ1及びZ0の4つの可能性のある部分組を有し、各部分組は前置コード化されたビットZ2が零(“0”)であるか又は1(“1”)であるかに依存して二重のあり得る配座を有していることが分かる。これらの部分組及び対応する配座値が図4Aに示されている。該エンコーダ及びその動作の更なる詳細は、ATSC規格の付録Dに示されている。トレリス符号化及び復号に関する論理的処理の基本的説明に関しては、1986年、ニューヨーク、マグローヒルのH. Taub他による“通信システムの原理”、第2版、第562〜571頁を参照されたい。
【0038】
単一のトレリスデコーダが、HDTV信号から得られる12のインターリーブされたデータシンボル系列をどの様にして復号することができるかを理解するには、図5Aに示される4状態トレリス図を参照されたい。前置符号化はATSC規格で述べられているのと非常に単純な逆を有するものであるから、図5A及び図5Bにおける対応する状態図は、トレリスエンコーダ420を補う図4の前置コーダ410は無視している。図5Aのトレリス図は、連続したシンボル期間における図4の符号化されていないビットX1の順次の値に関するものである。次のX1ビットが零(“0”)である場合は、現在のコード状態は現在の状態を離れる実線により示された後続の状態に変化し、X1ビットが1である場合は、現在の状態は該現在の状態を離れる点線により示される後続の状態に変化する。当該デコーダの出力は、状態変化線の各終点にその都度示されたZ1,Z0の部分組である。
【0039】
このように、例えば、現在のコード状態D1,D0が“01”であり、次のX1ビットが零(“0”)の場合、次のコード状態D1,D0は“10”であり、該デコーダのZ1,Z0出力部分組は“01”となるであろう。当該デコーダにより入力される前置コード化されたビットZ2は、上述したように、トレリス状態間の各移行からの結果であり得る2つの可能性のある出力の間を区別するように作用する。符号化されていない入力ビットX1からの結果としての可能性のある符号化出力部分組Z1,Z0、並びに現在(PS)及び次の(NS)コード状態D1,D0の間の可能性のある移行が、図5Cの表に示されている。如何なる所与のコード状態(即ち、レジスタ450及び460におけるビットの値D1,D0)に対しても、入力ビットX1により該ビットが零(“0”)であるか又は1であるかに依存して2つの可能性のある移行のみが発生される。図5Aから分かるように、特定の初期コード状態D1,D0(典型的には“00”)が与えられると、入力ビットX1の特定の系列が当該トレリスパスを介して特定のパスを選択する。図4Aに示した前述した4つの部分組a、b、c及びdを構成するような、出力Z1,Z0の4つの可能性のある値が存在し、図5Aにおける状態移行線上にも印されている。コード状態及び可能性のある移行は、図5Bにおける状態図にも示されている。該図における移行線は、
【0040】
(X1)/(Z1Z0) (1)
により印され、ここでX1は入力ビット値であり、Z1Z0は結果としての符号化された出力部分組である。
【0041】
トレリスデコーダは、送信系列の受信され、雑音汚損された符号化バージョンから、送信されたデータシンボル系列を再生しなければならない。最初のステップは、受信されたシンボルにより示されるコード部分組を識別することである。次いで、該部分組に対応する2つの配座点のうちの最も近いものの選択が、斯かる2つの配座点の間の正確に半行程のレベルに設定された閾を持つ検出器を介して当該受信されたシンボルを通過させることにより実行される。このようにして、送信された符号化シンボルに関して、正確な判定を実行することができる。
【0042】
受信された符号化シンボル系列を評価するためには、トレリス図を経るパスが正確に決定されなければならない。本質的には、トレリス図を経て存在する全ての可能性のあるパスの中から、実際に受信されたシンボル系列に“最も近い”ものが選択されねばならない。これは最初は法外な数の計算を必要とするように見えるが、ビタビアルゴリズムを利用することにより大幅な単純化が達成される。これは、1979年、ニューヨーク、マグローヒルのビタビ他による参考書“デジタル通信及び符号化の原理”に説明されている。ビタビアルゴリズムによれば、トレリス復号処理の各段階において生存しているパスの数は、トレリスコードのトレリス状態の合計数に等しい。即ち、実際に受信された系列に対して最も近い整合からなる1つの生存パスのみが、当該トレリスの続く状態に継続される。これは、受信された系列とトレリスにおける特定のブランチとの間の整合は、メトリック(距離)で記述することができ、斯かるブランチメトリックは加算的であるという見解に基づいている。パスの累算的メトリックはパスメトリックと呼ばれ、該パスの全てのブランチメトリックの和である。各ブランチメトリックは、図5Aのトレリス図内の特定のブランチに対応する出力と、該ブランチに対応する実際の受信されたシンボル値との間の差に対応する。
【0043】
従って、ビタビデコーダは、各ビット期間における受信されたビット値と当該ビット期間の間に存在するコード状態まで繋がる全てのトレリスパスのビット値との間の距離(“ブランチメトリック”)を計算するようなブランチメトリック発生器(BMG)ユニットを必要とする。これらブランチメトリックは、累算されたパスメトリックをコード状態の各々に対して1つずつ維持する加算比較選択(ACS)ユニットに供給される。また、上記ACSユニットは、各順次の新コード状態に対して、当該状態までの最小の(即ち最良の)パスメトリックを持つパスを決定し、このパスは選択されると共に、当該コード状態までの新たなパスを規定するパスメモリユニット(PMU)にポインタの形で記憶される。これは、当該コード状態までの最もありそうな(生き残り)トレリスパスを構成する。最後に、逆辿りユニットが、累算された生き残りパスに沿って逆に辿り、これにより、最もありそうな送信データ系列を構成するビット系列を決定する。逆辿りステップの数は復号深度と呼ばれ、逆辿りパス上の最も古いビットが復号されたビットとして出力される。従って、逆辿りユニットは上述した数の最も最近の逆辿りステップを記憶しなければならず、これらステップはポインタ又は“判定ベクトル”の形である。
【0044】
上述した説明によれば、上記ACSユニットは各宛先状態(図5Aの右側)に関し適切なブランチメトリックを決定して、当該宛先状態で終了する先行状態まで遡る既に累算されたパスメトリックに加算し、次いで、生き残りパスとして最小の結果としてのパスメトリックを持つものを選択しなければならない。
【0045】
結果として生き残りパスになる状態移行の記述は、系列内において各々の順次の受信されるシンボルに続いて記憶されねばならない。これは、現在の状態に到達するために、該現在の状態まで繋がる累算されたパスメトリックと、全ての先行する状態の間の移行の正確なシーケンスとからなる。明らかに、或る状態に繋がる全ての可能性のある移行を記憶することは不可能である。準オプション的な解決策は、原状態に先行する指定された数の状態までの全ての移行を記憶することである。パスメモリユニット(PMU)に、現在の移行において存在する全ての状態の間で最良のメトリックとなった最前のブランチに対応して記憶されたポインタに対応するトレリス状態移行が、次いで、復号されたシンボルを決定するために使用される。斯様な復号されたシンボルは、前述したように、前置符号化ビットを識別すると共に、どの部分組a、b、c又はdが符号化ビットに対応するかを識別することにより記述される。このトレリス復号方法は、良く知られており、ビタビによる先に参照した参考書及び1990年、グローブコムのH. Lou他による“ビタビ検出器用のプログラマブル並列プロセッサアーキテクチャ”なる題名の技術論文にも記載されている。
【0046】
各生き残りパスメトリックの移行履歴は、パスメモリユニット(PMU)に記憶される。メモリに基づく機能をその論理機能から分離するようなPMUの単純化された実施化は、1981年9月のIEEE Trans. Comms. Com−29巻、第9号におけるC. M. Raderによる“ビタビデコーダにおけるメモリ管理”なる題名の技術論文に記載されている。基本的に、思想は、現在の状態に最良に対応する過去の状態移行シーケンスを計算するというものである。この場合、各状態に関して記憶される必要があるものは、最良に対応する以前の状態に対する選択ポインタである。次いで、これらのポインタはPMUの最も早い段階において選択されたブランチ、従って完全な系列における初期に復号されたシンボルを識別するために順番に使用することができる。
【0047】
図6は、例示的なATSCトレリスデコーダ250のブロック図を示している。該トレリスデコーダ250は、ブランチメトリック発生器(BMG)ユニット610、加算比較選択(ACS)ユニット620、パスメモリユニット(PMU)630、逆辿りユニット640及び部分組ビット遅延ユニット650を有している。また、該トレリスデコーダユニット250は、部分組ビットマルチプレクサ670及び出力復号論理ユニット680も有している。ブランチメトリック発生器(BMG)ユニット610における記号“met_a”、“met_b”、“met_c”及び“met_d”は、各部分組(a、b、c、d)に対応する現入力シンボルに対するブランチメトリックを示す。ブランチメトリック発生器(BMG)ユニット610における記号“sub_a”、“sub_b”、“sub_c”及び“sub_d”は、各部分組(a、b、c、d)に対応する現入力シンボルに対する部分組(符号化されていない)ビットを示す。加算比較選択(ACS)ユニット620における記号“svr0”、“svr1”、“svr2”及び“svr3”は、各々の可能性のある現状態に対応する生き残りパスに関する前のトレリス状態に対するポインタを指す。加算比較選択(ACS)ユニット620における記号“AVR”は、最小の累算メトリックを有する生き残りパスを示す。各生き残りパスにおける前の状態に対するポインタ“svr0”、“svr1”、“svr2”及び“svr3”は、各々1又は2ビットを用いて構成することができる。
【0048】
ここで説明したトレリスデコーダユニット250の構成要素は例示のみのものであり、ここに示された機能的記載から当業者にとってはトレリスデコーダユニット250のこれら構成要素の各々に関して種々の論理回路構成を採用することが可能であることは明らかであると理解される。
【0049】
BMGユニット610に対する入力は、図2のデジタル受信機を参照して前述した送信された8レベルVSB信号の復調及び検波から結果として得られるようなデジタル化されたベースバンドデータシンボルストリームである。該ストリーム中における各シンボルは、チャンネル歪又は雑音のない完全な伝送の理想的な場合には、図4のシンボルマッパ430により示されるような8VSB復調器の配座を形成する8つの別個のレベルのうちの1つであろう。しかしながら、実際には伝送チャンネルにおける雑音が各シンボルの値に影響を与える。該雑音が非常に低い場合は、検出されたシンボル値(3ビット)は実際に送信されたシンボルに如何なる他の7つのレベルに対してよりも一層近いであろうから、原理的には単純な8レベルスライスにより得ることができる。しかしながら、雑音レベルが或る値を超える場合は、検出されたシンボルのレベルは8つの配座値のうちの正しくないものに一層近くなるであろう。各符号化されたシンボルの値が現在及び前のシンボル値に依存するようなトレリス符号化が受信機ビットエラー率の著しい改善を達成するのは、これらの条件の下においてである。
【0050】
図7は、等化器及び位相追跡器ユニット240において使用する従来の適応型チャンネル等化器700のブロック図を示している。該従来の適応型チャンネル等化器ユニット700は、順方向等化器(FE)フィルタ710と、判定帰還型等化器(DFE)フィルタ720とを有している。順方向等化器(FE)フィルタの出力は加算器ユニット730において判定帰還型等化器(DFE)フィルタ720の出力に加算されて、当該適応型チャンネル等化器ユニット700の出力を形成する。
【0051】
順方向等化器(FE)フィルタ710は、補償されていないチャンネルシンボルデータを入力として受ける。これに対して、判定帰還型(DFE)フィルタ720は、シンボルが雑音により汚損される前のチャンネルを介して送信された該シンボルの“推定”を、入力として必要とする。
【0052】
良く知られているように、DFEフィルタ720は等化器出力を単に“スライス”することにより出力シンボルの推定を入力することができる。用語“スライス”は、実際の出力の値に最も近い許容されるシンボル値(8VSB ATSC規格におり指定される8つのレベルのうちの)をとる処理のことを指す。図7に示す実施例においては、レベルスライサ740が“スライスされた”シンボルを、マルチプレクサ750を介してDFEフィルタ720に供給する。出力シンボルの推定をDFEフィルタ720に供給する該方法は、スライスエラーに起因するエラー伝播を被る可能性がある。
【0053】
また、良く知られているように、DFEフィルタ720は“訓練モード”又は“ブラインドモード”の何れかにおいて適応化することができる。“訓練モード”においては、DFEフィルタ720は既知のシンボルの“訓練系列”を(マルチプレクサ750を介して)特定の既知の時間に入力する。DFEフィルタ720は、該既知の訓練系列を“訓練適応化のための等化器エラー”と比較する。該訓練適応化のための等化器エラーは、等化器エラーを既知の訓練系列から減算することにより得られる。次いで、DFEフィルタ720は該フィルタの動作を調整して、当該等化器の出力を上記既知の訓練信号の系列と整合させる。
【0054】
他の例として、DFEフィルタ720は“ブラインドモード”においても動作することができる。該“ブラインドモード”においては、DFEフィルタ720はブラインドエラーユニット760から“ブラインド適応化のための等化器エラー”を入力する。ブラインドエラーユニット760は、等化器出力をデータの予測される統計的分布と比較して、等化器エラーのブラインド適応化を生じさせる。この場合、DFEフィルタ720は自身の動作を調整して、等化器エラーを上記のデータの予測される統計的分布と整合させる。
【0055】
図8は、順方向等化器(FE)フィルタ710及び判定帰還型等化器(DFE)フィルタ720に使用する従来の適応型有限インパルス応答(FIR)フィルタ800を示している。該FIRフィルタ800の係数は、チャンネル歪を可能な限り多く補償するように計算される。FIRフィルタ800の長さは、該FIRフィルタ800が補正するように設計された最大の悪化遅延に対応する。
【0056】
FIRフィルタ800は、多数のフィルタタップセル(“フィルタタップ”とも呼ばれる)を有している。各フィルタタップ810はデータ記憶レジスタ820と、係数記憶レジスタ830と、乗算器840とを有している。乗算器840の出力は加算器ユニット850に入力される。加算器ユニット850は全ての加重されたタップ出力を合計してフィルタ出力を発生する。また、フィルタタップ810は、更新された係数値を算出する係数適応化ユニット860も有している。係数適応化ユニット860は次のような入力を有している。(1)現在の係数値、(2)データタップ値、及び(3)等化器エラーの目安(即ち、予測される信号値と実際の出力信号値との間の差)である。係数適応化ユニット860は、適応化処理が実行されている場合にのみ動作する。
【0057】
フィルタ係数を計算する普通に使用される方法は、良く知られた最小平均二乗(LMS)アルゴリズムである。LMSアルゴリズムは、新たな係数値を計算するために現係数及びデータタップ値並びに等化器エラーを使用する連続的近似技術である。LMSアルゴリズムは、各フィルタ係数が所望の最適値に収束するまで手順を繰り返す。
【0058】
典型的なLMSアルゴリズムにおいては、係数ベクトルが下記の式を使用して決定される。
【0059】
Cn+1 = Cn + μEdn (2)
ここで、Cnは時刻nにおける係数ベクトル、μは適応化速度定数、そしてdnは時刻nにおける当該フィルタのデータベクトルである。また、Eは当該等化器の出力から計算されるエラーである。Eは、データストリームに組み込まれる既知の訓練系列を使用して判定指令態様で計算することができる。他の例として、EはCMAアルゴリズムを使用してブラインド態様で計算することもできる。CMAなる略語は、“一定モジュラスアルゴリズム”を指す。
【0060】
図9は、本発明のブロック図であり、順方向等化器(FE)フィルタ710のトレリスデコーダ250に対する接続、及びトレリスデコーダ250の判定帰還型等化器(DFE)フィルタ720に対する接続を示している。順方向等化器(FE)フィルタ710の出力は加算器ユニット730において判定帰還型等化器(DFE)フィルタ720からの出力に加算されて、トレリスデコーダ250の入力を形成する。トレリスデコーダ250からのパスメモリ出力は、判定帰還型等化器(DFE)フィルタ720に帰還される。以下に更に詳細に説明するように、上記パスメモリ出力からの情報は判定帰還型等化器(DFE)フィルタ720におけるエラーを低減するために使用される。
【0061】
ATSC規格はレート1/2コードトレリスデコーダを指定し、該デコーダにおいてシンボルは12の異なるトレリスデコーダにインターリーブされる。ATSC規格は、12シンボルから16シンボルのパスメモリ出力長を規定している。このように、現在利用可能なATSCトレリスデコーダの実施例においては、シンボル判定がなされる前に、典型的には12ないし16の遅延のパスメモリが使用される。インターリーブと組み合わされた場合、上記遅延は144シンボル(即ち、12遅延X12シンボル)ないし192シンボル(即ち、16遅延X12シンボル)の待ち時間に達する。これらの待ち時間の場合、トレリスデコーダの出力は判定帰還型等化器(DFE)フィルタに対しては殆ど利用価値がない。
【0062】
しかしながら、本発明においては、トレリスデコーダ250における各パスメモリ段の後で、各シンボルに対して8レベル等化器出力に対してなされる“硬”判定よりも低いエラー確率を持つような “最良の推定”を発生することができる。これらの“最良の推定”は、これら推定が利用可能になるやいなやDFEフィルタ720に帰還される。
【0063】
同時に、トレリスデコーダ250は、12のトレリス符号化されたデータストリームの1つに対して完全な逆辿りパスを利用可能にする。トレリスデコーダ250における逆辿りメモリの各段においては、ブランチメモリ及び生き残りパスが利用可能であり、これらからシンボルを復号することができる。各シンボルに対する“最良の推定”は、DFEフィルタ720に供給されるべきシンボルに対する改善された“推定”として作用する。
【0064】
従って、パスメモリ長が16である場合、トレリスデコーダ250は最も最近の16個のシンボルに関する情報を提供することができる。16シンボルの組のうちの最初の(最も早い)シンボルに関する情報は、正確であろう。何故なら、該シンボルは完全に復号されているからである。上記組のうちの残りの15個のシンボルに関する情報は、これらの残存する15個のシンボルが完全に復号された後にそうなる程は正確ではないであろう。しかし、上記組の残存する15のシンボルに関する現在の情報は、従来の方法を使用して得られる“硬”スライサ判定から利用可能な情報よりも一層正確である。
【0065】
図10は、トレリスデコーダ250の判定帰還型等化器(DFE)フィルタ720に対する接続を一層詳細に示すブロック図である。順方向等化器(FE)フィルタ710はM個のタップを有するフィルタである。判定帰還型等化器(DFE)フィルタ720はN個のタップを持つ等化器フィルタである。トレリスデコーダ250のブランチメモリ発生器(BMG)ユニット610及び加算比較選択(ACS)ユニット620は、図10においてはトレリスデコーダユニット1010として示されている。
【0066】
前述したように、順方向等化器(FE)フィルタ710の出力は、加算器ユニット730において判定帰還型等化器(DFE)フィルタ720の出力に加算されて、トレリスデコーダユニット1010に対する入力を形成する。最小平均二乗(LMS)計算ユニット1020も、トレリスデコーダユニット1010に対する入力のコピーを入力する。パスメモリユニット(PMU)630、逆辿りユニット640及び部分組ビット遅延ユニット650は、図10においては連続した段として表されている。特に、これら段は、段番号1(No.1)1030、段番号2(No.2)1040、段番号3(No.3)1050、…、段番号X(No.X)1060を有している。ATSC規格においては、値Xは典型的には値12又は16をとる。
【0067】
図10に示すように、上記X段の各々のパスメモリ出力端はNタップDFEフィルタ720のタップ遅延ライン(TDL)に接続されている。各段は12シンボル入力を供給する(ATSC規格の場合は、12シンボル毎に対して1つのシンボル入力)。タップ遅延ライン(TDL)の各々は、データタップ係数C[0:11]、C[12:23]、C[24:35]、…、C[12(X−1):N]を各々有する対応する乗算器に結合されている。各乗算器の出力は加算器ユニット1070において加算される。該加算器ユニット1070の出力は加算器ユニット730に帰還される。
【0068】
このようにして、NタップDFEフィルタ720はトレリスデコーダシンボルストリームにおける各シンボルに対して改善された推定又は“最良の推定”を入力する。該改善された推定は、従来の方法を用いて得られる“硬”スライサ判定よりも低いエラー確率を有する。
【0069】
図11は、本発明のブロック図であり、第1等化器ユニット1110と第1トレリスデコーダ1120との組合せ、及び第2等化器ユニット1140と第2トレリスデコーダ1150との組合せを示している。第1等化器ユニット1110は、前述した様な型式の順方向等化器(FE)及び判定帰還型等化器(DFE)を有している。第2等化器ユニット1140も、前述したような型式の順方向等化器(FE)及び判定帰還型等化器(DFE)を有している。
【0070】
本発明のこの実施例においては、第1の等化器とデコーダとの組合せはシンボルストリームを推定するために使用され、(2)次いで、受信されたシンボルストリームが第2の等化器とトレリスデコーダとの組合せにおいて使用される。第1トレリスデコーダ1120は第1等化器ユニット1110の出力に対して作用する。第1トレリスデコーダ1120のスループット待ち時間(即ち、逆辿り深度の約12倍)の後に、硬判定が出力される。
【0071】
第1等化器ユニット1110及び第1トレリスデコーダ1120との並列なパスにおいて、データが“先入先出”バッファ1130にバッファされる。該バッファ1130は、第1等化器ユニット1110及び第1トレリスデコーダ1120の待ち時間を補償する。次いで、バッファ1130からのチャンネル歪を受けたシンボルは第2等化器ユニット1140に供給される。第2等化器ユニット11140の適応化は、第1等化器ユニット1110とは異なるエラーメトリックを使用する。該エラーは、第1トレリスデコーダ1120からの硬判定を使用して計算される。このようにして、第2等化器ユニット1140はデータに基づく判定指令モードで動作することができる。
【0072】
加えて、第2等化器ユニット1140の判定帰還型等化器(DFE)部分は、該第2等化器ユニット1140におけるエラー伝播を最小化するために、第1トレリスデコーダ1120からの硬判定を使用することができる。更に、第2トレリスデコーダ1150から信頼性のある“最良の推定”が利用可能となるので、エラー伝播を更に最小化するために、これら推定を第2等化器ユニット1140の判定帰還型等化器(DFE)部分に帰還することができる。第2トレリスデコーダ1150の硬判定出力は、ATSC規格で指定されるように、次いでデータ逆インターリーバ260に、更にリードソロモンデコーダに供給される。
【0073】
図12は、本発明の方法の有利な実施例を示すフローチャートである。本方法のステップは、符号1200により総合的に示されている。トレリスデコーダ250におけるXパスメモリユニット出力端の各々はDFEフィルタ720におけるXフィルタタップセルの入力端に接続される(ステップ1210)。トレリスデコーダ250におけるパスメモリユニット630の格段(段番号1(No.1)1030、段番号2(No.2)1040等)において、当該シンボルに対して“最良の推定”を表すシンボルが復号される(ステップ1220)。
【0074】
X個の復号された“最良の推定”シンボルの各々が、DFEフィルタ720におけるX個のフィルタタップセルの各入力端に供給される(ステップ1230)。DFEフィルタ720は、これらX個の“最良の推定”シンボル値を、チャンネル等化を行うための推定値として使用する(ステップ1240)。当該処理は、トレリスデコーダ250のパスメモリユニットに現れる後続の組のX個のシンボルの各々に対しても継続される(ステップ1250)。
【0075】
トレリスデコーダ250が現在の入力シンボルに対応する全体の生き残りパスを提供することができることが必要である。特に、このパスを構成するシンボルの系列はDFEフィルタ720に帰還される。該シンボルの系列は、対応するパスメモリに記憶された状態の移行及び符号化されていないビット情報から再構築することができる。
【0076】
図13は、本発明の2段等化器1300の有利な実施例のブロック図である。該2段等化器1300は、概ね、第1段等化器(EQ1)1310及び第2段等化器(EQ2)1320を有している。第1段等化器(EQ1)1310は、順方向等化器フィルタ(FE1)710、判定帰還型等化フィルタ(DFE1)720、トレリスデコーダ250及び加算器ユニット730を有している。第2段等化器(EQ2)1320は、順方向等化器フィルタ(FE2)1350、判定帰還型等化フィルタ(DFE2)1340及び加算器ユニット1360を有している。
【0077】
Rkが第1段等化器(EQ1)1310に対する入力を表すとする。また、数(N1+1)は順方向等化器フィルタ(FE1)710におけるタップ数とする。時刻kにおける順方向等化器フィルタ(FE1)710のフィルタ係数はfk={fk 0、fk 1、…、fk N1}である。時刻kにおける順方向等化器フィルタ(FE1)710の出力は、Bkである。
【0078】
同様に、数N2は判定帰還型等化フィルタ(DFE1)720におけるタップの数とする。時刻kにおける判定帰還型等化器フィルタ(DFE1)720のフィルタ係数は、gk={gk 1、gk 2、…、gk N2}である。判定帰還型等化フィルタ(DFE1)720は、多入力単一出力時間変化フィルタである。
【0079】
時刻kにおける判定帰還型等化器フィルタ(DFE1)720の遅延ラインの内容は、Ak={Ak 1、Ak 2、…、Ak N2}である。時刻kにおける第1段等化器1310の出力は、Ykと示される。該出力Ykは次のように計算される。
【数1】
rkが第2段等化器(EQ2)1320に対する入力を表すとする。数(N1+1)は順方向等化器フィルタ(FE2)におけるタップの数であるとする。時刻kにおける順方向等化器フィルタ(FE2)1350のフィルタ係数はfk={fk 0、fk 1、…、fk N1}である。時刻kにおける順方向等化器フィルタ(FE2)1350の出力は、bkである。
【0080】
同様に、数N2は判定帰還型等化フィルタ(DFE2)1340におけるタップの数とする。時刻kにおける判定帰還型等化器フィルタ(DFE2)1340のフィルタ係数は、gk={gk 1、gk 2、…、gk N2}である。
【0081】
時刻kにおけるトレリスデコーダ250の出力は、ak={ak 1、ak 2、…、ak N2}である。時刻kにおける第2段等化器1320の出力は、ykとして示される。該出力ykは次のように計算される。
【数2】
Xが、トレリスデコーダ250の逆辿りメモリの深度であると仮定する。更に、Mはトレリスデコーダ250における独立したトレリスデコーダユニットの数であると仮定する。ATSC規格の場合、Mの値は12である。この場合、時刻kにおいては、時刻kにおいて活動状態のトレリスデコーダユニットの最小パスからX個の判定を得ることができる。時刻kにおけるトレリスデコーダ250の出力判定は、vk={vk 1、vk 2、…、vkX}により示される。この場合、
【数3】
となることが明らかである。
【0082】
判定帰還型等化フィルタ(DFE2)1340の入力は、
【数4】
により与えられる。これから、判定帰還型等化フィルタ(DFE1)720の帰還パスにおけるXロケーションのみがvkにより置換される必要があることが分かる。判定帰還型等化フィルタ(DFE1)が標準のシフトレジスタ遅延ラインとして構成される場合は、vkは該遅延ラインにおける固定のロケーションに対応し、これによりトレリスデコーダ250と判定帰還型等化フィルタ(DFE1)720に対する帰還パスとの間のインターフェースの構成を単純化する。
【0083】
適応型チャンネル等化アプリケーションに関しては、第2段等化器(EQ2)1320の場合、フィルタタップは標準のアルゴリズムを用いて更新することができる。順方向等化器フィルタ(FE2)1350の場合、更新されるフィルタタップは、
【数5】
となる。判定帰還型等化フィルタ(DFE2)1340の場合、更新されるフィルタタップは、
【数6】
となり、ここでμは小さな定数、ekはエラー項である。スタートアップの間においては、タップは第1段等化器(EQ1)1310の内容を用いて更新される。
【0084】
タップを更新するために要するエラーは、ブラインドアルゴリズム(例えば、一定モジュラスアルゴリズム(CMA))又は判定指令アルゴリズムの何れかから得ることができる。判定指令アルゴリズムの場合、エラーは、
【数7】
として計算される。タップ更新式におけるエラーに対するこの式の使用は、判定akが信頼性があることを要する。2段等化器1300におけるこれら判定は、トレリスデコーダ250の逆辿りメモリの深くから得られる。このように、これらの判定が正しいと仮定するような気にされる。しかしながら、これらの判定が正しいという保証はない。判定が信頼性のないものである場合は、判定指令タップ更新処理の使用は、ブラインドアルゴリズムの性能よりも悪い性能となる。
【0085】
判定指令タップ更新処理における信頼性のない判定の使用を避けるために、判定の信頼性を決定するメカニズムが必要となる。この信頼性の尺度は、判定指令タップ更新処理をスイッチオン又はスイッチオフするために使用することができる。
【0086】
トレリスデコーダ250の構成及び動作の調査は、斯様な信頼性尺度を逆辿りメモリから下記の様にして導出することができることを明らかにした。トレリスデコーダ50の全ての生き残りパスが単一の状態から生じている場合、この単一状態に対応する判定は殆ど正しいと思われる。この仮定は、事実、トレリスデコーダに対するビタビアルゴリズムの基本的な思想の基礎となる。どれだけ多くの生き残りパスが、考察中の特定の状態から生じたかを測定することにより、結果としての測定は(1)判定指令タップ更新処理を使用する、(2)ブラインドタップ更新処理を使用する、(3)判定指令とブラインドとのタップ更新処理の組合せを使用する、及び(4)タップ更新処理を使用しない、の間で切り換えるために使用することができる。
【0087】
判定指令及びブラインドタップ更新処理の間で切り換える場合、切り替えの頻度に関して注意する必要がある。判定指令タップ更新処理とブラインドタップ更新処理との間での切り替えは、信頼性を保証するために長い期間で(即ち、多数のサンプルで)実行されなければならない。信頼性の尺度は長い期間にわたって平均化することができ、平均値を上記2つの型式のタップ更新処理の間の切り換え点を滑らかに制御するために使用することができる。
【0088】
実施化の制約により、第1段等化器(EQ1)1310の帰還パスに幾らかの待ち時間が存在するであろう。この待ち時間は文字dにより示される。この場合、式(2)は次のように変更することができる。
【数8】
これは、主パスから離れたdサンプルである後エコーは第1段等化器(EQ1)1310の帰還部によっては等化されず、むしろ順方向等化器部(即ち、順方向等化器フィルタ(FE1)710)によって等化されることを意味する。従来の等化器の場合は、これらのエコーは線形等化器により等化されるであろう。典型的な屋内チャンネルは主パスの近くに強いエコー成分を有するので、従来の場合におけるこれらエコーは線形等化器を圧迫し得る。
【0089】
本発明の2段等化器1300においては、第2段等化器(EQ2)1320は如何なる待ち時間の制限も有さない。何故なら、(第1段等化器(EQ1)1310と違って)真の帰還系を有していないからである。このように、斯様な後エコーは第2段等化器(EQ2)1320により都合良く処理することができる。それでも、トレリスデコーダ250からの入力が強いエコー成分を有している場合は、トレリスデコーダ250は信頼性のある判定を生成することができない場合がある。
【0090】
第2段等化器(EQ2)1320は順方向系に基づくものであるから、同様の論拠を、第2段等化器(EQ2)1320を用いた前エコー(即ち、主パスの前に現れるエコー)の相殺まで拡張することができる。前エコーの相殺は、“先入先出”バッファ1330における遅延Dを適切に選択することにより、及び判定帰還型等化フィルタ(DFE2)1340における適切な計算により達成することができる。上記遅延Dは、Rk信号(第1段等化器(EQ1)1310への入力)とrk信号(第2段等化器(EQ2)1320への入力)との間の遅延を表す。
【0091】
判定帰還型等化フィルタ(DFE2)1340への入力(即ち、ak)が殆どエラー無しであると仮定すると、前エコーは第2段等化器(EQ2)1320により相殺することができるようになる気がする。しかしながら、ak信号が殆どエラー無しとなる主要条件は、第1段等化器(EQ1)1310による前エコーの相殺である。第1段等化器(EQ1)1310が前エコーを充分に除去しないと、トレリスデコーダ250にとり正しい判定を生成することは困難となる。
【0092】
図14は、図13に示した2段等化器1300よりも複雑でない2段等化器1400のブロック図を示している。該2段等化器1400の形態は、順方向フィルタ係数fkがDシンボルの期間にわたり一定に留まるという仮定に基づいている。この仮定は、チャンネルの動的性の点で比較的小さな値のDに対して有効である。この仮定の下では、順方向等化器フィルタ(FE1)710の出力Bk、及び判定帰還型等化フィルタ(DFE1)720の出力bkが、
【数9】
により関連されると仮定するのが合理的である。このことは、順方向等化器フィルタ(FE1)710の遅延された出力を、判定帰還型等化フィルタ(DFE1)720の出力に代用することができることを意味している。
【0093】
この構成が図14に示されている。Rkは順方向等化器フィルタ(FE1)710の入力を表している。該順方向等化器フィルタ(FE1)710の出力(即ち、信号Bk)は遅延バッファ1410に供給され、該バッファにおいて当該信号はDシンボルだけ遅延される。該遅延バッファ1410の出力(即ち、信号bk)は加算器ユニット1360に供給される。
【0094】
トレリスデコーダ250の出力(即ち、信号ak)は判定帰還型等化フィルタ(DFE2)1340に供給される。該判定帰還型等化フィルタ(DFE2)1340の出力は、加算器ユニット1360において信号bkと合成されて、当該2段等化器の出力ykを形成する。
【0095】
トレリスデコーダ250の出力(即ち、信号ak)は、エラーユニット1420にも供給される。トレリスデコーダ250はエラーユニット1420に対して、akを生成した状態と同一の状態の数を表す信号も送出する。この数は“信頼度”数と呼ばれ、図14においては文字“CONF”により表されている。この“信頼度”数は平均され、該平均された結果がエラー計算の型式を制御するために使用される。エラーユニット1420は、出力信号ykも入力する。該エラーユニット1420はエラー信号ekを算出して出力する。エラーユニット1420はエラーを、ブラインドエラー計算アルゴリズム又は最小平均二乗(LMS)計算アルゴリズムの何れかを使用して算出することができる。
【0096】
図15は、2段等化器1400の構成1500の有利な実施例のブロック図を示す。この構成において、当然ハードウェアを共有するブロックは、本発明の2段等化器の小型の構成への繋ぎ目のない統合のために、一緒にまとめられる。該構成1500において、順方向等化器フィルタユニット1510は2つの入力を有している。第1の入力Rkはタップ更新の計算のために必要である。第2入力rkは、出力ykの計算のために必要となる。
【0097】
判定帰還型等化フィルタユニット1520は、X個のシンボル入力1530を有している。文字Xはトレリスデコーダの逆辿りメモリの深度を表している。判定帰還型等化フィルタユニット1520の2つの出力は、判定帰還型等化フィルタ(DFE1)720及び判定帰還型等化フィルタ(DFE2)1340の出力に対応している。
【0098】
エラーはエラーユニット1420において計算され、タップ更新のために順方向等化器フィルタユニット1510及び判定帰還型等化フィルタユニット1520に渡される。スライサ1550は、スライサ判定を行うために設けられている。制御ユニット1560は制御信号を供給する。
【0099】
構成1500は信号rk及びbkを記憶するために遅延ユニット(ランダムアクセスメモリ(RAM)1540内に)を必要とする。信号rkは、
【数10】
なる式から算出される。また、信号bkは、
【数11】
なる式から計算される。系列rk及びbkの両者は単一のメモリ(RAM)1540を使用して記憶することができる。
【0100】
以上、本発明を特定の実施例に関して詳細に説明したが、当業者は、本発明の広い形で思想及び範囲から逸脱すること無しに、本発明において種々の変形、置換、修正、変更及び適用を行うことができると理解すべきである。
【図面の簡単な説明】
【図1】図1は、例示的な高精細テレビジョン(HDTV)受信機のブロック図である。
【図2】図2も、例示的な高精細テレビジョン(HDTV)受信機のブロック図である。
【図3】図3は、12グループのインターリーブされたデータシンボル用の12個の並列なトレリスエンコーダ及び前置コーダを有するトレリスエンコーダのブロック図である。
【図4】図4は、1つの例示的なトレリスエンコーダ及び前置コーダ(12の斯様なユニットの1つが図3に示されている)及び8レベルシンボルマッパのブロック図である。
【図4A】図4Aは、配座コード値Rの4つの部分組a、b、c、dを示す。
【図5A】図5Aは、図4に示す例示的なトレリスエンコーダに適用可能なトレリス図を示す。
【図5B】図5Bは、図4に示す例示的なトレリスエンコーダに適用可能な状態図を示す。
【図5C】図5Aは、図4に示す例示的なトレリスエンコーダに適用可能なトレリスコード値表を示す。
【図6】図6は、例示的なATSCトレリスデコーダのブロック図を示す。
【図7】図7は、順方向等化器(FE)フィルタ及び判定帰還型等化器(DFE)フィルタを有する適応型チャンネル等化器のブロック図である。
【図8】図8は、適応型チャンネル等化器に使用する適応型有限インパルス応答(FIR)フィルタのブロック図を示す。
【図9】図9は、本発明のブロック図で、順方向等化器(FE)フィルタのトレリスデコーダに対する接続、及び該トレリスデコーダの判定帰還型等化器(DFE)フィルタに対する接続を示す。
【図10】図10は、本発明のブロック図で、トレリスデコーダの判定帰還型等化器(DFE)に対する接続を、より詳細に示す。
【図11】図11は、第1等化器と第1トレリスデコーダとの組合せ、及び第2等化器と第2トレリスデコーダとの組合せを示すブロック図である。
【図12】図12は、本発明の方法の有利な実施例を表すフローチャートを示す。
【図13】図13は、本発明の2段等化器の有利な実施例を表すブロック図を示す。
【図14】図14は、余り複雑でない形態の本発明による2段等化器の有利な実施例を表すブロック図を示す。
【図15】図15は、本発明の2段等化器を実施化する有利な実施例を表すブロック図を示す。
Claims (13)
- 2段判定帰還型等化器において、
第1順方向等化器フィルタ、第1判定帰還型等化フィルタ及びトレリスデコーダを有する第1段等化器であって、前記第1判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力に結合され、前記第1判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力からチャンネル等化において推定として使用するためのシンボル値を得ることができるような第1段等化器と、
前記第1段等化器に結合されると共に、第2順方向等化器フィルタ及び第2判定帰還型等化フィルタを有する第2段等化器であって、前記第2判定帰還型等化フィルタの入力が前記トレリスデコーダの出力に結合されているような第2段等化器と、
を有することを特徴とする2段判定帰還型等化器。 - 請求項1に記載の2段判定帰還型等化器において、前記第2段等化器が前記第1段等化器の帰還パスにおける待ち時間により生じる後エコーを相殺することを特徴とする2段判定帰還型等化器。
- 請求項1に記載の2段判定帰還型等化器において、前記第2段等化器に結合された出力を持つバッファを更に有し、該バッファは前記第1段等化器の入力に供給される入力信号を入力することができ、該バッファは前記入力信号の前記第2段等化器への伝達を遅延することができることを特徴とする2段判定帰還型等化器。
- 請求項3に記載の2段判定帰還型等化器において、前記第2段等化器が前記第1段等化器の帰還パスにおける待ち時間により生じる前エコーを相殺することを特徴とする2段判定帰還型等化器。
- 請求項4に記載の2段判定帰還型等化器において、前記前エコーは前記第2段等化器において、前記前エコーが相殺されるようにするような前記バッファにおける遅延Dの量を選択することにより相殺されることを特徴とする2段判定帰還型等化器。
- 請求項3に記載の2段判定帰還型等化器において、前記第1段等化器が該第1段等化器の帰還パスにおける待ち時間により生じる前エコーを相殺することを特徴とする2段判定帰還型等化器。
- 2段判定帰還型等化器を有し、トレリス符号化された信号を復号することができるテレビジョン受信機において、前記2段判定帰還型等化器が、
第1順方向等化器フィルタ、第1判定帰還型等化フィルタ及びトレリスデコーダを有する第1段等化器であって、前記第1判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力に結合され、前記第1判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力からチャンネル等化において推定として使用するためのシンボル値を得ることができるような第1段等化器と、
前記第1段等化器に結合されると共に、第2順方向等化器フィルタ及び第2判定帰還型等化フィルタを有する第2段等化器であって、前記第2判定帰還型等化フィルタの入力が前記トレリスデコーダの出力に結合されているような第2段等化器と、
を有することを特徴とするテレビジョン受信機。 - 2段判定帰還型等化器におけるエラーを低減する方法において、
第1順方向等化器フィルタ、第1判定帰還型等化フィルタ及びトレリスデコーダを有する第1段等化器を用いてシンボルストリームの推定を得るステップと、
前記シンボルストリームの前記推定を、第2順方向等化器フィルタ及び第2判定帰還型等化フィルタを有する第2段等化器に供給するステップと、
前記第2段等化器におけるエラーを前記トレリスデコーダからの判定を使用して最小化するステップと、
を有していることを特徴とする方法。 - 請求項8に記載の方法において、
前記第2段等化器において前記第1段等化器の帰還パスにおける待ち時間により生じる後エコーを相殺するステップ、
を有することを特徴とする方法。 - 請求項8に記載の方法において、
前記第2段等化器において前記第1段等化器の帰還パスにおける待ち時間により生じる前エコーを相殺するステップ、
を有していることを特徴とする方法。 - 請求項10に記載の方法において、前記第2段等化器への入力信号の伝達を遅延させることが可能なバッファにおいて遅延量Dを選択し、該選択された遅延量Dが前記前エコーを相殺させるようにすることにより、前記前エコーが前記第2段等化器において相殺されることを特徴とする方法。
- 請求項8に記載の方法において、前記第1順方向等化器フィルタ及び前記第2順方向等化器フィルタの順方向フィルタ係数fkが、D個のシンボルの期間にわたり一定に留まることを特徴とする方法。
- 請求項12に記載の方法において、
前記2段判定帰還型等化器の出力ykと、前記トレリスデコーダの出力akと、及びトレリス出力akを生成した状態と同一の状態の数を表す前記トレリスデコーダから出力される信号とから、エラー信号ekを形成するステップ、
を更に有していることを特徴とする方法。
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