JP2004519971A

JP2004519971A - トレリス符号化されたシステム用の２段等化器

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Publication number: JP2004519971A
Application number: JP2002582572A
Authority: JP
Inventors: ダグナチュービッル
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-04-10
Filing date: 2002-04-09
Publication date: 2004-07-02
Anticipated expiration: 2022-04-09
Also published as: US7006566B2; KR100871072B1; US20020172275A1; ATE288164T1; EP1386457B1; CN100471186C; DE60202765T2; EP1386457A1; DE60202765D1; KR20030007941A; WO2002084965A1; JP4063677B2; CN1461549A

Abstract

トレリス符号化された信号を復号することが可能な受信機において使用するために、２段判定帰還型等化器においてエラー伝播を低減する装置及び方法が開示されている。本発明の装置は、第１順方向等化器フィルタ（７１０）、第１判定帰還型等化フィルタ（７２０）及びトレリスデコーダ（２５０）を有する第１段等化器（１３１０）を有する。本発明の該装置は、第２順方向等化器フィルタ（１３５０）及び第２判定帰還型等化フィルタ（１３４０）を有する第２段等化器（１３２０）も有している。該２段判定帰還型等化器は、トレリスデコーダ（２５０）からシンボル値を得ることができると共に、これらシンボル値をチャンネル等化において推定として使用することができる。本発明の一実施例においては、順方向フィルタ係数がＤ個のシンボルの期間にわたり一定のままとなるような２段判定帰還型等化器が提供される。

Description

【０００１】
【発明の属する技術分野】
本発明は、広くはデジタル通信装置に係るもので、更に詳細には、トレリス（格子）デコーダからのシンボルストリーム情報を用いて判定帰還型等化器用の推定値を得ることによりエラーを低減するようにトレリス符号化されたシステムにおける２段等化器を動作させるシステム及び方法に関する。
【０００２】
【従来の技術】
デジタル高精細テレビジョン（ＨＤＴＶ）大同盟（グランド・アライアンス）は、テレビジョン工業におけるテレビジョン製造者及び研究機関のグループである。何年もの協同努力の後、上記大同盟はデジタルＨＤＴＶシステム用の規格を開発し、提案した。該大同盟規格は、連邦通信委員会（ＦＣＣ）によりＨＤＴＶ用の公式放送規格として採用された。該規格は、先進テレビジョンシステム委員会デジタルテレビジョン規格（“ＡＴＳＣ規格”）として知られている。
【０００３】
地上放送チャンネルを介してのＨＤＴＶ伝送用のＡＴＳＣ規格は、１０．７６ＭＨｚのレートで８レベルの残留側波帯（ＶＳＢ）シンボルストリームとして変調された１２の独立した時間多重トレリス符号化されたデータストリームの系列からなる信号を使用している。この信号は、標準のＶＨＦ又はＵＨＦ地上テレビジョンチャンネルに対応する６ＭＨｚの周波数帯域に変換され、次いで斯かるチャンネルを介して放送される。
【０００４】
上記ＡＴＳＣ規格は、ＨＤＴＶ信号の２ビットデータシンボルが、８レベル（即ち、３ビット）１次元配座（ｃｏｎｓｔｅｌｌａｔｉｏｎ）に従いトレリス符号化されることを要する。各データシンボルの１ビットが事前符号化され、他のものは１／２符号化レートに従い、４状態トレリスコードに従う２つの符号化ビットを生成する。インターリーブの目的で、１２個の連続したデータシンボル毎に１２個の同一のエンコーダ及び前置コーダが順次動作する。シンボル０、１２、２４、３６、…は、１つの系列として符号化される。シンボル１、１３、２５、３７、…は第２系列として符号化される。シンボル２、１４、２６、３８、…は第３系列として符号化される。このようにして、合計で１２の系列が符号化される。従って、ＡＴＳＣ規格は、信号中の１２系列の時分割インターリーブデータシンボルのために、ＨＤＴＶ受信機に１２のトレリスデコーダを必要とする。ＨＤＴＶ受信機における各トレリスデコーダは符号化されたデータシンボルのストリームにおける１２個置きのデコーダシンボルを復号する。
【０００５】
ＡＴＳＣ規格受信機においては、トレリスデコーダは、８−ＶＳＢシンボルに変換され、変調され及び放送される直前にトレリス符号化された元のデジタルデータを取り出すために使用される。トレリス符号化の使用は、受信信号の信号対雑音比の改善をもたらし、１２個の独立したストリームの時間多重化は、同一の周波数上に存在するアナログＮＴＳＣ放送信号からの同一チャンネル干渉の可能性を低減する。略称ＮＴＳＣは、国内テレビジョン規格委員会を指す。
【０００６】
４状態トレリスコード用の上記トレリスデコーダの各々は、良く知られたビタビ復号アルゴリズムに従って動作する。これらデコーダの各々は、ブランチメトリック（ブランチ距離）発生器ユニット、加算比較選択ユニット、及びパスメモリユニットを有している。例えば、１９８７年２月のＩＥＥＥ通信マガジン、第２５巻、第５〜２１頁のＧ．Ｕｎｇｅｒｂｏｅｃｋによる“冗長信号セットによるトレリス符号化変調、パート１、概論、パート２、現状技術”を参照されたい。
【０００７】
ノイズにより結合されるのに加えて、伝送される信号は決まったチャンネル歪及びマルチパス干渉により生じる歪を受ける。従って、通常は、これらの影響を補償するためにトレリスデコーダの前に適応型チャンネル等化器が使用される。送信機において１２のトレリスエンコーダにより生成されたシンボルストリームに可能な限り類似したシンボルストリームを生成することが目標である。
【０００８】
一つの普通に使用される等化器のアーキテクチャは、判定帰還型等化器（ＤＦＥ）として知られている第２等化器を利用する。このアーキテクチャにおいては、従来の、即ち順方向の等化器（ＦＥ）がＤＦＥにより補足される。ＤＦＥに対する入力は、完全な等化器（ＦＥ及びＤＦＥ）の現出力シンボルの元の送信値の推定である。次いで、判定帰還型等化器（ＤＦＥ）の出力が、順方向等化器（ＦＥ）の出力に加算されて、出力シンボルを発生する。典型的な実施化例においては、この出力シンボルの推定は等化器出力を単に“スライス”することにより得られる。“スライス”なる用語は、実際の出力のものに一番近い許容されるシンボル値（８−ＶＳＢＡＴＳＣ規格により指定される８レベルのうちの）を取る処理を指す。判定帰還型等化器（ＤＦＥ）において“スライス”されたシンボルを使用することは、低い複雑さで最適に近いエラー率性能を付与する。しかしながら、この方法はスライスエラーにより生じるエラー伝播を被り得る。ＨＤＴＶ信号に関する等化器の後の典型的なシンボルエラー率は、２０％までにもなり得、これはＤＦＥフィルタのタップの数が大きい場合には重大な問題となり得る。
【０００９】
等化器の後で、上記ＨＤＴＶ信号はトレリスデコーダにおいて復号されるが、該トレリスデコーダは送信機において実行された１／２レートのトレリス符号化に基づいてシンボルストリームを復号するためにビタビアルゴリズムを使用する。前述したように、ＡＴＳＣ規格は１２個のトレリスエンコーダ及びデコーダが時間多重態様で並列に使用されることを規定している。次いで、トレリス復号には、当該信号中の伝送エラーを更に訂正するために、バイトインターリーブ解除及びリードソロモン復号が後続する。
【００１０】
【発明が解決しようとする課題】
現状技術においては、一般的にはトレリス符号化されたシステム、特にはＡＴＳＣＶＳＢ受信機において使用される判定帰還型等化器におけるエラー伝播を低減するシステム及び方法に対する要求が存在する。
【００１１】
【課題を解決するための手段】
従来技術の上述した欠点に対処するために、本発明のシステム及び方法は、トレリスデコーダからのシンボルストリーム情報を利用することによりＡＴＳＣＶＳＢ受信機内の判定帰還型等化器におけるエラー伝播を低減する。本発明は、エラー伝播を低減する改善された２段トレリス符号化システムを提供する。
【００１２】
適応型チャンネル等化器からの出力シンボルは、トレリスデコーダに入力される。該トレリスデコーダは、元々送信された最もありそうなシンボル値を決定するために、“スライス”のような“硬”判定実行に反して、“軟”判定実行を使用する。軟判定方法は、或る値を持つシンボルに後続するシンボルを当該トレリスエンコーダにより仮定するのを許されるような限られた集合の値を考慮に入れる。軟判定方法は、この追加の情報を使用して、現シンボルのみを考慮する硬判定方法により得られ得るよりも信頼性のある実際の値の推定値を求める。
【００１３】
本発明のシステム及び方法は、トレリスデコーダからの情報を使用して、判定帰還型等化器（ＤＦＥ）に対する入力として作用するような等化器出力の推定値を発生する。本発明のシステム及び方法はトレリスデコーダを等化器に必須的に組み込んで、判定帰還型等化器（ＤＦＥ）により必要とされる実際のシンボル値の推定値を提供する。前に受信されたシンボルからなり指定された長さを持つパスにわたって逆辿り（ｔｒａｃｅ−ｂａｃｋ）を行うビタビアルゴリズムの性質により、推定値は現シンボルに対してのみならず、このパスを構成する全ての以前のシンボルに対しても提供される。ガウスチャンネルノイズの状況下ではビタビアルゴリズムは送信されたシンボルデータの値の最良の推定値を提供することが知られているから、斯様な方法の結果として、等化器出力の単純なスライスを用いて可能であったよりも信頼性のあるデータが判定帰還型等化器（ＤＦＥ）に入力されるようになる。この結果、一層良好な等化器性能が得られ、従って、一層信頼性のあるデータがトレリスデコーダに入力されるようになる。
【００１４】
関連の方法は第２の等化器を使用し、該等化器の判定帰還型等化器（ＤＦＥ）入力は、このトレリスデコーダの出力である共に等化器適応化のための訓練系列でもある。該トレリスデコーダはシンボルデータの最適の推定値を提供するから、該デコーダの出力は、既知の訓練系列の場合のように送信されたデータの演繹的知識を構成せず単なる推定であっても、訓練系列として信頼を以って使用することができる。
【００１５】
１２個の時間多重化されたビタビデコーダからなるＡＴＳＣトレリスデコーダシステムは、かなり複雑であり、実施化するのにかなりの量のハードウェアを必要とする。また、適応型チャンネル等化器は、通常、実施化するのに要するハードウェアの量の点でデジタルデータ変調器の最も複雑な構成要素である。従って、適応型チャンネル等化器は最も高価な構成要素でもある。
【００１６】
本発明の原理によるトレリスデコーダは、データシンボルの複数のインターリーブされた系列の各々を復号するように構成され、各系列は許容可能なトレリスコード値の多レベル配座に従ってトレリス符号化されている。斯様なデコーダは、各系列に関して、斯かる系列における順次のデータシンボルに対して順次決定されるトレリス状態の各々のブランチメトリック（ブランチ距離）を導出するようなブランチメトリック発生器を有している。該ブランチメトリック及びトレリス状態情報は、加算比較選択ユニット（ＡＣＳ）に供給され、該ユニットは各系列に対して各系列における順次受信されるデータシンボルに従って順次更新されるような最良のメトリック（ブランチ）パスを決定する。上記デコーダは順次のパスメモリ段も有し、各段の出力は次に続く段の入力となり、各段は該段の先行者から前記系列の各々における前に受信されたデータシンボルに対して当該トレリスを経る最良のメトリックを持つようなパスを識別するポインタを受信すると共に記憶し、最初の段は前記ＡＣＳユニットから前記系列の各々における現在受信されるデータシンボルに対して当該トレリスを経る最良のメトリックを持つようなパスを識別するポインタを受信すると共に記憶する。これにより、最後のメモリ段は、全てのパスメモリ段における記憶されたトレリス状態のうちの、上記系列の各々におけるデータシンボルの最も早いものに対応するトレリス状態に対するポインタを記憶していることになる。
【００１７】
本発明の１つの特徴によれば、当該デコーダは、ＡＴＳＣ規格の４状態コードを含む或るトレリスコードに関しては、トレリス状態は、或るグループにおいて何れかの時点で存在する状態が当該同じグループ内の先行するトレリス状態からのみの結果であり得るように複数の別個のグループに分割することができるという事実を利用している。更に、如何なる存在する状態も、少数の可能性のある先行状態からのみの結果であり得る。これら両特徴を持つコードは“良好に規定された”コードと呼ばれる。特に、多数の良好に規定されたコードに関しては、可能性のある先行状態の数はトレリス符号化された入力ビットの数に依存する。この数は、ＡＴＳＣ規格において及び現在使用されているトレリスコードの大多数では１であり、従って、これらのコードにおける可能性のある先行状態の数は２つのみである。ＡＴＳＣ規格の４状態コードは良好に規定されたコードの一例であり、これにより、第１及び第２グループの各々のおける２つのトレリス状態のみに関して最良のメトリックパスデータを各々導出するために２つのＡＣＳ副ユニットを設けることが可能である。これにより、各々の斯様なＡＣＳ副ユニットは、前記両グループに対する単一のＡＣＳユニットがそうであるよりも、設計及び処理が大幅に簡単となる。この方法は、如何なる数の状態の良好に規定されたコードに対してもとることができる。例えば、８状態コードの場合、各々が２つの状態の４つのグループが存在し得、４つのＡＣＳユニットが、各々、１つの可能なグループを処理する。
【００１８】
本発明の他の特徴によれば、パスメモリユニットの単純化は必要とされる入力／出力を同様の量だけ減少させるので、パスメモリユニットが単一ランダムアクセスメモリ（ＲＡＭ）における連続した記憶区域により構成される。
【００１９】
本発明において使用される“良好に規定された”コードの他の特徴は、トレリスコードの各状態に対して必要とされるパスメモリの単純化である。如何なる存在する状態も、少数“ｓ”の可能性のある先行状態からのみ到達したものであるから、全ての可能性のある先行状態に対するポインタを記憶する必要はない。代わりに、上記小さな集合の可能性のある先行状態の間を区別するポインタが記憶される。これは、少なくともｌｏｇ_２ｓに等しい数のメモリエレメントのみを必要とする。先行状態に対するポインタを明確に決定するために、特定の集合を識別する情報が利用される。このことは、先行状態に対するポインタを決定するために要する余分な論理部の点で小さな不利益を被り得ることを意味する。しかしながら、良好に規定されたコードの第２の条件、即ち所与のグループにおいて如何なる時点に存在するものも同一のグループにおける先行する状態のみから生じ得たというコード状態の別個のグループの条件が、上記余分な論理部が従来のパスメモリユニットを実施化するのに要するよりも実際に単純になることを保証する。斯様な単純化は、４状態ＡＴＳＣコードに必要とされるメモリに関しては２なる係数による低減を達成し、８状態コードの場合には３なる係数による低減を達成することができる。従って、メモリ容量の節約は相当のものとなる。
【００２０】
４状態ＡＴＳＣコードに特有の本発明の他の特徴は、各段における可能な先行状態の間でのポインタの選択に必要とされるパスメモリ論理部が、全体パスの各逆辿り部分の計算に要する組合せ論理部における伝播遅延が２なる係数だけ低減されるように単純化される点にある。これは、トレリスデコーダが動作され得る速度に関して大きな利点を有すると共に、結果として少数の論理要素となる。
【００２１】
本発明によるＨＤＴＶ受信機は連続したデータフレームを有するデジタルＨＤＴＶ信号を受信するように構成され、これらデータフレームの各々は連続したデータセグメントを含み、各セグメントは連続したデータシンボルを含み、これらデータシンボルは複数のデータストリームを形成するようにインターリーブされ、これらデータストリームは、各々、許されるコード値の多レベル配座を持つコードに従ってトレリス符号化されている。斯様な受信機は、前述したようにトレリスデコーダを含む。
【００２２】
本発明の１つの目的は、ＡＴＳＣＶＳＢ受信機の判定帰還型等化器におけるエラーをトレリスデコーダからのシンボルストリーム情報を利用することにより低減するシステム及び方法を提供することにある。
【００２３】
本発明の他の目的は、トレリスデコーダにおいてシンボルに対する“最良の推定”値を復号するシステム及び方法を提供することにある。
【００２４】
また、本発明の他の目的は、ＡＴＳＣＶＳＢ受信機においてトレリスデコーダから判定帰還型等化器へシンボルに値する“最良の推定”値を送るシステム及び方法を提供することにある。
【００２５】
また、本発明の他の目的は、ＡＴＳＣＶＳＢ受信機においてトレリスデコーダからのシンボルに関する“最良の推定”値を使用する判定帰還型等化器を用いてチャンネル等化を実行するシステム及び方法を提供することにある。
【００２６】
また、本発明の他の目的は、ＡＴＳＣＶＳＢ受信機の判定帰還型等化器におけるエラーを、第１等化器ユニットと第１トレリスデコーダとの第１の組合せ及び第２等化器と第２トレリスデコーダとの第２組合せを利用することにより低減するシステム及び方法を提供することにある。
【００２７】
上記は、当業者が以下に続く本発明の詳細な説明をより良く理解することができるように、本発明の特徴及び技術的利点を広く概説した。本発明の請求項の主題を形成する本発明の更なる特徴及び利点は後に説明される。当業者は、開示された思想及び特定の実施例を、本発明の同一の目的を果たすために変更し又は他の構成を設計するための基礎として容易に利用することができると理解すべきである。また、当業者は斯様な等価な構成が広い形での本発明の趣旨及び範囲から逸脱するものではないと理解すべきである。
【００２８】
本発明の詳細な説明を開始する前に、この特許文書を通して使用される特定の用語及び句の定義を述べることが有利であろう。“含む”及び“有する”なる用語並びにその派生語は、制限のない包含を意味し；“又は”なる用語は包括的で、及び／又はを意味し；“関連する”及び“それと関連する”並びにその派生語は、含む、内に含まれる、と相互接続する、格納する、内に格納される、と接続する、と結合する、と通信可能である、と協動する、インターリーブする、並置する、近接する、拘束される、有する、の特性を有する等を意味し；“コントローラ”、“プロセッサ”又は“装置”なる用語は、少なくとも１つの動作を制御する装置、システム又はそれらの部分を意味し、斯様な装置はハードウェア、ファームウェア若しくはソフトウェア又はそれらの少なくとも２つの何らかの組合せで実施化することができる。特に、コントローラは、１以上のアプリケーションプログラム及び／又はオペレーティングシステムプログラムを実行する１以上のデータプロセッサ並びに関連の入力／出力装置及びメモリを有することができる。特定の用語及び句に対する定義は、この特許文書を通して提供される。当業者は、殆どではなくても多くの場合において、斯かる定義が、斯様な定義された用語及び句の以前の及び将来の使用にも当てはまると理解すべきである。
【００２９】
本発明及びその利点の更に完全な理解のために、添付図面に関連してなされる以下の説明を参照されたいが、これら図面において同様の符号は同様の対象を示している。
【００３０】
【発明の実施の形態】
以下に説明する図１ないし１５、及びこの特許文書において本発明の原理を説明するために使用される種々の実施例は、解説のためのみのものであり、如何なる形でも本発明の範囲を限定すると見なしてはならない。以下に続く例示的実施例の説明においては、本発明は高精細テレビジョンシステムに組み込まれ、又は斯かるシステムに関連して使用される。当業者であれば、本発明の例示的実施例はデジタルデータを変調又は復調する他の同様のシステムで使用するように容易に変更することができると理解することができるであろう。
【００３１】
図１は、例示的な高精細テレビジョン（ＨＤＴＶ）送信機１００のブロック図を示している。ＭＰＥＧ互換性データパケットは、リードソロモン（ＲＳ）エンコーダ１１０により順方向エラー訂正のために符号化される。各データフィールドの連続するセグメントにおけるデータパケットは、次いで、データインターリーバ１２０によりインターリーブされ、該インターリーブされたデータパケットは次いでトレリスエンコーダユニット１３０により更にインターリーブ及び符号化される。トレリスエンコーダユニット１３０は、各シンボルに対して３ビットを表すデータシンボルのストリームを生成する。上記３ビットのうちの１つは前置符号化され、他の２ビットは４状態トレリス符号化により生成される。
【００３２】
より詳細に説明するように、トレリスエンコーダユニット１３０は１２のインターリーブされた符号化されたデータ系列を供給するために、１２の並列なトレリスエンコーダ及び前置コーダユニットを有している。各トレリスエンコーダ及び前置コーダユニットの符号化された３ビットは、マルチプレクサ１４０においてフィールド及びセグメント同期ビット系列と合成される。パイロット信号が、パイロット挿入ユニット１５０により挿入される。次いで、データストリームは、ＶＳＢ変調器１６０による残留側波帯（ＶＳＢ）抑圧キャリア８レベル変調を受ける。次いで、該データストリームは最終的に無線周波数（ＲＦ）変換器１７０により無線周波数にアップ変換される。
【００３３】
図２は、例示的な高精細テレビジョン（ＨＤＴＶ）受信機２００のブロック図を示している。受信されたＲＦ信号は、チューナ２１０により中間周波数（ＩＦ）にダウン変換される。次いで、該信号はＩＦフィルタ及び検波器２２０によりフィルタされ、デジタル形態に変換される。この場合、該検波された信号は、各々が８レベル配座におけるレベルを示すようなデータシンボルのストリームである。次いで、該信号はＮＴＳＣ阻止フィルタ２３０によりフィルタされ、等化器及び位相追跡器ユニット２４０による等化及び位相追跡を受ける。次いで、再生された符号化デジタルシンボルはトレリスデコーダユニット２５０によりトレリス復号される。次いで、該復号されたデータシンボルはデータ逆インターリーバ２６０によりインターリーブ解除される。次いで、該データシンボルはリードソロモンデコーダ２７０によるリードソロモン復号処理を受ける。これにより、送信機１００により送信されたＭＰＥＧ互換データパケットが再生される。
【００３４】
図３は、データインターリーバ１２０からのインターリーブされたデータがトレリス符号化処理の間にどの様にして更にインターリーブされるかを示している。トレリスエンコーダユニット１３０のデマルチプレクサ３１０は、１２データシンボルの各々の連続した系列を、１２個の連続したトレリスエンコーダ及び前置コーダユニット３２０Ａ、３２０Ｂ、３２０Ｃ、…、３２０Ｋ及び３２０Ｌの間に分配する。該１２個の連続したトレリスエンコーダ及び前置コーダユニットの符号化された出力は、次いで、マルチプレクサ３３０により時分割多重化されて、単一のデータストリームを形成する。該単一データストリームは、トレリスエンコーダユニット１３０の８レベルシンボルマッパ４３０に送られる。
【００３５】
図４は、例示的なトレリスエンコーダ及び前置コーダユニット３２０Ａ及び該ユニットの８レベルシンボルマッパ４３０への出力を示している。トレリスエンコーダ及び前置コーダユニット３２０Ａを８レベルシンボルマッパ４３０に結合するマルチプレクサ３３０は、図４には示されていない。トレリスエンコーダ及び前置コーダユニット３２０Ａは、前置コーダ４１０と、トレリスエンコーダ４２０とを有している。符号化されるべき各データシンボルは、２つのビットＸ_１及びＸ_２を有している。ビットＸ_２は前置コーダ４１０により前置符号化され、該前置コーダは前置符号化されたビットＹ_２を導出する１ビットレジスタ４４０を有している。ビットＹ_２はトレリスエンコーダ４２０によっては更に変更されることはなく、ビットＺ_２として出力される。
【００３６】
他の入力ビットＸ_１は前置コーダ４１０を通過することはない。ビットＸ_１（ビットＹ_１としても示す）はトレリスエンコーダ４２０を通過する。トレリスエンコーダ４２０はビットＸ_１を、１ビットレジスタ４５０及び４６０を使用してレート１／２トレリスコードに従って符号化する。その結果は、ビットＺ_０及びビットＺ_１としての出力である。従って、トレリスエンコーダ４２０によっては、３ビット（即ち、ビットＺ_０、ビットＺ_１及びビットＺ_２）が８レベルシンボルマッパ４３０に出力される。８レベルシンボルマッパ４３０は、上記３ビットを、許されるコード値の８レベル配座における値Ｒに変換する。Ｒに対して許されるコード値は、−７、−５、−３、−１、＋１、＋３、＋５及び＋７である。これらの値は、８レベルシンボルマッパ４３０に示される３つのビット組合せに対応する。
【００３７】
上述した処理は、データシンボルの１２のインターリーブされた系列の各々に対して実行される。８レベルシンボルマッパ４３０は、所与の組の３入力ビットに対する正しいＲコード値を選択するためにルックアップテーブルを有している。該８レベル配座はビットＺ_１及びＺ_０の４つの可能性のある部分組を有し、各部分組は前置コード化されたビットＺ_２が零（“０”）であるか又は１（“１”）であるかに依存して二重のあり得る配座を有していることが分かる。これらの部分組及び対応する配座値が図４Ａに示されている。該エンコーダ及びその動作の更なる詳細は、ＡＴＳＣ規格の付録Ｄに示されている。トレリス符号化及び復号に関する論理的処理の基本的説明に関しては、１９８６年、ニューヨーク、マグローヒルのＨ．Ｔａｕｂ他による“通信システムの原理”、第２版、第５６２〜５７１頁を参照されたい。
【００３８】
単一のトレリスデコーダが、ＨＤＴＶ信号から得られる１２のインターリーブされたデータシンボル系列をどの様にして復号することができるかを理解するには、図５Ａに示される４状態トレリス図を参照されたい。前置符号化はＡＴＳＣ規格で述べられているのと非常に単純な逆を有するものであるから、図５Ａ及び図５Ｂにおける対応する状態図は、トレリスエンコーダ４２０を補う図４の前置コーダ４１０は無視している。図５Ａのトレリス図は、連続したシンボル期間における図４の符号化されていないビットＸ_１の順次の値に関するものである。次のＸ_１ビットが零（“０”）である場合は、現在のコード状態は現在の状態を離れる実線により示された後続の状態に変化し、Ｘ_１ビットが１である場合は、現在の状態は該現在の状態を離れる点線により示される後続の状態に変化する。当該デコーダの出力は、状態変化線の各終点にその都度示されたＺ_１，Ｚ_０の部分組である。
【００３９】
このように、例えば、現在のコード状態Ｄ_１，Ｄ_０が“０１”であり、次のＸ_１ビットが零（“０”）の場合、次のコード状態Ｄ_１，Ｄ_０は“１０”であり、該デコーダのＺ_１，Ｚ_０出力部分組は“０１”となるであろう。当該デコーダにより入力される前置コード化されたビットＺ_２は、上述したように、トレリス状態間の各移行からの結果であり得る２つの可能性のある出力の間を区別するように作用する。符号化されていない入力ビットＸ_１からの結果としての可能性のある符号化出力部分組Ｚ_１，Ｚ_０、並びに現在（ＰＳ）及び次の（ＮＳ）コード状態Ｄ_１，Ｄ_０の間の可能性のある移行が、図５Ｃの表に示されている。如何なる所与のコード状態（即ち、レジスタ４５０及び４６０におけるビットの値Ｄ_１，Ｄ_０）に対しても、入力ビットＸ_１により該ビットが零（“０”）であるか又は１であるかに依存して２つの可能性のある移行のみが発生される。図５Ａから分かるように、特定の初期コード状態Ｄ_１，Ｄ_０（典型的には“００”）が与えられると、入力ビットＸ_１の特定の系列が当該トレリスパスを介して特定のパスを選択する。図４Ａに示した前述した４つの部分組ａ、ｂ、ｃ及びｄを構成するような、出力Ｚ_１，Ｚ_０の４つの可能性のある値が存在し、図５Ａにおける状態移行線上にも印されている。コード状態及び可能性のある移行は、図５Ｂにおける状態図にも示されている。該図における移行線は、
【００４０】
（Ｘ_１）／（Ｚ_１Ｚ_０）（１）
により印され、ここでＸ_１は入力ビット値であり、Ｚ_１Ｚ_０は結果としての符号化された出力部分組である。
【００４１】
トレリスデコーダは、送信系列の受信され、雑音汚損された符号化バージョンから、送信されたデータシンボル系列を再生しなければならない。最初のステップは、受信されたシンボルにより示されるコード部分組を識別することである。次いで、該部分組に対応する２つの配座点のうちの最も近いものの選択が、斯かる２つの配座点の間の正確に半行程のレベルに設定された閾を持つ検出器を介して当該受信されたシンボルを通過させることにより実行される。このようにして、送信された符号化シンボルに関して、正確な判定を実行することができる。
【００４２】
受信された符号化シンボル系列を評価するためには、トレリス図を経るパスが正確に決定されなければならない。本質的には、トレリス図を経て存在する全ての可能性のあるパスの中から、実際に受信されたシンボル系列に“最も近い”ものが選択されねばならない。これは最初は法外な数の計算を必要とするように見えるが、ビタビアルゴリズムを利用することにより大幅な単純化が達成される。これは、１９７９年、ニューヨーク、マグローヒルのビタビ他による参考書“デジタル通信及び符号化の原理”に説明されている。ビタビアルゴリズムによれば、トレリス復号処理の各段階において生存しているパスの数は、トレリスコードのトレリス状態の合計数に等しい。即ち、実際に受信された系列に対して最も近い整合からなる１つの生存パスのみが、当該トレリスの続く状態に継続される。これは、受信された系列とトレリスにおける特定のブランチとの間の整合は、メトリック（距離）で記述することができ、斯かるブランチメトリックは加算的であるという見解に基づいている。パスの累算的メトリックはパスメトリックと呼ばれ、該パスの全てのブランチメトリックの和である。各ブランチメトリックは、図５Ａのトレリス図内の特定のブランチに対応する出力と、該ブランチに対応する実際の受信されたシンボル値との間の差に対応する。
【００４３】
従って、ビタビデコーダは、各ビット期間における受信されたビット値と当該ビット期間の間に存在するコード状態まで繋がる全てのトレリスパスのビット値との間の距離（“ブランチメトリック”）を計算するようなブランチメトリック発生器（ＢＭＧ）ユニットを必要とする。これらブランチメトリックは、累算されたパスメトリックをコード状態の各々に対して１つずつ維持する加算比較選択（ＡＣＳ）ユニットに供給される。また、上記ＡＣＳユニットは、各順次の新コード状態に対して、当該状態までの最小の（即ち最良の）パスメトリックを持つパスを決定し、このパスは選択されると共に、当該コード状態までの新たなパスを規定するパスメモリユニット（ＰＭＵ）にポインタの形で記憶される。これは、当該コード状態までの最もありそうな（生き残り）トレリスパスを構成する。最後に、逆辿りユニットが、累算された生き残りパスに沿って逆に辿り、これにより、最もありそうな送信データ系列を構成するビット系列を決定する。逆辿りステップの数は復号深度と呼ばれ、逆辿りパス上の最も古いビットが復号されたビットとして出力される。従って、逆辿りユニットは上述した数の最も最近の逆辿りステップを記憶しなければならず、これらステップはポインタ又は“判定ベクトル”の形である。
【００４４】
上述した説明によれば、上記ＡＣＳユニットは各宛先状態（図５Ａの右側）に関し適切なブランチメトリックを決定して、当該宛先状態で終了する先行状態まで遡る既に累算されたパスメトリックに加算し、次いで、生き残りパスとして最小の結果としてのパスメトリックを持つものを選択しなければならない。
【００４５】
結果として生き残りパスになる状態移行の記述は、系列内において各々の順次の受信されるシンボルに続いて記憶されねばならない。これは、現在の状態に到達するために、該現在の状態まで繋がる累算されたパスメトリックと、全ての先行する状態の間の移行の正確なシーケンスとからなる。明らかに、或る状態に繋がる全ての可能性のある移行を記憶することは不可能である。準オプション的な解決策は、原状態に先行する指定された数の状態までの全ての移行を記憶することである。パスメモリユニット（ＰＭＵ）に、現在の移行において存在する全ての状態の間で最良のメトリックとなった最前のブランチに対応して記憶されたポインタに対応するトレリス状態移行が、次いで、復号されたシンボルを決定するために使用される。斯様な復号されたシンボルは、前述したように、前置符号化ビットを識別すると共に、どの部分組ａ、ｂ、ｃ又はｄが符号化ビットに対応するかを識別することにより記述される。このトレリス復号方法は、良く知られており、ビタビによる先に参照した参考書及び１９９０年、グローブコムのＨ．Ｌｏｕ他による“ビタビ検出器用のプログラマブル並列プロセッサアーキテクチャ”なる題名の技術論文にも記載されている。
【００４６】
各生き残りパスメトリックの移行履歴は、パスメモリユニット（ＰＭＵ）に記憶される。メモリに基づく機能をその論理機能から分離するようなＰＭＵの単純化された実施化は、１９８１年９月のＩＥＥＥＴｒａｎｓ．Ｃｏｍｍｓ．Ｃｏｍ−２９巻、第９号におけるＣ．Ｍ．Ｒａｄｅｒによる“ビタビデコーダにおけるメモリ管理”なる題名の技術論文に記載されている。基本的に、思想は、現在の状態に最良に対応する過去の状態移行シーケンスを計算するというものである。この場合、各状態に関して記憶される必要があるものは、最良に対応する以前の状態に対する選択ポインタである。次いで、これらのポインタはＰＭＵの最も早い段階において選択されたブランチ、従って完全な系列における初期に復号されたシンボルを識別するために順番に使用することができる。
【００４７】
図６は、例示的なＡＴＳＣトレリスデコーダ２５０のブロック図を示している。該トレリスデコーダ２５０は、ブランチメトリック発生器（ＢＭＧ）ユニット６１０、加算比較選択（ＡＣＳ）ユニット６２０、パスメモリユニット（ＰＭＵ）６３０、逆辿りユニット６４０及び部分組ビット遅延ユニット６５０を有している。また、該トレリスデコーダユニット２５０は、部分組ビットマルチプレクサ６７０及び出力復号論理ユニット６８０も有している。ブランチメトリック発生器（ＢＭＧ）ユニット６１０における記号“ｍｅｔ＿ａ”、“ｍｅｔ＿ｂ”、“ｍｅｔ＿ｃ”及び“ｍｅｔ＿ｄ”は、各部分組（ａ、ｂ、ｃ、ｄ）に対応する現入力シンボルに対するブランチメトリックを示す。ブランチメトリック発生器（ＢＭＧ）ユニット６１０における記号“ｓｕｂ＿ａ”、“ｓｕｂ＿ｂ”、“ｓｕｂ＿ｃ”及び“ｓｕｂ＿ｄ”は、各部分組（ａ、ｂ、ｃ、ｄ）に対応する現入力シンボルに対する部分組（符号化されていない）ビットを示す。加算比較選択（ＡＣＳ）ユニット６２０における記号“ｓｖｒ０”、“ｓｖｒ１”、“ｓｖｒ２”及び“ｓｖｒ３”は、各々の可能性のある現状態に対応する生き残りパスに関する前のトレリス状態に対するポインタを指す。加算比較選択（ＡＣＳ）ユニット６２０における記号“ＡＶＲ”は、最小の累算メトリックを有する生き残りパスを示す。各生き残りパスにおける前の状態に対するポインタ“ｓｖｒ０”、“ｓｖｒ１”、“ｓｖｒ２”及び“ｓｖｒ３”は、各々１又は２ビットを用いて構成することができる。
【００４８】
ここで説明したトレリスデコーダユニット２５０の構成要素は例示のみのものであり、ここに示された機能的記載から当業者にとってはトレリスデコーダユニット２５０のこれら構成要素の各々に関して種々の論理回路構成を採用することが可能であることは明らかであると理解される。
【００４９】
ＢＭＧユニット６１０に対する入力は、図２のデジタル受信機を参照して前述した送信された８レベルＶＳＢ信号の復調及び検波から結果として得られるようなデジタル化されたベースバンドデータシンボルストリームである。該ストリーム中における各シンボルは、チャンネル歪又は雑音のない完全な伝送の理想的な場合には、図４のシンボルマッパ４３０により示されるような８ＶＳＢ復調器の配座を形成する８つの別個のレベルのうちの１つであろう。しかしながら、実際には伝送チャンネルにおける雑音が各シンボルの値に影響を与える。該雑音が非常に低い場合は、検出されたシンボル値（３ビット）は実際に送信されたシンボルに如何なる他の７つのレベルに対してよりも一層近いであろうから、原理的には単純な８レベルスライスにより得ることができる。しかしながら、雑音レベルが或る値を超える場合は、検出されたシンボルのレベルは８つの配座値のうちの正しくないものに一層近くなるであろう。各符号化されたシンボルの値が現在及び前のシンボル値に依存するようなトレリス符号化が受信機ビットエラー率の著しい改善を達成するのは、これらの条件の下においてである。
【００５０】
図７は、等化器及び位相追跡器ユニット２４０において使用する従来の適応型チャンネル等化器７００のブロック図を示している。該従来の適応型チャンネル等化器ユニット７００は、順方向等化器（ＦＥ）フィルタ７１０と、判定帰還型等化器（ＤＦＥ）フィルタ７２０とを有している。順方向等化器（ＦＥ）フィルタの出力は加算器ユニット７３０において判定帰還型等化器（ＤＦＥ）フィルタ７２０の出力に加算されて、当該適応型チャンネル等化器ユニット７００の出力を形成する。
【００５１】
順方向等化器（ＦＥ）フィルタ７１０は、補償されていないチャンネルシンボルデータを入力として受ける。これに対して、判定帰還型（ＤＦＥ）フィルタ７２０は、シンボルが雑音により汚損される前のチャンネルを介して送信された該シンボルの“推定”を、入力として必要とする。
【００５２】
良く知られているように、ＤＦＥフィルタ７２０は等化器出力を単に“スライス”することにより出力シンボルの推定を入力することができる。用語“スライス”は、実際の出力の値に最も近い許容されるシンボル値（８ＶＳＢＡＴＳＣ規格におり指定される８つのレベルのうちの）をとる処理のことを指す。図７に示す実施例においては、レベルスライサ７４０が“スライスされた”シンボルを、マルチプレクサ７５０を介してＤＦＥフィルタ７２０に供給する。出力シンボルの推定をＤＦＥフィルタ７２０に供給する該方法は、スライスエラーに起因するエラー伝播を被る可能性がある。
【００５３】
また、良く知られているように、ＤＦＥフィルタ７２０は“訓練モード”又は“ブラインドモード”の何れかにおいて適応化することができる。“訓練モード”においては、ＤＦＥフィルタ７２０は既知のシンボルの“訓練系列”を（マルチプレクサ７５０を介して）特定の既知の時間に入力する。ＤＦＥフィルタ７２０は、該既知の訓練系列を“訓練適応化のための等化器エラー”と比較する。該訓練適応化のための等化器エラーは、等化器エラーを既知の訓練系列から減算することにより得られる。次いで、ＤＦＥフィルタ７２０は該フィルタの動作を調整して、当該等化器の出力を上記既知の訓練信号の系列と整合させる。
【００５４】
他の例として、ＤＦＥフィルタ７２０は“ブラインドモード”においても動作することができる。該“ブラインドモード”においては、ＤＦＥフィルタ７２０はブラインドエラーユニット７６０から“ブラインド適応化のための等化器エラー”を入力する。ブラインドエラーユニット７６０は、等化器出力をデータの予測される統計的分布と比較して、等化器エラーのブラインド適応化を生じさせる。この場合、ＤＦＥフィルタ７２０は自身の動作を調整して、等化器エラーを上記のデータの予測される統計的分布と整合させる。
【００５５】
図８は、順方向等化器（ＦＥ）フィルタ７１０及び判定帰還型等化器（ＤＦＥ）フィルタ７２０に使用する従来の適応型有限インパルス応答（ＦＩＲ）フィルタ８００を示している。該ＦＩＲフィルタ８００の係数は、チャンネル歪を可能な限り多く補償するように計算される。ＦＩＲフィルタ８００の長さは、該ＦＩＲフィルタ８００が補正するように設計された最大の悪化遅延に対応する。
【００５６】
ＦＩＲフィルタ８００は、多数のフィルタタップセル（“フィルタタップ”とも呼ばれる）を有している。各フィルタタップ８１０はデータ記憶レジスタ８２０と、係数記憶レジスタ８３０と、乗算器８４０とを有している。乗算器８４０の出力は加算器ユニット８５０に入力される。加算器ユニット８５０は全ての加重されたタップ出力を合計してフィルタ出力を発生する。また、フィルタタップ８１０は、更新された係数値を算出する係数適応化ユニット８６０も有している。係数適応化ユニット８６０は次のような入力を有している。（１）現在の係数値、（２）データタップ値、及び（３）等化器エラーの目安（即ち、予測される信号値と実際の出力信号値との間の差）である。係数適応化ユニット８６０は、適応化処理が実行されている場合にのみ動作する。
【００５７】
フィルタ係数を計算する普通に使用される方法は、良く知られた最小平均二乗（ＬＭＳ）アルゴリズムである。ＬＭＳアルゴリズムは、新たな係数値を計算するために現係数及びデータタップ値並びに等化器エラーを使用する連続的近似技術である。ＬＭＳアルゴリズムは、各フィルタ係数が所望の最適値に収束するまで手順を繰り返す。
【００５８】
典型的なＬＭＳアルゴリズムにおいては、係数ベクトルが下記の式を使用して決定される。
【００５９】
Ｃ_ｎ＋１＝Ｃ_ｎ＋ μＥｄ_ｎ（２）
ここで、Ｃ_ｎは時刻ｎにおける係数ベクトル、μは適応化速度定数、そしてｄ_ｎは時刻ｎにおける当該フィルタのデータベクトルである。また、Ｅは当該等化器の出力から計算されるエラーである。Ｅは、データストリームに組み込まれる既知の訓練系列を使用して判定指令態様で計算することができる。他の例として、ＥはＣＭＡアルゴリズムを使用してブラインド態様で計算することもできる。ＣＭＡなる略語は、“一定モジュラスアルゴリズム”を指す。
【００６０】
図９は、本発明のブロック図であり、順方向等化器（ＦＥ）フィルタ７１０のトレリスデコーダ２５０に対する接続、及びトレリスデコーダ２５０の判定帰還型等化器（ＤＦＥ）フィルタ７２０に対する接続を示している。順方向等化器（ＦＥ）フィルタ７１０の出力は加算器ユニット７３０において判定帰還型等化器（ＤＦＥ）フィルタ７２０からの出力に加算されて、トレリスデコーダ２５０の入力を形成する。トレリスデコーダ２５０からのパスメモリ出力は、判定帰還型等化器（ＤＦＥ）フィルタ７２０に帰還される。以下に更に詳細に説明するように、上記パスメモリ出力からの情報は判定帰還型等化器（ＤＦＥ）フィルタ７２０におけるエラーを低減するために使用される。
【００６１】
ＡＴＳＣ規格はレート１／２コードトレリスデコーダを指定し、該デコーダにおいてシンボルは１２の異なるトレリスデコーダにインターリーブされる。ＡＴＳＣ規格は、１２シンボルから１６シンボルのパスメモリ出力長を規定している。このように、現在利用可能なＡＴＳＣトレリスデコーダの実施例においては、シンボル判定がなされる前に、典型的には１２ないし１６の遅延のパスメモリが使用される。インターリーブと組み合わされた場合、上記遅延は１４４シンボル（即ち、１２遅延Ｘ１２シンボル）ないし１９２シンボル（即ち、１６遅延Ｘ１２シンボル）の待ち時間に達する。これらの待ち時間の場合、トレリスデコーダの出力は判定帰還型等化器（ＤＦＥ）フィルタに対しては殆ど利用価値がない。
【００６２】
しかしながら、本発明においては、トレリスデコーダ２５０における各パスメモリ段の後で、各シンボルに対して８レベル等化器出力に対してなされる“硬”判定よりも低いエラー確率を持つような “最良の推定”を発生することができる。これらの“最良の推定”は、これら推定が利用可能になるやいなやＤＦＥフィルタ７２０に帰還される。
【００６３】
同時に、トレリスデコーダ２５０は、１２のトレリス符号化されたデータストリームの１つに対して完全な逆辿りパスを利用可能にする。トレリスデコーダ２５０における逆辿りメモリの各段においては、ブランチメモリ及び生き残りパスが利用可能であり、これらからシンボルを復号することができる。各シンボルに対する“最良の推定”は、ＤＦＥフィルタ７２０に供給されるべきシンボルに対する改善された“推定”として作用する。
【００６４】
従って、パスメモリ長が１６である場合、トレリスデコーダ２５０は最も最近の１６個のシンボルに関する情報を提供することができる。１６シンボルの組のうちの最初の（最も早い）シンボルに関する情報は、正確であろう。何故なら、該シンボルは完全に復号されているからである。上記組のうちの残りの１５個のシンボルに関する情報は、これらの残存する１５個のシンボルが完全に復号された後にそうなる程は正確ではないであろう。しかし、上記組の残存する１５のシンボルに関する現在の情報は、従来の方法を使用して得られる“硬”スライサ判定から利用可能な情報よりも一層正確である。
【００６５】
図１０は、トレリスデコーダ２５０の判定帰還型等化器（ＤＦＥ）フィルタ７２０に対する接続を一層詳細に示すブロック図である。順方向等化器（ＦＥ）フィルタ７１０はＭ個のタップを有するフィルタである。判定帰還型等化器（ＤＦＥ）フィルタ７２０はＮ個のタップを持つ等化器フィルタである。トレリスデコーダ２５０のブランチメモリ発生器（ＢＭＧ）ユニット６１０及び加算比較選択（ＡＣＳ）ユニット６２０は、図１０においてはトレリスデコーダユニット１０１０として示されている。
【００６６】
前述したように、順方向等化器（ＦＥ）フィルタ７１０の出力は、加算器ユニット７３０において判定帰還型等化器（ＤＦＥ）フィルタ７２０の出力に加算されて、トレリスデコーダユニット１０１０に対する入力を形成する。最小平均二乗（ＬＭＳ）計算ユニット１０２０も、トレリスデコーダユニット１０１０に対する入力のコピーを入力する。パスメモリユニット（ＰＭＵ）６３０、逆辿りユニット６４０及び部分組ビット遅延ユニット６５０は、図１０においては連続した段として表されている。特に、これら段は、段番号１（Ｎｏ．１）１０３０、段番号２（Ｎｏ．２）１０４０、段番号３（Ｎｏ．３）１０５０、…、段番号Ｘ（Ｎｏ．Ｘ）１０６０を有している。ＡＴＳＣ規格においては、値Ｘは典型的には値１２又は１６をとる。
【００６７】
図１０に示すように、上記Ｘ段の各々のパスメモリ出力端はＮタップＤＦＥフィルタ７２０のタップ遅延ライン（ＴＤＬ）に接続されている。各段は１２シンボル入力を供給する（ＡＴＳＣ規格の場合は、１２シンボル毎に対して１つのシンボル入力）。タップ遅延ライン（ＴＤＬ）の各々は、データタップ係数Ｃ［０：１１］、Ｃ［１２：２３］、Ｃ［２４：３５］、…、Ｃ［１２（Ｘ−１）：Ｎ］を各々有する対応する乗算器に結合されている。各乗算器の出力は加算器ユニット１０７０において加算される。該加算器ユニット１０７０の出力は加算器ユニット７３０に帰還される。
【００６８】
このようにして、ＮタップＤＦＥフィルタ７２０はトレリスデコーダシンボルストリームにおける各シンボルに対して改善された推定又は“最良の推定”を入力する。該改善された推定は、従来の方法を用いて得られる“硬”スライサ判定よりも低いエラー確率を有する。
【００６９】
図１１は、本発明のブロック図であり、第１等化器ユニット１１１０と第１トレリスデコーダ１１２０との組合せ、及び第２等化器ユニット１１４０と第２トレリスデコーダ１１５０との組合せを示している。第１等化器ユニット１１１０は、前述した様な型式の順方向等化器（ＦＥ）及び判定帰還型等化器（ＤＦＥ）を有している。第２等化器ユニット１１４０も、前述したような型式の順方向等化器（ＦＥ）及び判定帰還型等化器（ＤＦＥ）を有している。
【００７０】
本発明のこの実施例においては、第１の等化器とデコーダとの組合せはシンボルストリームを推定するために使用され、（２）次いで、受信されたシンボルストリームが第２の等化器とトレリスデコーダとの組合せにおいて使用される。第１トレリスデコーダ１１２０は第１等化器ユニット１１１０の出力に対して作用する。第１トレリスデコーダ１１２０のスループット待ち時間（即ち、逆辿り深度の約１２倍）の後に、硬判定が出力される。
【００７１】
第１等化器ユニット１１１０及び第１トレリスデコーダ１１２０との並列なパスにおいて、データが“先入先出”バッファ１１３０にバッファされる。該バッファ１１３０は、第１等化器ユニット１１１０及び第１トレリスデコーダ１１２０の待ち時間を補償する。次いで、バッファ１１３０からのチャンネル歪を受けたシンボルは第２等化器ユニット１１４０に供給される。第２等化器ユニット１１１４０の適応化は、第１等化器ユニット１１１０とは異なるエラーメトリックを使用する。該エラーは、第１トレリスデコーダ１１２０からの硬判定を使用して計算される。このようにして、第２等化器ユニット１１４０はデータに基づく判定指令モードで動作することができる。
【００７２】
加えて、第２等化器ユニット１１４０の判定帰還型等化器（ＤＦＥ）部分は、該第２等化器ユニット１１４０におけるエラー伝播を最小化するために、第１トレリスデコーダ１１２０からの硬判定を使用することができる。更に、第２トレリスデコーダ１１５０から信頼性のある“最良の推定”が利用可能となるので、エラー伝播を更に最小化するために、これら推定を第２等化器ユニット１１４０の判定帰還型等化器（ＤＦＥ）部分に帰還することができる。第２トレリスデコーダ１１５０の硬判定出力は、ＡＴＳＣ規格で指定されるように、次いでデータ逆インターリーバ２６０に、更にリードソロモンデコーダに供給される。
【００７３】
図１２は、本発明の方法の有利な実施例を示すフローチャートである。本方法のステップは、符号１２００により総合的に示されている。トレリスデコーダ２５０におけるＸパスメモリユニット出力端の各々はＤＦＥフィルタ７２０におけるＸフィルタタップセルの入力端に接続される（ステップ１２１０）。トレリスデコーダ２５０におけるパスメモリユニット６３０の格段（段番号１（Ｎｏ．１）１０３０、段番号２（Ｎｏ．２）１０４０等）において、当該シンボルに対して“最良の推定”を表すシンボルが復号される（ステップ１２２０）。
【００７４】
Ｘ個の復号された“最良の推定”シンボルの各々が、ＤＦＥフィルタ７２０におけるＸ個のフィルタタップセルの各入力端に供給される（ステップ１２３０）。ＤＦＥフィルタ７２０は、これらＸ個の“最良の推定”シンボル値を、チャンネル等化を行うための推定値として使用する（ステップ１２４０）。当該処理は、トレリスデコーダ２５０のパスメモリユニットに現れる後続の組のＸ個のシンボルの各々に対しても継続される（ステップ１２５０）。
【００７５】
トレリスデコーダ２５０が現在の入力シンボルに対応する全体の生き残りパスを提供することができることが必要である。特に、このパスを構成するシンボルの系列はＤＦＥフィルタ７２０に帰還される。該シンボルの系列は、対応するパスメモリに記憶された状態の移行及び符号化されていないビット情報から再構築することができる。
【００７６】
図１３は、本発明の２段等化器１３００の有利な実施例のブロック図である。該２段等化器１３００は、概ね、第１段等化器（ＥＱ１）１３１０及び第２段等化器（ＥＱ２）１３２０を有している。第１段等化器（ＥＱ１）１３１０は、順方向等化器フィルタ（ＦＥ１）７１０、判定帰還型等化フィルタ（ＤＦＥ１）７２０、トレリスデコーダ２５０及び加算器ユニット７３０を有している。第２段等化器（ＥＱ２）１３２０は、順方向等化器フィルタ（ＦＥ２）１３５０、判定帰還型等化フィルタ（ＤＦＥ２）１３４０及び加算器ユニット１３６０を有している。
【００７７】
Ｒ_ｋが第１段等化器（ＥＱ１）１３１０に対する入力を表すとする。また、数（Ｎ１＋１）は順方向等化器フィルタ（ＦＥ１）７１０におけるタップ数とする。時刻ｋにおける順方向等化器フィルタ（ＦＥ１）７１０のフィルタ係数はｆ^ｋ＝｛ｆ^ｋ _０、ｆ^ｋ _１、…、ｆ^ｋ _Ｎ１｝である。時刻ｋにおける順方向等化器フィルタ（ＦＥ１）７１０の出力は、Ｂ_ｋである。
【００７８】
同様に、数Ｎ２は判定帰還型等化フィルタ（ＤＦＥ１）７２０におけるタップの数とする。時刻ｋにおける判定帰還型等化器フィルタ（ＤＦＥ１）７２０のフィルタ係数は、ｇ^ｋ＝｛ｇ^ｋ _１、ｇ^ｋ _２、…、ｇ^ｋ _Ｎ２｝である。判定帰還型等化フィルタ（ＤＦＥ１）７２０は、多入力単一出力時間変化フィルタである。
【００７９】
時刻ｋにおける判定帰還型等化器フィルタ（ＤＦＥ１）７２０の遅延ラインの内容は、Ａ^ｋ＝｛Ａ^ｋ _１、Ａ^ｋ _２、…、Ａ^ｋ _Ｎ２｝である。時刻ｋにおける第１段等化器１３１０の出力は、Ｙ_ｋと示される。該出力Ｙ_ｋは次のように計算される。
【数１】

ｒｋが第２段等化器（ＥＱ２）１３２０に対する入力を表すとする。数（Ｎ１＋１）は順方向等化器フィルタ（ＦＥ２）におけるタップの数であるとする。時刻ｋにおける順方向等化器フィルタ（ＦＥ２）１３５０のフィルタ係数はｆ^ｋ＝｛ｆ^ｋ _０、ｆ^ｋ _１、…、ｆ^ｋ _Ｎ１｝である。時刻ｋにおける順方向等化器フィルタ（ＦＥ２）１３５０の出力は、ｂ_ｋである。
【００８０】
同様に、数Ｎ２は判定帰還型等化フィルタ（ＤＦＥ２）１３４０におけるタップの数とする。時刻ｋにおける判定帰還型等化器フィルタ（ＤＦＥ２）１３４０のフィルタ係数は、ｇ^ｋ＝｛ｇ^ｋ _１、ｇ^ｋ _２、…、ｇ^ｋ _Ｎ２｝である。
【００８１】
時刻ｋにおけるトレリスデコーダ２５０の出力は、ａ^ｋ＝｛ａ^ｋ _１、ａ^ｋ _２、…、ａ^ｋ _Ｎ２｝である。時刻ｋにおける第２段等化器１３２０の出力は、ｙ_ｋとして示される。該出力ｙ_ｋは次のように計算される。
【数２】

Ｘが、トレリスデコーダ２５０の逆辿りメモリの深度であると仮定する。更に、Ｍはトレリスデコーダ２５０における独立したトレリスデコーダユニットの数であると仮定する。ＡＴＳＣ規格の場合、Ｍの値は１２である。この場合、時刻ｋにおいては、時刻ｋにおいて活動状態のトレリスデコーダユニットの最小パスからＸ個の判定を得ることができる。時刻ｋにおけるトレリスデコーダ２５０の出力判定は、ｖ^ｋ＝｛ｖ^ｋ _１、ｖ^ｋ _２、…、ｖ^ｋＸ｝により示される。この場合、
【数３】

となることが明らかである。
【００８２】
判定帰還型等化フィルタ（ＤＦＥ２）１３４０の入力は、
【数４】

により与えられる。これから、判定帰還型等化フィルタ（ＤＦＥ１）７２０の帰還パスにおけるＸロケーションのみがｖ^ｋにより置換される必要があることが分かる。判定帰還型等化フィルタ（ＤＦＥ１）が標準のシフトレジスタ遅延ラインとして構成される場合は、ｖ^ｋは該遅延ラインにおける固定のロケーションに対応し、これによりトレリスデコーダ２５０と判定帰還型等化フィルタ（ＤＦＥ１）７２０に対する帰還パスとの間のインターフェースの構成を単純化する。
【００８３】
適応型チャンネル等化アプリケーションに関しては、第２段等化器（ＥＱ２）１３２０の場合、フィルタタップは標準のアルゴリズムを用いて更新することができる。順方向等化器フィルタ（ＦＥ２）１３５０の場合、更新されるフィルタタップは、
【数５】

となる。判定帰還型等化フィルタ（ＤＦＥ２）１３４０の場合、更新されるフィルタタップは、
【数６】

となり、ここでμは小さな定数、ｅ_ｋはエラー項である。スタートアップの間においては、タップは第１段等化器（ＥＱ１）１３１０の内容を用いて更新される。
【００８４】
タップを更新するために要するエラーは、ブラインドアルゴリズム（例えば、一定モジュラスアルゴリズム（ＣＭＡ））又は判定指令アルゴリズムの何れかから得ることができる。判定指令アルゴリズムの場合、エラーは、
【数７】

として計算される。タップ更新式におけるエラーに対するこの式の使用は、判定ａ_ｋが信頼性があることを要する。２段等化器１３００におけるこれら判定は、トレリスデコーダ２５０の逆辿りメモリの深くから得られる。このように、これらの判定が正しいと仮定するような気にされる。しかしながら、これらの判定が正しいという保証はない。判定が信頼性のないものである場合は、判定指令タップ更新処理の使用は、ブラインドアルゴリズムの性能よりも悪い性能となる。
【００８５】
判定指令タップ更新処理における信頼性のない判定の使用を避けるために、判定の信頼性を決定するメカニズムが必要となる。この信頼性の尺度は、判定指令タップ更新処理をスイッチオン又はスイッチオフするために使用することができる。
【００８６】
トレリスデコーダ２５０の構成及び動作の調査は、斯様な信頼性尺度を逆辿りメモリから下記の様にして導出することができることを明らかにした。トレリスデコーダ５０の全ての生き残りパスが単一の状態から生じている場合、この単一状態に対応する判定は殆ど正しいと思われる。この仮定は、事実、トレリスデコーダに対するビタビアルゴリズムの基本的な思想の基礎となる。どれだけ多くの生き残りパスが、考察中の特定の状態から生じたかを測定することにより、結果としての測定は（１）判定指令タップ更新処理を使用する、（２）ブラインドタップ更新処理を使用する、（３）判定指令とブラインドとのタップ更新処理の組合せを使用する、及び（４）タップ更新処理を使用しない、の間で切り換えるために使用することができる。
【００８７】
判定指令及びブラインドタップ更新処理の間で切り換える場合、切り替えの頻度に関して注意する必要がある。判定指令タップ更新処理とブラインドタップ更新処理との間での切り替えは、信頼性を保証するために長い期間で（即ち、多数のサンプルで）実行されなければならない。信頼性の尺度は長い期間にわたって平均化することができ、平均値を上記２つの型式のタップ更新処理の間の切り換え点を滑らかに制御するために使用することができる。
【００８８】
実施化の制約により、第１段等化器（ＥＱ１）１３１０の帰還パスに幾らかの待ち時間が存在するであろう。この待ち時間は文字ｄにより示される。この場合、式（２）は次のように変更することができる。
【数８】

これは、主パスから離れたｄサンプルである後エコーは第１段等化器（ＥＱ１）１３１０の帰還部によっては等化されず、むしろ順方向等化器部（即ち、順方向等化器フィルタ（ＦＥ１）７１０）によって等化されることを意味する。従来の等化器の場合は、これらのエコーは線形等化器により等化されるであろう。典型的な屋内チャンネルは主パスの近くに強いエコー成分を有するので、従来の場合におけるこれらエコーは線形等化器を圧迫し得る。
【００８９】
本発明の２段等化器１３００においては、第２段等化器（ＥＱ２）１３２０は如何なる待ち時間の制限も有さない。何故なら、（第１段等化器（ＥＱ１）１３１０と違って）真の帰還系を有していないからである。このように、斯様な後エコーは第２段等化器（ＥＱ２）１３２０により都合良く処理することができる。それでも、トレリスデコーダ２５０からの入力が強いエコー成分を有している場合は、トレリスデコーダ２５０は信頼性のある判定を生成することができない場合がある。
【００９０】
第２段等化器（ＥＱ２）１３２０は順方向系に基づくものであるから、同様の論拠を、第２段等化器（ＥＱ２）１３２０を用いた前エコー（即ち、主パスの前に現れるエコー）の相殺まで拡張することができる。前エコーの相殺は、“先入先出”バッファ１３３０における遅延Ｄを適切に選択することにより、及び判定帰還型等化フィルタ（ＤＦＥ２）１３４０における適切な計算により達成することができる。上記遅延Ｄは、Ｒ_ｋ信号（第１段等化器（ＥＱ１）１３１０への入力）とｒ_ｋ信号（第２段等化器（ＥＱ２）１３２０への入力）との間の遅延を表す。
【００９１】
判定帰還型等化フィルタ（ＤＦＥ２）１３４０への入力（即ち、ａ_ｋ）が殆どエラー無しであると仮定すると、前エコーは第２段等化器（ＥＱ２）１３２０により相殺することができるようになる気がする。しかしながら、ａ_ｋ信号が殆どエラー無しとなる主要条件は、第１段等化器（ＥＱ１）１３１０による前エコーの相殺である。第１段等化器（ＥＱ１）１３１０が前エコーを充分に除去しないと、トレリスデコーダ２５０にとり正しい判定を生成することは困難となる。
【００９２】
図１４は、図１３に示した２段等化器１３００よりも複雑でない２段等化器１４００のブロック図を示している。該２段等化器１４００の形態は、順方向フィルタ係数ｆ^ｋがＤシンボルの期間にわたり一定に留まるという仮定に基づいている。この仮定は、チャンネルの動的性の点で比較的小さな値のＤに対して有効である。この仮定の下では、順方向等化器フィルタ（ＦＥ１）７１０の出力Ｂｋ、及び判定帰還型等化フィルタ（ＤＦＥ１）７２０の出力ｂｋが、
【数９】

により関連されると仮定するのが合理的である。このことは、順方向等化器フィルタ（ＦＥ１）７１０の遅延された出力を、判定帰還型等化フィルタ（ＤＦＥ１）７２０の出力に代用することができることを意味している。
【００９３】
この構成が図１４に示されている。Ｒ_ｋは順方向等化器フィルタ（ＦＥ１）７１０の入力を表している。該順方向等化器フィルタ（ＦＥ１）７１０の出力（即ち、信号Ｂ_ｋ）は遅延バッファ１４１０に供給され、該バッファにおいて当該信号はＤシンボルだけ遅延される。該遅延バッファ１４１０の出力（即ち、信号ｂ_ｋ）は加算器ユニット１３６０に供給される。
【００９４】
トレリスデコーダ２５０の出力（即ち、信号ａ_ｋ）は判定帰還型等化フィルタ（ＤＦＥ２）１３４０に供給される。該判定帰還型等化フィルタ（ＤＦＥ２）１３４０の出力は、加算器ユニット１３６０において信号ｂ_ｋと合成されて、当該２段等化器の出力ｙ_ｋを形成する。
【００９５】
トレリスデコーダ２５０の出力（即ち、信号ａ_ｋ）は、エラーユニット１４２０にも供給される。トレリスデコーダ２５０はエラーユニット１４２０に対して、ａ_ｋを生成した状態と同一の状態の数を表す信号も送出する。この数は“信頼度”数と呼ばれ、図１４においては文字“ＣＯＮＦ”により表されている。この“信頼度”数は平均され、該平均された結果がエラー計算の型式を制御するために使用される。エラーユニット１４２０は、出力信号ｙ_ｋも入力する。該エラーユニット１４２０はエラー信号ｅ_ｋを算出して出力する。エラーユニット１４２０はエラーを、ブラインドエラー計算アルゴリズム又は最小平均二乗（ＬＭＳ）計算アルゴリズムの何れかを使用して算出することができる。
【００９６】
図１５は、２段等化器１４００の構成１５００の有利な実施例のブロック図を示す。この構成において、当然ハードウェアを共有するブロックは、本発明の２段等化器の小型の構成への繋ぎ目のない統合のために、一緒にまとめられる。該構成１５００において、順方向等化器フィルタユニット１５１０は２つの入力を有している。第１の入力Ｒ_ｋはタップ更新の計算のために必要である。第２入力ｒ_ｋは、出力ｙ_ｋの計算のために必要となる。
【００９７】
判定帰還型等化フィルタユニット１５２０は、Ｘ個のシンボル入力１５３０を有している。文字Ｘはトレリスデコーダの逆辿りメモリの深度を表している。判定帰還型等化フィルタユニット１５２０の２つの出力は、判定帰還型等化フィルタ（ＤＦＥ１）７２０及び判定帰還型等化フィルタ（ＤＦＥ２）１３４０の出力に対応している。
【００９８】
エラーはエラーユニット１４２０において計算され、タップ更新のために順方向等化器フィルタユニット１５１０及び判定帰還型等化フィルタユニット１５２０に渡される。スライサ１５５０は、スライサ判定を行うために設けられている。制御ユニット１５６０は制御信号を供給する。
【００９９】
構成１５００は信号ｒ_ｋ及びｂ_ｋを記憶するために遅延ユニット（ランダムアクセスメモリ（ＲＡＭ）１５４０内に）を必要とする。信号ｒ_ｋは、
【数１０】

なる式から算出される。また、信号ｂ_ｋは、
【数１１】

なる式から計算される。系列ｒ_ｋ及びｂ_ｋの両者は単一のメモリ（ＲＡＭ）１５４０を使用して記憶することができる。
【０１００】
以上、本発明を特定の実施例に関して詳細に説明したが、当業者は、本発明の広い形で思想及び範囲から逸脱すること無しに、本発明において種々の変形、置換、修正、変更及び適用を行うことができると理解すべきである。
【図面の簡単な説明】
【図１】図１は、例示的な高精細テレビジョン（ＨＤＴＶ）受信機のブロック図である。
【図２】図２も、例示的な高精細テレビジョン（ＨＤＴＶ）受信機のブロック図である。
【図３】図３は、１２グループのインターリーブされたデータシンボル用の１２個の並列なトレリスエンコーダ及び前置コーダを有するトレリスエンコーダのブロック図である。
【図４】図４は、１つの例示的なトレリスエンコーダ及び前置コーダ（１２の斯様なユニットの１つが図３に示されている）及び８レベルシンボルマッパのブロック図である。
【図４Ａ】図４Ａは、配座コード値Ｒの４つの部分組ａ、ｂ、ｃ、ｄを示す。
【図５Ａ】図５Ａは、図４に示す例示的なトレリスエンコーダに適用可能なトレリス図を示す。
【図５Ｂ】図５Ｂは、図４に示す例示的なトレリスエンコーダに適用可能な状態図を示す。
【図５Ｃ】図５Ａは、図４に示す例示的なトレリスエンコーダに適用可能なトレリスコード値表を示す。
【図６】図６は、例示的なＡＴＳＣトレリスデコーダのブロック図を示す。
【図７】図７は、順方向等化器（ＦＥ）フィルタ及び判定帰還型等化器（ＤＦＥ）フィルタを有する適応型チャンネル等化器のブロック図である。
【図８】図８は、適応型チャンネル等化器に使用する適応型有限インパルス応答（ＦＩＲ）フィルタのブロック図を示す。
【図９】図９は、本発明のブロック図で、順方向等化器（ＦＥ）フィルタのトレリスデコーダに対する接続、及び該トレリスデコーダの判定帰還型等化器（ＤＦＥ）フィルタに対する接続を示す。
【図１０】図１０は、本発明のブロック図で、トレリスデコーダの判定帰還型等化器（ＤＦＥ）に対する接続を、より詳細に示す。
【図１１】図１１は、第１等化器と第１トレリスデコーダとの組合せ、及び第２等化器と第２トレリスデコーダとの組合せを示すブロック図である。
【図１２】図１２は、本発明の方法の有利な実施例を表すフローチャートを示す。
【図１３】図１３は、本発明の２段等化器の有利な実施例を表すブロック図を示す。
【図１４】図１４は、余り複雑でない形態の本発明による２段等化器の有利な実施例を表すブロック図を示す。
【図１５】図１５は、本発明の２段等化器を実施化する有利な実施例を表すブロック図を示す。

Claims

２段判定帰還型等化器において、
第１順方向等化器フィルタ、第１判定帰還型等化フィルタ及びトレリスデコーダを有する第１段等化器であって、前記第１判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力に結合され、前記第１判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力からチャンネル等化において推定として使用するためのシンボル値を得ることができるような第１段等化器と、
前記第１段等化器に結合されると共に、第２順方向等化器フィルタ及び第２判定帰還型等化フィルタを有する第２段等化器であって、前記第２判定帰還型等化フィルタの入力が前記トレリスデコーダの出力に結合されているような第２段等化器と、
を有することを特徴とする２段判定帰還型等化器。
請求項１に記載の２段判定帰還型等化器において、前記第２段等化器が前記第１段等化器の帰還パスにおける待ち時間により生じる後エコーを相殺することを特徴とする２段判定帰還型等化器。
請求項１に記載の２段判定帰還型等化器において、前記第２段等化器に結合された出力を持つバッファを更に有し、該バッファは前記第１段等化器の入力に供給される入力信号を入力することができ、該バッファは前記入力信号の前記第２段等化器への伝達を遅延することができることを特徴とする２段判定帰還型等化器。
請求項３に記載の２段判定帰還型等化器において、前記第２段等化器が前記第１段等化器の帰還パスにおける待ち時間により生じる前エコーを相殺することを特徴とする２段判定帰還型等化器。
請求項４に記載の２段判定帰還型等化器において、前記前エコーは前記第２段等化器において、前記前エコーが相殺されるようにするような前記バッファにおける遅延Ｄの量を選択することにより相殺されることを特徴とする２段判定帰還型等化器。
請求項３に記載の２段判定帰還型等化器において、前記第１段等化器が該第１段等化器の帰還パスにおける待ち時間により生じる前エコーを相殺することを特徴とする２段判定帰還型等化器。
２段判定帰還型等化器を有し、トレリス符号化された信号を復号することができるテレビジョン受信機において、前記２段判定帰還型等化器が、
第１順方向等化器フィルタ、第１判定帰還型等化フィルタ及びトレリスデコーダを有する第１段等化器であって、前記第１判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力に結合され、前記第１判定帰還型等化フィルタが前記トレリスデコーダの各パスメモリ出力からチャンネル等化において推定として使用するためのシンボル値を得ることができるような第１段等化器と、
前記第１段等化器に結合されると共に、第２順方向等化器フィルタ及び第２判定帰還型等化フィルタを有する第２段等化器であって、前記第２判定帰還型等化フィルタの入力が前記トレリスデコーダの出力に結合されているような第２段等化器と、
を有することを特徴とするテレビジョン受信機。
２段判定帰還型等化器におけるエラーを低減する方法において、
第１順方向等化器フィルタ、第１判定帰還型等化フィルタ及びトレリスデコーダを有する第１段等化器を用いてシンボルストリームの推定を得るステップと、
前記シンボルストリームの前記推定を、第２順方向等化器フィルタ及び第２判定帰還型等化フィルタを有する第２段等化器に供給するステップと、
前記第２段等化器におけるエラーを前記トレリスデコーダからの判定を使用して最小化するステップと、
を有していることを特徴とする方法。
請求項８に記載の方法において、
前記第２段等化器において前記第１段等化器の帰還パスにおける待ち時間により生じる後エコーを相殺するステップ、
を有することを特徴とする方法。
請求項８に記載の方法において、
前記第２段等化器において前記第１段等化器の帰還パスにおける待ち時間により生じる前エコーを相殺するステップ、
を有していることを特徴とする方法。
請求項１０に記載の方法において、前記第２段等化器への入力信号の伝達を遅延させることが可能なバッファにおいて遅延量Ｄを選択し、該選択された遅延量Ｄが前記前エコーを相殺させるようにすることにより、前記前エコーが前記第２段等化器において相殺されることを特徴とする方法。
請求項８に記載の方法において、前記第１順方向等化器フィルタ及び前記第２順方向等化器フィルタの順方向フィルタ係数ｆｋが、Ｄ個のシンボルの期間にわたり一定に留まることを特徴とする方法。
請求項１２に記載の方法において、
前記２段判定帰還型等化器の出力ｙｋと、前記トレリスデコーダの出力ａｋと、及びトレリス出力ａｋを生成した状態と同一の状態の数を表す前記トレリスデコーダから出力される信号とから、エラー信号ｅｋを形成するステップ、
を更に有していることを特徴とする方法。