CN100471186C - 两级判断反馈均衡器、在其中减少差错的方法和电视接收机 - Google Patents

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Abstract

为了用于能够对格栅编码的信号进行解码的接收机，公开了一种在两级判断反馈均衡器中减少误差传播的装置和方法。本发明的装置包括第一级均衡器(1310)，后者包括第一前向均衡器滤波器(710)、第一判断反馈均衡滤波器(720)和格栅解码器(250)。本发明的装置还包括第二级均衡器(1320)，后者包括第二前向均衡器滤波器(1350)和第二判断反馈均衡滤波器(1340)。该两级判断反馈均衡器可以从格栅解码器(250)获得符号值，并利用该符号值作为信道均衡用的估计值。在本发明的一个实施例中，设置两级判断反馈均衡器，其中前向滤波系数在D个符号的持续时间内保持恒定。

Description

两级判断反馈均衡器、在其中减少差错的方法和电视接收机
技术领域
本发明一般地涉及数字通信装置，更具体地说，涉及用于操作格栅(trellis)编码系统中的两级均衡器、以便利用来自格栅解码器的符号流信息、提供用于判断反馈(decision eedback)均衡器的估计值来减少差错的系统和方法。
背景技术
数字高分辨率电视(HDTV)大联盟是电视行业中电视制造和研究组织的团体。经过多年的合作努力之后，该大联盟研制和提出了数字HDTV系统的标准。该大联盟的标准被联邦通信委员会(FCC)(略加修改后)采用为官方的HDTV广播标准。该标准被称为先进电视系统委员会数字电视标准(“ATSC标准”)。
HDTV通过陆地广播信道发射的ATSC标准利用这样一种信号，它调制为速率10.76MHz的8级残留边带(VSB)符号流的12个独立时分多路格栅编码数据流的序列构成。该信号被转换成符合其后借以广播该信号的标准VHF或UHF陆地电视信道的6MHz频带。
ATSC标准要求按照8级(亦即3比特)一维构像(constellation)对HDTV信号的两比特数据符号进行格栅编码。每个数据符号的1比特预编码，另一比特接受1/2编码率，按照4状态格栅码产生两个编码比特。为了进行交错，12个相同的编码器和预编码器对依次出现的每12个数据符号进行操作。符号0，12，24，36，...编码为一个序列。符号1，13，25，37，...编码为第二序列。符号2，14，26，38，...编码为第三序列。如此类推，总共编码12个序列。因此，ATSC标准要求HDTV接收机有12个格栅解码器，用于信号中的12个时分交错数据符号序列。HDTV接收机中的每一个格栅解码器对编码数据符号流中的每隔12个数据符号进行解码。
在ATSC标准接收机中格栅解码器用来接收紧接在转换成8-VSB符号之前被格栅编码、调制并广播的原始数字信号。格栅编码的采用改善了接收信号的信噪比，而12个独立流的时分多路复用减小了驻留在同一频率上的模拟NTSC广播信号受到同信道干扰的可能性。缩写NTSC代表国家电视标准委员会。
用于4状态格栅编码的每个格栅解码器按照众所周知的Viterbi解码算法工作。每个解码器包括分支计量(metric)发生器装置、相加-比较-选择装置和路径存储器装置。见例如，“Trellis-codedModulation With Redundant Signal Set，PartI，Introduction；part II，State of the Art”(带有冗余信号集的格栅编码调制，第一部分，引言，第二部分，现状)，G.Ungerboeck，IEEE CommunicationMagazine，Vol.25，第5-21页，1987年2月。
除被噪声破坏外，发射的信号还受到确定性信道畸变和多路径干扰引起的畸变影响。因而，一般都在格栅解码器的前面采用自适应信道均衡器来补偿这些影响。其目的是建立尽量与发射机12个格栅编码器所建立的符号流相似的符号流。
一种通用的均衡器结构利用称为判断反馈均衡器(DFE)的第二均衡器。在这种结构中，传统的或前向均衡器(FE)用DFE加以补充。DFE的输入是整个均衡器(FE和DFE)的当前输出符号的原发射值的估计值。判断反馈均衡器(DFE)的输出随后加在前向均衡器(FE)的输出上，以产生输出符号。在典型的实现中，输出符号的这个估计是简单地通过对均衡器的输出进行“切片”(slicing)获得的。术语“切片”是指取出最接近实际输出的(由8-VSB ATSC标准规定的8级)允许符号值的过程。利用判断反馈均衡器(DFE)中“切片”后的符号就能够以最小的复杂性给出接近最优的误码率性能。但是，这种方法有切片误差引起的误差传播的问题。因为HDTV信号的均衡器之后典型的符号误码率可以高达20％，若DFE滤波器分支数量大，则这可能是一个严重的问题。
在均衡器之后，HDTV信号在格栅解码器中解码，格栅解码器利用Viterbi算法根据发射机中完成的1/2速率格栅编码对符号流进行解码。如前所述，ATSC标准规定12个格栅编码器和解码器以时分多路复用的方式并行使用。然后在格栅编码之后进行字节去交错和里德-索洛蒙解码，以便进一步纠正信号中的传输差错。
当前技术上需要一种减小一般用于格栅编码系统的、尤其用于ATSC VSB接收机的判断反馈均衡器中误差传播的系统和方法。
为了克服先有技术中的上述缺陷，本发明的系统和方法利用来自格栅解码器的符号流信息减少判断反馈均衡器中的误差传播。本发明提供一种改进的两级格栅编码系统来减少误差传播。
自适应信道均衡器的输出符号是格栅解码器的输入。与诸如“切片”等“硬”判决相反，格栅解码器用“软”判决来确定原来发射的最可能的符号值。软判决方法考虑格栅编码器允许跟在具有给定值的符号之后的符号取的有限数值集。软判决方法利用这种附加的信息来获得比只考虑当前符号的硬判决方法所获得的更可靠的实际值的估计值。
本发明的系统和方法利用来自格栅解码器的信息来产生均衡器输出的估计值，用作判断反馈均衡器(DFE)的输入。本发明的系统和方法基本上把格栅解码器包括在均衡器中，以便提供判决反馈均衡器所需的实际符号值的估计值。由于对由以前接收的符号构成并具有特定长度的路径进行反向跟踪的Viterbi算法的性质，不仅为当前符号提供估计值，而且为构成这一路径的所有以前的符号提供估计值。既然已知Viterbi算法提供在高斯信道噪声的条件下所发射的符号数据值的最佳估计值，这样的途径就会得出比以前利用对均衡器的输出进行简单切片所能获得的更可靠的输入判断反馈均衡器(DFE)的数据。这又造成均衡器更好的性能，并因而更可靠的输入格栅解码器的数据。
相关的方法利用第二均衡器，其判断反馈均衡器(DFE)的输入是这种格栅解码器的输出以及用于均衡器自适应的训练序列。由于格栅解码器提供符号数据的最佳估计值，所以它的输出就可以可靠地用作训练序列，尽管它只是一个估计值，而且并不像已知的训练序列那样构成对发射数据的先验知识。
由12个时分多路复用Viterbi解码器构成的ATSC格栅解码器系统相当复杂，而且要求相当大量的硬件来实现。另外，一般说来，就实现它所需的硬件数量而言，自适应信道均衡器是数字式数据解调器最复杂的组件。因此它也是最昂贵的组件。
按照本发明原理的格栅解码器适合于对多个交错的数据符号序列中的每一个进行解码，每个序列都已经按照具有允许的格栅编码值的多级构像进行格栅编码。这样的解码器包括分支计量发生器，用以为每一个序列产生每一个格栅状态的分支计量，后者是为这样的序列中依次出现的数据符号依次确定的。分支计量和格栅状态信息提供给相加-比较-选择(ACS)装置，后者确定最佳计量路径，该路径按照每一个序列中依次接收的数据符号针对每一个序列被依次更新。所述解码器还包括顺序的路径存储器级，每一级的输出都是紧接着的下一级的输入，每一级都从其前一级接收并存储一个指针，后者识别通过该格栅的具有对每个所述序列中以前接收的数据符号而言最佳的计量的路径，第一级从ASC装置接收并存储一个指针，后者识别通过该格栅的具有对每个所述序列中当前接收的数据符号而言最佳的计量的路径。于是，最后一个存储器级将在其中存储一个指针，后者用于与所有路径存储器级中所存储的格栅状态的每个序列中最早一个数据符号对应的格栅状态，由此格栅状态指示所述最早数据符号的完全解码值。
按照本发明的一个特征，解码器利用这样一个事实，即对于某一个格栅码，包括ATSC标准的4级状态码，格栅状态可以划分成多个独特的组，使得给定组中任何时候存在的状态都只能从同一组中的前一个格栅状态产生。此外，任何存在的状态都可以从数量少的可能的前一状态中产生。同时具有这两个特征的码称为“充分定义”码。具体地说，对于较大量的充分定义码，可能的前一状态的数量取决于格栅编码输入比特的数目。在ATSC标准中并在当前正在使用的大多数格栅码中该数目为1，因而在这些码中可能的前一状态的数目只是2。ATSC标准的4状态格栅码是充分定义码的一个例子，因而可以设置两个ASC子装置，以便分别为第一和第二组中各自一个中仅有的两个格栅状态产生最佳计量路径数据。因而每个这样的ASC子装置在设计和操作上都简单得多，这会是为所述组中的两个只用一个ASC子装置。这种途径可以用于任何数目的状态的充分定义的码。例如，采用8状态码会有4组，每组2个状态，而4个ACS装置各处理一个这样的组。
按照本发明的另一特征，路径存储器装置可以由单个随机存储器(RAM)中顺序的存储段组成，作为路径存储器装置的简化把要求的输入/输出减少类似的数量。
在本发明中开发的“充分定义”码的另一个特征是简化格栅码每个状态所要求的路径存储器装置。因为任何存在的状态都只会从为数不多的“s”个可能的先趋状态达到，所以不必存储指向所有可能的先趋状态的指针。反之，只存储一个在可能的先趋状态一个小集合之间进行区分的指针。这只要求数目至少等于log2s的存储器单元。利用识别特定几个集合的信息以便清楚地确定指向先前状态的指针。这意味着确定指向先前状态的指针所要求的额外逻辑所付出的代价小。但是，充分定义码的第二个条件，亦即特定几组码状态的码使得任何时候给定组中那些存在的状态只会从同组的先前状态中产生，这就保证了额外的逻辑实际上比实现传统的路径存储器装置所要求的简单。就4状态ATSC码所要求的存储器而言，这样的简化可以达到缩小一倍的效果，而在8状态码的情况下，可缩小为1/3。因此存储能力的节约是显著的。
本发明的特别是对4状态ATSC码的另一个特征是在每一级可能的先趋状态之间选择指针所要求的路径存储器逻辑被简化，以致计算整个路径的每个反向跟踪部分所要求的组合逻辑中的传播延迟缩小一倍。在格栅解码器可以工作的速度方面，这有明显的好处，其结果是逻辑元件数量减少。
按照本发明的HDTV接收机适合于接收具有顺序数据帧的数字式HDTV信号，每个数据帧包括顺序的数据段，每个数据段包括顺序的数据符号，数据符号被交错以便形成多个数据流，每个数据流都是按照具有允许码值的多级构像的码进行格栅编码的。这样的接收机包括如上所述的格栅解码器。
发明内容
本发明的一个目的是提供一种系统和方法，用于利用来自格栅解码器的符号流信息来减少ATSC VSB接收机中判断反馈均衡器中的差错。
本发明的另一个目的是提供一种系统和方法，用于对格栅解码器中的符号的“最佳猜测”值进行解码。
本发明的一个目的也是提供一种系统和方法，用以把来自格栅解码器的符号“最佳猜测”值送往ATSC VSB接收机中的判断反馈均衡器。
本发明的另一目的是提供一种系统和方法，用以在带有利用来自格栅解码器的符号“最佳猜测”值的判断反馈均衡器的ATSC VSB接收机中完成信道均衡。
本发明的一个目的也是提供一种系统和方法，用以利用第一均衡器和第一格栅解码器的第一组合以及第二均衡器和第二格栅解码器的第二组合，来减少ATSC VSB接收机中判断反馈均衡器中的差错。
特别地，本发明提供了一种两级判断反馈均衡器，它包括：
第一级均衡器，它包括第一前向均衡器滤波器、第一判断反馈均衡滤波器和格栅解码器，其中所述两级判断反馈均衡器的输入端与所述第一前向均衡器滤波器的输入端相连，和其中所述第一前向均衡器滤波器的输出端连接到第一加法器装置的第一输入端，以及其中所述第一加法器装置的输出端与所述格栅解码器的输入端相连，并且其中所述第一判断反馈均衡滤波器的输入端与所述格栅解码器的每个路径存储器输出端相连，以及其中所述第一判断反馈均衡滤波器的输出端与所述第一加法器装置的第二输入端相连，所述第一判断反馈均衡滤波器可以从所述格栅解码器的每个路径存储器输出端中获得符号值，用作信道均衡的估计值；以及
第二级均衡器，它连接到所述第一级均衡器，所述第二级均衡器包括第二前向均衡器滤波器、第二判断反馈均衡滤波器和第二加法器装置，其中所述第二前向均衡器滤波器的输出端与所述第二加法装置的第一输入端相连，和其中所述第二判断反馈均衡滤波器的输出端与所述第二加法器装置的第二输入端相连，以及其中所述第二加法器装置的输出端与所述两级判断反馈均衡器的输出端相连，并且其中所述第二判断反馈均衡滤波器的输入端与所述格栅解码器的输出端相连。
本发明还提供了一种能够对格栅编码的信号进行解码的电视接收机，它包括一种两级判断反馈均衡器，所述两级判断反馈均衡器包括：
第一级均衡器，它包括第一前向均衡器滤波器、第一判断反馈均衡滤波器和格栅解码器，其中所述两级判断反馈均衡器的输入端与所述第一前向均衡器滤波器的输入端相连，和其中所述第一前向均衡器滤波器的输出端连接到第一加法器装置的第一输入端，以及其中所述第一加法器装置的输出端与所述格栅解码器的输入端相连，并且其中所述第一判断反馈均衡滤波器的输入端与所述格栅解码器的每个路径存储器输出端相连，和其中所述第一判断反馈均衡滤波器的输出端与所述第一加法器装置的第二输入端相连，所述第一判断反馈均衡滤波器可以从所述格栅解码器的每个路径存储器输出端中获得符号值，用作信道均衡的估计值；以及
第二级均衡器，它连接到所述第一级均衡器，所述第二级均衡器包括第二前向均衡器滤波器、第二判断反馈均衡滤波器和第二加法器装置，其中所述第二前向均衡器滤波器的输出端与所述第二加法器装置的第一输入端相连，和其中所述第二判断反馈均衡滤波器的输出端与所述第二加法器装置的第二输入端相连，以及其中所述第二加法器装置的输出端与所述两级判断反馈均衡器的输出端相连，并且其中所述第二判断反馈均衡滤波器的输入端与所述格栅解码器的输出端相连。
本发明又提供了一种用于在两级判断反馈均衡器中减少差错的方法，所述方法包括以下步骤：
利用第一级均衡器获得符号流的估计值，所述第一级均衡器包括第一前向均衡器滤波器、第一判断反馈均衡滤波器和格栅解码器；以及
向第二级均衡器提供所述符号流的所述估计值，所述第二级均衡器包括第二前向均衡器滤波器和第二判断反馈均衡滤波器；
所述第二级均衡器利用来自所述格栅解码器的判决把差错减到最小。
以上相当粗线条地勾画了本发明的特征和技术上的优点，使得本专业的技术人员可以更好地理解以下对本发明的详细描述。本发明的其他特征和优点将在下面描述，它们构成本发明的权利要求书的要点。本专业的技术人员应该认识到，利用所公开的概念和特定的实施例作为基础，不难进行修改和设计，以便实现本发明的同样的目的。本专业的技术人员还应该认识到，这样等价的结构在其最宽广的形式上并未脱离本发明的精神和范围。
在详细描述本发明之前，最好阐明在这个专利文献中使用的词和短语的定义：术语“包括”和“包含”及其衍生词意味着无限制的包括；术语“或”是包含性的，意思是和/或；短语“与...有关的”和“与...相关的”及其衍生词的意思可以是包括、被包括在...内、与...互相连接、包含、被包含于...、与...连接、与...耦合、可与...连通、与...合作、交错、重叠、接近于...、受...约束、具有、具有...特性等等；术语“控制器”、“处理器”或“装置”是指任何装置、系统或其部分，它控制至少一种操作，这样一种装置可以用硬件、固件或软件或它们之中的至少两个的某种组合实现。应该指出，与任何特定控制器相关的功能可以是集中式的或分布式的、本地的或远程的。具体地说，控制器可以包括一个或多个数据处理器和相关的输入/输出装置和存储器，它执行一个或多个应用程序和/或一个操作系统程序。某些词和短语的定义将在这个专利文献中提供。本专业普通的技术人员应该明白，在许多情况下，若不是大部分情况下，这样的定义适用于这样定义的词和短语以前的以及将来的应用。
附图说明
为了更完全的理解本发明及其优点，以下的描述将结合附图，附图中相同的号码标示相似的对象，其中：
图1示出示范性的高分辨率电视(HDTV)发射机的方框图；
图2示出示范性的高分辨率电视(HDTV)接收机的方框图；
图3示出格栅解码器的方框图，所述格栅解码器包括用于12组交错的数据符号的12个并行格栅编码器和预编码器装置；
图4示出示范性的格栅编码器和预编码器装置(图3所示为12个这样装置中的一个)和8级符号映射器的方框图；
图4A示出构像码值R的4个子集a，b，c，d；
图5A，5B和5C分别示出可用于图4所示的示范性的ATSC格栅编码器的格栅示意图、状态示意图和格栅码值列表；
图6示出示范性的ATSC格栅解码器的方框图；
图7示出包括前向均衡器(FE)滤波器和判断反馈均衡器(DFE)滤波器的自适应信道均衡器的方框图；
图8示出用于自适应信道均衡器的自适应有限脉冲响应(FIR)滤波器的方框图；
图9示出本发明的表示前向均衡器(FE)滤波器到格栅解码器的连接和格栅解码器到判断反馈均衡器(DFE)滤波器的连接的方框图；
图10示出本发明的更详细地表示格栅解码器到判断反馈均衡器(DFE)滤波器的连接的方框图；
图11示出表示第一均衡器和第一格栅解码器的组合以及第二均衡器和第二格栅解码器的组合的方框图
图12示出说明本发明方法的有利的实施例的流程图；
图13示出表示本发明两级均衡器的有利的实施例的方框图；
图14示出以较不复杂的形式表示本发明两级均衡器的有利的实施例的方框图；以及
图15示出表示实现本发明两级均衡器的有利的实施例的方框图。
具体实施方式
下面将要讨论的图1至15和本专利文献中描述本发明的原理用的实施例都只是举例说明性地给出的，不应以任何方式限制本发明的范围。在对下面示范性的实施例的描述中，本发明是与高分辨率电视系统结合的并用于这一方面。本专业的技术人员会意识到，对本发明的示范性的实施例不难加以修改，用于对数字式数据进行调制和解调的其他类似的系统类型。
图1示出示范性的高分辨率电视(HDTV)发射机100的方框图。与MPEG兼容的数据分组用里德-索洛蒙(Reed Solomon)(RS)编码器110进行前向纠错(FEC)编码。然后用数据交错器120对每个数据场顺序的段中的数据分组进行交错，然后用格栅编码器装置130对交错后的数据分组进一步交错和编码。格栅编码器130产生代表每个符号3比特的数据符号流。这3比特中的1比特是预编码的，而其他2比特由4状态格栅编码产生。
正如将要更充分讨论的，格栅编码器装置130包括12个并行的格栅编码器和预编码器，以便提供12个交错编码后的数据序列。每个格栅编码器和预编码器装置编码的3比特在多路复用器140中与场和段同步比特序列相结合。前导信号由前导插入装置150插入。然后用VSB调制器160对该数据流进行残留边带(VSB)抑制载波8级调制。最后由射频(RF)转换器170将该数据流上变频为射频。
图2示出示范性的高分辨率电视(HDTV)接收机200的方框图。所接收的RF信号由调谐器210降频转换为中频(IF)。然后该信号由中频滤波器和检波器220进行滤波并转换为数字形式。于是检波信号采用数据符号流的形式，每个数据符号表示8级构像中的一级。然后用NTSC抑制滤波器230进行滤波，并用均衡器和相位跟踪装置240进行均衡和相位跟踪。然后用格栅解码器装置250对恢复的编码数据符号进行格栅解码。再用数据去交错器260进一步去交错。然后用里德-索洛蒙解码器270对该数据符号进行里德-索洛蒙解码。这样便恢复发射机100所发射的与MPEG兼容的数据分组。
图3图解说明来自数据交错器120的交错后的数据如何在格栅编码过程中进一步交错。格栅编码器装置130的多路分解器310把12个数据符号的每个顺序的序列分布在12个顺序的格栅编码器和预编码器320A，320B，320C，...320K和320L之间。12个顺序的格栅编码器和预编码器的编码输出由多路复用器330进行时分多路复用处理，以形成单一数据流。然后把该单一数据流送到格栅编码器装置130的8级符号映射器430。
图4示出示范性的格栅编码器和预编码器装置320及其向8级符号映射器430的输出的方框图。图4中未示出的多路复用器330把格栅编码器和预编码器装置320A连接到8级符号映射器430。格栅编码器和预编码器装置320A包括预编码器410和格栅编码器420。准备编码的每个数据符号都包括两比特，X1和X2。比特X2由预编码器410编码，预编码器410包括一比特寄存器440用以产生预编码比特Y2。比特Y2并不由格栅编码器420进一步改变，并作为比特Z2输出。
另一个输出比特X1不通过预编码器410。比特X1(亦标为比特Y1)则通过格栅编码器420。格栅编码器420利用1比特寄存器450和460按照速率1/2格栅码对比特X1进行编码。其结果是作为比特Z0和比特Z1输出。因此，由格栅编码器420向8级符号映射器430输出3比特(亦即，比特Z0，比特Z1和比特Z2)。8级符号映射器430把该3比特转换成可允许码值的8级构像中的值R。R的可允许码值是-7，-5，-3，-1，+1，+3，+5和+7。这些值相当于8级符号映射器430中所示的3比特组合。
对数据符号12个交错序列中的每一个进行上述过程。8级符号映射器430包括查询表，用以为3个输入比特的给定集选择正确的R码值。已经看到，8级构像具有比特Z1和Z0的4个可能的子集，每个子集具有两个可能的构像数值，依预编码的比特Z2是0还是1而定。这些子集和相应的构像值示于图4A。该编码器及其操作的其他细节列于ATSC标准的附录D。对于对格栅编码和解码中涉及的逻辑操作的基本描述，请参见H.Taub等所著的“Principles of CommunicationSystems(通信系统的原理)”第二版，pp.562-571，McGraw Hill，NewYork，1986年。
为了理解单个格栅编码器如何能够对从HDTV信号获得的数据符号的12个交错序列进行解码，参见图5A中4个状态格栅示意图。图5A和图5B中相应的状态示意图忽略了图4中的预编码器410，后者补充格栅编码器420，因为预编码具有ATSC标准中描述的非常简单的反值(inverse)。图5A中的格栅示意图涉及图4中未编码比特X1在顺序符号周期中的顺序值。两个激活的寄存器，450和460具有比特值，后者在任何符号周期中确定4个可能的码状态“00”，“01”，“10”，“11”。若下一个X1比特为0，则当前码状态将改变为由离开当前状态的实线所指示的后续状态，而若X1比特为1，则当前状态变为由离开当前状态的虚线所指示的后续状态。解码器的输出是每一种情况下状态改变线末端所指示的Z1，Z0子集。
这样，例如，若当前码状态D1，D0是“01”而下一个X1比特为“0”，则下一个码状态D1，D0将为“10”，而解码器Z1，Z0输出子集将是“01”。如上所述，由解码器接收的预编码比特Z2用来在可能从格栅状态之间每个转变得到的两个可能的输出之间进行区分。从未编码输入比特X1得出的可能的编码输出子集Z1，Z0和当前(PS)和下一个(NS)码状态D1，D0之间可能的转变示于图5C的表中。对于每一个给定的码状态(亦即，寄存器450和460中比特的值D1，D0)，由输入比特X1可以产生的只有两种可能的转变，依它是0还是1而定。如在图5A中看到的，给定一个特定的初始码状态D1，D0(其典型值为“00”)，输入比特X1特定的序列将选择通过格栅示意图的特定路径。输出Z1，Z0有4个可能的值，构成图4A中所示的上述a，b，c和d的4个子集，并且还被标记在图5A中的状态转变线上。所述码状态和可能的转变还示于图5B中的状态示意图中。其中每一条转变线利用下式来标记：
(X1)/(Z1Z0)           (1)
式中X1是输入比特值，而Z1Z0是结果编码的输出子集。
格栅解码器必须从所接收的受噪音破坏的发射序列的编码版本重构数据符号的发射序列。第一步是识别由所接收的符号表示的码子集。然后通过让所接收的符号通过具有处于该两构像点之间刚好一半的级上的阈值集的检波器，从与该子集对应的两个构像点中选择最接近的一个。用这样的方法准确确定所发射的编码的符号。
为了评价所接收的编码符号序列，必须准确确定通过格栅示意图的路径。本质上，必须从存在的通过格栅示意图的所有可能的路径选择“最接近”于实际接收的符号序列的路径。尽管这在最初看来需要过大的计算量，但是利用Viterbi算法可以达到显著的简化。这在Viterbi等人所著的“Principles of Digital Communication andCoding(数字通信和编码原理)”，McGrAw Hill，New York，1979年，一书中作了描述。按照Viterbi算法，格栅解码过程每个阶段存活的路径数目等于格栅码的格栅状态总数。就是说，包括最匹配实际接收序列的唯一一条存活路径继续跟随格栅的状态。这基于这样观测结果，即在所接收的序列和格栅中特定分支之间的匹配可以用计量来描述，而该分支计量是相加的。一条路径的累计计量被称为路径计量，是该路径所有分支计量的总和。每个分支计量相当于对应于图5A格栅示意图中特定分支的输出和对应于该分支的实际接收的符号值之间的差值。
因此，Viterbi解码器需要分支计量发生器(BMG)装置，它计算所接收的比特值和引向在该比特周期过程中存在的码状态的所有格栅路径的比特值之间每个比特周期中的距离(“分支计量”)。分支计量提供给维持累积路径计量的相加-比较-选择(ACS)装置，每个码状态一个。ACS装置还为每个后续新的码状态决定具有对该状态最小(亦即最优)的路径计量，并将该路径选出并以指针的形式存储在路径存储器装置(PMU)中，定义通向该码状态的新路径。这便是通向该码状态的最可能(存活的)格栅路径。最后，反向跟踪装置沿着累积存活路径进行反向跟踪，以便确定构成最可能的发射数据序列的比特序列。反向跟踪的步数称为解码深度，而反向跟踪路径上最老的比特作为解码比特输出。因此，反向跟踪装置必须以指针或“判决矢量”的形式存储前述最近的反向跟踪步数。
按照以上描述，对于每一个目的状态(在图5A右侧)，ACS装置必须确定加到回到终结于该目的状态的前行各状态的已经累积的路径计量上的适当的分支计量，然后把具有最小结果路径计量的一个选作存活路径。
注意，得出存活路径的状态转变的描述必须存储在一个序列中接收的后续符号之后。这包括导向当前状态的累积路径计量，以及所有先前状态之间为达到当前状态的转变的精确顺序。显然，存储导向给定状态的所有可能的转变是不可能的。一种次优的解决方案是存储直至达到当前状态之前的规定状态个数的所有转变。然后用对应于存储在路径存储器装置(PMU)的对应于当前转变时存在的所有状态之间得出最佳计量的最早分支的指针的格栅状态转变来确定解码的符号。这样解码的符号是通过识别预编码比特，以及a，b，c或d子集的哪一个对应于如上所述的编码比特来描述的。这种格栅解码策略是众所周知的，并在上面引用过的Viterbi所著的教科书以及在H.Lou等人所著的题为“A Programmable Parallel Processor Architecture ForViterbi Detector(Viterbi检波器用的可编程并行处理器)”，Globecom，1990中作过描述。
每一个存活路径计量的转变历史都存储在路径存储器装置(PMU)中。把以存储为主的功能与其逻辑功能分开的PMU的简化实现在C.M.Rader所著题为“Viterbi解码器的存储器管理”，IEEE Trans.Comms.，Vol.Com-29，No.9，September1981的技术文献中作了描述。基本上，中心思想是计算与当前状态最对应的过去的状态转变序列。于是需要为每个状态存储的是指向最对应的过去状态的选择性指针。然后可以依次使用这些指针来识别PMU最早阶段上所选择的分支，并随后识别整个序列中初始解码的符号。
图6示出示范性的ATSC格栅解码器250的方框图。格栅解码器装置250包括分支计量发生器(BMG)装置610、相加-比较-选择(ACS)装置620、路径存储器装置(PMU)630、反向跟踪装置640和子集位延迟装置650。格栅解码器装置250还包括子集比特多路复用器670和输出解码逻辑装置680。分支计量发生器(BMG)装置610中术语“met_a”，“met_b”，“met_c”和“met_d”是指与每个子集(a，b，c，d)对应的当前输入符号的分支计量。分支计量发生器(BMG)装置610中术语“sub_a”，“sub_b”，“sub_c”和“sub_d”是指用于与每个子集(a，b，c，d)对应的当前输入符号的子集(未编码)比特。相加-比较-选择(ACS)装置620中的术语“svr0”，“svr1”，“svr2”和“svr3”是指指向先前格栅状态的指针，所述先前格栅状态用于与每个可能的当前状态对应的存活路径。相加-比较-选择(ACS)装置620中的术语“SVR”是指累积计量最低的存活路径。指向每个存活路径的先前状态的指针“svr0”，“svr1”，“svr2”和“svr3”可以各用1个或2个比特实现。
应该明白，这里描述的格栅解码器装置250的组成元件只是示范性的，本专业的技术人员从这里给出的功能描述会明白，格栅解码器装置250的这些组成元件中的每一个的不同逻辑电路实现都可以采用。
BMG装置610的输入是从上面参照图2中的数字式接收机描述的发射的8级VSB信号的解调和检波中得出的数字化的基带数据符号流。如图4中符号映射器430所示，在完善的发射、没有畸变或噪音的理想情况下，该流中的每个符号都处于构成8-VSB解调器的构像的8个离散级中的一级。但在实际上，发射信道的噪音会影响每个符号的值。若噪音非常低，则检波的符号值(3比特)将比其他7级的任何一级更接近实际发射的符号的级，于是在原理上可以用简单的8级切片获得。但若噪音级超过某个值，则检波的符号级可能比较接近8个构像值中不正确的一个。就是在这些条件下其中每个编码符号的值取决于当前的以及先前的符号值的格栅编码使接收机比特差错率达到明显的改善。
图7示出用于均衡器和相位跟踪装置240的先有技术自适应均衡器700的方框图。先有技术自适应均衡器700包括前向均衡器(FE)滤波器710和判断反馈均衡器(DFE)滤波器720。前向均衡器(FE)滤波器710的输出在加法器装置730中加在判断反馈均衡器(DFE)滤波器720的输出上，以形成自适应信道均衡器700的输出。
前向均衡器(FE)滤波器710接收未经补偿的信道符号数据作为其输入。形成对照的是，判断反馈均衡器(DFE)滤波器720要求在符号被噪音破坏之前，通过信道发射的符号的“估计值”作为其输入。
如所周知，DFE滤波器720可以接收通过对均衡器输出简单“切片”产生的输出符号的估计值。术语“切片”是指取出最接近实际输出的(从8-VSB ATSC标准规定的8个级中)允许的符号值的过程。在图7所示的实施例中，级切片机740通过多路复用器750向DFE滤波器720提供“切片”符号。向DFE滤波器720提供输出符号的估计值的这种方法有切片误差引起的误差传播的问题。
亦是如所周知，DFE滤波器720可以或者适应“训练方式”或者适应“盲目方式(blind mode)”。在“训练方式”下DFE滤波器720在某些已知的时间(通过多路复用器750)接收已知符号的“训练序列”。DFE滤波器720把已知的训练序列与“用于训练后的适配的均衡器误差”加以比较。用于训练后的适配的均衡器误差是用已知的训练序列减去均衡器的输出而获得的。然后DEE滤波器720调整其操作，以便使均衡器的输出与训练信号的已知序列匹配。
作为另一方案，DFE滤波器720可以在“盲目方式”下工作。在“盲目方式”下DFE滤波器720从盲目误差装置760接收“用于盲目适配的均衡器误差”。盲目误差装置760把均衡器输出与数据预期的统计分布加以比较，以便产生均衡器误差的盲目适配。然后DFE滤波器720调整其操作，以便使均衡器输出与数据预期的统计分布匹配。
图8示出用于前向均衡器(FE)710和判断反馈均衡器(DFE)720的传统的自适应有限脉冲响应(FIR)滤波器800。计算FIR滤波器800的系数，以便尽可能补偿信道畸变。FIR滤波器800的长度对应于最大减损延迟，FIR滤波器800用来校正该最大减损延迟。
FIR滤波器800包括若干个滤波器分支(tap)单元(亦称“滤波器分支”)。每一个滤波器分支810包括数据存储寄存器820、系数存储寄存器830和乘法器840。乘法器840的输出是加法器装置850的输入。加法器装置850对加权的分支值求和，以便产生滤波器输出。滤波器分支810还包括系数自适应装置860，它计算更新的滤波器系数。系数自适应装置860有如下输入：(1)当前系数值，(2)数据分支值和(3)均衡器误差的量度(亦即，预期的信号值和实际的输出信号值之间的差值)。系数自适应装置860只在进行自适应过程时才工作。
一般用来计算滤波器系数的方法都采用众所周知的最小均方(LMS)算法。LMS算法是一种依次渐近技术，它用当前系数和数据分支值以及均衡器误差来计算新的系数值。LMS算法重复该程序直至每个滤波器系数都收敛为所希望的最佳值为止。
在典型的LMS算法中，利用以下公式计算系数矢量：
Cn+1＝Cn+μEdn             (2)
式中Cn为时间n的系数矢量，μ为自适应速度常数，而dn是时间n的滤波器中的数据矢量。E是从均衡器输出算出的误差。E可以以判决引导的方式利用嵌入数据流的已知训练序列计算。作为另一方案，E可以按照盲目方式利用CMA算法计算。缩写CMA代表“恒定模数算法”。
图9示出本发明的表示前向均衡器(FE)滤波器710到格栅解码器250的连接和格栅解码器250到判断反馈均衡器(DFE)滤波器720的连接的方框图。前向均衡器(FE)滤波器710的输出在加法器装置730中加在判断反馈均衡器(DFE)滤波器720的输出上，以便形成格栅解码器250的输入。格栅解码器250的路径存储器输出反馈到判断反馈均衡器(DFE)滤波器720。正如将要更充分地解释的，来自路径存储器输出的信息用来减小判断反馈均衡器(DFE)滤波器720的误差。
ATSC标准规定速率1/2码格栅解码器，其中符号交错进入12个不同的格栅解码器。ATSC标准规定路径存储器输出长度为12个符号至16个符号。于是，在当前可用的ATSC格栅解码器实施例中，一般在进行符号判决之前使用12至16个延迟的路径存储器。与交错结合时，延迟达144个符号(亦即，12个延迟乘12个符号)到192个符号(亦即，16个延迟乘12个符号)的等待时间。在这样的等待时间的情况下，格栅解码器的输出对于判断反馈均衡器(DFE)滤波器是没有什么用的。
但是，在本发明中，在格栅解码器250经过每个路径存储器级之后，可以为每个符号产生“最佳猜测值”，这将具有比在8级均衡器输出中所作的“硬”判决低的误差机率。这个“最佳猜测值”一旦可用，便可以反馈回DFE滤波器720。
格栅解码器250同时使整个反向跟踪路径可以用于12个格栅编码的数据流中的一个。在格栅解码器250中的每个反向跟踪存储器级中有分支计量和存活路径可以使用，由此可以对符号进行解码。每个符号的“最佳猜测值”用作准备提供给DFE滤波器720的符号改进的“估计值”。
因此，当路径存储器长度为16时，格栅解码器250可以提供有关最近16个符号的当前信息。有关一组16个符号的第一个(或最早一个)符号将会是准确的，因为这些符号是充分解码的。有关该组其余15个符号的当前信息将不如其余15个符号完全解码之后那样准确。但是有关该组其余15个符号的当前信息将会比从先有技术的方法可用的“硬”切片判决所得到的信息更准确。
图10示出更详细地表示格栅解码器250到判断反馈均衡器(DFE)滤波器720的连接的方框图。前向均衡器(FE)710是具有M个分支的滤波器。判断反馈均衡器(DFE)滤波器720是具有N个分支的均衡器滤波器。格栅解码器250的分支计量发生器(BMG)装置610和相加-比较-选择(ACS)装置620作为格栅解码器装置1010示于图10。
如前所述，在加法器装置730中前向均衡器(FE)710的输出加在判断反馈均衡器(DFE)滤波器720的输出上，以便形成格栅解码器装置1010的输入。最小均方(LMS)计算装置1020还也接收格栅解码器装置1010输入的拷贝。路径存储器(PMU)装置630、反向跟踪装置640和子集比特延迟装置650作为连续的几级示意地示于图10。具体地说，这些级包括级号1(No.1)1030、级号2(No.2)1040、级号3(No.3)1050、...级号X(No.X)1060。在ATCS标准中，数值X一般取12或16的值。
如图10所示，从X级中每一个的路径存储器输出连接到N分支DFE滤波器720的分支延迟线(TDL)。每一级提供12个符号的输入(对于ATCS标准，每12个符号一个符号输入)。每一个分支延迟线(TDL)连接到具有各自数据分支系数C[0:11]，C[12:23]，C[24:35]，...C[12(X-1):N]的各自的乘法器。各自的乘法器的输出在加法器装置1070中求和。加法器装置1070的输出反馈到加法器装置730。
这样，N分支DFE滤波器720便接收格栅解码器符号流中每个符号的改善后的估计值或者“最佳猜测值”。改善后的估计值与利用先有技术方法获得的“硬”切片判决相比具有更低的差错几率。
图11示出本发明的表示第一均衡器1110和第一格栅解码器1120的组合以及第二均衡器1140和第二格栅解码器1150的组合的方框图。第一均衡器装置1110包括前述类型的前向均衡器(FE)和判断反馈均衡器(DFE)。第二均衡器装置1140包括前述类型的前向均衡器(FE)和判断反馈均衡器(DFE)。
在本发明这个实施例中，第一均衡器和格栅解码器组合用来估计符号流，然后把所接收的符号流用于第二均衡器和格栅解码器组合。第一格栅解码器1120对第一均衡器装置1110的输出起作用。经过第一格栅解码器1120的贯通等待时间(亦即，大约12倍的反向跟踪深度(trace back depth))之后，输出硬判决。
在第一均衡器装置1110和第一格栅解码器1120并行路径中，数据在“先进先出”缓冲器1130中被缓冲。缓冲器1130补偿第一均衡器装置1110和第一格栅解码器1120的延迟。然后来自该缓冲器1130受到信道畸变的符号馈送到第二均衡器装置1140。第二均衡器装置1140的自适应采用不同于第一均衡器装置1120的误差计量。该误差是利用来自第一格栅解码器1120的硬判决计算的。这样，第二均衡器装置1120可以以基于数据的判决指引方式运行。
另外，第二均衡器装置1140的判断反馈均衡器(DFE)部分可以利用来自第一解码器1120的硬判决作为输入，以使第二格栅解码器1150中误差传播最小化。此外，因为从第二格栅解码器1150可以得到可靠的“最佳猜测值”，所以可以把它们反馈到第二均衡器装置1140的判断反馈均衡器(DFE)部分，进一步使误差传播最小化。然后，正如ATSC标准规定的，把第二格栅解码器1150的硬判决输出馈送到数据去交错器260，再馈送到里德-索洛蒙解码器
图12示出说明本发明方法的有利的实施例的流程图。该方法的步骤整体用号码1200标示。格栅解码器250的X个路径存储器输出端中的每一个连接到DFE滤波器720的X个滤波器分支单元的输入端(步骤1210)。在格栅解码器250的路径存储器装置630的每一级(级号1(No.1)1030，级号2(No.2)1040等等)中，符号被解码，它代表该符号的“最佳猜测值”(步骤1220)。
把X个解码的“最佳猜测”符号中的每一个送到DFE滤波器720中X个滤波器分支单元的相应的输入端(步骤1230)。DFE滤波器720利用X个解码的“最佳猜测”符号值作为估计值，以便进行信道均衡(步骤1240)。对出现在格栅解码器250的路径存储器装置630中的随后的一组X个符号中的每一个连续进行该过程(步骤1250)。
格栅解码器250必须能够提供与当前输入符号对应的整个存活路径。具体地说，构成这个路径的符号系列将反馈到DFE滤波器720。可以从状态转变和存储在相应路径存储器中的未编码码比特信息重构该符号序列。
图13示出表示本发明的两级均衡器1300的有利的实施例的方框图。两级均衡器1300一般包括第一级均衡器(EQ1)1310和第二级均衡器(EQ2)1320。第一级均衡器(EQ1)1310包括前向均衡器滤波器(FE1)710、判断反馈均衡滤波器(DFE1)720、格栅解码器250和加法器装置730。第二级均衡器(EQ2)1320包括前向均衡器滤波器(FE2)1350、判断反馈均衡滤波器(DFE2)1340和加法器装置1360。
令Rk代表第一级均衡器滤波器(EQ1)1310的输入。令数字(N1+1)代表前向均衡器滤波器(FE1)710的分支数。前向均衡器滤波器(FE1)710在时刻k的滤波器系数为fk＝{fk 0，fk 1，...，fk N1}。在时刻k，前向均衡器滤波器(FE1)710的输出为Bk。
类似地，令数字N2代表判断反馈均衡滤波器(DFE1)720的分支数。判断反馈均衡器滤波器(DFE1)720在时刻k的滤波器系数为gk＝{gk 1，gk 2，...，gk N2}。判断反馈均衡滤波器(DFE1)720是一个多输入、单输出的时变滤波器。
判断反馈均衡滤波器(DFE1)720的延迟线在时刻k的内容为Ak＝{Ak 1，Ak 2，...，Ak N2}。第一级均衡器1310在时刻k的输出标示为Yk。输出Yk计算如下：
Y k = Σ n = 0 N 1 f k n R k - n + Σ n = 1 N 2 g k n A k n - - - ( 3 )
令rk代表第二级均衡器(EQ2)1320的输入。令数字(N1+1)代表前向均衡器滤波器(FE2)1350的分支数。前向均衡器滤波器(FE2)1350在时刻k的滤波器系数为fk＝{fk 0，fk 1，...，fk N1}。前向均衡器滤波器(FE1)710在时刻k的输出为bk。
类似地，令数字N2代表判断反馈均衡滤波器(DFE2)1340的分支数。判断反馈均衡器滤波器(DFE2)1340在时刻k的滤波器系数为gk＝{gk 1，gk 2，...，gk N2}。
格栅解码器250Z时刻k的输出为ak＝{ak 1，ak 2，...，ak N2}。第二级均衡器1320在时刻k的输出标示为yk。输出yk计算如下：
y k = Σ n = 0 N 1 f k n r k - n + Σ n = 1 N 2 g k n a k n - - - ( 4 )
假定X为格栅解码器250的反向跟踪存储器的深度。还假定M为格栅解码器250中独立格栅解码器装置的数目。对于ATSC标准，M的数值为12。于是，在时刻k，有可能从在时刻k有效的格栅解码器装置的最小路径获得X个判决。格栅解码器250在时刻k的输出判决用vk＝{vk1，vk2，...，vkX}表示。于是显然
Ak+1 M(I-1)+1＝vk ifor i＝1，2，...，X         (5)
Ak+1 n＝Ak n-1 for n≠M(i-1)+1[n>1]            (6)
判断反馈均衡滤波器(DFE2)1340的输入由下式给出：
ak＝vkx                 (7)
由此可以看出，只有判断反馈均衡滤波器(DFE1)720的反馈路径中的X个位置需要用vk代替。当判断反馈均衡滤波器(DFE1)720配置成标准的移位寄存器延迟线时，vk对应于该延迟线上的固定位置，从而简化了在格栅解码器250和到判断反馈均衡滤波器(DFE1)720的反馈路径之间接口的实现。
对于自适应信道均衡应用，滤波器分支可以利用带有第二级均衡器(EQ2)1320的标准算法加以更新。对于前向均衡器滤波器(FE2)1350，更新的滤波器分支为：
fn k+1＝fn k+μekr*k-nfor n＝0，1，2，...，N1               (8)
对于判断反馈均衡滤波器(DFE2)1340，更新的滤波器分支为：
gn k+1＝gn k+μekak-nfor n＝0，1，2，...，N1                (9)
式中μ是一个小常数，而ek是误差项。注意，在启动过程中，分支可以利用第一级均衡器(EQ1)1310的内容来更新。
更新分支所需的误差可以或者从盲目算法(例如，恒定模数算法(CMA))或者从判决引导算法获得。在判决引导算法的情况下，误差计算如下：
ek＝ak-yk                     (10)
该分支更新方程式中的这个误差表达式的应用要求判决ak是可靠的。两级均衡器1300中的这些判决可以从深藏于反向跟踪存储器的格栅解码器250获得。这样有人便不禁要假定，这些判决将是正确的。但是，这些判决的正确性是没有保证的。当判决不可靠时，判决指引的分支更新过程的应用会造成比盲目算法的性能更差的性能。
为了避免在判决指引的分支更新过程中应用不可靠的判决，需要一种确定判决可靠性的机制。这种可靠性量度可以用来将判决指引的分支更新过程断开或接通。
审视格栅解码器250的结构和操作即可发现，这样的可靠性量度可以用以下方法从反向跟踪存储器提取。当格栅解码器250的所有存活路径由单一状态产生时，最可能的是对应于这种单一状态的判决是正确的。事实上，这个假定是基于格栅解码器用的Viterbi算法的基本概念。通过测量有多少存活路径来自所考虑的特定状态，所得的量度可以用来在以下的操作之间切换：(1)利用判决指引的分支更新过程、(2)利用盲目分支更新过程、(3)利用判决指引的分支更新过程和盲目分支更新过程的组合和(4)不用分支更新过程。
在判决指引的分支更新过程和盲目分支更新过程之间切换时，必须小心考虑切换频率。为了保证可靠性，在判决指引的分支更新过程和盲目分支更新过程之间切换必须在长的时间周期中(亦即，在较大量的采样次数过程中)进行。可靠性的量度可以在长的时间周期中平均，并可以用该平均值来平滑地控制这两种类型的分支更新过程之间的切换点。
由于实现上的限制，在第一均衡器(EQ1)1310的反馈路径中有一定的等待时间。这种等待时间用字符d标示。于是方程式(2)将被改变为如下：
Y k = Σ n = 0 N 1 f k n R k - n + Σ n = d + 1 N 2 g k n A k n - - - ( 11 )
这意味着，离开主路径d个样值的后回声(post echoe)将不被第一级均衡器(EQ1)1310的反馈部分均衡，而被前向均衡器部分(亦即，前向均衡器滤波器(FE1)710)均衡。在传统均衡器的情况下，这些回声将用线性均衡器均衡。因为典型的室内信道有接近主路径的强回声分量，传统情况下这些回声会使线性均衡器处于重负荷下(stress)。
在本发明的两级均衡器1300中，第二级均衡器(EQ2)1320没有任何等待时间限制，因为(不像第一级均衡器(EQ1)1310)它不包括真正的反馈系统。这样的后回声因而可以方便地用第二级均衡器(EQ2)1320处理。尽管如此，若来自格栅解码器250的输入具有强的回声分量，则格栅解码器250便不能产生可靠的判决。
因为第二级均衡器(EQ2)1320基于前向系统，所以类似的论据可以扩展到利用第二级均衡器(EQ2)1320消除前回声(亦即，在主路径之前出现的回声)。前回声可以通过在“先进先出”缓冲器1330中适当选择的延迟D和通过判断反馈均衡滤波器(DFE2)1340中的适当计算来消除。延迟D代表信号Rk(第一级均衡器(EQ1)1310的输入)和信号rk(第二级均衡器(EQ2)1320的输入)之间的延迟。
假定判断反馈均衡滤波器(DFE2)1340的输入(亦即，ak)是准无误差的，这就不免要假定前回声(pre-echoes)可以用第二级均衡器消除。但是，信号ak是准无误差的首要条件是前回声由第一级均衡器(EQ1)1310消除。若第一级均衡器(EQ1)1310不能适当地消除前回声，则格栅解码器250便难以产生正确的判决。
图14示出没有图13所示两级均衡器1300那么复杂的两级均衡器1400的方框图。两级均衡器1400的形式是基于前向滤波器系数fk在D个符号的持续时间中保持恒定。这个假定对于与信道的动态相比相对较小的D值是有效的。在这个假定下，假定前向均衡器滤波器(FE1)710的输出Bk和判断反馈均衡滤波器(DFE1)720的输出bk按下式相关是合理的：
bk＝Bk-D             (12)
这意味着前向均衡器滤波器(FE1)710的延迟输出可以代替判断反馈均衡滤波器(DFE1)720的输出。
这种配置示于图14。Rk代表前向均衡器滤波器(FE1)710的输入。前向均衡器滤波器(FE1)710的输出(亦即，信号Bk)提供给延迟缓冲器1410，其中该信号被延迟D个符号。延迟缓冲器1410的输出(亦即，信号bk)提供给加法器装置1360。
格栅解码器250的输出(亦即，信号ak)提供给判断反馈均衡滤波器(DFE2)1340。判断反馈均衡滤波器(DFE2)1340的输出在加法器装置1360中与信号bk组合或提供两级均衡器输出yk。
格栅解码器250的输出(亦即，信号ak)提供给误差装置1420。格栅解码器250还向误差装置1420发送一个代表与产生ak的状态相等的状态数的信号。这个数字称作“信心(confidence)”数，并显示在图14中，标以字母“CONF”。“信心”数被平均，而平均结果用来控制误差计算的类型。误差装置1420还接收输出信号yk。误差装置1420计算并输出误差信号ek。误差装置1420可以或者用盲目误差计算算法或者用最小均方(LMS)计算算法来计算误差。
图15示出表示实现两级均衡器1400的有利的实施例的方框图。在这种配置中自然共享硬件的各方框组合在一起，把本发明的两级均衡器无缝地集成为一个紧凑的配置。在实现1500中，前向均衡器滤波器装置1510有两个输入。第一个输入Rk是计算分支更新所必需的。第二个输入rk是计算输出yk所必需的。
判断反馈均衡滤波器装置1520具有X个符号输入1530。字母X代表格栅解码器反向跟踪存储器的深度。判断反馈均衡滤波器装置1520的两个输入对应于判断反馈均衡滤波器(DFE1)710和判断反馈均衡滤波器(DFE2)1340的输出。
误差在误差装置1420中被计算并被输送到前向均衡器滤波器装置1510和判断反馈均衡滤波器装置1520，用于分支更新。提供切片器1550，以便作出切片判决。控制装置1560提供控制信号。
实现1500要求延迟装置(在随机存取存储器(RAM)1540内)存储信号rk和bk。信号rk从以下表达式算出：
rk＝Rk-D             (13)
信号bk根据下式算出
bk＝Bk-D             (14)
两个序列rk和bk都可以用单一只读存储器(RAM)1540存储。
尽管已经就其某些实施例详细地描述了本发明，但是本专业的技术人员应该明白，在不脱离本发明在最广泛的形式上的概念和范围的情况下，他们可以在本发明中作出各种变化、替代性修改、改变和适配。

Claims (13)

1.一种两级判断反馈均衡器，包括：
第一级均衡器，它包括第一前向均衡器滤波器、第一判断反馈均衡滤波器和格栅解码器，其中所述两级判断反馈均衡器的输入端与所述第一前向均衡器滤波器的输入端相连，和其中所述第一前向均衡器滤波器的输出端连接到第一加法器装置的第一输入端，以及其中所述第一加法器装置的输出端与所述格栅解码器的输入端相连，并且其中所述第一判断反馈均衡滤波器的输入端与所述格栅解码器的每个路径存储器输出端相连，以及其中所述第一判断反馈均衡滤波器的输出端与所述第一加法器装置的第二输入端相连，所述第一判断反馈均衡滤波器可以从所述格栅解码器的每个路径存储器输出端中获得符号值，用作信道均衡的估计值；以及
第二级均衡器，它连接到所述第一级均衡器，所述第二级均衡器包括第二前向均衡器滤波器、第二判断反馈均衡滤波器和第二加法器装置，其中所述第二前向均衡器滤波器的输出端与所述第二加法器装置的第一输入端相连，和其中所述第二判断反馈均衡滤波器的输出端与所述第二加法器装置的第二输入端相连，以及其中所述第二加法器装置的输出端与所述两级判断反馈均衡器的输出端相连，并且其中所述第二判断反馈均衡滤波器的输入端与所述格栅解码器的输出端相连。
2.如权利要求1所述的两级判断反馈均衡器，其中所述第二级均衡器消除由于所述第一级均衡器的反馈路径中的等待时间而引起的后回声。
3.如权利要求1所述的两级判断反馈均衡器，还包括缓冲器，所述缓冲器具有输出端连接到所述第二级均衡器的输入端，所述缓冲器可以接收提供给所述第一级均衡器的输入端的输入信号，所述缓冲器可以延迟所述输入信号到所述第二级均衡器的传输。
4.如权利要求3所述的两级判断反馈均衡器，其中所述第二级均衡器消除由于所述第一级均衡器的反馈路径中的等待时间而引起的前回声。
5.如权利要求4所述的两级判断反馈均衡器，其中通过在所述缓冲器中选择使得所述前回声被消除的延迟D的量，在所述第二级均衡器中消除所述前回声，其中延迟D代表在所述第一级均衡器的所述输入信号和提供给所述第二级均衡器的所述缓冲器的输出信号之间的延迟。
6.如权利要求3所述的两级判断反馈均衡器，其中所述第一级均衡器消除由于所述第一级均衡器的反馈路径中的等待时间而引起的前回声。
7.一种能够对格栅编码的信号进行解码的电视接收机，包括两级判断反馈均衡器，所述两级判断反馈均衡器包括：
第一级均衡器，它包括第一前向均衡器滤波器、第一判断反馈均衡滤波器和格栅解码器，其中所述两级判断反馈均衡器的输入端与所述第一前向均衡器滤波器的输入端相连，和其中所述第一前向均衡器滤波器的输出端连接到第一加法器装置的第一输入端，以及其中所述第一加法器装置的输出端与所述格栅解码器的输入端相连，并且其中所述第一判断反馈均衡滤波器的输入端与所述格栅解码器的每个路径存储器输出端相连，和其中所述第一判断反馈均衡滤波器的输出端与所述第一加法器装置的第二输入端相连，所述第一判断反馈均衡滤波器可以从所述格栅解码器的每个路径存储器输出端中获得符号值，用作信道均衡的估计值；以及
第二级均衡器，它连接到所述第一级均衡器，所述第二级均衡器包括第二前向均衡器滤波器、第二判断反馈均衡滤波器和第二加法器装置，其中所述第二前向均衡器滤波器的输出端与所述第二加法器装置的第一输入端相连，和其中所述第二判断反馈均衡滤波器的输出端与所述第二加法器装置的第二输入端相连，以及其中所述第二加法器装置的输出端与所述两级判断反馈均衡器的输出端相连，并且其中所述第二判断反馈均衡滤波器的输入端与所述格栅解码器的输出端相连。
8.一种用于在两级判断反馈均衡器中减少差错的方法，所述方法包括以下步骤：
利用第一级均衡器获得符号流的估计值，所述第一级均衡器包括第一前向均衡器滤波器、第一判断反馈均衡滤波器和格栅解码器；和
向第二级均衡器提供所述符号流的所述估计值，所述第二级均衡器包括第二前向均衡器滤波器和第二判断反馈均衡滤波器；
所述第二级均衡器利用来自所述格栅解码器的判决把差错减到最小。
9.如权利要求8所述的方法，还包括以下步骤：
在所述第二级均衡器中消除由于所述第一级均衡器的反馈路径中的等待时间而引起的后回声。
10.如权利要求8所述的方法，还包括以下步骤：
在所述第二级均衡器中消除由于所述第一级均衡器的反馈路径中的等待时间而引起的前回声。
11.如权利要求10所述的方法，其中通过选择能够延迟输入信号至所述第二级均衡器的传输的缓冲器中的延迟D的量，在所述第二级均衡器中消除所述前回声，其中所述选择的延迟D的量导致所述前回声被消除，其中延迟D代表在所述第一级均衡器的所述输入信号和提供给所述第二级均衡器的所述缓冲器的输出信号之间的延迟。
12.如权利要求11所述的方法，其中对于D个符号的持续时间，所述第一前向均衡器滤波器和所述第二前向均衡器滤波器的前向滤波系数保持不变。
13.如权利要求12所述的方法，还包括以下步骤：
从所述两级判断反馈均衡器的输出信号、从所述格栅解码器的输出信号ak、以及从所述格栅解码器输出的信号CONF中，形成误差信号，其中从所述格栅解码器输出的信号CONF代表与产生所述格栅解码器的输出信号ak的状态相同的状态的数量。
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