JP2004514301A

JP2004514301A - 半導体回路構成および関連する製造方法

Info

Publication number: JP2004514301A
Application number: JP2002547234A
Authority: JP
Inventors: シュム，　ダニー; テンペル，　ゲオルグ
Original assignee: インフィネオン　テクノロジーズ　アクチェンゲゼルシャフト
Priority date: 2000-11-28
Filing date: 2001-10-22
Publication date: 2004-05-13
Also published as: US6800893B2; TW544925B; DE10058948A1; WO2002045170A1; EP1342270B1; EP1342270A1; US20040004233A1; DE50113096D1

Abstract

本発明は、半導体回路構成、および関連する製造方法に関する。この構成において、マトリックス形状に構成されるスイッチング素子（Ｔ）を駆動する、複数のワード線（ＷＬ１〜ＷＬ３）および複数のビット線（ＢＬ１、ＢＬ２）が行および列で半導体基板（１）上に構成される。この場合、活性領域（ＡＡ）におけるソースおよびドレイン領域をそれぞれのビット線（ＢＬ１、ＢＬ２）に接続するための複数の導電性接続ストリップ（９）が、ワード線（ＷＬ１、ＷＬ２）間に形成されて、活性領域（ＡＡ）における半導体基板（１）の表面にてソースおよびドレイン領域との直接的接触を作製する。このようにして、非常に簡単なリソグラフィ条件で、特に小型のセル領域が取得される。
【選択図】図８

Description

【０００１】
本発明は、半導体回路構成、および関連する製造方法、特に、それぞれのソースおよびドレイン線が選択的に駆動され得るＳＮＯＲアーキテクチャを有するＦＬＡＳＨ　ＥＰＲＯＭメモリに関する。
【０００２】
現在、比較的大きいデータ容量を格納するために、通常、コンピュータユニットまたはコンピュータによって磁気ディスクドライブが用いられる。しかしながら、このようなディスクドライブは、比較的大きい空間を必要とし、かつ複数の可動部分を有する。従って、このようなディスクドライブは、妨害を受けやすく、多量の電流を消費する。さらに、例えば、デジタルカメラ、音楽再生デバイスあるいはパームデバイスまたはビデオといった、将来のコンピュータユニットまたはコンピュータおよび他のデジタルデバイスは、益々小さくなる。このような理由で、従来の機械的格納デバイスは不適切である。
【０００３】
このような従来の機械的格納デバイスに代わるものとして、最近、例えば、ＦＬＡＳＨメモリ、Ｅ^２ＰＲＯＭ、ＥＰＲＯＭ等として知られている不揮発性半導体メモリデバイスが益々多く受け入れられている。いわゆるＮＡＮＤおよびＮＯＲ半導体メモリデバイスは、このように電気的に消去可能および電気的にプログラム可能なメモリデバイスに代わる、最も重要なデバイスとして知られている。両方の半導体メモリデバイスにおいて、メモリセルは、いわゆるワントランジスタメモリセル（ｏｎｅ−ｔｒａｎｓｉｓｔｏｒ　ｍｅｍｏｒｙ　ｃｅｌｌ）を有し、この場合、通常、半導体基板の活性領域において、ドレイン領域およびソース領域が形成され、その間に位置するチャンネル部分の上に絶縁された電荷蓄積層が位置する。
【０００４】
複数のスイッチング素子は互いに直列接続され、ＮＡＮＤ半導体回路構成における共通の選択ゲートまたは選択トランジスタを介して駆動されるが、それぞれのスイッチング素子は、ＮＯＲ半導体回路構成内では、並列またはマトリクス形状に整えられる。その結果、各スイッチング素子が個別に選択され得る。
【０００５】
図１は、従来のＳＮＯＲ半導体回路構成（選択ＮＯＲ）の簡略化された図を示す。この図において、「共通ソース」アーキテクチャを有するＮＯＲ半導体回路とは異なり、個別スイッチング素子（Ｔ１、Ｔ２、．．．）が、それぞれのソース線ＳＬ１、ＳＬ２、．．．を介して、およびそれぞれのドレイン線ＤＬ１、ＤＬ２、．．．を介して選択的に駆動される。この選択的駆動は、例えば、それ自体、共通ビット線ＢＬ１、ＢＬ２、．．．を実現する、それぞれのビット線制御器ＢＬＣを介して実行される。このようにして、さらなる半導体回路構成の「縮小（ｓｈｒｉｎｋｓ）」またはより広範囲の集積化を実行することが可能である。なぜなら、ＳＮＯＲアーキテクチャは、所定の最小セルトランジスタの長さまたはチャンネル長さに依存しないからである。
【０００６】
図２は、図１によるＳＮＯＲ半導体回路構成の従来のレイアウトの簡略化された図を示す。図２によると、スイッチング素子Ｔ１、Ｔ２、．．．は、実質的に直線のストリップ形状構造を有する半導体基板の活性領域ＡＡ内に形成される。複数の列（ｃｏｌｕｍｎ）に構成されるストリップ形状の活性領域ＡＡ上に、同様にストリップ形状に形成される層のスタックが行（ｒｏｗ）にして重ねられる。最上の層は、スイッチング素子Ｔ１、Ｔ２、．．．の制御層またはワード線ＷＬ１〜ＷＬ３をなす。従って、このようなストリップ形状の活性領域ＡＡと、ストリップ形状に形成されたワード線ＷＬ１〜ＷＬ３との各交差点または重なり領域は、複数のスイッチング素子Ｔをなす。それぞれのドレイン領域Ｄとソース領域Ｓとの接触接続は、接点Ｋを必要とする。接点Ｋは、通常、活性領域ＡＡに形成されるが、多くの場合、さらに、隣接する素子間分離領域ＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）の中に延び得る。それぞれのビット線ＢＬのソース線ＳＬ１、ＳＬ２、．．．および、さらにドレイン線ＤＬ１、ＤＬ２、．．．は、好適には、第１のメタライゼーション層をなす、上に位置するさらなる層に配置される。この場合、ドレイン線は、対応する接点Ｋを介して、活性領域の関連するドレイン領域Ｄと接続される。ソース線ＳＬ１は、同様に、対応する接点を介して、関連するソース領域と接続される。
【０００７】
しかしながら、不利なことに、このような従来レイアウトの場合、追加的なソース線のために、「共通ソース」アーキテクチャと比較して、２倍を越える強力なメタライゼーションが存在し、これは広範囲な集積化または縮小化の制限的ファクタを表す。さらに、それぞれの線の妨害により序々に細くなる、いわゆるリソグラフィアーティファクト（ｌｉｔｈｏｇｒａｐｈｙ　ａｒｔｉｆａｃｔｓ）は、特に、ソースおよびドレイン線が蛇行して構成される場合に生まれる。
【０００８】
さらなる半導体回路構成（図示せず）によると、活性領域ＡＡは、いわゆる突出部または突起部をさらに有し得、これにより、ソースおよびドレイン線のレイアウト要求条件を軽減することが可能である。しかしながら、突出部または突起部は、ここで、活性領域内に形成される必要があるので、特に、リソグラフィの実行の間、この領域に再び問題が生じる。
【０００９】
従って、本発明は、半導体回路構成、および、さらなる集積化が簡単に実現され得る関連する製造方法を提供するという目的にさらに基づく。
【００１０】
本発明により、本目的は、構成に関連する請求項１の特徴によって、および請求項９の措置によって達成される。
【００１１】
特に、ソースおよびドレイン領域をそれぞれのソース線およびドレイン線と接続するために複数の導電性接続ストリップを用いることにより（ここで、接続ストリップは、ワード線間に配置され、半導体基板の表面のソースおよびドレイン領域と直接的に接触する）、活性領域ならびにソースおよびドレイン線の両方にとって最適なレイアウト、すなわち実質的に直線のストリップ形状構造が生じる。これは、リソグラフィの際の問題を防止することを可能にする。さらに、接続ストリップは、堆積および埋め戻し（ｂａｃｋ　ｆｏｒｍａｔｉｏｎ）によって、ワード線間に直接的に形成されるので、スイッチング素子のためのセル面積の広範囲な縮小化がさらに得られる。
【００１２】
接続ストリップは、好適には、インサイチュでドーピングされたポリシリコンを有し、これにより、ソースおよびドレイン領域の特に良好な接触接続が実現され得、優れた充填特性に基づいて、ワード線間の中間空間が最適に充填される。
【００１３】
さらに、接続ストリップは、シリコン化されたポリシリコンを有し得、これにより、導電性がさらに改善され、スイッチング素子へのアクセス時間がさらに改善される。
【００１４】
不揮発性ワントランジスタメモリセルは、好適には、スイッチング素子として用いられ、これにより、最大集積密度を有する不揮発性メモリが取得される。
【００１５】
ワード線は、好適には、絶縁保護層を有する。この層は、エッチングストップ層およびＣＭＰ検出層の機能をする。この結果、最初に領域全体に堆積される接続ストリップ層の埋め戻しが非常に正確に行われ得る。用いられる保護層は、例えば、エッチングストップ層およびＣＭＰ検出層としての機能を満たすシリコン窒化物である。
【００１６】
実質的に直線の活性領域は、好適には、半導体基板の浅いトレンチ間分離により形成される。これにより、個々のスイッチング素子間に、非常に小さい構造寸法での場合であっても、信頼できる素子分離が実現され得る。
【００１７】
本発明のさらなる有利な改良点は、さらなる従属請求項によって特徴付けられる。
【００１８】
本発明は、以下において、図面を参照して、好適な実施形態を用いて詳細に説明される。
【００１９】
図３は、図４における区間Ｉ―Ｉによる、本発明のＳＮＯＲ半導体回路構成の簡略化された断面図を示す。
【００２０】
図３に示されるＳＮＯＲ半導体回路構成を製造するために、最初に、後述されるが、詳細には説明されない製造工程が実行される。最初に、半導体基板１（例えば、Ｓｉ）において、実質的に直線の活性領域ＡＡが、トレンチ間分離によって、ここでは、特に、浅いトレンチ間分離（ＳＴＩ）を用いて形成される。活性領域ＡＡは、実質的に直線になるように形成されるので、リソグラフィの際に、エッジまたは複雑な幾何学的形状による問題は生じない。
【００２１】
その後、第１の絶縁層２は、ウェハ表面上または活性領域ＡＡの領域において形成される。この絶縁層は、好適には、トンネル酸化物層をなし、熱シリコン二酸化物（ｔｈｅｒｍａｌ　ｓｉｌｉｃｏｎ　ｄｉｏｘｉｄｅ）として形成される。しかしながら、第１の絶縁層２は、堆積法または異なった方法によって、同様に形成されてもよい。好適な例示的実施形態において、スイッチング素子Ｔは、ワントランジスタメモリセルを含み、このために、次の工程において、電荷蓄積層３が、好適には、ポリシリコンの堆積によって、「フローティングゲート」として形成される。しかしながら、本発明は、このような電気的電荷蓄積層に限定されず、むしろ、同様に、例えば、いわゆるＳＯＮＯＳセルにおいて用いられるような非導電性電荷蓄積層も含む。
【００２２】
互いに電気的に絶縁される電荷蓄積層を実現するために、さらなる製造工程において電荷蓄積層３の第１のパターニングが行われることが可能である。第１に、ストリップ形状の電荷蓄積層は、活性領域ＡＡの方向に形成される。通常、フォトリソグラフィプロセスを用いて実行される、このパターニング工程の後、第２の絶縁層４、第１の導電層５および保護層６が、次の製造工程においてウェハ上に堆積される。酸化物／窒化物／酸化物（ＯＮＯ）を含む層シーケンスは、好適には、第２の分離層４として堆積される。原理的には、他の誘電体絶縁層を用いることも可能である。例えば、さらなる高濃度にドーピングされた導電性ポリシリコン層が、第１の導電層５として堆積される。このポリシリコン層は、後のワード線を実現する。あるいは、低抵抗性ポリサイドまたは金属のワード線を用いることも可能である。シリコン窒化物層は、好適には、保護層６（キャップ層）として用いられる。このシリコン窒化物層は、エッチングストップ層、および後の製造工程の間、それぞれの埋め戻し深さを検出するためのＣＭＰ検出層として特に有利に適切である。
【００２３】
次に続く製造工程において、レジスト（図示せず）を用いて、従来のリソグラフィにより、実質的に直線のワード線スタックが、保護層６、第１の導電層５および第２の絶縁層４ならびに電荷蓄積層３のパターニングによって形成される。より正確には、第１に、保護層６がレジストを用いてドライエッチングされ、その後、レジストは除去される。さらなるドライエッチング工程において、第１の導電層５が、好適には、保護層６をマスクとして用いるドライエッチングによって第２の絶縁層４に関して選択的にエッチングされ、その後、第２の絶縁層４およびさらに電荷蓄積層３は、同様に、第１の絶縁層２に関して選択的にドライエッチングされる。最後に、エッチングされたワード線スタックの後処理が行われる。この場合、例えば、ポリマーが除去され、ウェハ表面が洗浄される。
【００２４】
随意の、さらなる製造工程において、側方の絶縁層８が、好適には、側壁上に酸化物として形成され得る。好適には、熱酸化が行われる。その後、ソースおよびドレイン領域Ｓ／Ｄが半導体基板１の活性領域ＡＡにおいて、好適には、ワード線スタックを用いて、イオン注入によって、自己整合して形成され、ここで、通常、対称的接合が用いられる。非対称的ｐ／ｎ接合は、例えば、さらなるマスキング工程によって実現され得る。
【００２５】
次に、好適には、シリコン窒化物からなるいわゆるスペーサ７が、ワード線スタックの側壁上に形成される。例えば、窒化物層の堆積および異方性エッチングバックが実行される。この場合、保護層６およびスペーサ７の厚さは、さらなるプロセス工程のために十分な保護をなすように設計される。
【００２６】
第１の絶縁層２が除去された後（実際、さらに早期の時点にて除去されてもよい）、第２の導電層９は、基板製造工程において、ウェハ上の領域全体にわたって形成される。インサイチュでドーピングされたポリシリコンのＬＰＣＶＤ堆積（減圧化学気相成長）は、好適には、この目的のために行われる。これによって、並列のワード線スタック間の中間空間が完全に充填され、間隙（ｇａｐ）または穴（ｖｏｉｄ）は形成されない。この場合、第２の導電層９は、半導体基板の表面のソースおよびドレイン領域Ｓ／Ｄと直接的接触をなす。この場合、特に、インサイチュでｎ＋型ドーピングされたポリシリコンが用いられる。接合は、オーム挙動を取得し、熱による後処理の間、例えば、半導体基板１あるいはその中に形成されたソースおよびドレイン領域Ｓ／Ｄが、ドーパントを第２の導電層９のポリシリコンから外へ拡散させることによって、さらにドーピングされる。上述のイオン注入をこのタイプの拡散と置き換える可能性も随意的に存在する。この場合、ソース／ドレイン領域は、ドーパントを第２の導電層９から外に拡散させることによって直接的に形成され得る。
【００２７】
次の製造工程において、第２の導電層９は、保護層６およびスペーサ７を露出するために埋め戻される。ポリシリコン層９の化学的機械的研磨（ＣＭＰ）は、好適には、窒化物層および保護層６およびスペーサ７に至るまで行われる。この場合、保護層６およびスペーサ７の窒化物層は、エッチングストップ層として、さらにＣＭＰ検出層として利用され、これにより、さらに、保護層６の露出が確実に検出され、過剰に深い研磨が回避される。従って、特に、第２の導電層９の高濃度にドーピングされたポリシリコンならびに保護層６およびスペーサ７の窒化物を用いて、第２の導電層９の埋め戻しは、特に簡単に行われ得る。
【００２８】
例えば、次の工程において、第２の導電層９は、さらに埋め戻されるか、または除去され得る。異方性および／または等方性エッチング法が用いられる。ここで、ストリップ形状に形成される第２の導電層９間の短絡は、このようにして確実に回避され得る。図３に従って、それぞれのワード線スタック間のスペースは、この製造工程の後、第２の導電層９で完全に充填される。
【００２９】
図４は、上述の製造工程の後の、本発明によるＳＮＯＲ半導体回路構成の平面図を示す。同じ参照符号は、図３におけるものと同じ層または素子を指すので、説明の反復は以下において省略される。
【００３０】
この接合において、マトリックスアレイを駆動するための論理領域（図示せず）は、電荷蓄積層３、第２の絶縁層４、第１の導電層５および保護層６によって完全に覆われることが指摘される。この時点でのみ、この層スタックは完全に除去され、論理領域全体およびその回路が形成される。論理回路は、さらに、異なった時点に論理領域に形成され得る。
【００３１】
図５は、本発明によるＳＮＯＲ半導体回路構成のさらなる製造工程による平面図を示す。同じ符号は、再び、同じ層または素子を指し、説明の反復は以下において省略される。個々のストリップ形状の部分または接続ストリップ９を、図６に示される特別のマスクによって実現するために、第２の導電層が、規則的な間隔で中断されて、従って、接続ストリップ９の少なくとも１部分がソースおよびドレイン領域（Ｓ／Ｄ）または活性領域ＡＡにおける半導体基板の表面と直接的に接触するようになり、他方、残りの部分は、トレンチ間分離ＳＴＩ上に位置する。これらの小さいストリップ部分を除去するために、好適には、第２の導電層９の異方性エッチングが行われる。このマスクにおける位置合わせ不良は、比較的問題が少ない。なぜなら、ワード線スタックは、エッチングストップ層として機能する保護層６およびスペーサ７で覆われるからである。特に、保護層６およびスペーサ７のシリコン窒化物を用いる場合、ポリシリコントラックまたは第２の導電層９の選択的エッチングが、特に簡単に行われ、比較的大きい位置合わせ不良であっても、問題は生じない。
【００３２】
第３の絶縁層１１が、次に形成される。この絶縁層は、中間電気層（ＩＬＤ、中間層誘電体）として、好適には、流動性のＢＰＳＧ（ホウ酸添加燐酸珪酸ガラス）を含む。エッチングして開けられた間隙は、このようにして、完全に閉じられるか、または充填され得る。図７によると、次の製造工程において、実質的にトレンチ間分離ＳＴＩの上、および接続ストリップ９の位置にて、コンタクトホールが第３の絶縁層１１にエッチングして開けられ、接点Ｋが形成される。これらの接点Ｋには、好適には、金属材料が用いられるが、高濃度にドーピングされたポリシリコンまたは半導体材料が同様に用いられ得る。位置合わせ不良は、接触開口部を露出する間、および実際の接点Ｋを堆積または形成する間もまた問題でない。なぜなら、下に位置する保護層６および、さらに、ワード線スタックのスペーサ７は、信頼できるエッチングストップ層として機能し、さらに、高い絶縁能力を有するからである。接触エッチングについて、完璧な、いわゆる「ストッピングライナ（ｓｔｏｐ　ｌｉｎｅｒ）」が、特に、第２の導電層のためにシリコン窒化物およびポリシリコンを用いることによって取得される。従って、位置合わせの精度に対する要求が非常に低く、図７によると、過度な場合、いわゆるボーダレス接触を製造することさえ可能である。
【００３３】
次のメタライゼーション工程において、接点Ｋは、メタライゼーション層の全領域１０によって覆われる。この層は、次に、パターニングされて、実質的に直線のソース線ＳＬ１、ＳＬ２、．．．およびドレイン線ＤＬ１、ＤＬ２．．．を形成する。ここで、接点Ｋは、活性領域ＡＡから十分に離れた外側に位置するので、製造が困難な蛇行形状の構造を、そのリソグラフィアーティファクトと共に省略することが可能であり、従って、製造プロセス全体に対して特に簡単なリソグラフィ（実質的に直線形状）が得られる。さらに、このような直線の構造は、最大集積密度を可能にし、かつ規則的な接触マスクの使用を促すという利点を有する。
【００３４】
接続領域のための第２の導電層９は、リソグラフィによって形成されず、むしろ、中間領域を充填することによって生成されるので、セル領域をさらに低減するサブリソグラフィ構造を生成することを可能にする。従って、図８によると、スイッチング素子Ｔの面積は、２Ｆ×４Ｆ＝８Ｆ^２であり、ここで、Ｆは、それぞれの方法にてリソグラフィによって実現され得る最小の構造幅を表す。特に、コンタクトエッチングの間の保護層６と接続ストリップ９の十分な重なり領域とに対する選択性に基づいて、接点Ｋに対して極度に高い位置合わせ許容差が取得される。これは、低い製造費用および向上した歩留まりに示される。
【００３５】
図９は、図８の部分ＩＩ−ＩＩ’に沿うＳＮＯＲ半導体構成の簡略化された断面図を示す。同じ参照符号は、図３〜図７におけるものと同じ層および素子を示し、説明の反復は、以下において省略される。
【００３６】
図９により、接点Ｋの上述の位置合わせ不良が図示される。コンタクトホールは、部分的にワード線スタックの保護層６およびスペーサ７上に位置する。しかしながら、この層またはスペーサは、第３の絶縁層１１におけるコンタクトホールの形成のためのエッチングストップ層としても機能するので、ワード線が破壊されたり短絡が生成されたりする危険はない。接点Ｋと、ソースまたはドレイン線１０および／または第２の導電層９との間に接点で、機能回路構成のためには十分に足りる。
【００３７】
本発明は、インサイチュでドーピングされるポリシリコンを含む接続ストリップを基にしてこれまで説明された。しかしながら、これに限定されず、同様に、シリコン化されたポリシリコンを有する接続ストリップを含む。さらに、接続ストリップは、金属もまた有し得る。この場合、例えば、ＴｉＮ、ＷＮ、ＴａＮ等が用いられ得る。同様に、高濃度にドーピングされたポリシリコン、ポリサイド、シリコン化されたポリシリコンおよび／または金属もまた、ワード線または第１の導電層のために用いられ得る。
【図面の簡単な説明】
【図１】
図１は、従来のＳＮＯＲ半導体回路構成の簡略化された等価回路図を示す。
【図２】
図２は、図１による、従来のＳＮＯＲ半導体回路構成の簡略化された平面図を示す。
【図３】
図３は、本発明による、ＳＮＯＲ半導体回路構成の簡略化された断面図を示す。
【図４】
図４は、本発明による、ＳＮＯＲ半導体回路を実現するための第１の製造工程の簡略化された平面図を示す。
【図５】
図５は、本発明による、ＳＮＯＲ半導体回路を実現するための第１の製造工程の簡略化された平面図を示す。
【図６】
図６は、本発明による、接続ストリップを形成するために必要とされるマスクを示す。
【図７】
図７は、本発明による、ＳＮＯＲ半導体回路を実現するためのさらなる製造工程の簡略化された平面図を示す。
【図８】
図８は、本発明による、ＳＮＯＲ半導体回路を実現するためのさらなる製造工程の簡略化された平面図を示す。
【図９】
図９は、図８における区間ＩＩ―ＩＩ’による、本発明のＳＮＯＲ半導体回路構成の簡略化された断面図を示す。

Claims

半導体基板（１）内に形成され、かつマトリックス形状に構成される複数のスイッチング素子（Ｔ）と、
該スイッチング素子（Ｔ）を行ごとに駆動するための、実質的に直線の複数のワード線（ＷＬ１〜ＷＬ３）と、
該スイッチング素子（Ｔ）を列ごとに駆動するための、実質的に直線の複数のビット線（ＢＬ１、ＢＬ２）と
を備え、
該ワード線（ＷＬ１〜ＷＬ３）は、実質的に、該スイッチング素子の制御層（５）によって形成され、該ビット線は、各々、ソース線（ＳＬ１）およびドレイン線（ＤＬ１）を有し、これらは、該スイッチング素子（Ｔ）のそれぞれのソースおよびドレイン領域（Ｓ／Ｄ）の選択的駆動を可能にし、該ソースおよびドレイン領域は、該半導体基板（１）の実質的に直線の活性領域（ＡＡ）において互いに間隔を空けて形成される、半導体回路構成であって、
該ソースおよびドレイン領域（Ｓ／Ｄ）を該それぞれのソース線（ＳＬ１）およびドレイン線（ＤＬ１）と接続するための、複数の導電性接続ストリップ（９）と、
該接続ストリップ（９）は、該ワード線（ＷＬ１〜ＷＬ３）間に配置され、かつ該半導体基板（１）の表面にて、該ソースおよびドレイン領域（Ｓ／Ｄ）と直接的に接触することとを特徴とする、半導体回路構成。
前記接続ストリップ（９）は、インサイチュでドーピングされたポリシリコンを有することを特徴とする、請求項１に記載の半導体回路構成。
前記接続ストリップ（９）は、シリコン化されたポリシリコンを有することを特徴とする、請求項１または２に記載の半導体回路構成。
前記接続ストリップ（９）は、金属を有することを特徴とする、請求項１に記載の半導体回路構成。
前記スイッチング素子（Ｔ）は、不揮発性ワントランジスタメモリセルを備え、該メモリセルは、
第１の絶縁層（２）と、
電荷蓄積層（３）と、
第２の絶縁層（４）と、
制御層（５）と
を備えることを特徴とする、請求項１〜４のいずれか１つに記載の半導体回路構成。
前記ワード線（ＷＬ１〜ＷＬ３）は、絶縁保護層（６、７）を有し、該絶縁保護層は、エッチングストップ層および／またはＣＭＰ検出層として機能することを特徴とする、請求項１〜５のいずれか１つに記載の半導体回路構成。
前記絶縁保護層（６、７）は、シリコン窒化物を有することを特徴とする、請求項６に記載の半導体回路構成。
前記活性領域（ＡＡ）は、浅いトレンチ間分離（ＳＴＩ）によって前記半導体基板（１）内に形成されることを特徴とする、請求項１〜７のいずれか１つに記載の半導体回路構成。
ａ）実質的に直線の活性領域（ＡＡ）を半導体基板（１）内に形成する工程と、
ｂ）第１の絶縁層（２）および電荷蓄積層（３）を形成する工程と、
ｃ）該電荷蓄積層（３）をパターニングする工程と、
ｄ）第２の絶縁層（４）、第１の導電層（５）および保護層（６）を形成する工程と、
ｅ）実質的に直線のワード線スタックを形成する目的で、該保護層（６）、該第１の導電層（５）、該第２の絶縁層（４）および該電荷蓄積層（３）をパターニングする工程と、
ｆ）該半導体基板（１）の該活性領域（ＡＡ）内に、ソースおよびドレイン領域（Ｓ／Ｄ）を形成する工程と、
ｇ）該ワード線スタックの側壁上にスペーサ（７）を形成し、かつ該第１の被覆されない絶縁層（２）を除去する工程と、
ｈ）第２の導電層（９）を形成する工程と、
ｉ）該保護層（６）を露出する目的で、該第２の導電層（９）を埋め戻す工程と、
ｊ）個々の接続ストリップを形成する目的で、該第２の導電層（９）をパターニングする工程と、
ｋ）第３の絶縁層（１１）および該絶縁層の中に配置されるソース／ドレイン接点（ｋ）を形成する工程と、
ｌ）実質的に直線のソース線（ＳＬＩ）およびドレイン線（ＤＬ１）を形成する工程と
を包含する、半導体回路構成を製造する方法。
工程ａ）において、前記活性領域（ＡＡ）は、浅いトレンチ間分離（ＳＴＩ）によって形成されることを特徴とする、請求項９に記載の方法。
工程ｂ）において、前記電荷蓄積層（３）は、導電性および／または電気的非導電性の個々の層または多層として形成されることを特徴とする、請求項９または１０に記載の方法。
工程ｄ）および工程ｇ）において、保護層（６）およびスペーサ（７）が形成され、該保護層およびスペーサは、埋め戻し保護層および検出層として機能することを特徴とする、請求項９〜１１のいずれか１つに記載の方法。
シリコン窒化物層が形成されることを特徴とする、請求項１２に記載の方法。
工程ｆ）において、自己整合イオン注入が実行されることを特徴とする、請求項９〜１３のいずれか１つに記載の方法。
工程ｈ）において、インサイチュでドーピングされるポリシリコン層が形成されることを特徴とする、請求項９〜１４のいずれか１つに記載の方法。
前記インサイチュでドーピングされたポリシリコン層は、ＬＰＣＶＤ堆積により形成されることを特徴とする、請求項１５に記載の方法。
工程ｉ）において、前記保護層（６）にまで化学的機械的研磨が実行されることを特徴とする、請求項９〜１６のいずれか１つに記載の方法。
前記第２の導電層（９）のさらなるエッチングバックが実行されることを特徴とする、請求項１７に記載の方法。
工程ｋ）において、ＢＰＳＧ層は、第３の絶縁層（１１）として形成されることを特徴とする、請求項９〜１８のいずれか１つに記載の方法。