JP2004349933A - バイアス回路 - Google Patents

Abstract

【課題】ＦＥＴパワーアンプの歪み補償を阻害防止するバイアス回路の低インピーダンス化。
【解決手段】マイクロストリップラインの表面導体とグランド導体の間に、表面導体に形成するバイアス回路のパターンと同形状の導体層を形成し、更にその導体層と、表面導体とをビアホールを通じて電気的に接続することでバイアス回路のインダクタンスを低減し、インピーダンスを低減する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波増幅器のバイアス回路に関する。
【０００２】
【従来の技術】
Ｗ−ＣＤＭＡ基地局用送信パワーアンプの設計において、メモリー効果の低減が非常に重要な課題となっている。これは、線形性に優れた増幅特性が求められるため、増幅器の歪み補償方式として例えばディジタルプリディストーション方式を使用した場合、メモリー効果により歪みのキャンセル量が制限されてしまうためである。メモリー効果とは、増幅器ＲＦ出力に重畳される歪み成分の振幅と位相が時間的に変化する現象と定義することができる。
一方、ＦＥＴにＷ−ＣＤＭＡ変調波のような広帯域な信号を入力した場合、その最大周波数と最小周波数の信号間の差周波数成分が発生し、これが歪みの原因となる。例えば、Ｗ−ＣＤＭＡ変調波２波を、信号間隔５ＭＨｚでＦＥＴに入力した場合、最大周波数と最小周波数の差は約１０ＭＨｚとなり、０〜１０ＭＨｚの周波数帯域に、歪みのもととなる成分が発生する。ここで、ＦＥＴのバイアス回路（主にドレイン側）のインピーダンス（振幅、位相の両者）に、〜１０ＭＨｚの帯域において大きな周波数特性をもつ場合、メモリー効果は大きくなり、ディジタルプリディストーション方式により得られる歪みキャンセルの量は限られたものとなってしまう。従って、メモリー効果を低減するためには、〜数十ＭＨｚの低周波領域において、バイアス回路の周波数特性を低減するか、もしくは、インピーダンスを低減し、歪み発生のもととなる成分を抑圧する必要がある。本発明はメモリー効果の低減として、バイアス回路のインピーダンス低減に着目するものである。
従来、ＣＤＭＡ移動通信システムの送信電力増幅部におけるバイアス電流制御に関する技術は開示されている（例えば、特許文献１参照）。しかしながらこの開示技術は、バイアス回路のインピーダンス低減に関わるものではない。
【０００３】
【特許文献１】
特開２００２−１７６３６８号公報（第４−７頁、図２）
【０００４】
【発明が解決しようとする課題】
従来の、ソース接地ＦＥＴ電力増幅器の回路図の一例を図６に示す。波線で囲ったＦＥＴのドレイン側バイアス回路を図７、また基板実装の構成を図８に示す。ＲＦ周波数（搬送波周波数）に対してλ／４の長さのストリップライン１、ＲＦ周波数に対して十分低インピーダンスであるバイパスコンデンサ２、〜数百ＭＨｚの周波数に対して十分低インピーダンスであるバイパスコンデンサ３、およびバイパスコンデンサ５、〜数百ＭＨｚのバイアス回路のインピーダンスに関して、その周波数特性をフラットにするための抵抗４、及び抵抗６によりバイアス回路は構成される。なお、基板の構造は、表面導体１／誘電体７／グランド導体８といった一般的なマイクロストリップ構造である。
【０００５】
〜数十ＭＨｚという周波数領域において、バイアス回路のインピーダンスを低減するためには、バイアス回路のもつインダクタンスを低減する必要がある。インダクタンスを低減する手法として、従来はバイアスラインの幅を太くする、もしくは、バイアス回路を平面上に並列に配置して、バイアス回路のインピーダンスを低減する手法がとられていた。しかし、両者ともに実装スペースを広くとる必要があり、特にプッシュプル形状のＦＥＴを使用する場合、バイアス回路を平面上に並列に配置する手法では、１つのＦＥＴに対して、計４つのドレインバイアス回路を必要とすることになり、非常に広い実装面積を必要とすることになる。従って、狭い実装スペースに、かつ低周波領域において低インピーダンスのバイアス回路を形成するには、新しいバイアス回路構造が必要となる。
本発明は、このような従来の問題点に鑑みて成されたものであって、その目的とするところは、実装面積の増大を招くことなく高周波増幅器の変調周波数領域（〜数十ＭＨｚ）における低インピーダンスのバイアス回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明のバイアス回路は、高周波増幅器に設けるバイアス回路であって、高周波増幅器を実装する実装基板が、表面と裏面との間に位置する中間層を有し、中間層が、高周波増幅器に外部から与えるバイアス電源と高周波増幅器のバイアス印加点とを接続し表面に設けた導体パターンと同一形状でかつ電気的に接続した導体パターンを有することを特徴とする。
２つの導体パターンは、ビアホールによって接続されている。
高周波増幅器は、電界効果型トランジスタである。
バイアス印加点は、ドレイン端子である。
バイアス回路は、さらにバイアス回路が配設されることによって高周波増幅器の出力インピーダンスの周波数特性に与える変化を抑圧するための複数の電気的素子を備える。
電気的素子は、表面に配設される。
高周波増幅器は、広帯域符号分割多重接続（Ｗ−ＣＤＭＡ）通信基地局用送信出力増幅器である。
また、高周波増幅器は、バイポーラトランジスタでありバイアス印加点は、コレクタ端子である。
高周波増幅器は、複数の増幅素子によってプッシュプル型を構成し、バイアス回路は、複数の増幅素子に配設される。
【０００７】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
本発明の低インピーダンスバイアス回路の構成を図１に、またその分解図を図２に示す。ＲＦ周波数（搬送波周波数）に対してλ／４の長さのストリップライン１、ＲＦ周波数に対して十分低インピーダンスであるバイパスコンデンサ２、〜数百ＭＨｚの周波数に対して十分低インピーダンスであるバイパスコンデンサ３、およびバイパスコンデンサ５、〜数百ＭＨｚのバイアス回路のインピーダンスに関して、その周波数特性をフラットにするための抵抗４、及び抵抗６によりバイアス回路は構成される。
本発明の特徴は、基板の表面導体とグランド導体８の間に、図２のように、表面導体に形成するバイアス回路パターン１と同一の形状の導体層９を有する。表面導体と導体層９とは、ビアホール１０を通じて電気的に接続されている。
このような実装基板は、グリーンシート等の基板技術を用いて作製することができる。
【０００８】
本発明の実施例の動作の説明を、従来のバイアス回路と対照しながら説明する。
Ｗ−ＣＤＭＡ変調波のような変調周波数帯域の広い信号をＦＥＴに入力する場合、メモリー効果を低減するため、バイアス回路のインピーダンスを〜数十ＭＨｚの周波数領域において低減する必要がある。バイアス回路のインピーダンスは、〜数十ＭＨｚの周波数領域においては、バイアスラインが持つインダクタンスによるものが支配的である。そのため、この周波数領域において、バイアス回路のインピーダンスを小さくするためには、バイアスラインのもつインダクタンスを小さくする必要がある。インダクタンスを小さくし、バイアス回路のインピーダンスを小さくする方法としては、前述のようにバイアスラインの幅を太くする、バイアス回路を平面的に並列に形成するなどといったことが従来から行われてきている。
【０００９】
検証のため、この従来の２手法についてシミュレーションを実施した結果を図３及び図５に示す。図３は、図８に示した従来のバイアス回路において、バイアスラインの幅を通常の２ｍｍと、２ｍｍから４ｍｍへと倍にした場合のインピーダンスの絶対値の変化をシミュレーションした結果である。ラインの幅を倍にすることによって、〜数百ＭＨｚにわたるインピーダンスが約３０％低減されている。
また、図５は、図４に示すように、バイアス回路を並列に２つ形成した場合のインピーダンス変化をシミュレーションした結果である。この結果、〜数百ＭＨｚにわたってインピーダンスが約５０％低減されている。
バイアスライン幅を倍加する、またはバイアス回路を基板面内に並列に２つ形成することはインピーダンスを低下させることに有効である。しかし、これらの手法においては、平面的に広い実装面積を必要とすることになる。特に、図４に示すバイアス回路を並列に２つ形成する手法においては、図５に示すようにバイアスライン２倍化よりインピーダンス低減の効果は大きいものの、図８のバイアス回路を１つ形成する構造と比較し、２倍以上の平面的な実装面積を必要とすることとなる。
【００１０】
図１に示す本発明のバイアス回路構造によると、狭い実装面積で、かつ〜数十ＭＨｚの領域のインピーダンスを低減することが可能である。
まず、ＲＦ信号（搬送波）に対するバイアス回路の影響については、ＲＦ周波数に対して十分低インピーダンスであるバイパスコンデンサ２により、このコンデンサが実装されている地点のインピーダンスはＲＦ周波数に対して短絡の条件に近い。ここからＲＦ周波数（搬送波周波数）に対してλ／４の長さを有するストリップライン１を経由してＲＦ信号ラインに接続されるため、ＲＦ信号ラインからはバイアス回路は、ＲＦ周波数に対してはオープンに見える。すなわち、ＲＦ周波数に対して、バイアス回路の影響は無い。
続いて、本発明箇所の〜数十ＭＨｚの低周波領域における動作を説明する。図２に示すように、導体層９には、表面導体に形成するバイアス回路パターンと同一形状の導体パターンが形成されている。また、表面のバイアス回路パターンと導体層９は、ビアホール１０を通じて電気的に接続されているため、このバイアス回路は、図４に示すバイアス回路を平面的に並列に２つ形成したものと等価とみなすことができる。バイアス回路を並列に構成することによる、〜数十ＭＨｚ領域におけるインピーダンスの低下はシミュレーション結果（図５）で示した通り効果が確認されている。従って、本発明の構造により、バイアス回路のインピーダンスを〜数十ＭＨｚの周波数領域において低減することが可能である。この効果に加えて更に、バイアス回路の平面的な実装面積を広くする必要が無いことが従来の方法に比べて優れている。
【００１１】
なお、上記の本発明おける実施例として、主にＷ−ＣＤＭＡ基地局用送信パワーアンプを挙げているが、変調周波数帯域（〜数十ＭＨｚ）におけるバイアス回路のインピーダンスを小さくする技術は、他の変調方式においても重要であり、Ｗ−ＣＤＭＡ変調波入力に限ったものではない。
また、本発明は、上記の実施例におけるＦＥＴのバイアス回路のみならず、増幅素子としてバイポーラトランジスタを使用した増幅器においてもコレクタのバイアス回路として適用することにより、同様の効果は期待できる。
また、実施例の説明では、増幅素子はプッシュプル構成ではなく、単一構成の場合を述べたが、プッシュプル構成であっても効果があり、実装面積の削減にたいしてはより有効である。
【００１２】
【発明の効果】
以上説明したように本発明のバイアス回路は以下の効果を奏す。
第一の効果は、バイアス回路のインピーダンスを変調周波数帯域（〜数十ＭＨｚ）において低減できることである。
第二の効果は、バイアス回路に要する実装面積を変える（広くする）必要がないことである。
【００１３】
【図面の簡単な説明】
【図１】本発明の低インピーダンスバイアス回路の構成を示す図である。
【図２】図１の分解図を示す。
【図３】図８の従来のバイアス回路のインピーダンス周波数特性を示す図である。
【図４】図１の本発明の低インピーダンスバイアス回路の回路図を示す。
【図５】本発明と等価な低インピーダンスバイアス回路のインピーダンス周波数特性を示す図である。
【図６】ソース接地ＦＥＴ電力増幅回路の一例を示す図である。
【図７】従来のドレイン側バイアス回路の回路図を示す。
【図８】従来のドレイン側バイアス回路の構成を示す図である。
【符号の説明】
１ ストリップライン
２ バイパスコンデンサ
３ バイパスコンデンサ
４ 抵抗
５ バイパスコンデンサ
６ 抵抗

Claims (10)

1. 高周波増幅器に設けるバイアス回路であって、
   前記高周波増幅器を実装する実装基板が、表面と裏面との間に位置する中間層を有し、
   前記中間層が、前記高周波増幅器に外部から与えるバイアス電源と前記高周波増幅器のバイアス印加点とを接続し前記表面に設けた導体パターンと同一形状でかつ電気的に接続した導体パターンを有する、
   ことを特徴とするバイアス回路。
2. 前記２つの導体パターンは、ビアホールによって接続されている、
   ことを特徴とする請求項１に記載のバイアス回路。
3. 前記高周波増幅器は、電界効果型トランジスタであり、
   前記バイアス印加点は、ドレイン端子である、
   ことを特徴とする請求項１に記載のバイアス回路。
4. 前記バイアス回路は、さらに前記バイアス回路が配設されることによって前記高周波増幅器の出力インピーダンスの周波数特性に与える変化を抑圧するための複数の電気的素子を備える、
   ことを特徴とする請求項１に記載のバイアス回路。
5. 前記電気的素子は、前記表面に配設される、
   ことを特徴とする請求項４に記載のバイアス回路。
6. 前記高周波増幅器は、広帯域符号分割多重接続（Ｗ−ＣＤＭＡ）通信基地局用送信出力増幅器である、
   ことを特徴とする請求項１に記載のバイアス回路。
7. 前記高周波増幅器は、バイポーラトランジスタであり、
   前記バイアス印加点は、コレクタ端子である、
   ことを特徴とする請求項１に記載のバイアス回路。
8. 前記バイアス回路は、さらに前記バイアス回路が配設されることによって前記高周波増幅器の出力インピーダンスの周波数特性に与える変化を抑圧するための複数の電気的素子を備える、
   ことを特徴とする請求項７に記載のバイアス回路。
9. 前記電気的素子は、前記表面に配設される、
   ことを特徴とする請求項７に記載のバイアス回路。
10. 前記高周波増幅器は、複数の増幅素子によってプッシュプル型を構成し、
    前記バイアス回路は、前記複数の増幅素子に配設される、
    ことを特徴とする請求項１に記載のバイアス回路。

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