JP2004346746A - 車両制御システムの異常検出装置 - Google Patents

Abstract

【課題】複数のマイクロコンピュータ間で通信されるデータを用いて車両制御システムの異常の有無をより適切に検出することのできる車両制御システムの異常検出装置を提供する。
【解決手段】メインマイクロコンピュータ１０からサブマイクロコンピュータ２０へ割り込み要求ＩＲＱが出力される際、メインマイクロコンピュータ１０においてＡ／Ｄ変換データを取得する。また、この割り込み要求ＩＲＱに応答してサブマイクロコンピュータ２０において値の比較されるＡ／Ｄ変換データを取得させるようにする。そして、これら取得されたＡ／Ｄ変換データは、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０の少なくとも一方において、その値が比較される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のマイクロコンピュータを備えて車両制御システムの異常の有無を検出する車両制御システムの異常検出装置に関する。
【０００２】
【従来の技術】
内燃機関により駆動力を得る車両にあっては、同内燃機関の制御の自由度の向上を図ること等を目的として、電子スロットルシステムを搭載するものも実用化されている。この電子スロットルシステムの信頼性は、車両走行時の安全性を大きく左右するものであるため、この信頼性についての要求は極めて高いものとなっている。したがって、同電子スロットルシステムの異常の有無を検出する異常検出装置についても、その検出が極めて高精度にて行われることが要求されている。
【０００３】
そこで従来は、例えば下記特許文献１に見られるように、上記電子スロットルシステムのうち、特に重要なスロットルセンサやアクセルセンサを２つずつ備えてこれらの異常の有無を検出するものも提案されている。詳しくは、例えば、各スロットルセンサの検出信号を各別のマイクロコンピュータにおいてＡ／Ｄ変換するとともに、各マイクロコンピュータにおいてＡ／Ｄ変換されたデータであるＡ／Ｄ変換データの値同士を比較することで、スロットルセンサの異常の有無を検出する。
【０００４】
このように２つのセンサを用いることで、これらセンサの異常の有無を精度よく検出することができるようになる。
【０００５】
【特許文献１】
特開平５−２０２７９３号公報
【０００６】
【発明が解決しようとする課題】
ところで、上記特許文献１記載の技術では、一方のマイクロコンピュータで取得したＡ／Ｄ変換データを他方のマイクロコンピュータに送信し、同他方のマイクロコンピュータで取得されたＡ／Ｄ変換データと互いの値を比較することで上記異常の有無の検出を行っている。したがって、値の比較されるＡ／Ｄ変換データの取得タイミングには差が生じ、ひいては、これによって異常がある旨の誤判定がなされるおそれがある。そして、こうした誤判定を回避するためには、異常がある旨の検出に際してのＡ／Ｄ変換データ同士の値の差について、取得タイミングのずれを考慮した許容範囲が設定される必要がある。
【０００７】
ただし、急なアクセルペダルの踏み込み等の運転者の急な操作や、スリップ検出時のトラクション制御等の車両制御によって、アクセルペダルやスロットルバルブが急激に変化すると、上記取得タイミングのずれに起因したＡ／Ｄ変換データ同士の値の差も自ずと大きなものなる。したがって、上記許容範囲は、こうしたアクセルペダルやスロットルバルブの急激な変化を考慮した値に設定される必要がある。
【０００８】
しかし、このようにアクセルペダルやスロットルバルブの急激な変化を考慮した許容範囲の設定がなされると、同アクセルペダルやスロットルバルブが急激に変化しておらず且つこれらに異常があるときに、その異常が検出されるまでの時間が長期化する。
【０００９】
なお、上記各センサの異常の有無の検出に限らず、複数のマイクロコンピュータ間で通信されるデータを用いて車両制御システムの異常の有無を検出する際には、取得タイミングのずれに起因したこうした実情も概ね共通したものとなっている。
【００１０】
本発明は、上記実情に鑑みてなされたものであり、その目的は、複数のマイクロコンピュータ間で通信されるデータを用いて車両制御システムの異常の有無をより適切に検出することのできる車両制御システムの異常検出装置を提供することにある。
【００１１】
【課題を解決するための手段】
こうした目的を達成すべく、請求項１記載の車両制御システムの異常検出装置では、各マイクロコンピュータにおいてＡ／Ｄ変換されたデータであるＡ／Ｄ変換データ同士の値の比較に基づき前記センサの異常の有無を検出する検出手段と、前記検出に際して値が比較されるＡ／Ｄ変換データの取得タイミングを前記複数のマイクロコンピュータ間で同期させる同期手段とを備えた。
【００１２】
このように同期手段を備えることで、各マイクロコンピュータで取得され互いに値が比較されるＡ／Ｄ変換データ同士の値から、取得タイミングの差に起因した値の差を好適に抑制することができる。したがって、複数のマイクロコンピュータ間で通信されるデータを用いて上記センサの異常の有無をより適切に検出することができるようになる。
【００１３】
また、請求項２記載の車両制御システムの異常検出装置では、各マイクロコンピュータにおいてＡ／Ｄ変換されたデータであるＡ／Ｄ変換データ同士の値の比較に基づき前記Ａ／Ｄ変換器の異常の有無を検出する検出手段と、前記検出に際して値が比較されるＡ／Ｄ変換データの取得タイミングを前記複数のマイクロコンピュータ間で同期させる同期手段とを備えた。
【００１４】
このように同期手段を備えることで、各マイクロコンピュータで取得され互いに値が比較されるＡ／Ｄ変換データ同士から、取得タイミングの差に起因した値の差を好適に抑制することができる。したがって、複数のマイクロコンピュータ間で通信されるデータを用いて上記Ａ／Ｄ変換器の異常の有無をより適切に検出することができるようになる。
【００１５】
また、請求項３記載の車両制御システムの異常検出装置では、通信の割り込み要求は、メインマイクロコンピュータから前記サブマイクロコンピュータへ所定周期で出力されているものである。そして、この通信の割り込み要求を利用して、メインマイクロコンピュータにて取得されるＡ／Ｄ変換データと値の比較されるＡ／Ｄ変換データをサブマイクロコンピュータに取得させている。
【００１６】
このようにメインマイクロコンピュータ及びサブマイクロコンピュータ間の通信のために所定周期で出力される割り込み要求を利用することで、同期手段を構成する手段から、同期手段のみに用いられる手段を極力低減することができる。
【００１７】
また、請求項４記載の車両制御システムの異常検出装置では、検出手段は、前記Ａ／Ｄ変換データの受信されるマイクロコンピュータにおいて、次回のデータの送受信に先立って前記異常の有無を検出する。
【００１８】
このように次回のデータの送受信に先立って異常の有無の検出を行うことで、値の比較されるＡ／Ｄデータを格納する記憶領域を低減することができる。
また、請求項５記載の車両制御システムの異常検出装置では、同期手段を、前記メインマイクロコンピュータによるＡ／Ｄ変換データの取得に同期して、同メインマイクロコンピュータから前記サブマイクロコンピュータへ前記Ａ／Ｄ変換を行うよう指示する割り込み要求を出力するものとした。
【００１９】
上記構成では、メインマイクロコンピュータによるＡ／Ｄ変換データの取得に同期して、Ａ／Ｄ変換を行うよう指示する割り込み要求が出力されるために、サブマイクロコンピュータではこの割り込み要求に応じてＡ／Ｄ変換が行われる。したがって、値の比較されるＡ／Ｄ変換データについて、メインマイクロコンピュータ及びサブマイクロコンピュータによるＡ／Ｄ変換データの取得タイミングのみならず、Ａ／Ｄ変換タイミングそのものをも同期させることができる。
【００２０】
また、請求項６記載の車両制御システムの異常検出装置では、前記サブマイクロコンピュータが単一のマイクロコンピュータからなり、前記検出手段は、前記メインマイクロコンピュータ及び前記サブマイクロコンピュータの少なくとも一方のマイクロコンピュータから前記値が比較されるＡ／Ｄ変換データが送信されることで、該Ａ／Ｄ変換データを受信するマイクロコンピュータにおいて異常の有無を検出するものであって、且つ次回のＡ／Ｄ変換データの受信に先立って前記異常の有無を検出するようにした。
【００２１】
このように次回のＡ／Ｄ変換データの受信に先立って異常の有無の検出を行うことで、値の比較されるＡ／Ｄデータを格納する記憶領域を低減することができる。
【００２２】
また、請求項７記載の車両制御システムの異常検出装置では、前記検出手段を、前記取得タイミングの同期したＡ／Ｄ変換データ同士の対応関係を示す対応情報とともに、これらＡ／Ｄ変換データをメモリに一旦格納するとともに、この格納されるＡ／Ｄ変換データが所定の複数組以上となるときに前記異常の有無の検出を行うものとした。
【００２３】
上記構成では、格納されるＡ／Ｄ変換データが所定の複数組以上となるときに異常の有無の検出を行うために、異常の有無の検出にかかる処理の実行頻度を低下させることができる。
【００２４】
なお、上記各請求項１〜７のいずれか一項に記載の車両制御システムの異常検出装置は、請求項８記載の車両制御システムの異常検出装置によるように、前記センサを、電子スロットルシステムにおいて用いられるものとしてもよい。
【００２５】
こうした電子スロットルシステムにあっては、異常の有無の検出を極めて高い精度にて行うことが要求されるため、同システムの異常の有無の検出に上記請求項１〜７記載の異常検出装置を用いることは特に有効である。
【００２６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明にかかる車両制御システムの異常検出装置を電子スロットルシステムの異常検出装置に適用した第１の実施形態を図面を参照しつつ説明する。
【００２７】
図１に、上記電子スロットルシステムの異常検出装置の全体構成を示す。
同図１に示されるように、本実施形態では、電子スロットルシステムの各種制御及び各種演算処理を行うマイクロコンピュータとして、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０からなる２つのマイクロコンピュータを備えている。
【００２８】
上記メインマイクロコンピュータ１０は、中央処理装置１１及びランダムアクセスメモリ（ＲＡＭ）１２及びリードオンリーメモリ（ＲＯＭ）１３を備えている。ここで中央処理装置１１は、燃料噴射制御や点火制御、電子スロットルシステムのスロットルバルブの開度演算等を行う。また、ＲＡＭ１２は、中央処理装置１１にて演算されるデータ等を記憶するメモリである。更に、ＲＯＭ１３は、中央処理装置１１において実行される各種演算や制御にかかる処理の手順を示すプログラム等を格納するメモリである。
【００２９】
また、サブマイクロコンピュータ２０は、中央処理装置２１及びランダムアクセスメモリ（ＲＡＭ）２２及びリードオンリーメモリ（ＲＯＭ）２３を備えている。ここで中央処理装置２１は、電子スロットルシステムの制御等を行う。また、ＲＡＭ２２は、中央処理装置２１にて演算されるデータ等を記憶するメモリである。更に、ＲＯＭ２３は、中央処理装置２１において実行される各種演算や制御にかかる処理の手順を示すプログラム等を格納するメモリである。
【００３０】
上記メインマイクロコンピュータ１０とサブマイクロコンピュータ２０とはインターフェース１４、２４を通じて互いにデータの通信を行っており、これにより互いの取得したデータや演算したデータ等を交換しあい、自身の制御において用いている。すなわち、例えばメインマイクロコンピュータ１０において演算されたスロットルバルブの要求開度がサブマイクロコンピュータ２０に送信され、同サブマイクロコンピュータ２０では、送信されたスロットルバルブの要求開度に基づきスロットルバルブの制御を行う。
【００３１】
特に、本実施形態では、上記インターフェース１４、２４として、ＳＰＩ（同期式シリアル通信インターフェース）を採用している。ここで、これらインターフェース１４、２４を通じたメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間の通信態様について詳述する。
【００３２】
図１に示されるように、メインマイクロコンピュータ１０に備えられるインターフェース１４とサブマイクロコンピュータ２０に備えられるインターフェース２４とは５つの信号線Ｌ１〜Ｌ５を介して互いに通信を行っている。
【００３３】
すなわち、メインマイクロコンピュータ１０では、所定周期（例えば「８ｍｓ」）毎に、割り込み要求ＩＲＱを要求送信端子ＴＤから出力する。この割り込み要求ＩＲＱは、信号線Ｌ４及び要求受信端子Ｔｄを介して、サブマイクロコンピュータ２０に取り込まれる。
【００３４】
これに対し、サブマイクロコンピュータ２０では、メインマイクロコンピュータ１０とのデータの送受信にかかる処理を行う。そして、このデータの送受信にかかる処理が完了すると、サブマイクロコンピュータ２０は、要求送信端子Ｔｅから割り込み要求ＩＲＱを出力する。この割り込み要求ＩＲＱは、信号線Ｌ５及び要求受信端子ＴＥを介して、メインマイクロコンピュータ１０に取り込まれる。
【００３５】
こうしてサブマイクロコンピュータ２０から出力される割り込み要求ＩＲＱがメインマイクロコンピュータ１０に取り込まれると、これらメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０では、信号線Ｌ１及びＬ２を介して同時にデータの送信を開始する。
【００３６】
この際、メインマイクロコンピュータ１０では、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間のデータの送受信に用いるクロックＳＣＬＫを、クロック端子ＴＣから出力する。そして、このクロックＳＣＬＫは、信号線Ｌ３及びクロック端子Ｔｃを介して、サブマイクロコンピュータ２０へ取り込まれ、サブマイクロコンピュータ２０では、このクロックＳＣＬＫに同期してデータの送受信を行う。
【００３７】
このデータの送受信は、メインマイクロコンピュータ１０のデータ送信端子ＴＡからデータが送信されるとともに、サブマイクロコンピュータ２０の送信端子Ｔｂからデータが送信されることで行われる。そして、メインマイクロコンピュータ１０のデータ送信端子ＴＡから送信されるデータは、信号線Ｌ１及びデータ受信端子Ｔａを介してサブマイクロコンピュータ２０に取り込まれる。また、サブマイクロコンピュータ２０の送信端子Ｔｂから送信されるデータは、信号線Ｌ２及びのデータ受信端子ＴＢを介して、メインマイクロコンピュータ１０に取り込まれる。
【００３８】
このように、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間では、メインマイクロコンピュータ１０から所定周期毎に出力される割り込み要求ＩＲＱに応じてデータの送受信が周期的に行われている。
【００３９】
次に、上記メインマイクロコンピュータ１０やサブマイクロコンピュータ２０に外部から入力される信号について説明する。
これらメインマイクロコンピュータ１０やサブマイクロコンピュータ２０への信号の入力系としては、アクセルペダルの踏み込み量を検出する第１及び第２のアクセルセンサ３１、３２と、スロットルバルブの開度を検出する第１及び第２のスロットルセンサ３３、３４とがある。
【００４０】
詳しくは、メインマイクロコンピュータ１０には、第１のアクセルセンサ３１及び第２のアクセルセンサ３２及び第１のスロットルセンサ３３の検出信号が取り込まれる。そして、これら各検出信号は、同検出信号を出力するポートＰ１〜Ｐ３が各別のタイミングでＡ／Ｄ変換器１５と接続されることでそれぞれＡ／Ｄ変換され、これらＡ／Ｄ変換されたデータであるＡ／Ｄ変換データは、中央処理装置１１に取り込まれる。なお、これら各検出信号のＡ／Ｄ変換は、それぞれ所定のサンプリング周期（例えば「２ｍｓ」）で行われる。
【００４１】
また、サブマイクロコンピュータ２０では、第１のアクセルセンサ３１及び第１のスロットルセンサ３３及び第２のスロットルセンサ３４の検出信号が取り込まれる。そして、これら各検出信号は、同検出信号を出力するポートｐ１〜ｐ３が各別のタイミングでＡ／Ｄ変換器２５と接続されることでそれぞれＡ／Ｄ変換され、これらＡ／Ｄ変換されたデータであるＡ／Ｄ変換データは、中央処理装置２１に取り込まれる。なお、これら各検出信号のＡ／Ｄ変換は、それぞれ所定のサンプリング周期（例えば「２ｍｓ」）で行われる。
【００４２】
次に、本実施形態にかかる電子スロットルシステムの異常の有無の検出について詳述する。
本実施形態では、上記第１のアクセルセンサ３１や第２のアクセルセンサ３２、第１のスロットルセンサ３３、第２のスロットルセンサ３４、Ａ／Ｄ変換器１５、２５の異常の有無を以下のようにして検出する。
【００４３】
第１及び第２のスロットルセンサ３３、３４の少なくとも一方の異常の有無については、第１のスロットルセンサ３３の検出信号のＡ／Ｄ変換器１５によるＡ／Ｄ変換データと、第２のスロットルセンサ３４の検出信号のＡ／Ｄ変換器２５によるＡ／Ｄ変換データとの値の比較に基づき検出する。
【００４４】
また、第１及び第２のアクセルセンサ３１、３２の少なくとも一方の異常の有無については、第１のアクセルセンサ３１の検出信号のＡ／Ｄ変換器２５によるＡ／Ｄ変換データと、第２のアクセルセンサ３２の検出信号のＡ／Ｄ変換器１５によるＡ／Ｄ変換データとの値の比較に基づき検出する。
【００４５】
また、Ａ／Ｄ変換器１５及びＡ／Ｄ変換器２５の少なくとも一方の異常の有無は、第１のスロットルセンサ３３の検出信号をＡ／Ｄ変換する際と、第１のアクセルセンサ３１の検出信号をＡ／Ｄ変換する際との２系統の異常の有無として以下の態様にて検出する。なお、これら各異常の有無は、実際にはメインマイクロコンピュータ１０又はサブマイクロコンピュータ２０における上記各検出信号の入力端子からＡ／Ｄ変換器１５又はＡ／Ｄ変換器２５の内部にあってＡ／Ｄ変換データを一旦格納するレジスタまでの異常の有無を意味する。
【００４６】
すなわち、第１のスロットルセンサ３３の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５、２５の異常の有無については、これらによって第１のスロットルセンサ３３の検出信号がＡ／Ｄ変換されたデータであるＡ／Ｄ変換データ同士の値の比較に基づき検出する。
【００４７】
また、第１のアクセルセンサ３１の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５、２５の異常の有無については、これらによって第１のアクセルセンサ３１の検出信号がＡ／Ｄ変換されたデータであるＡ／Ｄ変換データ同士の値の比較に基づき検出する。
【００４８】
このように、上記各異常の有無の検出は、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０のそれぞれで取得されるＡ／Ｄ変換データ同士の値の比較に基づいて行われる。そして、本実施形態では、これら値の比較されるＡ／Ｄ変換データの取得タイミングを、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間で同期させることで、取得タイミングの差に起因したこれらＡ／Ｄデータの値の差の抑制を図る。
【００４９】
詳しくは、本実施形態では、メインマイクロコンピュータ１０からサブマイクロコンピュータ２０へ上記割り込み要求ＩＲＱが出力される際、メインマイクロコンピュータ１０においてＡ／Ｄ変換データを取得する。また、この割り込み要求ＩＲＱに応答してサブマイクロコンピュータ２０において値の比較されるＡ／Ｄ変換データを取得させるようにする。このように、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間の通信に用いられる上記割り込み要求ＩＲＱを流用することで、新たに信号線等を設けることなく、Ａ／Ｄ変換データの取得タイミングをメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間で同期させることができる。
【００５０】
そして、この割り込み要求ＩＲＱを用いることで、各異常の有無の検出のために値の比較されるＡ／Ｄ変換データについて、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間での取得タイミングのずれは抑制されるようになる。
【００５１】
ここで、こうした異常の有無の検出にかかる通信処理のうち、まず第１及び第２のスロットルセンサ３３、３４の異常の有無の処理を取りあげて詳細に説明する。
【００５２】
＜スロットルセンサの異常の有無の検出＞
図２に、メインマイクロコンピュータ１０において、上記通信についての割り込み要求ＩＲＱを出力する処理及び同処理と同一の周期（図中、「８ｍｓ」と例示）で繰り返し実行される異常の有無の検出に関する処理の手順を示す。この処理は、中央処理装置１１において実行される。
【００５３】
この一連の処理においては、まずステップ１００において、第１及び第２のスロットルセンサ３３、３４の少なくとも一方の異常の有無を検出する処理、及び第１のスロットルセンサ３３の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５、２５の異常の有無を検出する処理を行う。
【００５４】
続くステップ２００では、次回のステップ１００の処理時に用いるＡ／Ｄ変換データを取得する。すなわち、上記Ａ／Ｄ変換器１５のＡ／Ｄ変換データを取得する。
【００５５】
このステップ２００の処理としては、例えば図３に示すものがある。同図３は、先の図２に示した上記ステップ２００の処理として、メインマイクロコンピュータ１０において実行される処理を示す。すなわち、ここでは、ステップ２１１において、第１のスロットルセンサ３３の検出信号がＡ／Ｄ変換器１５によって変換されたデータであるＡ／Ｄ変換データを、ＲＡＭ１２に格納する。そして、この処理が終了すると、先の図２に示したステップ２００に戻る。
【００５６】
更にステップ３００では、上記通信についての割り込み要求ＩＲＱをサブマイクロコンピュータ２０に出力する。そして、このステップ３００の処理が終了すると、この一連の処理を一旦終了する。
【００５７】
なお、これらステップ１００〜ステップ３００の各処理は、必ずしも単一のプログラムにて記述されていなくてもよく、各処理が同一の処理周期で繰り返し実行されるものであって且つ図２にて示される順番に実行されるように設定がなされていればよい。また、実際には、ステップ３００における処理の前提となる処理としては、Ａ／Ｄ変換データの取得にかかる処理の他、メインマイクロコンピュータ１０からサブマイクロコンピュータ２０へ送信する他のデータの取得にかかる処理等が含まれる。
【００５８】
一方、図４に、上記ステップ３００に応じて上記サブマイクロコンピュータ２０にて実行される割り込み処理の手順を示す。
この一連の処理においては、まずステップ４００において、各種割り込み処理を実行する。すなわち、上記メインマイクロコンピュータ１０から出力される通信についての割り込み要求ＩＲＱが取り込まれたことをトリガとして、サブマイクロコンピュータ２０及びメインマイクロコンピュータ１０間の通信の準備に関連した処理を行う。
【００５９】
上記通信に関連した処理としては、例えば図５に示すものがある。図５は、先の図４に示した上記ステップ４００の処理として、サブマイクロコンピュータ２０内の中央処理装置２１において実行される処理を示す。
【００６０】
この一連の処理においては、まず、ステップ４１１において、第２のスロットルセンサ３４のＡ／Ｄ変換器２５による変換データであるＡ／Ｄ変換データを取得し、上記ＲＡＭ２２に格納する。そして、ステップ４１２において、上記ステップ４１１にて取得されたＡ／Ｄ変換データを上記ＲＡＭ２２のうち、上記メインマイクロコンピュータ１０に送信するデータの格納される領域である送信バッファにセットする。
【００６１】
そして、図５に例示するような通信に関連した各種データの送信バッファへのセットが終了すると、先の図４に示すステップ５００に移行する。このステップ５００においては、上記メインマイクロコンピュータ１０にデータの通信を開始する旨の要求（割り込み要求ＩＲＱ）を出力し、この一連の処理を一旦終了する。
【００６２】
そして、サブマイクロコンピュータ２０からメインマイクロコンピュータ１０に対して割り込み要求ＩＲＱが出力されると、上述した態様にてこれらサブマイクロコンピュータ２０及びメインマイクロコンピュータ１０間でデータの授受が行われる。そしてこの際、先の図５に示した処理によってサブマイクロコンピュータ２０において取得されたＡ／Ｄ変換データは、サブマイクロコンピュータ２０からメインマイクロコンピュータ１０へ送信されることとなる。
【００６３】
これに対し、メインマイクロコンピュータ１０では、図６に示す処理によって、サブマイクロコンピュータ２０から送信された上記Ａ／Ｄ変換データを受信する。なお、この処理は、上記データの送受信の完了をトリガとする処理である。
【００６４】
この一連の処理においては、ステップ７１１において、上記サブマイクロコンピュータ２０から送信された上記Ａ／Ｄ変換データを取得し、上記ＲＡＭ１２に格納する。次に、ステップ７１２において、上記Ａ／Ｄ変換データの受信が完了した旨を知らせる受信完了情報をセットし、この一連の処理を一旦終了する。
【００６５】
こうして第１及び第２のスロットルセンサ３３、３４のＡ／Ｄ変換データを取得した後、先の図２に示したステップ１００により第１及び第２のスロットルセンサ３３、３４の異常の有無を検出する処理を行う。このステップ１００の処理の詳細な手順を図７に示す。
【００６６】
図７は、上記ステップ１００の処理としてメインマイクロコンピュータ１０内の中央処理装置１１にて実行される処理を示している。
この一連の処理においては、まず、ステップ１１１において、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間の通信に異常があるか否かを判断する。そして、異常がないと判断されると、ステップ１１２に移行する。
【００６７】
このステップ１１２では、サブマイクロコンピュータ２０から送信されるＡ／Ｄ変換データの受信が完了しているか否かを判断する。これは、先の図２に示す処理によって割り込み要求ＩＲＱが出力されてから、再度同図２に示す処理が実行されるまでの間に必ずしもサブマイクロコンピュータ２０にて取得されるＡ／Ｄ変換データの受信が完了しているとは限らないために行う処理である。すなわち、サブマイクロコンピュータ２０内で他の割り込み処理が実施されているために、先の図４に示した一連の処理の終了が遅れることがある。また、たとえサブマイクロコンピュータ２０からメインマイクロコンピュータ１０へＡ／Ｄ変換データが送信されたとしても、メインマイクロコンピュータ１０内の各種処理の実行状況によっては、先の図６に示した処理が迅速に行われないことがある。
【００６８】
そして、上記ステップ１１２において、Ａ／Ｄデータの受信が完了していないと判断されると、上記ステップ１００に戻る。すなわち、Ａ／Ｄデータの受信が完了していない場合には、第１及び第２のスロットルセンサ３３、３４の異常の有無の検出を適切に行うことができないことから、同検出にかかる処理を行わない。
【００６９】
一方、ステップ１１２において、Ａ／Ｄ変換データの受信が完了していると判断されると、ステップ１１３に移行する。このステップ１１３においては、先の図３のステップ２１１にて取得されたＡ／Ｄ変換データと、先の図５のステップ４１１にて取得されたＡ／Ｄ変換データとの差の絶対値が比較判定値α以下であるか否かを判断する。この比較判定値αは、第１のスロットルセンサ３３と第２のスロットルセンサ３４との少なくとも一方に異常がある旨の検出をする際の許容誤差範囲を設定するものである。
【００７０】
そしてステップ１１３において上記絶対値が比較判定値αよりも大きいと判断されると、ステップ１１４に移行する。このステップ１１４においては、上記ステップ１１３において上記絶対値が比較判定値αよりも大きいと判断された期間をカウントするカウンタのカウント値Ｃをインクリメントする。続くステップ１１５においては、同カウント値Ｃが所定値βよりも大きいか否かを判断する。そして、ステップ１１５において、カウント値Ｃが所定値βよりも大きいと判断されると、ステップ１１６において第１のスロットルセンサ３３と第２のスロットルセンサ３４との少なくとも一方に異常がある旨検出する。
【００７１】
ここで、所定値βは、ノイズ等の影響により上記絶対値が比較判定値αよりも大きくなることによって異常がある旨の誤検出をすることを回避するように設定される。すなわち、本実施形態によれば、異常がある旨の検出を、（ア）上記差の絶対値が比較判定値αよりも大きいことと、（イ）上記差の絶対値が比較判定値αよりも大きいと判断されている期間が所定値βよりも大きいこととの論理積によって行っている。これにより、上記比較判定値αをノイズによっては生じ得ないほど大きな値とすることなく、的確に異常の有無の検出を行うことができる。
【００７２】
一方、上記ステップ１１１によりマイクロコンピュータ間の通信に異常があると判断されたときや、ステップ１１３により上記差の絶対値が比較判定値α以下であると判断されるときには、ステップ１１７に移行する。このステップ１１７においては、上記カウント値Ｃを初期化する。すなわち、これらの場合には、それ以前のカウント値Ｃの履歴を消去することで、第１のスロットルセンサ３３と第２のスロットルセンサ３４との少なくとも一方の異常の有無の検出の処理に関する履歴を消去する。
【００７３】
そして、ステップ１１７の処理やステップ１１６の処理が終了した場合や、ステップ１１５においてカウント値が所定値β以下であると判断されたときにはステップ１１８に移行する。このステップ１１８においては、先の図６のステップ７１２においてセットされたＡ／Ｄデータの受信完了情報をクリアする。そしてステップ１１８の処理が終了すると、先の図２のステップ１００に戻る。
【００７４】
このように本実施形態では、割り込み要求ＩＲＱを用いることで、異常の有無の検出のために値の比較されるＡ／Ｄ変換データについて、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０のそれぞれにおける取得タイミングを同期させる。ここで、こうしたメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０におけるＡ／Ｄ変換データの取得タイミングについて図８を用いて更に説明する。
【００７５】
図８（ａ）〜図８（ｃ）は、本実施形態のＡ／Ｄ変換データの取得態様を示すタイムチャートである。
ここで、メインマイクロコンピュータ１０におけるＡ／Ｄ変換データの取得（図８（ａ））に引き続いて、メインマイクロコンピュータ１０側から割り込み要求ＩＲＱが出力される（図８（ｂ））。そして、この割り込み要求ＩＲＱに応じてサブマイクロコンピュータ２０における割り込み処理が行われることにより、サブマイクロコンピュータ２０でもＡ／Ｄ変換データが取得される（図８（ｃ））。このため、メインマイクロコンピュータ１０におけるＡ／Ｄ変換データの取得からサブマイクロコンピュータ２０でのＡ／Ｄ変換データの取得までの期間Δｔを、極めて小さな値とすることができる。なお、この期間Δｔを小さな値とするためには、上記Ａ／Ｄ変換器１５、２５におけるサンプリング周期を、メインマイクロコンピュータ１０から割り込み要求ＩＲＱを出力する処理の周期よりも短くすることが望ましい。
【００７６】
これに対し、図８（ｄ）〜図８（ｈ）は、同期処理を行わない場合のＡ／Ｄ変換データの取得態様を示すタイムチャートである。ここでは、メインマイクロコンピュータ１０側で取得されたデータをサブマイクロコンピュータ２０側に送信するとともに、同サブマイクロコンピュータ２０において異常の有無の検出を行う場合を想定している。
【００７７】
ここでも、メインマイクロコンピュータ１０におけるＡ／Ｄ変換データの取得（図８（ｄ））に引き続いて、メインマイクロコンピュータ１０側から割り込み要求ＩＲＱが出力される（図８（ｅ））。そして、この割り込み要求ＩＲＱに応じてサブマイクロコンピュータ２０における割り込み処理が行われ、その完了とともにサブマイクロコンピュータ２０から割り込み要求ＩＲＱが出力される（図８（ｆ））。ただし、このサブマイクロコンピュータ２０からの割り込み要求ＩＲＱの出力タイミングは、サブマイクロコンピュータ２０内の各種処理の実行状況によって変化する。すなわち、サブマイクロコンピュータ２０内において、通信割り込みよりも優先度の高い処理の実行要求が生じるなどすると、サブマイクロコンピュータ２０から割り込み要求ＩＲＱが出力されるまでの期間Δｘが長期化する。
【００７８】
一方、サブマイクロコンピュータ２０からの割り込み要求ＩＲＱが出力されると、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間で、所定の期間Δｙを要してデータの送受信が行われる（図８（ｇ））。そしてこれにより、メインマイクロコンピュータ１０から送信されたＡ／Ｄ変換データがサブマイクロコンピュータ２０において受信されると、サブマイクロコンピュータ２０では異常の有無の検出処理の実行に際してＡ／Ｄ変換データを取得する。
【００７９】
ただし、メインマイクロコンピュータ１０から送信されたＡ／Ｄ変換データがサブマイクロコンピュータ２０において受信されたとしても、サブマイクロコンピュータ２０における各種処理の実行状況によっては、Ａ／Ｄ変換データが取得されるまでの期間Δｚが長期化することがある。
【００８０】
そして、これら図８（ｄ）〜図８（ｈ）に示す例の場合、メインマイクロコンピュータ１０によってＡ／Ｄ変換データが取得されてからサブマイクロコンピュータ２０においてＡ／Ｄ変換データが取得されるまでの期間ΔＴは、上記各期間Δｘ、Δｙ、Δｚを合計したものとなる。
【００８１】
これに対し、本実施形態の場合に要する上記期間Δｔは、下記のように期間ΔＴよりも小さなものとすることができる。
Δｔ＜Δｘ＜Δｘ＋Δｙ＋Δｚ＝ΔＴ
このため、先の図７のステップ１１３にて用いた比較判定値αについても、その値を十分に小さな値とすることができる。以下、これについて、図９を用いて更に説明する。
【００８２】
同図９においては、第１のスロットルセンサ３３及び第２のスロットルセンサ３４についてのＡ／Ｄ変換データの値を便宜上わずかにずらして記した。
ここで、図９（ａ）は、先の図８（ａ）〜図８（ｃ）に示した態様にて同期処理を行う場合を示している。ここでは、メインマイクロコンピュータ１０によってＡ／Ｄ変換データが取得されてからサブマイクロコンピュータ２０においてＡ／Ｄ変換データが取得されるまでの期間Δｔに起因して互いのＡ／Ｄ変換値に差Δｄが生じている。
【００８３】
これに対し、図９（ｂ）は、同期処理を行わない場合である先の図８（ｄ）〜図８（ｈ）に示した場合を示している。ここでは、メインマイクロコンピュータ１０によってＡ／Ｄ変換データが取得されてからサブマイクロコンピュータ２０においてＡ／Ｄ変換データが取得されるまでの期間ΔＴに起因して互いのＡ／Ｄ変換値に差ΔＤが生じている。
【００８４】
これら図９（ａ）及び図９（ｂ）に示されるように、同期処理を行う場合にＡ／Ｄ変換値に生じる差Δｄは、同期処理を行わない場合にＡ／Ｄ変換値に生じる差ΔＤよりも小さなものとすることができる。このため、第１のスロットルセンサ３３と第２のスロットルセンサ３４との少なくとも一方に異常がある旨の判断をする際の許容誤差範囲を設定する比較判定値αを、同期処理を行う場合の方が行わない場合よりも小さな値とすることができる。
【００８５】
次に、第１のスロットルセンサ３３の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出にかかる処理について説明する。
【００８６】
＜Ａ／Ｄ変換器の異常の有無の検出：スロットルセンサ系＞
この異常の有無の検出も、基本的に、第１のスロットルセンサ３３と第２のスロットルセンサ３４との異常の有無の検出と同様である。すなわち、サブマイクロコンピュータ２０では、先の図４に示したステップ４００において、先の図５の処理と同様の処理により第１のスロットルセンサ３３の検出信号についてのＡ／Ｄ変換器２５によるＡ／Ｄ変換データを取得し、上記ＲＡＭ２２に格納する。一方、メインマイクロコンピュータ１０では、先の図６に示した処理と同様の処理によって、第１のスロットルセンサ３３の検出信号についてのＡ／Ｄ変換器２５によるＡ／Ｄ変換データを取得し、受信完了情報をセットする。
【００８７】
更に、メインマイクロコンピュータ１０では、先の図２に示したステップ１００において、先の図７に示した処理と同様の処理手順によりＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出を行う。ただし、ここで、ステップ１１２、１１８に対応する処理においては、第１のスロットルセンサ３３のＡ／Ｄ変換器２５によるＡ／Ｄ変換データの受信完了情報に対する処理を行う。また、ステップ１１３に示す処理においては、第１のスロットルセンサ３３についてのＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５のＡ／Ｄ変換データの値の差の絶対値を比較判定値と比較する。なお、ここでの比較判定値やステップ１１５に対応する処理における所定値は、上記比較判定値αや所定値βと必ずしも等しくなくてもよい。
【００８８】
次に、第１のアクセルセンサ３１の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出にかかる処理について説明する。
【００８９】
＜Ａ／Ｄ変換器の異常の有無の検出：アクセルセンサ系＞
本実施形態では、第１のアクセルセンサ３１の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出を、サブマイクロコンピュータ２０において行う。このため、Ａ／Ｄ変換器１５によるＡ／Ｄ変換データをメインマイクロコンピュータ１０からサブマイクロコンピュータ２０に送信する。
【００９０】
詳しくは、まずメインマイクロコンピュータ１０において、先の図２のステップ２００における処理として、図１０に示す処理を行う。この図１０に示す処理は、上記中央処理装置１１によって実行される。
【００９１】
この一連の処理においては、まず、ステップ２２１において、第１のアクセルセンサ３１の検出信号がＡ／Ｄ変換器１５によって変換されたデータであるＡ／Ｄ変換データを、上記ＲＡＭ１２に格納する。続いて、ステップ２２２において、上記ステップ２２１において取得されたＡ／Ｄ変換データを上記ＲＡＭ１２内の送信バッファにセットする。そしてステップ２２２の処理の後、先の図２に示したステップ２００に戻る。
【００９２】
一方、サブマイクロコンピュータ２０においては、先の図４のステップ４００の処理として、図１１に示す処理を行う。ここでは、ステップ４２１において、第１のアクセルセンサ３１のＡ／Ｄ変換器２５による変換データであるＡ／Ｄ変換データを取得し、上記ＲＡＭ２２に格納する。そして、この処理を終了すると、先の図４のステップ４００に戻る。
【００９３】
これら図１０及び図１１の処理を含んだ先の図２、図４に示す処理が終了し、上述したようにメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間でデータの送受信が行われる際、サブマイクロコンピュータ２０では、先の図１０において取得されたＡ／Ｄ変換データを受信する。そして、この受信に伴い、図１２に示す処理を行う。
【００９４】
図１２に示す処理は、上記送受信の終了をトリガとする処理である。
この一連の処理においては、まず、ステップ７２１において、上記メインマイクロコンピュータ１０から送信された上記Ａ／Ｄ変換データを取得し、上記ＲＡＭ２２に格納する。次に、ステップ７２２において受信完了情報をセットし、この一連の処理を一旦終了する。
【００９５】
こうしてメインマイクロコンピュータ１０から送信された上記Ａ／Ｄ変換データを取得した後、サブマイクロコンピュータ２０では、図１３に示す態様にて、第１のアクセルセンサ３１の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出を行う。
【００９６】
図１３に示す処理は、上記中央処理装置２１によって所定周期で繰り返し実行される。この図１３に示す各ステップ８１１〜８１８の処理は、先の図７に示した各ステップ１１１〜１１８の処理とそれぞれ対応している。ただし、ここで、ステップ８１２、８１８に対応する処理においては、第１のアクセルセンサ３１の検出信号のＡ／Ｄ変換器１５によるＡ／Ｄ変換データの受信完了情報に対する処理を行う。また、ステップ８１３に示す処理においては、第１のアクセルセンサ３１についてのＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５によるＡ／Ｄ変換データの値の差の絶対値を比較判定値γと比較する。そして、ステップ８１５の処理では、上記絶対値が比較判定値γよりも大きい期間をカウントするカウンタのカウント値Ｃを所定値εと比較する。
【００９７】
なお、これら比較判定値γや所定値εの設定は、先の図７に示した比較判定値αや所定値βの設定と同様の点を考慮して行うことができる。
次に、第１のアクセルセンサ３１及び第２のアクセルセンサ３２の異常の有無の検出にかかる処理について説明する。
【００９８】
＜アクセルセンサの異常の有無の検出＞
この異常の有無の検出も、基本的に、第１のアクセルセンサ３１の検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出にかかる処理と同様である。すなわち、メインマイクロコンピュータ１０では、先の図２に示したステップ２００において、先の図１０の処理と同様の処理により第２のアクセルセンサ３２の検出信号についてのＡ／Ｄ変換器１５によるＡ／Ｄ変換データを取得し、上記ＲＡＭ１２内の送信バッファにセットする。一方、サブマイクロコンピュータ２０では、先の図１２に示す処理と同様の処理によって、第２のアクセルセンサ３２の検出信号についてのＡ／Ｄ変換器１５によるＡ／Ｄ変換データを取得し、受信完了情報をセットする。
【００９９】
更に、サブマイクロコンピュータ２０では、先の図１３に示した処理と同様の処理手順により第１のアクセルセンサ３１及び第２のアクセルセンサ３２の異常の有無の検出を行う。ただし、ここで、ステップ８１２、８１８に対応する処理においては、第２のアクセルセンサ３２の検出信号のＡ／Ｄ変換器１５によるＡ／Ｄ変換データの受信完了情報に対する処理を行う。また、ステップ８１３に示す処理においては、第１のアクセルセンサ３１及び第２のアクセルセンサ３２の検出信号についてのＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５によるＡ／Ｄ変換データの値の差の絶対値を比較判定値と比較する。なお、ここでの比較判定値やステップ８１５に対応する処理における所定値は、上記比較判定値γや所定値εと必ずしも等しくなくてもよい。
【０１００】
以上のように本実施形態では、第１及び第２のスロットルセンサ３３、３４の異常の有無の検出と、第１及び第２のアクセルセンサ３１、３２の異常の有無の検出に関する処理を互いに同等のプログラムにて記述されるものとした。また、スロットルセンサの検出信号とアクセルセンサの検出信号とのそれぞれのＡ／Ｄ変換に際してのＡ／Ｄ変換器１５、２５の異常の有無の検出に関する処理を互いに同等のプログラムにて記述されるものとした。更に、これら各検出にかかる処理を、スロットルセンサについてはメインマイクロコンピュータ１０において行い、またアクセルセンサについてはサブマイクロコンピュータ２０において行った。
【０１０１】
このように、これらスロットルセンサ及びアクセルセンサ間で上記検出にかかる処理を略対称的に行うようにすることで、これら各処理を記述するプログラムの構築にかかる工数を低減することができる。また、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間で送受信されるデータも対称的なものとなり、送受信されるデータ量にかたよりが生じることを回避することもできる。
【０１０２】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
（１）異常の有無の検出に際して値が比較されるＡ／Ｄ変換データの取得タイミングをメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間で同期させた。これにより、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０のそれぞれで取得され互いに値が比較されるＡ／Ｄ変換データ同士から、取得タイミングの差に起因した値の差を好適に抑制することができる。
【０１０３】
（２）メインマイクロコンピュータ１０からサブマイクロコンピュータ２０へ所定周期で繰り返し出力される通信についての割り込み要求ＩＲＱを利用して、メインマイクロコンピュータ１０にて取得されるＡ／Ｄ変換データと値の比較されるＡ／Ｄ変換データをサブマイクロコンピュータ２０に取得させた。これにより、値が比較されるＡ／Ｄ変換データの取得タイミングをメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間で同期させる手段を、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間の通信に用いる手段を流用して構成することができる。
【０１０４】
（３）スロットルセンサの異常の有無の検出やスロットルセンサの検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出を、サブマイクロコンピュータ２０からメインマイクロコンピュータ１０への次回のＡ／Ｄ変換データの送信に先立って行った。これにより、値の比較されるＡ／Ｄデータを格納する記憶領域を低減することができる。
【０１０５】
（４）スロットルセンサ及びアクセルセンサに関する異常の有無の検出をそれぞれメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０にて行うとともに、これらメインマイクロコンピュータ１０及びサブマイクロコンピュータ２０で行う処理を互いに略対称的なものとした。これにより、これら一連の処理を記述するプログラムの構築等を簡易に行うことができるようになる。
【０１０６】
（第２の実施形態）
次に、本発明にかかる車両制御システムの異常検出装置を電子スロットルシステムの異常検出装置に適用した第２の実施形態について、上記第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１０７】
上記第１の実施形態では、第１のスロットルセンサ３３及び第２のスロットルセンサ３４の異常の有無の検出等、スロットルセンサ系の異常の有無の検出を、サブマイクロコンピュータ２０からメインマイクロコンピュータ１０への次回のＡ／Ｄ変換データの送信に先立って行った。これに対し、本実施形態では、取得タイミングの同期したＡ／Ｄ変換データ同士の対応関係を示す対応情報とともに、これらＡ／Ｄ変換データをメインマイクロコンピュータ１０内のＲＡＭ１２に一旦格納する。そして、この格納されるＡ／Ｄ変換データが所定の複数組以上となるときに上記異常の有無の検出を行う。
【０１０８】
ここでは、こうした態様にて行われる異常の有無の検出にかかる処理として第１のスロットルセンサ３３及び第２のスロットルセンサ３４の異常の有無の検出を例にとって説明する。ちなみに、第１のスロットルセンサ３３の検出信号のＡ／Ｄ変換に際してのＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出にかかる処理も同様であるため、その説明を割愛する。
【０１０９】
図１４は、先の図２に対応し、本実施形態において、上記通信についての割り込み要求を出力する処理及び同処理と同一周期で繰り返し実行される異常の有無の検出に関する処理の手順を示す。この処理は、中央処理装置１１において実行される。同図１４に示すように、ここでは、先の図２のステップ２００及びステップ３００と同一の処理を行い、この処理を一旦終了する。すなわち、本実施形態では、先の図２のステップ１００にかかる処理を行わない。
【０１１０】
また、図１５に、本実施形態にかかるＡ／Ｄ変換データのＲＡＭ１２への格納にかかる処理の手順を示す。この処理は、中央処理装置１１において実行される。ちなみに、この処理は、サブマイクロコンピュータ２０から送信されるデータの受信にかかる処理の終了をトリガとして起動される。
【０１１１】
この一連の処理においては、まずステップ８２１において、先の図３に示した処理によって取得されるＡ／Ｄ変換データと先の図５に示した処理によって取得されるＡ／Ｄ変換データとを互いに値を比較するデータとして同一のタイムスタンプを付与する。そして、これら１組のＡ／Ｄ変換データを上記タイムスタンプとともに上記ＲＡＭ１２内に格納する。
【０１１２】
そして、ステップ８２１の処理が終了すると、ステップ８２２において、ＲＡＭ１２に格納されているＡ／Ｄ変換データの組をカウントするカウンタのカウント値Ｐをインクリメントし、この一連の処理を一旦終了する。
【０１１３】
更に、図１６に、本実施形態にかかる異常の有無の検出の処理の手順を示す。この処理は、中央処理装置１１において所定周期で繰り返し実行される。
この一連の処理においては、まずステップ８３１において、上記カウント値Ｐが所定値η以上となったか否かを判断する。このηは、上記所定の複数組に対応する数であり、カウント値Ｐがこの所定値η以上となることにより、ステップ８３２において、上記タイムスタンプによって互いに対応付けられたＡ／Ｄ変換データ同士の値を比較する。そして、このステップ８３２においては、各Ａ／Ｄ変換データ同士の値の差の絶対値が比較判定値αとなる組のうち時系列的に連続した組の数が所定値θよりも大きいか否かを判断する。
【０１１４】
ここで、比較判定値αは、先の図７に示したものである。一方、所定値θは、ノイズ等の影響により上記絶対値が比較判定値αよりも大きくなることによって異常がある旨の誤判定を回避することができるように設定される。すなわち、例えばこの所定値θを先の図７に示したβとしてもよい。これにより、先の図７と略同等な精度で異常の有無の検出を行うことができる。
【０１１５】
そして、ステップ８３２において上記組数が所定値θよりも大きいと判断されると、ステップ８３３において、第１のスロットルセンサ３３及び第２のスロットルセンサ３４の少なくとも一方に異常がある旨検出する。また、ステップ８３２において上記組数が所定値θ未満であると判断される場合や、上記ステップ８３３の処理が終了した場合にはステップ８３４において上記カウント値Ｐを初期化する。
【０１１６】
更に、上記ステップ８３１においてカウント値Ｐが所定値η以下と判断された場合やステップ８３４の処理が終了した場合には、この一連の処理を一旦終了する。
【０１１７】
このように、本実施形態では、Ａ／Ｄ変換データが所定の複数組以上となるときに異常の有無の検出にかかる処理を行うことで、この検出の処理にかかる負荷を低減することが可能となる。すなわち、例えば図１６に示した一連の処理の行われる周期を通信についての割り込み要求ＩＲＱにかかる処理よりも長く設定することで、中央処理装置１１において実行されるタスクの混雑の度合いを緩和させることができる。
【０１１８】
なお、第１のアクセルセンサ３１及び第２のアクセルセンサ３２の異常の有無の検出や第１のアクセルセンサ３１の検出信号のＡ／Ｄ変換に際してのＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出についても、上記と同様にして行うようにすることが望ましい。これは、先の図１５及び図１６に示した処理と同様の処理をサブマイクロコンピュータ２０にて実行するようにして行うことができる。
【０１１９】
以上説明した本実施形態によれば、上記第１の実施形態の上記（１）及び（２）の効果に加えて、更に以下の効果が得られるようになる。
（５）Ａ／Ｄ変換データが所定の複数組以上となるときに異常の有無の検出にかかる処理を行うことで、この異常の有無の検出の処理にかかる負荷を低減することができるようになる。
【０１２０】
（第３の実施形態）
次に、本発明にかかる車両制御システムの異常検出装置を電子スロットルシステムの異常検出装置に適用した第３の実施形態について、上記第１の実施形態との相違点を中心に図面を参照しつつ説明する。
【０１２１】
上記第１の実施形態では、メインマイクロコンピュータ１０からサブマイクロコンピュータ２０へ所定周期で繰り返し出力される通信についての割り込み要求ＩＲＱを利用して、取得タイミングを同期させた。すなわち、割り込み要求ＩＲＱを出力する際に、メインマイクロコンピュータ１０にてＡ／Ｄ変換データを取得するとともに、該取得するＡ／Ｄ変換データと値の比較されるＡ／Ｄ変換データをサブマイクロコンピュータ２０に取得させた。これに対し、本実施形態では、メインマイクロコンピュータ１０における異常の有無の検出に用いられるＡ／Ｄ変換データの取得に同期して、サブマイクロコンピュータ２０にＡ／Ｄ変換を行うように指示する割り込み要求（Ａ／Ｄタイミング信号）を出力する。そして、こうしてＡ／Ｄ変換されたＡ／Ｄ変換データを上記メインマイクロコンピュータ１０において取得されたＡ／Ｄ変換データと値の比較されるＡ／Ｄ変換データとする。
【０１２２】
図１７に、本実施形態にかかる電子スロットルシステムの異常検出装置の全体構成を示す。なお、同図１７において、先の図１に示した部材と同一の部材については、便宜上同一の符号を付した。
【０１２３】
同図１７に示されるように、本実施形態においては、メインマイクロコンピュータ１０のタイミング指令端子ＴＦから上記Ａ／Ｄタイミング信号が出力され、このＡ／Ｄタイミング信号がタイミング受信端子Ｔｆ及び信号線Ｌ６を介してサブマイクロコンピュータ２０に取り込まれる構成となっている。
【０１２４】
更に、サブマイクロコンピュータ２０において、第１のアクセルセンサ３１、第１のスロットルセンサ３３、及び第２のスロットルセンサ３４のそれぞれとＡ／Ｄ変換器２５とを選択的に接続するためのポートがそれぞれ２つずつ備えられている。すなわち、先の図１に示したポートｐ１〜ｐ３に加えて、ポートｐ１′〜ｐ３′を備えており、これらは上記Ａ／Ｄタイミング信号に応じて用いられるものとなっている。例えば第１のアクセルセンサ３１の検出信号は、所定周期（例えば「８ｍｓ」）毎にポートｐ１を通じたＡ／Ｄ変換が行われるのに加えて、Ａ／Ｄタイミング信号に応じてポートｐ１′を通じたＡ／Ｄ変換が行われる。
【０１２５】
ここで、こうした構成を有する本実施形態における異常の有無の検出の処理手順を図１８及び図１９を用いて詳細に説明する。
図１８は、先の図２に示したステップ２００の処理として行われる処理を示している。
【０１２６】
この一連の処理においては、まずステップ２３１において、先の図３のステップ２１１や図１０のステップ２１１等と同様、Ａ／Ｄ変換データを取得する。次にステップ２３２においてはサブマイクロコンピュータ２０に対しＡ／Ｄタイミング信号を出力する。そしてこのステップ２３２の処理の終了後、先の図２のステップ２００に戻る。
【０１２７】
これに対し、図１９は、上記Ａ／Ｄタイミング信号をトリガとしてサブマイクロコンピュータ２０において実行される処理の手順を示す。
上記Ａ／Ｄタイミング信号がサブマイクロコンピュータ２０に取り込まれると、ステップ９１１において、Ａ／Ｄ変換処理を行う。すなわち、第１のアクセルセンサ３１の検出信号をＡ／Ｄ変換する場合には、ポートＰ１′とＡ／Ｄ変換器２５とを接続することで同検出信号をＡ／Ｄ変換する。また、第１のスロットルセンサ３３の検出信号をＡ／Ｄ変換する場合には、ポートＰ２′とＡ／Ｄ変換器２５とを接続することで同検出信号をＡ／Ｄ変換する。更に、第２のスロットルセンサ３４の検出信号をＡ／Ｄ変換する場合には、ポートＰ３′とＡ／Ｄ変換器２５とを接続することで同検出信号をＡ／Ｄ変換データする。
【０１２８】
そして、ステップ９１２においては、ステップ９１１においてＡ／Ｄ変換されたＡ／Ｄ変換データを上記ＲＡＭ２２に格納する。そしてこのステップ９１２の処理の後、この一連の処理を一旦終了する。
【０１２９】
上記ステップ２３１においてＲＡＭ１２に格納されたＡ／Ｄ変換データやステップ９１２においてＲＡＭ２２に格納されたＡ／Ｄ変換データは、以下のようにして用いられる。
【０１３０】
すなわち、上記Ａ／Ｄ変換データがスロットルセンサに関するものである場合には、上記ステップ９１２においてＲＡＭ２２に格納されたＡ／Ｄ変換データが、例えば先の図４に示したステップ４００の処理においてＲＡＭ２２内の送信バッファにセットされる。そして、この送信バッファにセットされたＡ／Ｄ変換データは、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間の送受信時にメインマイクロコンピュータ１０に送信される。
【０１３１】
一方、上記Ａ／Ｄ変換データがアクセルセンサに関するものである場合には、上記ステップ２３１においてＲＡＭ１２に格納されたＡ／Ｄ変換データが、例えばサブマイクロコンピュータ２０へ割り込み要求ＩＲＱを出力するに先立ってＲＡＭ１２内の送信バッファにセットされる。そして、この送信バッファにセットされたＡ／Ｄ変換データは、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０間の送受信時にサブマイクロコンピュータ２０に送信される。
【０１３２】
このように、本実施形態では、メインマイクロコンピュータ１０によるＡ／Ｄ変換データの取得に同期して、Ａ／Ｄタイミング信号が出力されるために、サブマイクロコンピュータではこのＡ／Ｄタイミング信号に応じてＡ／Ｄ変換が行われる。したがって、互いに値の比較されるＡ／Ｄ変換データについて、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０によるＡ／Ｄ変換タイミングそのものを同期させることができる。したがって、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０の双方とも所定のサンプリング周期でＡ／Ｄ変換を行っていた場合に生じ得るＡ／Ｄ変換周期のずれによるＡ／Ｄ変換タイミングのずれを回避でき、より精度の高い異常の有無の検出を行うことができる。
【０１３３】
以上説明した本実施形態によれば、先の第１の実施形態の上記（１）の効果に加えて更に以下の効果が得られるようになる。
（６）メインマイクロコンピュータ１０によるＡ／Ｄ変換データの取得に同期してＡ／Ｄタイミング信号が出力されるようにした。これにより、互いに値の比較されるＡ／Ｄ変換データについて、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０によるＡ／Ｄ変換タイミングそのものを同期させることができる。
【０１３４】
なお、上記各実施形態は、以下のように変更して実施してもよい。
・上記第１及び第３の実施形態において、アクセルセンサの異常の有無の検出や、アクセルセンサの検出信号をＡ／Ｄ変換する際のＡ／Ｄ変換器１５及びＡ／Ｄ変換器２５の異常の有無の検出を、メインマイクロコンピュータ１０からの次回のＡ／Ｄ変換データの送信に先立って行うようにしてもよい。これは、例えば先の図１３に示した処理を、メインマイクロコンピュータ１０からの割り込み要求ＩＲＱの出力時に先の図１１に示した処理に先立って行うようにするか、各マイクロコンピュータ間のデータの送受信の完了をトリガとする処理とすることで行うようにすればよい。
【０１３５】
なお、マイクロコンピュータ間のデータの送受信の完了をトリガとする処理とすることで行う場合には、先の図７に示す処理についても同送受信の完了をトリガとする処理とすることが望ましい。これにより、スロットルセンサ及びアクセルセンサに関する異常の有無の検出にかかる処理を各マイクロコンピュータ間で対称的に行うことができる。
【０１３６】
・上記第２の実施形態において、スロットルセンサの異常の有無の検出や、スロットルセンサの検出信号のＡ／Ｄ変換に際してのＡ／Ｄ変換器の異常の有無の検出を、メインマイクロコンピュータ及びサブマイクロコンピュータの双方にて行ってもよい。すなわち、上記ＲＡＭ１２には、取得タイミングの同期した各Ａ／Ｄ変換データ同士の対応関係を示すタイムスタンプが付与されていることから、これをサブマイクロコンピュータ２０に送信することで同サブマイクロコンピュータ２０においても異常の有無の検出を行うことができる。これにより、メインマイクロコンピュータ１０及びサブマイクロコンピュータ２０における各異常の有無の検出結果を比較することで、異常の有無の検出の精度を更に向上させることができる。
【０１３７】
また、アクセルセンサの異常の有無の検出や、アクセルセンサの検出信号のＡ／Ｄ変換に際してのＡ／Ｄ変換器の異常の有無の検出を、メインマイクロコンピュータ及びサブマイクロコンピュータの双方にて行ってもよい。
【０１３８】
・取得タイミングの同期した各Ａ／Ｄ変換データ同士の対応関係を示す情報としては、上記タイムスタンプに限らない。例えばＲＡＭ１２の特定の記憶領域をリングバッファとして利用するとともに、リングバッファ内へのデータの記憶順序自体をＡ／Ｄ変換データ同士の対応関係を示す情報としてもよい。
【０１３９】
・上記第３の実施形態について、異常の有無の検出に用いるＡ／Ｄ変換データのメインマイクロコンピュータ１０における取得タイミングは、通信の割り込み処理と一致させなくてもよい。逆に、これらを一致させるなら、必ずしもＡ／Ｄタイミング信号を用いることなく、サブマイクロコンピュータ２０での割り込み要求ＩＲＱの受信に応じてＡ／Ｄ変換器２５によるＡ／Ｄ変換を行うようにしてもよい。
【０１４０】
・上記第３の実施形態について、上記第２の実施形態やその変形例に示すように、取得タイミングの同期したＡ／Ｄ変換データ同士の対応関係を示す対応情報とともに、これらＡ／Ｄ変換データを例えばメインマイクロコンピュータ１０内のＲＡＭ１２に一旦格納するようにしてもよい。これにより、この格納されるＡ／Ｄ変換データが所定の複数組以上となるときに異常の有無の検出を行うことができる。
【０１４１】
・マイクロコンピュータは、メインマイクロコンピュータとサブマイクロコンピュータとの２つからなる場合に限らない。マイクロコンピュータが３つ以上あって且つ各マイクロコンピュータにおいてＡ／Ｄ変換されたデータであるＡ／Ｄ変換データ同士の値の比較に基づき上記各異常の有無の検出を行う際には、各マイクロコンピュータにおけるＡ／Ｄ変換データの取得タイミングを同期させる同期手段を備えることは有効である。これは、例えば単一のメインマイクロコンピュータにおいてＡ／Ｄ変換データを取得する際に、複数のサブマイクロコンピュータへ順に通信割り込み要求を出力し、これらサブマイクロコンピュータでは通信割り込み要求をトリガとして値の比較されるＡ／Ｄ変換データを取得するようにすればよい。
【０１４２】
・車両制御システムの異常の有無を検出する検出手段としては、電子スロットルシステムの異常の有無の検出をするものに限らない。要は、車両制御システムにあって車両の特定箇所の状態を検出するセンサや該センサの検出信号をＡ／Ｄ変換するＡ／Ｄ変換器の異常の有無を複数のマイクロコンピュータにて取得されたＡ／Ｄ変換データを用いて検出するものであればよい。
【図面の簡単な説明】
【図１】第１の実施形態にかかる電子スロットルシステムの異常検出装置の全体構成を示すブロック図。
【図２】同実施形態における通信割り込み要求の出力にかかる処理の手順を示すフローチャート。
【図３】同実施形態におけるメインマイクロコンピュータでのスロットルセンサのＡ／Ｄ変換データの取得にかかる処理手順を示すフローチャート。
【図４】同実施形態における通信割り込み処理の手順を示すフローチャート。
【図５】同実施形態におけるサブマイクロコンピュータでのスロットルセンサのＡ／Ｄ変換データの取得にかかる処理手順を示すフローチャート。
【図６】同実施形態におけるメインマイクロコンピュータ側におけるＡ／Ｄ変換データの受信処理の手順を示すフローチャート。
【図７】同実施形態の異常検出の処理手順を示すフローチャート。
【図８】Ａ／Ｄ変換データの取得タイミングを示すタイムチャート。
【図９】Ａ／Ｄ変換データの取得タイミングの差とＡ／Ｄ変換データの値の差との関係を示すタイムチャート。
【図１０】同実施形態におけるメインマイクロコンピュータでのアクセルセンサのＡ／Ｄ変換データの取得にかかる処理手順を示すフローチャート。
【図１１】同実施形態におけるサブマイクロコンピュータでのアクセルセンサのＡ／Ｄ変換データの取得にかかる処理手順を示すフローチャート。
【図１２】同実施形態におけるサブマイクロコンピュータ側におけるＡ／Ｄ変換データの受信処理の手順を示すフローチャート。
【図１３】同実施形態の異常検出の処理手順を示すフローチャート。
【図１４】第２の実施形態における通信割り込み要求の出力にかかる処理の手順を示すフローチャート。
【図１５】同実施形態におけるＡ／Ｄ変換データの格納にかかる処理手順を示すフローチャート。
【図１６】同実施形態の異常検出の処理手順を示すフローチャート。
【図１７】第３の実施形態にかかる電子スロットルシステムの異常検出装置の全体構成を示すブロック図。
【図１８】同実施形態におけるメインマイクロコンピュータでのＡ／Ｄ変換データの取得にかかる処理手順を示すフローチャート。
【図１９】同実施形態におけるサブマイクロコンピュータでのＡ／Ｄ変換データの取得にかかる処理手順を示すフローチャート。
【符号の説明】
１０…メインマイクロコンピュータ、１１…中央処理装置、１２…ＲＡＭ、１３…ＲＯＭ、１４…インターフェース、１５…Ａ／Ｄ変換器、２０…サブマイクロコンピュータ、２１…中央処理装置、２２…ＲＡＭ、２３…ＲＯＭ、２４…インターフェース、２５…Ａ／Ｄ変換器、３１…第１のアクセルセンサ、３２…第２のアクセルセンサ、３３…第１のスロットルセンサ、３４…第２のスロットルセンサ。

Claims (8)

1. 車両の特定箇所の状態を検出する複数のセンサについて、これら各センサの検出信号を各別にＡ／Ｄ変換するＡ／Ｄ変換器がそれぞれ割り振られた複数のマイクロコンピュータと、
   これら各マイクロコンピュータにおいてＡ／Ｄ変換されたデータであるＡ／Ｄ変換データ同士の値の比較に基づき前記センサの異常の有無を検出する検出手段と、
   前記検出に際して値が比較されるＡ／Ｄ変換データの取得タイミングを前記複数のマイクロコンピュータ間で同期させる同期手段とを備える
   ことを特徴とする車両制御システムの異常検出装置。
2. 車両の特定箇所の状態を検出する単一のセンサの検出信号を各別にＡ／Ｄ変換するＡ／Ｄ変換器がそれぞれ設けられた複数のマイクロコンピュータと、
   これら各マイクロコンピュータにおいてＡ／Ｄ変換されたデータであるＡ／Ｄ変換データ同士の値の比較に基づき前記Ａ／Ｄ変換器の異常の有無を検出する検出手段と、
   前記検出に際して値が比較されるＡ／Ｄ変換データの取得タイミングを前記複数のマイクロコンピュータ間で同期させる同期手段とを備える
   ことを特徴とする車両制御システムの異常検出装置。
3. 前記複数のマイクロコンピュータは、所定周期で前記マイクロコンピュータ間の通信の割り込み要求を出力する単一のメインマイクロコンピュータと、前記通信の割り込み要求に応じて同通信の準備にかかる処理を行う１乃至複数のサブマイクロコンピュータとからなり、且つ
   前記同期手段は、前記メインマイクロコンピュータから前記サブマイクロコンピュータへ通信割り込み要求が出力される際に前記メインマイクロコンピュータにおいて前記値の比較されるＡ／Ｄ変換データを取得させるとともに、前記通信割り込み要求をトリガとして前記サブマイクロコンピュータにおいて前記値の比較されるＡ／Ｄ変換データを取得させるものである
   請求項１又は２記載の車両制御システムの異常検出装置。
4. 前記サブマイクロコンピュータが単一のマイクロコンピュータからなるとともに、前記通信割り込み要求に対応して行われる前記メインマイクロコンピュータ及び前記サブマイクロコンピュータ間のデータの送受信に際し、前記メインマイクロコンピュータ及び前記サブマイクロコンピュータの少なくとも一方のマイクロコンピュータから前記値が比較されるＡ／Ｄ変換データが送信され、且つ
   前記検出手段は、前記Ａ／Ｄ変換データの受信されるマイクロコンピュータにおいて、次回のデータの送受信に先立って前記異常の有無を検出する
   請求項３記載の車両制御システムの異常検出装置。
5. 前記複数のマイクロコンピュータは、所定のサンプリング周期で前記Ａ／Ｄ変換を行うＡ／Ｄ変換器を備える単一のメインマイクロコンピュータと、それ以外のマイクロコンピュータである１乃至複数のサブマイクロコンピュータとからなり、
   前記同期手段は、前記メインマイクロコンピュータによるＡ／Ｄ変換データの取得に同期して、同メインマイクロコンピュータから前記サブマイクロコンピュータへ前記Ａ／Ｄ変換を行うよう指示する割り込み要求を出力するものである
   請求項１又は２記載の車両制御システムの異常検出装置。
6. 前記サブマイクロコンピュータが単一のマイクロコンピュータからなり、
   前記検出手段は、前記メインマイクロコンピュータ及び前記サブマイクロコンピュータの少なくとも一方のマイクロコンピュータから前記値が比較されるＡ／Ｄ変換データが送信されることで、該Ａ／Ｄ変換データを受信するマイクロコンピュータにおいて異常の有無を検出するものであって、且つ次回のＡ／Ｄ変換データの受信に先立って前記異常の有無を検出する
   請求項５記載の車両制御システムの異常検出装置。
7. 前記検出手段は、前記取得タイミングの同期したＡ／Ｄ変換データ同士の対応関係を示す対応情報とともに、これらＡ／Ｄ変換データをメモリに一旦格納するとともに、この格納されるＡ／Ｄ変換データが所定の複数組以上となるときに前記異常の有無の検出を行うものである
   請求項３又は５記載の車両制御システムの異常検出装置。
8. 前記センサは、電子スロットルシステムにおいて用いられるものである
   請求項１〜７のいずれか一項に記載の車両制御システムの異常検出装置。

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