【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器に関し、特に、膜質が異なる少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、界面付近で発生するえぐれを解消することが可能な半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器に関する。
【０００２】
【従来の技術】
近年、半導体集積回路や液晶表示装置においては、パターンの微細化・高集積化に伴って、階層構造化及び配線層の多層化が進んできている。このような微細化に伴って、上層と下層を隣接するためのコンタクトホールの微細化や、また多層化によりコンタクトホールが深くなってきている。
【０００３】
しかし、このような微細化に伴って、例えば上層が金属配線のようなスパッタリング法により形成される場合には、金属配線の付きが悪く、コンタクトホールの断線が発生しやすくなっていた。さらに、コンタクトホールが深くなり、多層の層間絶縁膜を貫通するように形成されるため、前記層間絶縁膜の膜質によっては、層間膜界面のえぐれが発生し、コンタクトホール内での断線が多くなっていた。
【０００４】
【特許文献１】
特開２００２−３５３４２４号公報（第１−３頁、図１−４）
【０００５】
【発明が解決しようとする課題】
ところで、例えば、液晶表示装置等の電気的に光学特性を制御可能な電気光学素子を搭載した装置（以下、電気光学装置）の半導体素子基板（以下、素子基板）における積層構造で、アルミの配線層下の層間絶縁膜をプラズマ・テトラ・エチル・オルソ・シリケート（以下、Ｐ−ＴＥＯＳ）と減圧・テトラ・エチル・オルソ・シリケート（以下、減圧ＴＥＯＳ）で成膜し、コンタクトホールを形成すると、コンタクトホール側壁におけるＰ−ＴＥＯＳと減圧ＴＥＯＳとの層間絶縁膜界面でＶ字状の亀裂（以下、Ｖカット）が入る。すると、コンタクトホール内の電極引出し用配線が断線したり、或いは配線層と半導体層、ゲート線及び容量とのコンタクト抵抗が高くなり、パネル表示で輝点として表示されるという問題がある。
そこで、本発明は、上記の問題に鑑みてなされたもので、少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、界面付近で発生するえぐれを解消することができる半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに該電気光学装置を用いて構成される電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による半導体装置は、膜質が異なる少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを有し、前記コンタクトホールが形成される上層の層間絶縁膜のドライエッチング又はウエットエッチングによるエッチングレートが、前記コンタクトホールが形成される下層の層間絶縁膜のエッチングレートより速いことを特徴とするものである。
【０００７】
本発明のこのような構成によれば、膜質に応じてエッチングレートを変えることで、上層と下層とでエッチング（削り）の具合を同様に設定可能となると共に、上層のエッチングレートを下層のエッチングレートよりも大きくすることで、上層の広がり具合が下層のそれよりも少なくならないようにするものである。反対に、下層のエッチングレートを上層のエッチングレートよりも大きくすると、下層の削れ具合（広がり） が大きくなり、所謂アンダーカットとなって下側がえぐれてしまい、スパッタリングによる導電膜形成に支障を来たす怖れが生ずる。従って、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることができる。
【０００８】
また、本発明において、前記上層，下層でのエッチングレートの差が、各層間絶縁膜間で１０％以上、好ましくは５０％以上であることことが好ましい。
【０００９】
このような構成によれば、上層，下層での膜質（例えば膜の応力）が異なっているとは言え、上層，下層での膜質の差は或る範囲に限定されるので、上層，下層でのエッチングレートの差も一方の層のエッチングレートに対して他方の層でのエッチングレートは下層に対して上層のエッチングレートを高くし、界面にえぐれが生じてもエッチングレートの差によりえぐれ形状を低減することができ、上述した利点を確保することが可能となる。
【００１０】
また、本発明において、前記少なくとも２層以上の層間絶縁膜は、それらの層間絶縁膜の膜応力が、ほぼ同等（±５０ＭＰａ以下）であることが好ましい。
【００１１】
このような構成によれば、層間絶縁膜間の界面に働く応力低減になり、層間界面へのえぐれ低減につながると共に、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能となる。
【００１２】
また、本発明において、前記少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ），プラズマ気相成長法（Ｐ−ＣＶＤ），エレクトロン・サイクロトロン気相成長法（ＥＣＲ−ＣＶＤ），常圧気相成長法（ＡＰ−ＣＶＤ）の成膜方法のいずれかの組合せにより形成されることが好ましい。
【００１３】
このような構成により、成膜条件やアニール条件を変更することで膜質を制御でき、界面付近で発生するえぐれを軽減し、上述した利点による高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能となる。
【００１４】
また、本発明において、前記少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ）により形成され、前記下層は、半導体層を覆う層間絶縁膜であって、熱酸化膜とＨＴＯ膜と減圧ＴＥＯＳ膜（活性化アニール有り）との多層構造の層間絶縁膜とされ、該層間絶縁膜を覆う前記上層の層間絶縁膜にはソース電極，ドレイン電極が形成され、前記半導体層と前記ソース電極，ドレイン電極とのコンタクトを前記上層，下層を貫通するコンタクトホール及び該コンタクトホール内に形成される導電膜で電気的に導通させることことが好ましい。
【００１５】
このような構成によれば、半導体層とソース電極，ドレイン電極とをコンタクトするためのコンタクトホールを形成する際にも、界面付近で発生するえぐれを解消し、上述した利点による高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能となる。
【００１６】
また、本発明による半導体装置の製造方法は、基板上に、第１の導電層と、該第１の導電層の上方に積層形成された第１の層間絶縁膜と、該第１の層間絶縁膜上に形成された第２の層間絶縁膜と、該第２の層間絶縁膜の上方に積層された第２の導電層とを備えており、前記第１の導電層と前記第２の導電層とを接続するコンタクトホールが前記第１の層間絶縁膜及び前記第２の層間絶縁膜間の界面を貫通して前記第１の層間絶縁膜及び前記第２の層間絶縁膜に開孔させ、該コンタクトホールを介して前記第１の導電層と前記第２の導電層とを電気的に接続する半導体装置を製造する半導体装置の製造方法であって、前記コンタクトホールをドライエッチング又はウエットエッチングにより前記界面を貫通して開孔し、前記第２の層間絶縁膜のドライエッチング又はウエットエッチングによるエッチングレートが、前記第１の層間絶縁膜のエッチングレートより速いことを特徴とするものである。
【００１７】
本発明のこのような製造方法によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能となる。
【００１８】
また、本発明による電気光学装置は、上記の半導体装置の製造方法により製造される半導体装置と、該半導体装置に対向配置された対向基板と、該対向基板と前記半導体装置との間に挟持された電気光学物質とを備えたことを特徴とするものである。
【００１９】
本発明のこのような構成によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能な電気光学装置を提供することができる。
【００２０】
また、本発明による電気光学装置の製造方法は、上記の半導体装置の製造方法を含み、前記半導体装置と対向基板とを対向配置した状態で貼り合せる工程と、前記半導体装置及び前記対向基板両者間に電気光学物質を封入する工程とを更に含むことを特徴とするものである。
【００２１】
本発明のこのような製造方法によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能となる。
【００２２】
さらに、本発明による電子機器は、上述の電気光学装置を具備して構成されるものである。
【００２３】
本発明のこのような構成によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能な電子機器を提供することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２５】
図１は、本発明の実施の形態である半導体装置の断面図である。本実施の形態の半導体装置は、例えば後述の電気光学装置を構成する一対の基板（素子基板及び対向基板）のうちの素子基板（ＴＦＴアレイ基板ともいう）側を構成するものであるが、その用途は特にこれに限定されるものではない。
【００２６】
図１において、半導体装置２００は、基板１０上に、第１の導電層である下側遮光膜１１ａ、第１の層間絶縁膜である第１の下地絶縁膜１２、例えば後述の電気光学装置における画素スイッチング用或いは周辺回路用のＴＦＴ３０を構成する単結晶シリコン層からなる半導体層１ａ、ＴＦＴ３０を構成するゲート電極を含む走査線３ａ、ＴＦＴ３０を構成するゲート絶縁膜を含む絶縁膜２、第２の層間絶縁膜４１、第３の層間絶縁膜４２、並びに、同一導電層からなるＴＦＴ３０のソース電極３０３、ドレイン電極３０２及び第２の導電層を構成する引き出し電極２０４をこの順に備えて構成されている。
【００２７】
基板１０は、ガラス基板、石英基板、シリコン基板等からなり、当該電気光学装置を透過型とする場合には、透明の基板とされ、当該電気光学装置を反射型とする場合には、不透明の基板とされる。
【００２８】
下側遮光膜１１ａは、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリサイド、これらを積層したもの等からなる。下側遮光膜１１ａは、ＴＦＴ３０を構成する半導体層１ａのうち少なくともチャネル領域１ａ’を、図中下側から覆うことにより、図中下側からＴＦＴ３０に向かう戻り光（反射光）を遮光する。
【００２９】
第１の下地絶縁膜１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能ほかに、基板１０の全面に形成されることにより、基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等でＴＦＴ３０の特性の劣化を防止する機能を有する。
【００３０】
第１の下地絶縁膜１２上には、ＴＦＴ３０が形成されている。
【００３１】
ＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、走査線（ゲート線）３ａの一部からなるゲート電極、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ、ソース電極３０３並びにドレイン電極３０２を備えて構成されている。
【００３２】
走査線３ａの上には、高濃度ソース領域１ｄとソース電極３０３とを通じるコンタクトホール８１，８２、高濃度ドレイン領域１ｅとドレイン電極３０２とを通じるコンタクトホール８０，８３、及び下側遮光膜１１ａと引き出し電極２０４とを通じるコンタクトホール２８１，２８２が各々形成された第２の層間絶縁膜４１が形成されている。
【００３３】
第２の層間絶縁膜４１上には、ソース電極３０３と通じるコンタクトホール８１及びドレイン電極３０２と通じるコンタクトホール８０が各々形成された第３の層間絶縁膜４２が形成されている。
【００３４】
次に、以上の如き構成を持つ半導体装置の製造方法について図１〜図３を参照して説明する。ここに、図２（ａ）はコンタクトホール形成前の状態の断面構造を、図２（ｂ）はコンタクトホールを開孔した状態の断面構造を、それぞれ示している。また、図３（ａ）は、下側遮光膜１１ａと引き出し電極２０４との接続個所を拡大して示す拡大断面図であり、図３（ｂ）は、比較例における同個所の拡大断面図である。
【００３５】
以下に、図１の装置の製造方法について説明する。
【００３６】
先ず、石英基板、ハードガラス、シリコン基板等の基板１０を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおける基板１０に生じる歪みが少なくなるように前処理しておく。
【００３７】
続いて、このように処理された基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜を形成する。そしてフォトリソグラフィ及びエッチングにより、所定平面形状を持つ下側遮光膜１１ａを形成する。
【００３８】
続いて、下側遮光膜１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、又はＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、又はＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜、又は酸化シリコン膜等からなる第１の層間絶縁膜である第１の下地絶縁膜１２を形成する。
【００３９】
次に、第１の下地絶縁膜１２の上に、半導体層１ａ及び第２の層間絶縁膜４１を形成する。
【００４０】
すなわち、第１の下地絶縁膜１２上に、半導体層１に対するフォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００４１】
次に、図２（ａ）の工程では、半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、上層ゲート絶縁膜を形成する、これにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）層間絶縁膜２を形成する。すなわち、半導体層１ａとソース電極３０３，ドレイン電極３０２とのコンタクトには、熱酸化膜とＨＴＯ膜と減圧ＴＥＯＳ膜（活性化アニール有り）との多層構造の層間絶縁膜２とし、コンタクトホール８２，８３及び導電膜で電気的に導通させることが好ましい。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、層間絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。続いて、ＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する。例えば、ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａ（ゲート電極）をマスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。続いて、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、又はＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、又はＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜、又は酸化シリコン膜等からなる第２の層間絶縁膜４１を形成する。この第２の層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜４１の膜質を向上させておく。なお、第２の層間絶縁膜４１は、第１の層間絶縁膜１２とは成膜条件を同じにすることにより２層同一の膜質とすることもできるが、本実施の形態では一般的に第１の層間絶縁膜１２と第２の層間絶縁膜４１とはそれらの成膜条件が異なるものとして説明する。
【００４２】
次に、図２（ｂ）の工程では、第２の層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２８１，２８２を開孔する。但し、エッチング時、上層の層間絶縁膜４１のエッチングレートを、下層の層間絶縁膜１２のエッチングレートより速くする。続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、図１に示した如き、ソース電極３０３、ドレイン電極３０２及び引き出し電極２０４を形成する。本実施の形態では、特に、界面２０１を間に挟んで積層形成された引き出し電極２０４と、下側遮光膜１１ａとを、基板面に垂直に延びるコンタクトホール２８２を介して電気的に接続できる。
【００４３】
以上説明した製造プロセスにより、前述した第１の実施の形態の電気光学装置を製造できる。
【００４４】
本実施の形態では、特に図２（ｂ）の工程において、コンタクトホール２８１，２８２をドライエッチングにより、界面２０１を貫通して開孔する。
【００４５】
図３（ａ）は、図２（ｂ）のようにコンタクトホール２８１，２８２を開孔した後に、スパッタリング法により、例えばポリシリコン膜等の、引き出し電極２０４となる材料膜を形成した状態を拡大して示している。
【００４６】
次に、本実施の形態における開孔のためのドライエッチングの方法について説明する。図２（ｂ）の工程において、コンタクトホール２８１，２８２を開孔するのに、図２（ａ）の積層構造に対してドライエッチングをかける。ドライエッチングは或る特定方向例えば縦方向にエッチングを進めるのに好都合な異方性を有するエッチングである。それに対してウエットエッチングは、エッチング速度が横方向にも縦方向にも等しく進行する等方性エッチングである。また、ドライエッチングにせよウエットエッチングにせよ、第１，第２の層間絶縁膜１２，４１の２層に対してエッチングをした場合には、各層の膜質によってエッチングのされた方（削られ方）が異なるので、コンタクトホール形成時に２層間でのえぐれの発生を防止するためには、２層の膜質に応じてエッチングレートを変えることが必要である。しかも、膜質の異なる２つの層の間の界面２０１に発生するえぐれを防止するためには、２層以上を貫通するようにコンタクトホールを形成する場合、上層の層間絶縁膜４１のドライエッチングによるエッチングレートが、下層の層間絶縁膜１２のエッチングレートより速いことが必要である。
【００４７】
その際、上層，下層でのエッチングレートの差が、各層間絶縁膜間で１０％以上、好ましくは５０％以上であることが好ましい。すなわち、上層，下層でのエッチングレートの差を、一方の層のエッチングレートに対して他方の層でのエッチングレートは所定範囲（１０％以上、好ましくは５０％以上）に抑えることが望ましい。
【００４８】
さらに、膜質の異なる２つの層の間の界面に発生するえぐれを防止するためには、２層の層間絶縁膜は、それらの層間絶縁膜の膜応力が、ほぼ同等（±５０ＭＰａ以下）であることが望ましい。
【００４９】
このように、膜質が異なる少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、上層の層間絶縁膜のドライエッチング（又はウエットエッチング）によるエッチングレートを、下層の層間絶縁膜のエッチングレートより速くすれば、図３（ａ）に示すように、コンタクトホール２８１，２８２における界面２０１を通過する個所に、えぐれ（Ｖ状のカット）が生じることを低減できる。
【００５０】
これに対し、膜質の異なる２つの層間絶縁膜を貫通してコンタクトホール２８１，２８２をエッチングで開孔させた場合に、界面２０１より上層の層間絶縁膜４１におけるエッチングレートより下層の層間絶縁膜１２におけるエッチングレートを速くした場合、或いは上層の層間絶縁膜４１のエッチングレートと下層の層間絶縁膜１２のエッチングレートを同じにした場合には、図３（ｂ）に示すようにコンタクトホール２８１，２８２における界面２０１を通過する個所に、えぐれ２５０が発生することが多くなる。
【００５１】
第２の層間絶縁膜４１上には、ソース電極３０３と通じるコンタクトホール８１及びドレイン電極３０２と通じるコンタクトホール８０が各々形成された第３の層間絶縁膜４２が形成される。第３の層間絶縁膜４２は、例えばシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等から形成され、その膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００５２】
また、図２（ｃ）に示すように、半導体層１ａとソース電極３０３，ドレイン電極３０２とのコンタクトをとるには、半導体層１ａを覆う層間絶縁膜２としては熱酸化膜とＨＴＯ膜と減圧ＴＥＯＳ膜（活性化アニール有り）との多層構造の層間絶縁膜とし、第２，第３の層間絶縁膜４１，４２に対してドライエッチングによりコンタクトホール８１，８２，及び８０，８３の形成後、スパッタリング法等による導電膜で電気的に導通させることが好ましい。なお、ドライエッチング時、上層の層間絶縁膜４２のエッチングレートを、下層の層間絶縁膜４１，２のエッチングレートより速くする。
【００５３】
なお、上記の記載では、コンタクトホール２８１，２８２，８１，８２，並びに８０，８３を開孔するために、主にドライエッチングを用いることとしたが、エッチング液を用いてウエットエッチングを行ってもよい。
【００５４】
図４は、膜質の異なる２つの層間絶縁膜を貫通してコンタクトホールをエッチングで開孔させた際に、２層間の界面でえぐれ（Ｖ状のカット）が発生するのを防止するための、上層，下層の２層それぞれの成膜条件及びエッチングレートを求めるべく、実験を行った際の層間絶縁膜の応力（ストレス）とエッチングレートの関係を示すグラフである。
【００５５】
図４のグラフで、横軸はストレス（ＭＰａ）、縦軸はエッチングレート（ｎｍ／ｍｉｎ）である。グラフのストレスで、０以下は、圧縮される方向に膜にストレスがかかり、０以上は伸長する方向にストレスがかかる。
【００５６】
グラフは、ウエットエッチングとして、希ＨＦ（フッ酸）系のエッチャントに用いたものである。
【００５７】
グラフから、ストレスとエッチングレートに相関があることが分る。エッチングレートを１２〜３０ｎｍ／ｍｉｎとなり、下限と上限との差は１５０％である。下層を、減圧ＣＶＤ（ＬＰ−ＣＶＤ）で形成された膜（この時点でのエッチングレートは４０）に熱処理をかけると、エッチングレートは１５ｎｍ／ｍｉｎくらいになる。
【００５８】
そうすると、下層のエッチングレートを１５ｎｍ／ｍｉｎとし、上層のプラズマＴＥＯＳのエッチングレートを高くするに当たり、エッチングレートが１５から３２ｎｍ／ｍｉｎ位になるように、プラズマＴＥＯＳ（Ｐ−ＣＶＤ）の成膜条件を変えて設定することができる。
【００５９】
ストレスの観点により吸水性を低減することを考慮すると、ストレスを圧縮にするため、ウエットエッチングのレートを２５ｎｍ／ｍｉｎ以下にするよう、下層，上層の成膜条件を設定する必要がある。かつ、上層の層間絶縁膜のエッチングレートが、下層の層間絶縁膜のエッチングレートより速くなるように各層間絶縁膜の成膜条件を設定する。この条件では、下層に対して上層のエッチングレート差は６６％である。
【００６０】
少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ），プラズマ気相成長法（Ｐ−ＣＶＤ），エレクトロン・サイクロトロン気相成長法（ＥＣＲ−ＣＶＤ），常圧気相成長法（ＡＰ−ＣＶＤ）の成膜方法のいずれかの組合せにより形成されることが好ましい。
【００６１】
一般的に多層構造の半導体装置において、下地層間絶縁膜（ＥＲ１）、その上層層間絶縁膜（ＥＲ２）、その上層層間絶縁膜（ＥＲ３）、更にその上層層間絶縁膜（ＥＲｎ）で、ウエットエッチング（フッ酸系）のエッチングレート差が各層間絶縁膜間で１０％以上である。配線の良好なコンタクト形成を行うためには、５０％以上にすることが望ましい。１つのコンタクトホールに対して層間絶縁膜がｎ種類の場合、エッチングレートがＥＲ１≦ ＥＲ２ ≦ＥＲ３≦…≦ＥＲｎとなるように上層の層間絶縁膜ほどエッチングレートを大きくする。
【００６２】
このように本実施の形態によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることができる。コンタクトホールにより信頼性の高い電気的な接続が可能となり、更にコンタクトホール付近に位置する他の配線、素子等においても信頼性の高い電気的な接続或いは絶縁が可能となる。
【００６３】
以上の結果、後述する液晶表示装置等の電気光学装置用など、比較的複雑な積層構造を持つ半導体装置が要求される用途に、本実施の形態における半導体装置を応用すれば、コンタクトホールにおける界面を通過する個所でのえぐれの発生を低減できるので、最終的には電気光学装置全体の装置信頼性或いは製造歩留まりを顕著に向上できる。
【００６４】
次に、以上のように構成された半導体装置を備えてなる、本発明の電気光学装置に係る実施の形態を図面に基づいて説明する。以下の実施の形態は、本発明の電気光学装置を液晶表示装置に適用したものである。
【００６５】
先ず、本発明の実施の形態における電気光学装置の全体構成について、図５及び図６を参照して説明する。ここでは、電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。図５は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図６は、図５のＨ−Ｈ’断面図である。
【００６６】
図５及び図６において、本実施の形態に係る電気光学装置では、図１に示した半導体装置を構成する基板１０と対向基板２０とが対向配置されている。
【００６７】
基板１０と対向基板２０との間に液晶層５０が封入されており、基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。シール材５２は、両基板を貼り合わせるために、例えば熱硬化樹脂、熱及び光硬化樹脂、光硬化樹脂、紫外線硬化樹脂等からなり、製造プロセスにおいて基板１０上に塗布された後、加熱、加熱及び光照射、光照射、紫外線照射等により硬化させられたものである。
【００６８】
このようなシール材５２中には、両基板間の間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が混合されている。即ち、本実施の形態の電気光学装置は、プロジェクタのライトバルブ用として小型で拡大表示を行うのに適している。但し、当該電気光学装置が液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置であれば、このようなギャップ材は、液晶層５０中に含まれてもよい。
【００６９】
対向基板２０の４隅には、上下導通材１０６が設けられており、基板１０に設けられた上下導通端子と対向基板２０に設けられた対向電極２１との間で電気的な導通をとる。
【００７０】
図５及び図６において、シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａを規定する遮光性の額縁５３が対向基板２０側に設けられている。額縁５３は基板１０側に設けても良いことは言うまでもない。画像表示領域の周辺に広がる周辺領域のうち、シール材５２が配置されたシール領域の外側部分には、データ線駆動回路１０１及び外部回路接続端子１０２が基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。更に基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。
【００７１】
図６において、基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、最上層部分に配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００７２】
本実施の形態では、額縁５３下にある基板１０上の領域に、サンプリング回路１１８が設けられている。サンプリング回路１１８は、画像信号線上の画像信号をデータ線駆動回路１０１から供給されるサンプリング回路駆動信号に応じてサンプリングしてデータ線に供給するように構成されている。
【００７３】
次に、以上の如く構成された電気光学装置における回路構成及び動作について図７を参照して説明する。図７は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【００７４】
図７において、本実施の形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００７５】
本実施の形態における電気光学装置の画素部における構成について、図８及び図９を参照して説明する。図８は、データ線、走査線、画素電極等が形成された電気光学装置の相隣接する複数の画素群の平面図であり、図９は、図８のＡ−Ａ’断面図である。尚、図９においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７６】
図８において、電気光学装置の基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａが設けられている。
【００７７】
また、半導体層１ａのうち図中右下がりの斜線領域で示したチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００７８】
本実施の形態では、容量線３００が、図中太線で示したように走査線３ａの形成領域に重ねて形成されている。より具体的には容量線３００は、走査線３ａに沿って延びる本線部と、図６中、データ線６ａと交差する各個所からデータ線６ａに沿って上方に夫々突出した突出部と、コンタクトホール８４に対応する個所が僅かに括れた括れ部とを備えている。
【００７９】
図８及び図９に示すように、高濃度ドレイン領域１ｅには、画素電極９ａが、コンタクトホール８３及び８５を介して中継接続用の導電層としても機能するドレイン電極３０２により中継接続されている。高濃度ソース領域１ｄには、データ線６ａが、コンタクトホール８１及び８２を介して中継接続用の導電層としても機能するソース電極３０３により中継接続されている。
【００８０】
ドレイン電極３０２の一部からなる画素電位側容量電極上には、誘電体膜３０１を介して固定電位側容量電極を含む容量線３００が形成されている。容量線３００は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリサイド、これらを積層したもの等からなる。本実施の形態では、このようにドレイン電極３０２の一部と、容量線３００の一部とが誘電体膜３０１を介して対向配置されることにより、蓄積容量７０が構築されている。
【００８１】
容量線３００上には、ソース電極３０３とデータ線６ａとを通じるコンタクトホール８１及びドレイン電極３０２と画素電極９ａとを通じるコンタクトホール８５が各々形成された第２層間絶縁膜４２が形成されている。第２層間絶縁膜４２は、例えばシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等から形成され、その膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８２】
第２層間絶縁膜４２上には、データ線６ａが形成されており、これらの上には更に、ドレイン電極３０２へのコンタクトホール８５が形成された第３層間絶縁膜４３が形成されている。係るデータ線６ａは、例えば、スパッタリング、フォトリソグラフィ、エッチング等により、所定パターンを持つようにＡｌ（アルミニウム）等の低抵抗金属膜から形成され、その膜厚は、配線幅に応じて必要な導電性が得られるように、例えば数百ｎｍ程度とされる。他方、第３層間絶縁膜４３は、例えばシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等から形成され、その膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８３】
画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。画素電極９ａは、例えばスパッタリング、フォトリソグラフィ、エッチング等により、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜等の透明導電性膜から形成する。尚、後述の電気光学装置のように、ラビング処理を施された配向膜を形成してもよい。
【００８４】
データ線６ａは、ソース電極３０３を中継することにより、コンタクトホール８１及びコンタクトホール８２を介して半導体層１ａのうち高濃度ソース領域１ｄに電気的に接続されている。他方、画素電極９ａは、ソース電極３０３と同一膜からなるドレイン電極３０２を中継層として利用して中継することにより、コンタクトホール８３及び８５を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。
【００８５】
このようにドレイン電極３０２を中継層として用いることにより、画素電極９ａとＴＦＴ３０を構成する半導体層１ａとの間の層間距離が例えば１０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つの直列なコンタクトホール８３及び８４で両者間を良好に接続でき、画素開口率を高めること可能となる。特にこのような中継層を用いれば、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。同様に、ソース電極３０３を用いることにより、データ線６ａとＴＦＴ３０を構成する半導体層１ａとの間の層間距離が長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つの直列なコンタクトホール８１及び８２で両者間を良好に接続できる。
【００８６】
図８及び図９に示すように、ドレイン電極３０２と容量線３００とが誘電体膜３０１を介して対向配置されることにより、平面的に見て走査線３ａに重なる領域及びデータ線６ａに重なる領域に、蓄積容量７０が構築されている。
【００８７】
即ち、容量線３００は、走査線３ａを覆うように延びると共に、データ線６ａの領域下で、ドレイン電極３０２を覆うように突き出す突出部を有し櫛歯状に形成している。ドレイン電極３０２は、走査線３ａとデータ線６ａの交差部から、一方がデータ線６ａの領域下にある容量線３００の突出部に沿って延び、他方が走査線３ａの領域上にある容量線３００に沿って隣接するデータ線６ａ近傍まで延びるＬ字状の島状容量電極を形成している。そして、誘電体膜３０１を介して容量線３００にＬ字状のドレイン電極３０２が重なる領域で蓄積容量７０が形成される。
【００８８】
蓄積容量７０の一方の容量電極を含むドレイン電極３０２は、コンタクトホール８５で画素電極９ａと接続されており且つコンタクトホール８３で高濃度ドレイン領域１ｅと接続されており、画素電極電位とされる。
【００８９】
蓄積容量７０の他方の容量電極を含む容量線３００は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための走査線駆動回路や画像信号をデータ線６ａに供給するサンプリング回路を制御するデータ線駆動回路に供給される正電源や負電源の定電位源でも良いし、対向基板に供給される定電位でも構わない。
【００９０】
蓄積容量７０の誘電体膜３０１は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜（高温酸化膜）、ＬＴＯ膜（低温酸化膜）等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。誘電体膜３０１は、ドレイン電極３０２の表面を酸化することによって得た熱酸化膜でもよい。蓄積容量７０を増大させる観点からは、膜厚の信頼性が十分に得られる限りにおいて、誘電体膜３０１は薄い程良い。
【００９１】
図９に示すように、電気光学装置は、電気光学基板部分２００と、これに対向配置される透明な対向基板２０とを備えている。対向基板２０は、例えばガラス基板や石英基板からなる。基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。また配向膜１６は例えば、ポリイミド膜などの有機膜からなる。
【００９２】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。また配向膜２２は、ポリイミド膜などの有機膜からなる。
【００９３】
基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が設けられている。
【００９４】
対向基板２０には、更に遮光膜を設けるようにしてもよい。このような構成を採ることで、対向基板２０側から入射光がＴＦＴ３０の半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入するのを抑制できる。更に、対向基板上の遮光膜は、入射光が照射される面を高反射な膜で形成することにより、電気光学装置の温度上昇を防ぐ働きをする。
【００９５】
尚、本実施の形態では、Ａｌ膜等からなる遮光性のデータ線６ａで、各画素の遮光領域のうちデータ線６ａに沿った部分を遮光してもよいし、容量線３００を遮光性の膜で形成することによりチャネル領域１ａ’等を遮光することができる。
【００９６】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置された基板１０と対向基板２０との間には、シール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。
【００９７】
以上説明した実施の形態では、多数の導電層を積層することにより、データ線６ａや走査線３ａに沿った領域に段差が生じるが、第１層間絶縁膜４１、第２層間絶縁膜４２に溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより平坦化処理を行ってもよいし、第３層間絶縁膜４３や第２層間絶縁膜４２の上面の段差をＣＭＰ処理等で研磨することにより、或いは有機ＳＯＧを用いて平らに形成することにより、当該平坦化処理を行ってもよい。
【００９８】
更に以上説明した実施の形態では、画素スイッチング用ＴＦＴ３０は、好ましくは図９に示したようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また本実施の形態では、画素スイッチング用ＴＦＴ３０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。そして、周辺回路を構成するＴＦＴについても同様に各種のＴＦＴとして構築可能である。
【００９９】
以上図１から図９を参照して説明した各実施の形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）基板上に実装された駆動用ＬＳＩに、基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及び基板１０の出射光が出射する側には各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１００】
以上説明した各実施の形態における電気光学装置は、プロジェクタに適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施の形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、対向基板に遮光膜の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、プロジェクタ以外の直視型や反射型のカラー電気光学装置について、各実施の形態における電気光学装置を適用できる。また、対向基板２０上に１画素１個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１０１】
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例である投射型カラー表示装置の実施の形態について、その全体構成、特に光学的な構成について説明する。ここに図１０は、投射型カラー表示装置の図式的断面図である。
【０１０２】
図１０において、本実施の形態における投射型カラー表示装置の一例である液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置１００を含む液晶モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１０３】
以上述べたように本発明によれば、少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、界面付近で発生するえぐれを解消することができる。その結果、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成） を実現させることが可能となる。
【０１０４】
本発明は、上述した各実施の形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう半導体装置の製造方法及び該半導体装置、液晶表示装置のような電気光学装置の製造方法及び該電気光学装置、並びにこれらを備えた電子機器のほか、ＥＬ素子を有する表示装置等もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の断面図。
【図２】コンタクトホール形成前の断面構造、及びコンタクトホールを開孔した状態の断面構造を示す断面図。
【図３】下側遮光膜と引き出し電極との接続個所を拡大して示す拡大断面図、及び比較例における同個所の拡大断面図。
【図４】本発明の特徴となる、えぐれ防止のための実験を行った際の層間絶縁膜のストレスとエッチングレートの関係を示すグラフ。
【図５】ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図。
【図６】図５のＨ−Ｈ’断面図。
【図７】電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路と周辺回路とを示すブロック図。
【図８】データ線、走査線、画素電極等が形成された電気光学装置の相隣接する複数の画素群の平面図。
【図９】図８のＡ−Ａ’断面図。
【図１０】電気光学装置をライトバルブとして用いた電子機器の一例である投射型カラー表示装置の図式的断面図。
【符号の説明】
１ａ…半導体層、１ａ’…チャネル領域、１ｂ…低濃度ソース領域、１ｃ…低濃度ドレイン領域、１ｄ…高濃度ソース領域、１ｅ…高濃度ドレイン領域、２…層間絶縁膜、３ａ…走査線、６ａ…データ線、９ａ…画素電極、１０…素子基板、１１ａ…下側遮光膜、１２…第１の下地絶縁膜（第１の層間絶縁膜）、２０…対向基板、３０…ＴＦＴ、４１…第２の層間絶縁膜、４２…第３の層間絶縁膜、５０…液晶層、７０…蓄積容量、８０、８１、８２、８３、８５、２８１、２８２…コンタクトホール、２００…半導体装置、２０１…界面、２０４…引き出し電極、２５０…えぐれ、３０２…ドレイン電極３０３…ソース電極。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, an electro-optical device and a method for manufacturing the same, and an electronic apparatus, and more particularly to a method for forming a contact hole penetrating at least two or more interlayer insulating films having different film qualities. TECHNICAL FIELD The present invention relates to a semiconductor device and a method of manufacturing the same, which can eliminate scouring generated in a semiconductor device, an electro-optical device, a method of manufacturing the same, and electronic equipment.
[0002]
[Prior art]
2. Description of the Related Art In recent years, in semiconductor integrated circuits and liquid crystal display devices, with the miniaturization and high integration of patterns, hierarchical structures and multilayer wiring layers have been advanced. With such miniaturization, the contact hole for adjoining the upper layer and the lower layer has been miniaturized, and the contact hole has been deepened due to the multilayer structure.
[0003]
However, along with such miniaturization, for example, when the upper layer is formed by a sputtering method such as a metal wiring, the metal wiring is poorly attached, and the contact hole is likely to be disconnected. Further, since the contact hole is deepened and formed so as to penetrate the multilayer interlayer insulating film, depending on the film quality of the interlayer insulating film, the interface of the interlayer film is scrambled, and the disconnection in the contact hole increases. I was
[0004]
[Patent Document 1]
JP-A-2002-353424 (pages 1-3, FIG. 1-4)
[0005]
[Problems to be solved by the invention]
By the way, for example, in a laminated structure of a semiconductor element substrate (hereinafter, element substrate) of a device (hereinafter, electro-optical device) equipped with an electro-optical element capable of electrically controlling optical characteristics, such as a liquid crystal display device, aluminum wiring is used. When an interlayer insulating film under the layer is formed with plasma tetra-ethyl-ortho-silicate (hereinafter, P-TEOS) and reduced-pressure, tetra-ethyl-ortho-silicate (hereinafter, reduced-pressure TEOS), and a contact hole is formed, A V-shaped crack (hereinafter referred to as V cut) is formed at the interlayer insulating film interface between P-TEOS and reduced-pressure TEOS on the side wall of the contact hole. Then, there is a problem that the wiring for leading the electrode in the contact hole is disconnected, or the contact resistance between the wiring layer and the semiconductor layer, the gate line and the capacitor is increased, and the bright point is displayed on the panel display.
Therefore, the present invention has been made in view of the above problems, and a semiconductor device capable of eliminating scouring occurring near an interface when forming a contact hole penetrating at least two or more interlayer insulating films. It is an object of the present invention to provide a method for manufacturing the same, an electro-optical device and a method for manufacturing the same, and an electronic apparatus configured using the electro-optical device.
[0006]
[Means for Solving the Problems]
The semiconductor device according to the present invention has a contact hole penetrating at least two or more interlayer insulating films having different film qualities, and an etching rate by dry etching or wet etching of an upper interlayer insulating film in which the contact hole is formed, The etching rate is higher than an etching rate of a lower interlayer insulating film in which the contact hole is formed.
[0007]
According to such a configuration of the present invention, by changing the etching rate according to the film quality, it is possible to set the degree of etching (cutting) in the upper layer and the lower layer in the same manner, and to set the etching rate of the upper layer to the etching of the lower layer. By making the rate larger than the rate, the degree of spreading of the upper layer is not less than that of the lower layer. Conversely, if the etching rate of the lower layer is higher than the etching rate of the upper layer, the degree of abrasion (spreading) of the lower layer increases, so-called undercut occurs, and the lower side is clogged, which may hinder the formation of a conductive film by sputtering. This occurs. Therefore, scouring generated near the interface is eliminated, and a high aspect ratio contact hole is formed by miniaturizing the contact hole and increasing the thickness of the interlayer insulating film, and a low-resistance and high-yield contact hole (stable contact hole formation). Can be realized.
[0008]
In the present invention, it is preferable that the difference between the etching rates of the upper layer and the lower layer is 10% or more, preferably 50% or more, between the interlayer insulating films.
[0009]
According to such a configuration, although the film quality (for example, film stress) differs between the upper layer and the lower layer, the difference in the film quality between the upper layer and the lower layer is limited to a certain range. The difference between the etching rates of the one layer and the etching rate of the other layer is higher than the etching rate of the lower layer, and the etching rate of the upper layer is higher than that of the lower layer. Therefore, it is possible to secure the advantages described above.
[0010]
In the present invention, it is preferable that the film stress of the at least two or more interlayer insulating films is substantially the same (± 50 MPa or less).
[0011]
According to such a configuration, the stress acting on the interface between the interlayer insulating films is reduced, which leads to a reduction in scuffing to the interlayer interface. In addition, the fineness of the contact hole and the increase in the thickness of the interlayer insulating film increase the contact hole with a high aspect ratio. , And a low-resistance and high-yield contact hole (stable contact hole formation) can be realized.
[0012]
In the present invention, the at least two or more interlayer insulating films may be formed by low-pressure vapor deposition (LP-CVD), plasma vapor deposition (P-CVD), electron cyclotron vapor deposition (ECR-CVD). ), And a combination of any of the atmospheric pressure vapor deposition (AP-CVD) film forming methods.
[0013]
With such a configuration, the film quality can be controlled by changing the film forming conditions and the annealing conditions, the scouring generated near the interface is reduced, and a high-yield contact hole (stable contact hole formation) is realized by the above-described advantage. It becomes possible.
[0014]
Further, in the present invention, the at least two or more interlayer insulating films are formed by low pressure vapor deposition (LP-CVD), and the lower layer is an interlayer insulating film covering a semiconductor layer, and a thermal oxide film. An interlayer insulating film having a multilayer structure of an HTO film and a reduced-pressure TEOS film (with activation annealing); a source electrode and a drain electrode are formed in the upper interlayer insulating film covering the interlayer insulating film; It is preferable that a contact with the source electrode and the drain electrode is made electrically conductive by a contact hole penetrating the upper layer and the lower layer and a conductive film formed in the contact hole.
[0015]
According to such a configuration, even when forming a contact hole for contacting the semiconductor layer with the source electrode and the drain electrode, scuffing generated near the interface is eliminated, and a high yield contact hole ( (Stable contact hole formation) can be realized.
[0016]
The method of manufacturing a semiconductor device according to the present invention may further comprise a first conductive layer on the substrate, a first interlayer insulating film laminated on the first conductive layer, and the first interlayer insulating film. A second interlayer insulating film formed on the film; and a second conductive layer laminated above the second interlayer insulating film, wherein the first conductive layer and the second conductive layer A contact hole connecting a layer penetrates an interface between the first interlayer insulating film and the second interlayer insulating film to open a hole in the first interlayer insulating film and the second interlayer insulating film; A method for manufacturing a semiconductor device for manufacturing a semiconductor device for electrically connecting the first conductive layer and the second conductive layer through the contact hole, wherein the contact hole is formed by dry etching or wet etching. A hole is formed through the interface to form a hole in the second interlayer insulating film. Etching rate by dry etching or wet etching, and is characterized in faster than the etching rate of the first interlayer insulating film.
[0017]
According to such a manufacturing method of the present invention, scouring occurring near the interface is eliminated, a high aspect ratio contact hole is formed by miniaturizing the contact hole and increasing the thickness of the interlayer insulating film, and reducing the resistance and increasing the resistance. Yield contact holes (stable contact hole formation) can be realized.
[0018]
Further, an electro-optical device according to the present invention includes a semiconductor device manufactured by the above-described method for manufacturing a semiconductor device, a counter substrate disposed to face the semiconductor device, and sandwiched between the counter substrate and the semiconductor device. And an electro-optical material.
[0019]
According to such a configuration of the present invention, scouring occurring near the interface is eliminated, a high aspect ratio contact hole is formed by miniaturizing the contact hole and increasing the thickness of the interlayer insulating film, and the resistance is reduced and the yield is increased. An electro-optical device capable of realizing a contact hole (forming a stable contact hole) can be provided.
[0020]
Further, a method of manufacturing an electro-optical device according to the present invention includes the method of manufacturing a semiconductor device described above, and a step of bonding the semiconductor device and a counter substrate in a state where the semiconductor device and the counter substrate are disposed so as to face each other. And a step of enclosing an electro-optical material.
[0021]
According to such a manufacturing method of the present invention, scouring occurring near the interface is eliminated, a high aspect ratio contact hole is formed by miniaturizing the contact hole and increasing the thickness of the interlayer insulating film, and reducing the resistance and increasing the resistance. Yield contact holes (stable contact hole formation) can be realized.
[0022]
Further, an electronic apparatus according to the present invention includes the above-described electro-optical device.
[0023]
According to such a configuration of the present invention, scouring occurring near the interface is eliminated, a high aspect ratio contact hole is formed by miniaturizing the contact hole and increasing the thickness of the interlayer insulating film, and the resistance is reduced and the yield is increased. An electronic device capable of realizing a contact hole (formation of a stable contact hole) can be provided.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0025]
FIG. 1 is a sectional view of a semiconductor device according to an embodiment of the present invention. The semiconductor device of the present embodiment constitutes, for example, an element substrate (also referred to as a TFT array substrate) side of a pair of substrates (an element substrate and a counter substrate) constituting an electro-optical device described later. The application is not particularly limited to this.
[0026]
In FIG. 1, a semiconductor device 200 includes a lower light-shielding film 11a as a first conductive layer, a first base insulating film 12 as a first interlayer insulating film on a substrate 10, for example, an electro-optical device to be described later. A semiconductor layer 1a made of a single crystal silicon layer forming a TFT 30 for pixel switching or a peripheral circuit; a scanning line 3a including a gate electrode forming the TFT 30; an insulating film 2 including a gate insulating film forming the TFT 30; It comprises an interlayer insulating film 41, a third interlayer insulating film 42, and a source electrode 303, a drain electrode 302 of the TFT 30 made of the same conductive layer, and a lead electrode 204 forming the second conductive layer in this order. .
[0027]
The substrate 10 is made of a glass substrate, a quartz substrate, a silicon substrate, or the like, and is a transparent substrate when the electro-optical device is a transmissive type, and is opaque when the electro-optical device is a reflective type. It is a substrate.
[0028]
The lower light-shielding film 11a is made of, for example, a single metal, an alloy, a metal silicide, a polycide, or a laminate of these, including at least one of refractory metals such as Ti, Cr, W, Ta, and Mo. . The lower light-shielding film 11a covers at least the channel region 1a 'of the semiconductor layer 1a constituting the TFT 30 from the lower side in the figure, thereby shielding return light (reflected light) from the lower side in the figure toward the TFT 30.
[0029]
The first base insulating film 12 has a function of interlayer insulating the TFT 30 from the lower light-shielding film 11a, and furthermore, is formed over the entire surface of the substrate 10 so that the surface of the substrate 10 becomes rough when polished, and stains remaining after cleaning. It has a function of preventing the deterioration of the characteristics of the TFT 30 by the above method.
[0030]
The TFT 30 is formed on the first base insulating film 12.
[0031]
The TFT 30 has an LDD (Lightly Doped Drain) structure, and includes a gate electrode that is a part of the scanning line (gate line) 3a and a channel region of the semiconductor layer 1a where a channel is formed by an electric field from the scanning line 3a. 1a ', an insulating film 2 including a gate insulating film that insulates the scanning line 3a from the semiconductor layer 1a, a low concentration source region 1b and a low concentration drain region 1c of the semiconductor layer 1a, a high concentration source region 1d and a high concentration of the semiconductor layer 1a. It comprises a concentration drain region 1e, a source electrode 303 and a drain electrode 302.
[0032]
On the scanning line 3a, contact holes 81 and 82 passing through the high-concentration source region 1d and the source electrode 303, contact holes 80 and 83 passing through the high-concentration drain region 1e and the drain electrode 302, and the lower light-shielding film 11a A second interlayer insulating film 41 is formed in which contact holes 281 and 282 are formed, respectively.
[0033]
On the second interlayer insulating film 41, a third interlayer insulating film 42 having a contact hole 81 communicating with the source electrode 303 and a contact hole 80 communicating with the drain electrode 302 is formed.
[0034]
Next, a method of manufacturing a semiconductor device having the above-described configuration will be described with reference to FIGS. Here, FIG. 2A shows a cross-sectional structure before a contact hole is formed, and FIG. 2B shows a cross-sectional structure when a contact hole is opened. FIG. 3A is an enlarged cross-sectional view showing a connection point between the lower light-shielding film 11a and the extraction electrode 204, and FIG. 3B is an enlarged cross-sectional view of the same point in a comparative example. is there.
[0035]
Hereinafter, a method for manufacturing the device of FIG. 1 will be described.
[0036]
First, a substrate 10 such as a quartz substrate, hard glass, or a silicon substrate is prepared. Here, annealing is preferably performed in an inert gas atmosphere such as N2 (nitrogen) and a high temperature of about 900 to 1300 ° C., and pre-processing is performed so that distortion generated in the substrate 10 in a high-temperature process performed later is reduced. .
[0037]
Subsequently, a metal such as Ti, Cr, W, Ta, or Mo or a metal alloy film such as a metal silicide is formed on the entire surface of the substrate 10 thus treated by sputtering to a thickness of about 100 to 500 nm, preferably A light-shielding film having a thickness of about 200 nm is formed. Then, the lower light-shielding film 11a having a predetermined planar shape is formed by photolithography and etching.
[0038]
Subsequently, a TEOS (tetra-ethyl-ortho-silicate) gas, a TEB (tetra-ethyl-borate) gas, or a TMOP (tetra-methyl) is formed on the lower light-shielding film 11a by, for example, normal pressure or reduced pressure CVD. A first underlayer insulating film which is a first interlayer insulating film made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like by using an (oxyphosphate) gas or the like; The film 12 is formed.
[0039]
Next, the semiconductor layer 1a and the second interlayer insulating film 41 are formed on the first base insulating film 12.
[0040]
That is, the semiconductor layer 1 a having a predetermined pattern is formed on the first base insulating film 12 by photolithography and etching of the semiconductor layer 1.
[0041]
Next, in the step of FIG. 2A, the semiconductor layer 1a is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably at a temperature of about 1000 ° C. to form a lower gate insulating film. Or by performing both of them successively to form an upper gate insulating film, whereby the interlayer insulating film 2 (including the gate insulating film) made of a multilayer high-temperature silicon oxide film (HTO film) or silicon nitride film is formed. Form. That is, the contact between the semiconductor layer 1a and the source electrode 303 and the drain electrode 302 is formed as an interlayer insulating film 2 having a multilayer structure of a thermal oxide film, an HTO film, and a reduced-pressure TEOS film (with activation annealing). It is preferable that the conductive film 83 and the conductive film be electrically connected. As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the thickness of the interlayer insulating film 2 is about 20 to 150 nm, preferably about 30 to 100 nm. Of thickness. Subsequently, in order to control the threshold voltage Vth of the TFT 30, the N channel region or the P channel region of the semiconductor layer 1a is doped with a dopant such as boron by a predetermined amount by ion implantation or the like. Subsequently, a polysilicon film is deposited by a low pressure CVD method or the like, and phosphorus (P) is thermally diffused to make the polysilicon film conductive. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film may be used. The thickness of the polysilicon film is about 100 to 500 nm, preferably about 350 nm. Then, a scanning line 3a having a predetermined pattern including the gate electrode portion of the TFT 30 is formed by photolithography and etching. For example, when the TFT 30 is an n-channel TFT having an LDD structure, the scanning line 3a (gate electrode) is used as a mask to first form the low-concentration source region 1b and the low-concentration drain region 1c in the semiconductor layer 1a. , P, etc. at a low concentration (for example, P ions are 1-3 × 10 13 / cm 3). 2 Doping). Thus, the semiconductor layer 1a below the scanning line 3a becomes the channel region 1a '. Further, in order to form the high-concentration source region 1d and the high-concentration drain region 1e constituting the pixel switching TFT 30, a resist layer having a plane pattern wider than the scanning line 3a is formed on the scanning line 3a. Thereafter, a dopant of a group V element such as P is doped at a high concentration (for example, P ions are added at 1 to 3 × 10 15 / cm 3). 2 Doping). Note that, for example, a TFT having an offset structure may be used without doping at a low concentration, or a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask. The resistance of the scanning line 3a is further reduced by the impurity doping. Subsequently, a silicate glass film such as NSG, PSG, BSG, or BPSG, or a silicon nitride film is formed on the scanning lines 3a by using, for example, a TEOS gas, a TEB gas, a TMOP gas, or the like by a normal pressure or reduced pressure CVD method or the like. Alternatively, a second interlayer insulating film 41 made of a silicon oxide film or the like is formed. The thickness of the second interlayer insulating film 41 is, for example, about 500 to 2000 nm. Here, preferably, annealing is performed at a high temperature of about 800 ° C. to improve the film quality of the interlayer insulating film 41. Note that the second interlayer insulating film 41 can have the same film quality as the first interlayer insulating film 12 by using the same film forming conditions as the first interlayer insulating film 12, but in the present embodiment, generally the second interlayer insulating film 41 has the same film quality. The first interlayer insulating film 12 and the second interlayer insulating film 41 will be described as having different film forming conditions.
[0042]
Next, in the step of FIG. 2B, the contact holes 281 and 282 are formed by dry etching such as reactive ion etching and reactive ion beam etching on the second interlayer insulating film 41. However, at the time of etching, the etching rate of the upper interlayer insulating film 41 is made faster than the etching rate of the lower interlayer insulating film 12. Subsequently, a polysilicon film is deposited by a low pressure CVD method or the like, and phosphorus (P) is thermally diffused to make the polysilicon film conductive. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film may be used. The thickness of the polysilicon film is about 100 to 500 nm, preferably about 150 nm. Then, as shown in FIG. 1, the source electrode 303, the drain electrode 302, and the extraction electrode 204 are formed by photolithography and etching. In the present embodiment, in particular, the extraction electrode 204 laminated and formed with the interface 201 interposed therebetween and the lower light-shielding film 11a can be electrically connected via the contact hole 282 extending perpendicular to the substrate surface.
[0043]
The electro-optical device according to the first embodiment can be manufactured by the manufacturing process described above.
[0044]
In the present embodiment, especially in the step of FIG. 2B, the contact holes 281 and 282 are opened through the interface 201 by dry etching.
[0045]
FIG. 3A is an enlarged view of a state in which a material film to be the extraction electrode 204 such as a polysilicon film is formed by the sputtering method after the contact holes 281 and 282 are opened as shown in FIG. Is shown.
[0046]
Next, a dry etching method for opening holes according to the present embodiment will be described. In the step of FIG. 2B, dry etching is applied to the stacked structure of FIG. 2A to open the contact holes 281 and 282. Dry etching is an etching having an anisotropy that is convenient for performing etching in a specific direction, for example, a vertical direction. On the other hand, wet etching is isotropic etching in which the etching rate progresses equally in the horizontal and vertical directions. Further, in the case where the two layers of the first and second interlayer insulating films 12 and 41 are etched, whether dry etching or wet etching, the etched (deformed) method depends on the film quality of each layer. Therefore, it is necessary to change the etching rate according to the film quality of the two layers in order to prevent scuffing between the two layers when forming the contact hole. Moreover, in order to prevent scouring occurring at the interface 201 between two layers having different film qualities, when a contact hole is formed so as to penetrate two or more layers, etching of the upper interlayer insulating film 41 by dry etching is performed. It is necessary that the rate is higher than the etching rate of the lower interlayer insulating film 12.
[0047]
At this time, the difference in the etching rate between the upper layer and the lower layer is preferably 10% or more, and more preferably 50% or more, between the interlayer insulating films. That is, it is desirable that the difference between the etching rate of the upper layer and the etching rate of the lower layer be kept within a predetermined range (10% or more, preferably 50% or more) with respect to the etching rate of one layer.
[0048]
Further, in order to prevent scouring occurring at the interface between two layers having different film qualities, the two-layer interlayer insulating films have substantially the same film stress (± 50 MPa or less). It is desirable.
[0049]
As described above, when forming a contact hole penetrating at least two or more interlayer insulating films having different film qualities, the etching rate of the upper interlayer insulating film by dry etching (or wet etching) is adjusted by changing the etching rate of the lower interlayer insulating film. If the etching rate is higher than that, as shown in FIG. 3A, it is possible to reduce the occurrence of scouring (V-shaped cut) at the portions of the contact holes 281 and 282 passing through the interface 201.
[0050]
On the other hand, when the contact holes 281 and 282 are opened by etching through the two interlayer insulating films having different film qualities, the interlayer insulating film 12 lower than the etching rate of the interlayer insulating film 41 above the interface 201 is formed. In the case where the etching rate is increased, or when the etching rate of the upper interlayer insulating film 41 and the etching rate of the lower interlayer insulating film 12 are made the same, as shown in FIG. In many places, the scouring 250 is generated at a portion passing through the interface 201.
[0051]
On the second interlayer insulating film 41, a third interlayer insulating film 42 having a contact hole 81 communicating with the source electrode 303 and a contact hole 80 communicating with the drain electrode 302 is formed. The third interlayer insulating film 42 is formed of, for example, a silicate glass film, a silicon nitride film, a silicon oxide film, or the like, and has a thickness of, for example, about 500 to 2000 nm.
[0052]
Further, as shown in FIG. 2C, in order to make contact between the semiconductor layer 1a and the source electrode 303 and the drain electrode 302, a thermal oxide film, an HTO film, and a reduced pressure are used as the interlayer insulating film 2 covering the semiconductor layer 1a. After forming contact holes 81, 82 and 80, 83 by dry etching on the second and third interlayer insulating films 41, 42 with a TEOS film (with activation annealing) as a multilayer structure, It is preferable to electrically conduct with a conductive film by a sputtering method or the like. At the time of dry etching, the etching rate of the upper interlayer insulating film 42 is made higher than the etching rate of the lower interlayer insulating films 41 and 42.
[0053]
In the above description, dry etching is mainly used to form the contact holes 281, 282, 81, 82, and 80, 83, but wet etching using an etchant is also possible. Good.
[0054]
FIG. 4 is a diagram for preventing the occurrence of screeching (V-shaped cut) at the interface between two layers when a contact hole is opened by etching through two interlayer insulating films having different film qualities. 5 is a graph showing the relationship between the stress (stress) of the interlayer insulating film and the etching rate when an experiment was performed to determine the film forming conditions and the etching rate of each of the upper layer and the lower layer.
[0055]
In the graph of FIG. 4, the horizontal axis represents stress (MPa) and the vertical axis represents etching rate (nm / min). When the stress is 0 or less in the graph, stress is applied to the film in the direction of compression, and when it is 0 or more, stress is applied in the direction of elongation.
[0056]
The graph shows the result of using a dilute HF (hydrofluoric acid) -based etchant as wet etching.
[0057]
The graph shows that there is a correlation between the stress and the etching rate. The etching rate is 12 to 30 nm / min, and the difference between the lower limit and the upper limit is 150%. When the lower layer is subjected to heat treatment on a film formed by low pressure CVD (LP-CVD) (the etching rate at this time is 40), the etching rate becomes about 15 nm / min.
[0058]
Then, when the etching rate of the lower layer is set to 15 nm / min and the etching rate of the plasma TEOS of the upper layer is increased, the film forming conditions of the plasma TEOS (P-CVD) are set so that the etching rate is about 15 to 32 nm / min. It can be changed and set.
[0059]
In consideration of reducing the water absorption from the viewpoint of stress, it is necessary to set the film forming conditions of the lower layer and the upper layer so that the wet etching rate is 25 nm / min or less in order to reduce the stress. In addition, the conditions for forming each interlayer insulating film are set such that the etching rate of the upper interlayer insulating film is faster than the etching rate of the lower interlayer insulating film. Under these conditions, the difference in etching rate between the upper layer and the lower layer is 66%.
[0060]
At least two or more interlayer insulating films are formed by low pressure vapor deposition (LP-CVD), plasma vapor deposition (P-CVD), electron cyclotron vapor deposition (ECR-CVD), and normal pressure vapor deposition. It is preferably formed by any combination of (AP-CVD) film forming methods.
[0061]
Generally, in a semiconductor device having a multi-layer structure, wet etching (ER1), an upper interlayer insulating film (ER2), an upper interlayer insulating film (ER3), and an upper interlayer insulating film (ERn) are performed by wet etching (ERn). The difference in the etching rate of hydrofluoric acid is 10% or more between the interlayer insulating films. In order to form a good contact of the wiring, it is desirable that the content be 50% or more. If there are n types of interlayer insulating films for one contact hole, the etching rate is set higher for the upper interlayer insulating film such that the etching rate satisfies ER1 ≦ ER2 ≦ ER3 ≦.
[0062]
As described above, according to the present embodiment, scouring occurring near the interface is eliminated, a contact hole is formed with a high aspect ratio by miniaturizing the contact hole and increasing the thickness of the interlayer insulating film, and the resistance and the yield are reduced. Contact holes (stable contact hole formation) can be realized. The contact hole enables highly reliable electrical connection, and also enables highly reliable electrical connection or insulation of other wiring, elements, and the like located near the contact hole.
[0063]
As a result, if the semiconductor device according to the present embodiment is applied to an application in which a semiconductor device having a relatively complicated laminated structure is required, such as an electro-optical device such as a liquid crystal display device to be described later, Can reduce the occurrence of scouring at locations passing through the device, and ultimately significantly improve the device reliability or manufacturing yield of the entire electro-optical device.
[0064]
Next, an embodiment of an electro-optical device according to the present invention including the semiconductor device configured as described above will be described with reference to the drawings. In the following embodiments, the electro-optical device according to the invention is applied to a liquid crystal display device.
[0065]
First, an overall configuration of an electro-optical device according to an embodiment of the present invention will be described with reference to FIGS. Here, a TFT active matrix driving type liquid crystal device with a built-in driving circuit, which is an example of an electro-optical device, is taken as an example. FIG. 5 is a plan view of the TFT array substrate together with the components formed thereon viewed from the counter substrate side, and FIG. 6 is a cross-sectional view taken along line HH ′ of FIG.
[0066]
5 and 6, in the electro-optical device according to the present embodiment, the substrate 10 and the opposing substrate 20 constituting the semiconductor device shown in FIG.
[0067]
A liquid crystal layer 50 is sealed between the substrate 10 and the opposing substrate 20, and the substrate 10 and the opposing substrate 20 are mutually bonded by a sealing material 52 provided in a sealing area located around the image display area 10a. Have been. The sealing material 52 is made of, for example, a thermosetting resin, a thermosetting resin, a photocuring resin, a photocuring resin, an ultraviolet curable resin, or the like in order to bond the two substrates together. And cured by light irradiation, light irradiation, ultraviolet irradiation, or the like.
[0068]
In such a sealing material 52, a gap material such as glass fiber or glass beads for mixing a gap between the two substrates (a gap between the substrates) to a predetermined value is mixed. That is, the electro-optical device according to the present embodiment is suitable for use in a light valve of a projector to perform a small-sized enlarged display. However, such a gap material may be included in the liquid crystal layer 50 if the electro-optical device is a liquid crystal device such as a liquid crystal display or a liquid crystal television that performs large-size and 1: 1 display.
[0069]
At the four corners of the opposing substrate 20, upper and lower conductive members 106 are provided, and electrical conduction is established between the upper and lower conductive terminals provided on the substrate 10 and the opposing electrodes 21 provided on the opposing substrate 20.
[0070]
5 and 6, a light-shielding frame 53 that defines the image display area 10a is provided on the counter substrate 20 side in parallel with the inside of the seal area in which the seal material 52 is arranged. It goes without saying that the frame 53 may be provided on the substrate 10 side. A data line drive circuit 101 and an external circuit connection terminal 102 are provided along one side of the substrate 10 in a peripheral area extending around the image display area and outside the seal area where the seal material 52 is arranged. , A scanning line driving circuit 104 is provided along two sides adjacent to this one side. Further, a plurality of wirings 105 for connecting the scanning line driving circuits 104 provided on both sides of the image display area 10a are provided on one remaining side of the substrate 10.
[0071]
In FIG. 6, an alignment film is formed on a pixel electrode 9a after a TFT for pixel switching and a wiring such as a scanning line and a data line are formed on a substrate 10. On the other hand, on the opposing substrate 20, an orientation film is formed on the uppermost layer in addition to the opposing electrode 21. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several types of nematic liquid crystals are mixed, and takes a predetermined alignment state between the pair of alignment films.
[0072]
In the present embodiment, a sampling circuit 118 is provided in a region on the substrate 10 below the frame 53. The sampling circuit 118 is configured to sample the image signal on the image signal line according to the sampling circuit drive signal supplied from the data line drive circuit 101 and supply the sampled image signal to the data line.
[0073]
Next, the circuit configuration and operation of the electro-optical device configured as described above will be described with reference to FIG. FIG. 7 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix forming an image display area of the electro-optical device.
[0074]
In FIG. 7, a plurality of pixels formed in a matrix forming an image display area of the electro-optical device according to the present embodiment are each provided with a pixel electrode 9a and a TFT 30 for controlling switching of the pixel electrode 9a. The data line 6a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied to a plurality of adjacent data lines 6a for each group. good. Also, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulsed manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and by closing the switch of the TFT 30 as a switching element for a certain period, the image signals S1, S2,... Write at a predetermined timing. The image signals S1, S2,..., Sn of a predetermined level written in the liquid crystal as an example of the electro-optical material via the pixel electrodes 9a are held for a certain period between the image signals S1, S2,. You. The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gray scale display. In the normally white mode, the transmittance for the incident light decreases according to the voltage applied in each pixel unit, and in the normally black mode, the light enters according to the voltage applied in each pixel unit Light transmittance is increased, and light having a contrast corresponding to an image signal is emitted from the electro-optical device as a whole. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with a liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode.
[0075]
The structure of the pixel portion of the electro-optical device according to the present embodiment will be described with reference to FIGS. FIG. 8 is a plan view of a plurality of adjacent pixel groups of the electro-optical device on which data lines, scanning lines, pixel electrodes, and the like are formed, and FIG. 9 is a cross-sectional view taken along line AA ′ of FIG. In FIG. 9, the scale of each layer and each member is different in order to make each layer and each member have a size that can be recognized in the drawing.
[0076]
In FIG. 8, a plurality of transparent pixel electrodes 9a (indicated by dotted lines 9a ') are provided in a matrix on a substrate 10 of the electro-optical device, and the vertical and horizontal boundaries of the pixel electrodes 9a are provided. , A data line 6a and a scanning line 3a are provided.
[0077]
In addition, the scanning line 3a is arranged so as to face the channel region 1a 'indicated by the hatched region in the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, at the intersections of the scanning lines 3a and the data lines 6a, the pixel switching TFTs 30 in which the scanning lines 3a are opposed to each other as gate electrodes in the channel region 1a 'are provided.
[0078]
In the present embodiment, the capacitance line 300 is formed so as to overlap with the formation region of the scanning line 3a as shown by the thick line in the drawing. More specifically, the capacitance line 300 includes a main line portion extending along the scanning line 3a, a protruding portion protruding upward along the data line 6a from each of the portions intersecting the data line 6a in FIG. A portion corresponding to the hole 84 is slightly narrowed.
[0079]
As shown in FIGS. 8 and 9, the pixel electrode 9 a is relay-connected to the high-concentration drain region 1 e via the contact holes 83 and 85 by the drain electrode 302 which also functions as a conductive layer for relay connection. . The data line 6a is relay-connected to the high-concentration source region 1d via the contact holes 81 and 82 by the source electrode 303 which also functions as a conductive layer for relay connection.
[0080]
A capacitor line 300 including a fixed-potential-side capacitor electrode is formed on a pixel-potential-side capacitor electrode that is a part of the drain electrode 302 with a dielectric film 301 interposed therebetween. The capacitance line 300 is made of, for example, a single metal, an alloy, a metal silicide, a polycide, or a laminate of these, including at least one of high melting point metals such as Ti, Cr, W, Ta, and Mo. In this embodiment, the storage capacitor 70 is constructed by arranging a part of the drain electrode 302 and a part of the capacitor line 300 to face each other with the dielectric film 301 interposed therebetween.
[0081]
On the capacitance line 300, a second interlayer insulating film 42 in which a contact hole 81 passing through the source electrode 303 and the data line 6a and a contact hole 85 passing through the drain electrode 302 and the pixel electrode 9a are respectively formed. . The second interlayer insulating film 42 is formed of, for example, a silicate glass film, a silicon nitride film, a silicon oxide film, or the like, and has a thickness of, for example, about 500 to 2000 nm.
[0082]
The data lines 6a are formed on the second interlayer insulating film 42, and a third interlayer insulating film 43 in which a contact hole 85 to the drain electrode 302 is formed is formed thereon. The data line 6a is formed of a low-resistance metal film such as Al (aluminum) so as to have a predetermined pattern by, for example, sputtering, photolithography, etching, or the like. For example, the thickness is set to about several hundred nm so as to obtain the property. On the other hand, the third interlayer insulating film 43 is formed of, for example, a silicate glass film, a silicon nitride film, a silicon oxide film, or the like, and has a thickness of, for example, about 500 to 2000 nm.
[0083]
The pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 configured as described above. The pixel electrode 9a is formed from a transparent conductive film such as an ITO (Indium Tin Oxide) film by, for example, sputtering, photolithography, etching, or the like. Note that an alignment film subjected to a rubbing treatment may be formed as in an electro-optical device described later.
[0084]
The data line 6a is electrically connected to the high-concentration source region 1d of the semiconductor layer 1a via the contact holes 81 and 82 by relaying the source electrode 303. On the other hand, the pixel electrode 9a is connected to the high-concentration drain region 1e of the semiconductor layer 1a through the contact holes 83 and 85 by relaying using the drain electrode 302 made of the same film as the source electrode 303 as a relay layer. Connected.
[0085]
By using the drain electrode 302 as a relay layer in this way, even if the interlayer distance between the pixel electrode 9a and the semiconductor layer 1a forming the TFT 30 is long, for example, about 1000 nm, the two are connected by one contact hole. While avoiding technical difficulties, two series contact holes 83 and 84 having relatively small diameters can be satisfactorily connected to each other, and the pixel aperture ratio can be increased. In particular, the use of such a relay layer is also useful for preventing penetration of etching when a contact hole is opened. Similarly, by using the source electrode 303, even if the interlayer distance between the data line 6a and the semiconductor layer 1a forming the TFT 30 is long, it is possible to avoid the technical difficulty of connecting the two with one contact hole. In addition, two series contact holes 81 and 82 having a relatively small diameter can be connected well to each other.
[0086]
As shown in FIGS. 8 and 9, the drain electrode 302 and the capacitance line 300 are opposed to each other with the dielectric film 301 interposed therebetween, so that the region overlaps the scanning line 3a and the data line 6a in a plan view. The storage capacity 70 is constructed in the area.
[0087]
That is, the capacitor line 300 extends to cover the scanning line 3a, and has a protruding portion that protrudes to cover the drain electrode 302 below the region of the data line 6a, and is formed in a comb-like shape. One of the drain electrodes 302 extends from the intersection of the scanning line 3a and the data line 6a along the protrusion of the capacitance line 300 below the region of the data line 6a, and the other extends from the intersection of the capacitance line 300 above the region of the scanning line 3a. An L-shaped island-shaped capacitor electrode extending to the vicinity of the adjacent data line 6a along 300 is formed. Then, the storage capacitor 70 is formed in a region where the L-shaped drain electrode 302 overlaps the capacitor line 300 via the dielectric film 301.
[0088]
The drain electrode 302 including one capacitance electrode of the storage capacitor 70 is connected to the pixel electrode 9a through the contact hole 85 and is connected to the high-concentration drain region 1e through the contact hole 83, and is set to the pixel electrode potential.
[0089]
The capacitor line 300 including the other capacitor electrode of the storage capacitor 70 extends from the image display area where the pixel electrode 9a is arranged to the periphery thereof, is electrically connected to a constant potential source, and has a fixed potential. The constant potential source is supplied to a scanning line driving circuit for supplying a scanning signal for driving the TFT 30 to the scanning line 3a and a data line driving circuit for controlling a sampling circuit for supplying an image signal to the data line 6a. A constant potential source such as a positive power source or a negative power source or a constant potential supplied to the opposite substrate may be used.
[0090]
The dielectric film 301 of the storage capacitor 70 is made of, for example, a relatively thin HTO film (high-temperature oxide film) having a thickness of about 5 to 200 nm, a silicon oxide film such as an LTO film (low-temperature oxide film), or a silicon nitride film. You. The dielectric film 301 may be a thermal oxide film obtained by oxidizing the surface of the drain electrode 302. From the viewpoint of increasing the storage capacitor 70, the thinner the dielectric film 301 is, the better the reliability of the film thickness can be obtained.
[0091]
As shown in FIG. 9, the electro-optical device includes an electro-optical substrate portion 200 and a transparent opposing substrate 20 that is disposed to oppose the electro-optical substrate portion. The opposite substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the substrate 10, and an alignment film 16 on which a predetermined alignment process such as a rubbing process is performed is provided above the pixel electrode 9a. The alignment film 16 is made of, for example, an organic film such as a polyimide film.
[0092]
On the other hand, a counter electrode 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 on which a predetermined alignment process such as a rubbing process is performed is provided below the counter electrode 21. The counter electrode 21 is made of, for example, a transparent conductive film such as an ITO film. The alignment film 22 is made of an organic film such as a polyimide film.
[0093]
The substrate 10 is provided with a pixel switching TFT 30 for controlling the switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0094]
The opposing substrate 20 may be further provided with a light shielding film. By adopting such a configuration, it is possible to suppress the incident light from entering the channel region 1a 'of the semiconductor layer 1a of the TFT 30, the low-concentration source region 1b, and the low-concentration drain region 1c from the counter substrate 20 side. Further, the light-shielding film on the opposing substrate functions to prevent the temperature of the electro-optical device from rising by forming the surface irradiated with the incident light with a highly reflective film.
[0095]
In the present embodiment, the light-shielding data line 6a made of an Al film or the like may shield the light-shielding region of each pixel along the data line 6a from light, or the capacitance line 300 may The channel region 1a 'and the like can be shielded from light by being formed of a film.
[0096]
A liquid crystal, which is an example of an electro-optical material, is provided in a space surrounded by a sealing material between the substrate 10 and the counter substrate 20, which are configured as described above and are arranged so that the pixel electrode 9a and the counter electrode 21 face each other. Is sealed, and the liquid crystal layer 50 is formed. The liquid crystal layer 50 assumes a predetermined alignment state by the alignment films 16 and 22 when no electric field is applied from the pixel electrode 9a.
[0097]
In the embodiment described above, a step is formed in the region along the data line 6a or the scanning line 3a by laminating a large number of conductive layers, but the first interlayer insulating film 41 and the second interlayer insulating film 42 have grooves. May be buried to bury the wiring such as the data line 6a or the TFT 30 or the like to perform the flattening process, or the step on the upper surface of the third interlayer insulating film 43 or the second interlayer insulating film 42 may be polished by a CMP process or the like. Alternatively, the flattening process may be performed by using an organic SOG to form a flat surface.
[0098]
Further, in the embodiment described above, the pixel switching TFT 30 preferably has an LDD structure as shown in FIG. 9, but has an offset structure in which impurities are not implanted into the low-concentration source region 1b and the low-concentration drain region 1c. Or a self-aligned TFT in which impurities are implanted at a high concentration using a gate electrode formed of a part of the scanning line 3a as a mask to form high-concentration source and drain regions in a self-aligned manner. Further, in the present embodiment, a single gate structure in which only one gate electrode of the pixel switching TFT 30 is disposed between the high-concentration source region 1d and the high-concentration drain region 1e has been described. May be arranged. When a TFT is formed with a dual gate or triple gate or more as described above, a leak current at a junction between a channel and a source / drain region can be prevented, and a current in an off state can be reduced. The TFTs constituting the peripheral circuit can be similarly constructed as various TFTs.
[0099]
In each of the embodiments described above with reference to FIGS. 1 to 9, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, on a TAB (Tape Automated Bonding) substrate May be electrically and mechanically connected to a driving LSI mounted on the substrate 10 via an anisotropic conductive film provided on a peripheral portion of the substrate 10. For example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Dispersed Liquid Crystal) mode are provided on the side of the opposite substrate 20 where the projection light is incident and on the side where the emission light of the substrate 10 is emitted, respectively. The polarizing film, the retardation film, the polarizing plate, and the like are arranged in a predetermined direction according to the operation mode such as the normal white mode and the normally black mode.
[0100]
Since the electro-optical device in each of the embodiments described above is applied to a projector, three electro-optical devices are used as light valves for RGB, and each light valve has a dichroic mirror for RGB color separation. The light of each color decomposed via the light is incident as projection light. Therefore, in each embodiment, the opposing substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the opposing substrate 20 in a predetermined region facing the pixel electrode 9a where the light-shielding film is not formed on the opposing substrate together with the protective film. In this way, the electro-optical device according to each embodiment can be applied to a direct-view or reflective color electro-optical device other than the projector. Further, a micro lens may be formed on the counter substrate 20 so as to correspond to one pixel. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrode 9a facing the RGB on the TFT array substrate 10. By doing so, a bright electro-optical device can be realized by improving the light collection efficiency of incident light. Furthermore, a dichroic filter that creates RGB colors using light interference may be formed by depositing many layers of interference layers having different refractive indices on the counter substrate 20. According to the counter substrate with the dichroic filter, a brighter color electro-optical device can be realized.
[0101]
Next, an overall configuration, particularly an optical configuration, of an embodiment of a projection type color display device as an example of an electronic apparatus using the electro-optical device described above in detail as a light valve will be described. FIG. 10 is a schematic sectional view of a projection type color display device.
[0102]
In FIG. 10, a liquid crystal projector 1100, which is an example of a projection type color display device according to the present embodiment, prepares three liquid crystal modules each including a liquid crystal device 100 in which a driving circuit is mounted on a TFT array substrate. Are configured as projectors used as the light valves 100R, 100G, and 100B. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, three mirrors 1106 and two dichroic mirrors 1108 light components R, G, and R corresponding to the three primary colors of RGB. B, and are led to the light valves 100R, 100G, and 100B corresponding to each color. At this time, in particular, the B light is guided through a relay lens system 1121 including an entrance lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss due to a long optical path. The light components corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B, respectively, are recombined by the dichroic prism 1112, and then projected as a color image on the screen 1120 via the projection lens 1114.
[0103]
As described above, according to the present invention, scouring that occurs near the interface when forming a contact hole penetrating at least two or more interlayer insulating films can be eliminated. As a result, it is possible to form a contact hole having a high aspect ratio by miniaturizing the contact hole and increasing the thickness of the interlayer insulating film, and to realize a contact hole having a low resistance and a high yield (formation of a stable contact hole).
[0104]
The present invention is not limited to the above-described embodiments, and can be appropriately modified without departing from the spirit or spirit of the invention, which can be read from the claims and the entire specification, and accompanying such changes. In addition to the method of manufacturing a semiconductor device and the method of manufacturing an electro-optical device such as a semiconductor device and a liquid crystal display device and the electro-optical device, and an electronic apparatus including the same, a display device having an EL element and the like are also included in the present invention. It is included in the technical scope.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a cross-sectional structure before a contact hole is formed and a cross-sectional structure in a state where the contact hole is opened.
FIG. 3 is an enlarged cross-sectional view showing a connection portion between a lower light-shielding film and a lead electrode, and an enlarged cross-sectional view of the same portion in a comparative example.
FIG. 4 is a graph showing a relationship between stress of an interlayer insulating film and an etching rate when an experiment for preventing scouring is performed, which is a feature of the present invention.
FIG. 5 is a plan view of a TFT array substrate together with components formed thereon as viewed from a counter substrate side.
FIG. 6 is a sectional view taken along line HH ′ of FIG. 5;
FIG. 7 is a block diagram showing an equivalent circuit such as various elements and wirings and a peripheral circuit in a plurality of pixels formed in a matrix forming an image display area of the electro-optical device.
FIG. 8 is a plan view of a plurality of adjacent pixel groups of the electro-optical device on which data lines, scanning lines, pixel electrodes, and the like are formed.
FIG. 9 is a sectional view taken along line AA ′ of FIG. 8;
FIG. 10 is a schematic cross-sectional view of a projection type color display device as an example of an electronic apparatus using an electro-optical device as a light valve.
[Explanation of symbols]
1a: semiconductor layer, 1a ': channel region, 1b: low-concentration source region, 1c: low-concentration drain region, 1d: high-concentration source region, 1e: high-concentration drain region, 2: interlayer insulating film, 3a: scanning line, 6a: data line, 9a: pixel electrode, 10: element substrate, 11a: lower light-shielding film, 12: first base insulating film (first interlayer insulating film), 20: counter substrate, 30: TFT, 41 ... Second interlayer insulating film, 42 third interlayer insulating film, 50 liquid crystal layer, 70 storage capacitor, 80, 81, 82, 83, 85, 281, 282 contact hole, 200 semiconductor device, 201 Interface: 204: extraction electrode, 250: scooping, 302: drain electrode 303: source electrode.
