JP4400088B2

JP4400088B2 - Electro-optical device substrate, method of manufacturing the same, and electro-optical device

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Publication number: JP4400088B2
Application number: JP2003128070A
Authority: JP
Inventors: 稔森脇
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-05-06
Filing date: 2003-05-06
Publication date: 2010-01-20
Anticipated expiration: 2023-05-06
Also published as: JP2004333752A

Description

【０００１】
【発明の属する技術分野】
本発明は、多層構造の基板、特にＴＦＴ基板及びこれを用いた液晶装置等に好適な電気光学装置用基板及びその製造方法並びに電気光学装置に関する。
【０００２】
【従来の技術】
液晶装置は、ガラス基板、石英基板等の２枚の基板間に液晶を封入して構成される。液晶装置では、一方の基板に、例えば薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称す）等の能動素子及び画素電極をマトリクス状に配置し、他方の基板に対向電極（透明電極（ＩＴＯ（Indium Tin Oxide）））を配置して、両基板間に封入した液晶層の光学特性を画像信号に応じて変化させることで、画像表示を可能にする。
【０００３】
能動素子を用いたアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００４】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶層に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００５】
ところで、素子基板を構成する各素子を基板上の１平面に形成した場合には、素子の占有面積が増大し、画素電極部分の面積が小さくなって、画素開口率が低下する。そこで、従来、各素子を複数の層に分けて形成し、各層の間に層間絶縁膜を配置する積層構造が採用される。
【０００６】
即ち、素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜又は導電性薄膜を積層することによって構成される。層毎に各種膜の成膜工程とフォトリソグラフィ工程を繰り返すことによって、ＴＦＴ基板が形成される。
【０００７】
例えば、ＴＦＴ基板には、ＴＦＴ素子のチャネルを構成する半導体層、データ線等の配線層及びＩＴＯ膜からなる画素電極層等が積層される。画素電極層は、液晶層に近接したアクティブマトリクス基板の最上層に形成され、画素電極は、配線層を経由して半導体層に接続される。一般的には、データ線等の配線層は例えばアルミニウムによって形成される。しかし、アルミニウムとＩＴＯ膜とを接触させ電流を流すと、電気陰性度の差によりアルミニウムの電飾が起きる。そこで、ＩＴＯ膜に接続されるアルミニウム配線の上面側に窒化チタン（ＴｉＮ）を積層して、配線層を多層構造にする方法が採用されることがある。これにより、アルミニウム配線の電飾を防ぐことができる。
【０００８】
ＴＦＴ基板の端部には、基板上の各種駆動回路と外部機器との間で、ＴＦＴ素子等を駆動するための駆動信号、タイミング信号及び画像信号等を送受するための外部接続端子が配列されている。外部機器との接続にはＦＰＣ（フレキシブルプリント板）が採用される。ＦＰＣは、ベース材料上に複数の銅箔パターンが形成されて構成される。配列された複数の銅箔パターンの先端を横切るように、ＦＰＣの先端の辺に沿って圧着用のＡＣＦ（Anisotoropic Conductive Film）（異方性導電膜）が形成されている。外部接続端子とＦＰＣとは、ＦＰＣに形成されたＡＣＦを用いて圧着することで電気的に接続される。
【０００９】
また、ＴＦＴ基板と対向基板との間の電気的な導通を図るために、上下導通材が用いられる。ＴＦＴ基板と対向基板とは相互に貼り合わされて、対向基板の４辺に沿って形成されたシール材によって接着されている。このシール材の４隅のＴＦＴ基板上には上下導通端子が形成され、この上下導通端子と対向基板の共通電極（ＩＴＯ）との間に導電性を有する上下導通材を配置するのである。
【００１０】
【特許文献１】
特開平６−３０８５２９号公報
【００１１】
【特許文献２】
特開平７−１３１８３号公報
【００１２】
【発明が解決しようとする課題】
ＦＰＣの先端に形成される圧着用のＡＣＦは、接着材中に導電性の粒子を含んだものである。この導電性の粒子が外部接続端子に接触することで、外部接続端子とＦＰＣの銅箔パターンとが電気的に接続される。
【００１３】
また、上下導通材は、球状のガラスビーズ、樹脂ボール、あるいは円柱状のグラスファイバー等に、金属メッキを施して形成されている。導電性を有する上下導通材がＴＦＴ基板上の上下導通端子と対向基板上の共通電極とに接触することで、ＴＦＴ基板と対向基板相互間の導通が図られる。
【００１４】
ところで、これらの外部接続端子及び上下導通端子は、ＴＦＴ基板上の配線層（金属膜層）の形成工程において同時に形成される。即ち、ＴＦＴ基板上の金属膜層の成膜パターンと同一材料によって形成される。
【００１５】
しかしながら、ＩＴＯ膜と接続される配線層（金属膜層）は電飾を防ぐために多層構造に構成され、その最上層はバリアメタルとしての窒化チタン層が形成されている。ところが、窒化チタンは、アルミニウムに比べて抵抗値が高く且つ硬質の材料であること等の利用から、上下導通端子及び外部接続端子との接触抵抗が大きいという問題があった。
【００１６】
なお、端子部の構造及び低抵抗化については、特許文献１又は２に記載のものがある。この提案においても、金属層を多層構造にした場合には、上記と同様の問題を有する。
【００１７】
本発明はかかる問題点に鑑みてなされたものであって、上下導通端子と上下導通材との抵抗及び外部接続端子とＡＣＦとの抵抗を低減することができる電気光学装置用基板及びその製造方法並びに電気光学装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る電気光学装置用基板は、画像領域において所定の成膜パターンが夫々形成される複数の成膜層と、前記成膜層相互間に設けられる層間膜と、前記成膜パターンとして多層金属層が形成された成膜層と同一の成膜工程で前記画素領域以外の領域に成膜されることで形成され、前記多層金属層のうち最も接触抵抗を大きくする金属層以外の金属層を露出させた端子とを具備したことを特徴とする。
【００１９】
このような構成によれば、積層される複数の成膜層は、夫々画像領域において所定の成膜パターンを有する。複数の成膜層相互間には層間膜が設けられて、成膜層間の電気的な絶縁が図られる。画素領域以外の領域では、成膜パターンとして多層金属層が形成された成膜層と同一の成膜工程で成膜が行われることにより、多層金属層のうち最も接触抵抗を大きくする金属層以外の金属層を露出させた端子が形成される。この端子は接触抵抗が比較的小さく良好な電気的接続状態を得ることができる。例えば、画像領域の金属層において、アルミニウムにバリアメタルとして窒化チタン等を積層した場合でも、端子においてはアルミニウムが露出して接触抵抗を低減することができる。
【００２０】
また、前記端子は、前記多層金属層のうち最も接触抵抗を小さくする金属層が露出されていることを特徴とする。
【００２１】
このような構成によれば、端子における接触抵抗を最も小さくすることができ、極めて良好な電気的接続状態を得ることができる。
【００２２】
また、前記複数の成膜層のうちの１つはマトリクス状に画素電極が形成された画素電極層であり、前記端子は、前記画素電極との間に電気光学材料を介在させて対向配置される電極に対して導通をとる導通材料が接触する上下導通端子であることを特徴とする。
【００２３】
このような構成によれば、上下導通端子は接触抵抗が比較的小さい金属層が露出した状態である。この金属層に導通材料が接触することになり、上下導通端子と導通材料との良好な電気的導通状態が得られる。
【００２４】
また、前記多層金属層は、前記画素電極の画素電位に電気的に接続される蓄積容量の一方の容量電極に電気的に接続される配線と同一膜で形成されることを特徴とする。
【００２５】
このような構成によれば、端子は、蓄積容量の一方の容量電極に電気的に接続される配線と同一膜で形成された多層金属層を利用して形成される。
【００２６】
また、前記端子は、外部回路との間で電気的な接続を行うための外部接続端子であることを特徴とする。
【００２７】
このような構成によれば、外部接続端子は接触抵抗が比較的小さい金属層が露出した状態である。この金属層に外部回路を接続するための配線が接触することになり、外部接続端子と配線材料との良好な電気的導通状態が得られる。
【００２８】
また、前記端子は、前記画素領域以外の領域に成膜された前記多層金属層から前記最も接触抵抗を大きくする金属層を除去することによって得られることを特徴とする。
【００２９】
このような構成によれば、多層金属層が形成された成膜層と同一の成膜工程によって、画素領域以外の領域においても多層金属層が形成される。この多層金属層から最も接触抵抗を大きくする金属層を除去することによって、接触抵抗が比較的小さい端子を形成することができる。
【００３０】
本発明に係る電気光学装置用基板の製造方法は、複数の成膜層のうちの所定の１層の成膜層を形成するための工程であって、多層金属層を成膜する工程と、画素領域において前記多層金属層からなる所定の成膜パターンを形成すると共に、前記画素領域以外の領域において前記多層金属層による端子部を形成する工程と、前記端子部から前記多層金属層のうち最も接触抵抗を大きくする金属層を除去する工程とを具備したことを特徴とする。
【００３１】
このような構成によれば、先ず、多層金属層が成膜される。画素領域においては成膜された多層金属層に対するパターニングによって所定の成膜パターンが形成される。一方、画素領域以外の領域においては、多層金属層による端子部が形成される。この端子部から、例えばエッチングによって多層金属層のうち最も接触抵抗を大きくする金属層を除去することによって、接触抵抗が比較的小さい端子部を形成することができる。
【００３２】
また、本発明に係る電気光学装置用基板の製造方法は、前記端子部を形成する工程と前記金属層を除去する工程との間に、前記多層金属層の成膜層上に層間膜を形成する工程と、前記端子部上の前記層間膜を除去する工程とを更に具備したことを特徴とする。
【００３３】
このような構成によれば、多層金属層の成膜層上には層間膜が形成される。これにより、多層金属層の成膜層上に例えば画素電極層等の成膜層を形成可能である。端子部上の層間膜は除去され、端子部が露出した状態になる。この端子部から金属層を除去することによって、接触抵抗が比較的小さい端子部を形成することができる。
【００３４】
また、前記層間膜を除去する工程と前記金属層を除去する工程とは、同一のエッチング工程によって連続的に実施されることを特徴とする。
【００３５】
このような構成によれば、同一のエッチング工程によって、端子部上の層間膜及び金属層が連続的に除去される。これにより、接触抵抗が比較的小さい端子部を容易に形成することができる。
【００３６】
また、前記複数の成膜層のうちの１つはマトリクス状に画素電極が形成された画素電極層であり、前記端子部には、前記画素電極との間に電気光学材料を介在させて対向配置される電極に対して導通をとる導通材料が接触する上下導通端子が形成されることを特徴とする。
【００３７】
このような構成によれば、上下導通端子は接触抵抗が比較的小さい金属層が露出した状態に形成される。この金属層に導通材料が接触することになり、上下導通端子と導通材料との良好な電気的導通状態が得られる。
【００３８】
また、前記端子部には、外部回路との間で電気的な接続を行うための外部接続端子が形成されることを特徴とする。
【００３９】
このような構成によれば、外部接続端子は接触抵抗が比較的小さい金属層が露出した状態に形成される。この金属層に外部回路を接続するための配線が接触することになり、外部接続端子と配線材料との良好な電気的導通状態が得られる。
【００４０】
本発明に係る電気光学装置は、上記電気光学装置用基板又は電気光学装置用基板の製造方法を用いて構成したことを特徴とする。
【００４１】
このような構成によれば、端子又は端子部の接触抵抗が比較的小さいので、良好な電気的接続状態を得ることができ、電気的特性に優れている。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る電気光学装置用基板の上下導通部分の構造を示す断面図である。本実施の形態は電気光学装置用基板としてＴＦＴ基板等の液晶装置用基板に適用したものである。図２は本実施の形態における電気光学装置用基板である液晶装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図である。図４は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５は液晶装置の画素構造を詳細に示す断面図である。また、図６は本実施の形態のＴＦＴ基板上に形成する隣接した複数の画素について各層の成膜パターンを示す平面図である。図７は図６中の要部の成膜パターンを示す平面図である。図８及び図９は液晶装置用基板の製造方法を断面図によって工程順に示す工程図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４３】
本実施の形態においては、画素領域以外の領域に配置される上下導通端子及び外部接続端子は、画素領域に形成される配線層（金属膜層）と同一工程で形成される。金属膜層がコンタクト抵抗を低減する目的等のために多層構造を有する場合、例えば、アルミニウム上に窒化チタン（ＴｉＮ）を形成した金属層の場合には、上下導通端子及び外部接続端子については、窒化チタンを除去してアルミニウムを露出させるようになっている。これにより、上下導通端子と上下導通材との接触抵抗を低減すると共に、外部接続端子とＦＰＣの異方性導電膜（ＡＣＦ）との接触抵抗を低減するようになっている。
【００４４】
先ず、図２乃至図４を参照して本実施の形態の電気光学装置用基板である液晶装置用基板を用いて構成した液晶装置の全体構成について説明する。
液晶装置は、図２及び図３に示すように、素子基板であるＴＦＴ基板１０と対向基板２０との間に液晶５０を封入して構成される。ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。
【００４５】
図４に示すように、画素領域においては、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。ＴＦＴ３０のゲート電極３ａは後述するように走査線１１ａに電気的に接続されている。
【００４６】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００４７】
図５は一つの画素に着目した液晶装置の模式的断面図であり、図６及び図７は各層の成膜パターンを示す平面図である。
【００４８】
図６において、画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており（点線部により輪郭が示されている）、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１ａが設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。また、走査線１１ａは、半導体層１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ'に対向するゲート電極３ａに電気的に接続されている。すなわち、走査線１１ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ'とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。
【００４９】
図６のＡ−Ａ'線断面図たる図５に示すように、電気光学装置は、例えば、石英基板、ガラス基板、シリコン基板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板２０とを備えている。
【００５０】
ＴＦＴ基板１０の側には、図５に示すように、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ膜等の透明導電性膜からなる。他方、対向基板２０の側には、その全面に渡って対向電極２１が設けられており、その全面には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、上述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜からなり、配向膜１６及び２２は、例えば、ポリイミド膜等の透明な有機膜からなる。
【００５１】
このように対向配置されたＴＦＴ基板１０及び対向基板２０間には、シール材５２（図２及び図３参照）により囲まれた空間に液晶等の電気光学物質が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した電気光学物質からなる。シール材５２は、ＴＦＴ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００５２】
一方、ＴＦＴ基板１０上には、画素電極９ａ及び配向膜１６の他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図５に示すように、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、前記の画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。
【００５３】
第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。この走査線１１ａは、平面的にみて、図６のＸ方向に沿うように、ストライプ状にパターニングされている。より詳しく見ると、ストライプ状の走査線１１ａは、図６のＸ方向に沿うように延びる本線部と、データ線６ａ或いはシールド層４００が延在する図６のＹ方向に延びる突出部とを備えている。なお、隣接する走査線１１ａから延びる突出部は相互に接続されることはなく、したがって、該走査線１１ａは１本１本分断された形となっている。
【００５４】
これにより、走査線１１ａは、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、該走査線１１ａは、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【００５５】
第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図５に示すように、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ'、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
【００５６】
そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、図６に示すように、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。
【００５７】
なお、上述のＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
【００５８】
以上説明した走査線１１ａの上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等からなる下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１ａからＴＦＴ３０を層間絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。
【００５９】
この下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、図６によく示されているように、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。
【００６０】
また、この側壁部３ｂは、前記の溝１２ｃｖを埋めるように形成されているとともに、その下端が前記の走査線１１ａと接するようにされている。ここで走査線１１ａは上述のようにストライプ状に形成されていろことから、ある行に存在するゲート電極３ａ及び走査線１１ａは、当該行に着目する限り、常に同電位となる。
【００６１】
なお、走査線１１ａに平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１ａと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１ａの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１ａと同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。
【００６２】
第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、図６の平面図に示すように、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
【００６３】
より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。
【００６４】
容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされたシールド層４００と電気的接続が図られることによりなされている。
【００６５】
そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。
【００６６】
誘電体膜７５は、図５に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（High Telperature oxide）膜、ＬＴＯ（Low Telperature oxide）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図５に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。
【００６７】
また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
【００６８】
以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第１層間絶縁膜４１が形成されている。そして、この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。
【００６９】
さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜を貫通しつつ開孔されている。
【００７０】
図５に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。
【００７１】
また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成され広がりを有していないことから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、蓄積容量７０周辺の開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。
【００７２】
なお、第１層間絶縁膜４１に対しては、約１０００°Ｃの焼成を行うことにより、半導体層１ａやゲート電極３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。
【００７３】
第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、すなわち図６中Ｙ方向に重なるようにストライプ状に形成されている。このデータ線６ａは、図５に示すように、下層より順に、アルミニウムからなる層（図５における符号４１Ａ）、窒化チタンからなる層（図５における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図５における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。
【００７４】
また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、図６に示すように、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、図６中最左方に位置するデータ線６ａに着目すると、その直右方に略四辺形状を有するシールド層用中継層６ａ１、更にその右方にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチング時のバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
【００７５】
蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたＬＰＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。
【００７６】
第５層には、容量線としても機能するシールド層４００が形成されている。このシールド層４００は、平面的にみると、図６及び図７に示すように、図中Ｘ方向及びＹ方向それぞれに延在するように、格子状に形成されている。該シールド層４００のうち図中Ｙ方向に延在する部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に形成されている。また、図中Ｘ方向に延在する部分については、後述の第３中継電極４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部を有している。
【００７７】
さらには、図６又は図７中、ＸＹ方向それぞれに延在するシールド層４００の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦＴ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発生を抑制的にし、フリッカ等のない高品質な画像を表示することが可能となる。
【００７８】
このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。
【００７９】
このように、データ線６ａの全体を覆うように形成されているとともに（図７参照）、固定電位とされたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層４００は格子状に形成されていることから、走査線１１ａが延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。
【００８０】
また、第４層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
【００８１】
他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、本実施の形態においては、窒化チタンとＩＴＯとを接続していることから、コンタクト抵抗が低く良好な接続性が得られる。
【００８２】
このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現することができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおける電位保持特性を良好に維持することが可能となる。
【００８３】
さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図５参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容・電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。
【００８４】
データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。
【００８５】
なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００８６】
第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法にて成膜されるプラズマＴＥＯＳからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。本実施の形態においては、第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Chelica1 MechanlcaI Polishing）処理等により平坦化されており、その下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良を低減する。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。
【００８７】
また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
【００８８】
また、図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、ＩＴＯ等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。
【００８９】
遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するようになっている。
【００９０】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１ａ及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００９１】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００９２】
これらの外部接続端子１０２及び上下導通端子１０７は、金属膜層の形成工程、例えば、シールド層４００を含む第５層の形成工程において、シールド層４００と同一材料を用いて形成される。上述したように、シールド層４００は、下層がアルミニウムで上層が窒化チタンの２層構造である。本実施の形態においては、外部接続端子１０２及び上下導通端子１０７については、上層の窒化チタンの層を除去して、アルミニウムの層を露出させるようになっている。
【００９３】
図１は上下導通端子１０７の形成部分の断面を示している。図１に示すように、画素領域のデータ線６ａを含む第４層の形成工程において、画素領域以外の領域については、データ線６ａと同一材料によって、配線１０５が形成されている。配線１０５上には第３層間絶縁膜４３を介して画素領域の第５層と同一工程によって上下導通端子１０７及び外部接続端子（図２参照）が形成される。なお、上述したように、上下導通端子１０７はシール材５２の４隅に形成され、外部接続端子１０２は、データ線駆動回路１０１に沿ったＴＦＴ基板１０の一辺に配列される。
【００９４】
配線１０５と上下導通端子１０７とは第３層間絶縁膜４３に形成されたコンタクトホール１１３を介して電気的に接続されている。第４層の形成工程によって形成された素子上には第４層間絶縁膜４４が形成される。第４層間絶縁膜４４は上下導通端子１０７形成領域においては、フォトリソグラフィ及びエッチングによって除去されて、上下導通端子１０７は露出した状態となっている。
【００９５】
画素領域の外部においては、第４層間絶縁膜４４上には画素電極９ａは形成されていない。シール材５２は第４層間絶縁膜４４と共通電極２１間に設けられて、ＴＦＴ基板１０と対向基板２０とを貼着する。
【００９６】
このシール材５２の外側の４隅において、上下導通材１０６が配置されている。上下導通材１０６は下端が上下導通端子１０７に接触し、上端が共通電極２１に接触して、両者を電気的に接続する。これにより、画素領域外に形成された配線１０５と共通電極２１とが電気的に接続される。なお、ＴＦＴ基板１０及び対向基板２０の表面には、それぞれ配向膜１６，２２が形成されているが、上下導通材１０６はこれらの配向膜１６，２２を突き破って夫々上下導通端子１０７及び共通電極２１に接触するようになっており、図１では配向膜１６，２２は図示を省略している。
【００９７】
本実施の形態においては、上下導通端子１０７は、第４層の多層金属層のうち上層の窒化チタンが除去されて、アルミニウム層のみを有する。従って、上下導通材１０６は、上下導通端子１０７のアルミニウム層に直接接触することになり、接触抵抗が低減される。
【００９８】
また、外部接続端子１０２においても、上層の窒化チタンは除去されており、アルミニウム層が露出した状態に形成される。外部回路との接続に用いる図示しないＦＰＣの先端の銅箔パターンをＡＣＦによって直接外部接続端子１０２のアルミニウム層に圧着して接続するようになっている。これにより、外部接続端子１０２とＦＰＣの銅箔パターンとの接触抵抗を低減させて、良好な電気的接続状態を得ることを可能にしている。
【００９９】
なお、画素領域の外部に形成する配線１０５については、バリア層としての機能のために、アルミニウムと窒化チタンの２層構造のままの状態の方がよい。
【０１００】
各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【０１０１】
（製造プロセス）
次に、本実施形態に係る液晶装置の製造方法を図１及び図８乃至図１０を参照して説明する。図８及び図９は画素領域における製造工程を工程順に示し、図１０は各成膜層の製造方法を示している。
【０１０２】
まず、図８の工程（１）に示すように、石英基板、ガラス、シリコン基板等のＴＦＴ基板１０を用意する（図１０のステップＳ1 ）。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪が少なくなるように前処理しておく。
【０１０３】
次に、このように処理されたＴＦＴ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。以下、このようなパターニング前の膜を前駆膜という。そして、金属合金膜の前駆膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１ａを形成する（ステップＳ2 ）。
【０１０４】
次に、走査線１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ3 ）。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【０１０５】
次のステップＳ4 においては、半導体層１ａが形成される。半導体層１ａの前駆膜は、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によって形成されるアモルファスシリコン膜である。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【０１０６】
次に、ステップＳ5 においては、図８の工程（２）に示すように、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０７】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【０１０８】
次に、下地絶縁膜１２に対して、走査線１１ａに通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【０１０９】
次に、図８の工程（３）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ6 ）。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１ａに接していることにより、側壁部３ｂ及び走査線１１ａは電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。このパターニングにより、中継電極７１９は、図６に示すような平面形状を有するように成形される。
【０１１０】
次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。
【０１１１】
ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパンを低濃度で（例えば、Ｐイオンを１〜３×１０^１３ｃｍ₂のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ'となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０^１５／ｃｍ₂のドーズ量にて）ドープする。
【０１１２】
なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。
【０１１３】
次に、図８の工程（４）に示すように、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する（ステップＳ7 ）。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。
【０１１４】
次に、ステップＳ8 において、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。
【０１１５】
次に、ステップＳ9 においては、図８の工程（５）に示すように、第１層間絶縁膜４１上に、Ｐｔ等の金属膜やポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜して、所定パターンをもつ下部電極７１の前駆膜を形成する。この場合の金属膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。
【０１１６】
次いで、下部電極７１上に、誘電体膜７５の前駆膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の前駆膜を形成する。
【０１１７】
次に、図９の工程（６）において、下部電極７１、誘電体膜７５及び容量電極３００の前駆膜を一挙にパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。
【０１１８】
次に、図９の工程（７）に示すように、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ10）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、ステップＳ11において、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。
【０１１９】
次に、ステップＳ12において、図９の工程（８）に示すように、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。
【０１２０】
次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する（図９の工程（８）における符号４１ＴＮ参照）。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。
【０１２１】
本実施の形態においては、この第４層のデータ線６ａの形成工程において、データ線６ａと同一材料を画素領域以外にパターニングすることによって、図１に示すように、配線１０５を形成する。この配線１０５は、データ線６ａと同一材料で構成されており、最下層のアルミニウム、中層の窒化チタン及び最上層の窒化シリコン膜を有する。
【０１２２】
次に、図９の工程（９）に示すように、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する（ステップＳ13）。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。
【０１２３】
次に、ステップＳ14において、図５に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。これにより、第３層間絶縁膜４３の膜厚は各層の成膜パターンに応じて位置毎に比較的大きく変化する。
【０１２４】
次に、ステップＳ15において、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。
【０１２５】
次に、ステップＳ16において、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料から下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料から上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。
【０１２６】
本実施の形態においては、ステップＳ16において、第５層のシールド層４００と同一材料によって、画素領域外のシール材５２の４隅の位置に上下導通端子１０７の前駆膜を形成してパターニングする。この段階では、シールド層４００と同様に、上下導通端子１０７は、下層がアルミニウムで上層が窒化チタンである。
【０１２７】
次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する（ステップＳ17）。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。
【０１２８】
次に、ステップＳ18において、図５に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する（ステップＳ19）。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。
【０１２９】
本実施の形態においては、ステップＳ16において形成された上下導通端子１０７上の第４層間絶縁膜４４は、コンタクトホール８９形成と同時に除去して開孔部１１５を形成するようになっている。これにより、上下導通端子１０７は開孔部１１５を介して上方に露出した状態となる。
【０１３０】
なお、この場合には、外部接続端子１０２についても同様に、第４層間絶縁膜４４を除去するようになっている。
【０１３１】
更に、本実施の形態においては、接触抵抗を低減させるために、ステップＳ20において、上下導通端子１０７については上層の窒化チタンを除去する。例えば、アルミニウムに対する選択比が十分に大きいＣＦ₄及びＯ₂の混合ガスを用いたドライエッチングによって、窒化チタン膜を除去する。また、エッチングガスとして、ＣＨＦ₃、ＣＦ₄及びＡｒの混合ガスを用いた場合でも、アルミニウムを残しながら、窒化チタン膜を除去することができる。これにより、上下導通端子１０７は、アルミニウム層が露出した状態となる。
【０１３２】
なお、このステップＳ20においては、外部接続端子１０２についても同様に、上層の窒化チタンを除去して、アルミニウム層を露出させる。
【０１３３】
次に、第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（ステップＳ21）。
【０１３４】
なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。
【０１３５】
一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。
【０１３６】
次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１３７】
最後に、図２及び図３に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の共通電極２１に接触する。上下導通端子１０７がアルミニウム層のみによって形成されていることから、上下導通端子１０７と上下導通材１０６との接触抵抗は低く、良好な電気的接続状態が得られる。また、その他の配線層については、アルミニウム層上に窒化チタン層が積層されており、バリア機能によって保護される。
【０１３８】
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１３９】
なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。
【０１４０】
液晶装置の使用時には、外部接続端子にＦＰＣの銅箔パターンを接続する。この場合には、外部接続端子から窒化チタンの層が除去されてアルミニウム層が露出しており、外部接続端子とＦＰＣの銅箔パターンとの間の接触抵抗は十分に低く、良好な電気的接続状態が得られる。
【０１４１】
なお、走査線１１ａ及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【０１４２】
また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１４３】
また、上述した各実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴ基板１０上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding）基板上に実装された駆動用ＬＳＩに、ＴＦＴ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴ基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（Twisted Nematic）モード、ＶＡ（Vertically Aligned）モード、ＰＤＬＣ（Polymer Dispersed Liquid Crystal）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。
【０１４４】
このように、本実施の形態においては、素子形成部分と同一の成膜材料によって形成される上下導通端子及び外部接続端子が多層構造であって、上層の成膜材料による接触抵抗が高い場合には、その成膜材料を除去して接触抵抗が低くなる成膜材料を露出させるようになっている。上下導通端子及び外部接続端子が３層以上の多層構造を有する場合には、接触抵抗が十分に低い層、例えば最も接触抵抗が低い層を露出させるように、上層の各層を除去すればよい。これにより、上下導通端子と上下導通材との接触抵抗及び外部接続端子とＦＰＣの銅箔パターンとの接触抵抗を低減させて、良好な電気的接続状態を得ることができる。
【０１４５】
例えば、図５の第５層のシールド層４００の形成工程において形成する上下導通端子及び外部接続端子は、上述したように、窒化チタンを除去している。しかし、例えば、上下導通端子及び外部接続端子が図５の第４層のデータ線６ａの形成工程において形成された場合には、上述したように、アルミニウム層の上層に窒化チタン膜及び窒化シリコン膜が形成されて３層構造となる。この場合には、窒化チタン膜及び窒化シリコン膜の２層を除去すればよい。
【０１４６】
また、上記実施の形態においては、上下導通端子及び外部接続端子上の第４層間絶縁膜をフォトリソグラフィ及びエッチングによって除去した後、窒化チタンをエッチングによって除去する例について説明したが、第４層間絶縁膜に対するエッチング工程によって、第４層間絶縁膜と窒化チタンとを連続的に除去することも可能である。例えば、上述したステップＳ20において使用したフッ素系のエッチングガスを用いることによって、アルミニウム層を残しながら、十分高い選択比でのエッチングによって、第４層間絶縁膜及び窒化チタンを除去することができる。
【０１４７】
また、上記実施の形態おいては、液晶装置用基板の例について説明したが、端子部が多層金属膜で形成される半導体基板等、例えばエレクトロルミネッセンス装置や電気泳動装置等の基板にも適用可能であることは明らかである。
【０１４８】
（電子機器）
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１１は、投射型カラー表示装置の図式的断面図である。
【０１４９】
図１１において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトパルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１５０】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及びその製造方法並びに電子機器もまた、本発明の技術的範囲に含まれるものである。電気光学装置としては、電気泳動装置やＥＬ（エレクトロルミネッセンス）装置等に適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電気光学装置用基板の上下導通部分の構造を示す断面図。
【図２】本実施の形態における電気光学装置用基板である液晶装置用基板を用いて構成した電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図３】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ'線の位置で切断して示す断面図。
【図４】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図５】液晶装置の画素構造を詳細に示す断面図。
【図６】本実施の形態のＴＦＴ基板上に形成する隣接した複数の画素について各層の成膜パターンを示す平面図。
【図７】図６中の要部の成膜パターンを示す平面図。
【図８】液晶装置用基板の製造方法を断面図によって工程順に示す工程図。
【図９】液晶装置用基板の製造方法を断面図によって工程順に示す工程図。
【図１０】各成膜層の製造方法を示すフローチャート。
【図１１】投射型カラー表示装置の図式的断面図。
【符号の説明】
１０…ＴＦＴ基板、２０…対向基板、４３，４４…層間絶縁膜、５２…シール材、１０５…配線、１０６…上下導通材、１０７…上下導通端子、１１３…コンタクトホール、１１５…開孔部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a substrate having a multilayer structure, in particular, a TFT substrate, a substrate for an electro-optical device suitable for a liquid crystal device using the same, a manufacturing method thereof, and an electro-optical device.
[0002]
[Prior art]
The liquid crystal device is configured by sealing liquid crystal between two substrates such as a glass substrate and a quartz substrate. In a liquid crystal device, active elements such as thin film transistors (hereinafter referred to as TFTs) and pixel electrodes are arranged in a matrix on one substrate, and a counter electrode (transparent electrode (ITO (Indium Tin)) is disposed on the other substrate. Oxide))) is arranged to change the optical characteristics of the liquid crystal layer sealed between the two substrates according to the image signal, thereby enabling image display.
[0003]
In an electro-optical device such as an active matrix driving type liquid crystal device using an active element, a pixel corresponding to each intersection of a large number of scanning lines (gate lines) and data lines (source lines) arranged vertically and horizontally, respectively. An electrode and a switching element are provided on a substrate (active matrix substrate).
[0004]
A switching element such as a TFT element is turned on by an on signal supplied to the gate line, and an image signal supplied via the source line is written to the pixel electrode (transparent electrode (ITO)). Thereby, a voltage based on the image signal is applied to the liquid crystal layer between the pixel electrode and the counter electrode to change the arrangement of the liquid crystal molecules. In this way, the transmittance of the pixel is changed, and light passing through the pixel electrode and the liquid crystal layer is changed according to the image signal to perform image display.
[0005]
By the way, when each element constituting the element substrate is formed on one plane on the substrate, the area occupied by the element increases, the area of the pixel electrode portion decreases, and the pixel aperture ratio decreases. Therefore, conventionally, a stacked structure is employed in which each element is formed by being divided into a plurality of layers, and an interlayer insulating film is disposed between the layers.
[0006]
That is, the element substrate is configured by laminating a semiconductor thin film, an insulating thin film, or a conductive thin film having a predetermined pattern on a glass or quartz substrate. A TFT substrate is formed by repeating a film forming process and a photolithography process of various films for each layer.
[0007]
For example, on the TFT substrate, a semiconductor layer constituting a channel of the TFT element, a wiring layer such as a data line, a pixel electrode layer made of an ITO film, and the like are laminated. The pixel electrode layer is formed on the uppermost layer of the active matrix substrate adjacent to the liquid crystal layer, and the pixel electrode is connected to the semiconductor layer via the wiring layer. Generally, a wiring layer such as a data line is formed of aluminum, for example. However, when an aluminum and an ITO film are brought into contact with each other and an electric current is applied, the aluminum is illuminated due to the difference in electronegativity. Therefore, there is a case in which titanium nitride (TiN) is laminated on the upper surface side of the aluminum wiring connected to the ITO film so that the wiring layer has a multilayer structure. Thereby, the electrical decoration of aluminum wiring can be prevented.
[0008]
At the end of the TFT substrate, external connection terminals for sending and receiving drive signals, timing signals, image signals, etc. for driving TFT elements etc. are arranged between various drive circuits on the substrate and external devices. ing. An FPC (flexible printed board) is employed for connection with an external device. The FPC is configured by forming a plurality of copper foil patterns on a base material. An ACF (Anisotoropic Conductive Film) for pressure bonding (an anisotropic conductive film) is formed along the side of the tip of the FPC so as to cross the tips of the plurality of arranged copper foil patterns. The external connection terminal and the FPC are electrically connected by crimping using an ACF formed on the FPC.
[0009]
Further, in order to achieve electrical conduction between the TFT substrate and the counter substrate, a vertical conduction material is used. The TFT substrate and the counter substrate are bonded to each other and bonded by a sealing material formed along the four sides of the counter substrate. Vertical conduction terminals are formed on the TFT substrate at the four corners of the sealing material, and conductive vertical conduction materials are disposed between the vertical conduction terminals and the common electrode (ITO) of the counter substrate.
[0010]
[Patent Document 1]
JP-A-6-308529
[0011]
[Patent Document 2]
Japanese Patent Laid-Open No. 7-13183
[0012]
[Problems to be solved by the invention]
The pressure-bonding ACF formed at the tip of the FPC includes conductive particles in an adhesive. When the conductive particles come into contact with the external connection terminal, the external connection terminal and the copper foil pattern of the FPC are electrically connected.
[0013]
The vertical conduction member is formed by applying metal plating to spherical glass beads, resin balls, cylindrical glass fibers, or the like. The conductive vertical conductive material comes into contact with the vertical conductive terminal on the TFT substrate and the common electrode on the counter substrate, whereby conduction between the TFT substrate and the counter substrate is achieved.
[0014]
By the way, these external connection terminals and vertical conduction terminals are formed at the same time in the formation process of the wiring layer (metal film layer) on the TFT substrate. That is, it is formed of the same material as the film formation pattern of the metal film layer on the TFT substrate.
[0015]
However, the wiring layer (metal film layer) connected to the ITO film has a multilayer structure to prevent electrical decoration, and the uppermost layer is formed with a titanium nitride layer as a barrier metal. However, titanium nitride has a problem that the contact resistance with the vertical conduction terminal and the external connection terminal is large because it is a hard material having a higher resistance value than aluminum.
[0016]
In addition, there exists a thing of patent document 1 or 2 about the structure of a terminal part and resistance reduction. This proposal also has the same problem as described above when the metal layer has a multilayer structure.
[0017]
The present invention has been made in view of such a problem, and is a substrate for an electro-optical device that can reduce the resistance between the vertical conduction terminal and the vertical conduction material and the resistance between the external connection terminal and the ACF, and a method for manufacturing the same. An object of the present invention is to provide an electro-optical device.
[0018]
[Means for Solving the Problems]
An electro-optical device substrate according to the present invention includes a plurality of film formation layers each having a predetermined film formation pattern formed in an image region, an interlayer film provided between the film formation layers, and a multilayer as the film formation pattern. A metal layer other than the metal layer having the highest contact resistance among the multilayer metal layers, formed by being formed in a region other than the pixel region in the same film formation process as the film formation layer on which the metal layer is formed. And a terminal exposed to.
[0019]
According to such a configuration, the plurality of film formation layers to be stacked each have a predetermined film formation pattern in the image area. An interlayer film is provided between the plurality of film formation layers to achieve electrical insulation between the film formation layers. In a region other than the pixel region, a film is formed in the same film forming process as the film forming layer in which the multilayer metal layer is formed as a film forming pattern. A terminal exposing the metal layer is formed. This terminal has a relatively small contact resistance and can obtain a good electrical connection state. For example, even when titanium nitride or the like is laminated on aluminum as a barrier metal in the metal layer in the image region, aluminum is exposed at the terminal, and the contact resistance can be reduced.
[0020]
The terminal is characterized in that a metal layer having the smallest contact resistance is exposed among the multilayer metal layers.
[0021]
According to such a structure, the contact resistance in a terminal can be made the smallest and a very favorable electrical connection state can be obtained.
[0022]
In addition, one of the plurality of film forming layers is a pixel electrode layer in which pixel electrodes are formed in a matrix, and the terminals are arranged to face each other with an electro-optic material interposed between the pixel electrodes. It is characterized in that it is a vertical conduction terminal in contact with a conductive material that conducts with respect to the electrode.
[0023]
According to such a configuration, the upper and lower conductive terminals are in a state where the metal layer having a relatively small contact resistance is exposed. The conductive material comes into contact with this metal layer, and a good electrical conduction state between the upper and lower conductive terminals and the conductive material is obtained.
[0024]
The multilayer metal layer may be formed of the same film as a wiring electrically connected to one capacitor electrode of a storage capacitor electrically connected to a pixel potential of the pixel electrode.
[0025]
According to such a configuration, the terminal is formed using a multilayer metal layer formed of the same film as a wiring electrically connected to one capacitor electrode of the storage capacitor.
[0026]
Further, the terminal is an external connection terminal for electrical connection with an external circuit.
[0027]
According to such a configuration, the external connection terminal is in a state where a metal layer having a relatively small contact resistance is exposed. Wiring for connecting an external circuit comes into contact with this metal layer, and a good electrical conduction state between the external connection terminal and the wiring material can be obtained.
[0028]
The terminal may be obtained by removing the metal layer having the largest contact resistance from the multilayer metal layer formed in a region other than the pixel region.
[0029]
According to such a configuration, the multilayer metal layer is formed also in the region other than the pixel region by the same film formation process as the film formation layer in which the multilayer metal layer is formed. By removing the metal layer having the largest contact resistance from the multilayer metal layer, a terminal having a relatively small contact resistance can be formed.
[0030]
The method for manufacturing a substrate for an electro-optical device according to the present invention is a process for forming a predetermined one film-forming layer among a plurality of film-forming layers, and forming a multilayer metal layer; Forming a predetermined film-forming pattern composed of the multilayer metal layer in the pixel region, and forming a terminal portion by the multilayer metal layer in a region other than the pixel region; and from the terminal portion to the most of the multilayer metal layer And a step of removing a metal layer that increases contact resistance.
[0031]
According to such a configuration, first, a multilayer metal layer is formed. In the pixel region, a predetermined film formation pattern is formed by patterning the formed multilayer metal layer. On the other hand, in a region other than the pixel region, a terminal portion made of a multilayer metal layer is formed. By removing, from this terminal portion, a metal layer having the largest contact resistance among the multilayer metal layers by etching, for example, a terminal portion having a relatively small contact resistance can be formed.
[0032]
The method for manufacturing a substrate for an electro-optical device according to the present invention includes forming an interlayer film on the multilayer metal layer between the step of forming the terminal portion and the step of removing the metal layer. And a step of removing the interlayer film on the terminal portion.
[0033]
According to such a configuration, the interlayer film is formed on the multilayer metal layer. Thereby, for example, a film-forming layer such as a pixel electrode layer can be formed on the film-forming layer of the multilayer metal layer. The interlayer film on the terminal portion is removed, and the terminal portion is exposed. By removing the metal layer from the terminal portion, it is possible to form a terminal portion having a relatively small contact resistance.
[0034]
Further, the step of removing the interlayer film and the step of removing the metal layer are continuously performed by the same etching step.
[0035]
According to such a configuration, the interlayer film and the metal layer on the terminal portion are continuously removed by the same etching process. Thereby, a terminal part with comparatively small contact resistance can be formed easily.
[0036]
In addition, one of the plurality of film-forming layers is a pixel electrode layer in which pixel electrodes are formed in a matrix, and the terminal portion is opposed to the pixel electrode with an electro-optic material interposed therebetween. It is characterized in that a vertical conduction terminal is formed in contact with a conductive material that conducts electricity with respect to the arranged electrode.
[0037]
According to such a configuration, the vertical conduction terminal is formed in a state in which the metal layer having a relatively small contact resistance is exposed. The conductive material comes into contact with this metal layer, and a good electrical conduction state between the upper and lower conductive terminals and the conductive material is obtained.
[0038]
The terminal portion may be formed with an external connection terminal for electrical connection with an external circuit.
[0039]
According to such a configuration, the external connection terminal is formed in a state where the metal layer having a relatively small contact resistance is exposed. Wiring for connecting an external circuit comes into contact with this metal layer, and a good electrical conduction state between the external connection terminal and the wiring material can be obtained.
[0040]
An electro-optical device according to the present invention is configured by using the electro-optical device substrate or the method for manufacturing an electro-optical device substrate.
[0041]
According to such a structure, since the contact resistance of a terminal or a terminal part is comparatively small, a favorable electrical connection state can be obtained and the electrical characteristics are excellent.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view showing the structure of the vertical conduction portion of the electro-optic device substrate according to the first embodiment of the present invention. This embodiment is applied to a substrate for a liquid crystal device such as a TFT substrate as an electro-optical device substrate. FIG. 2 is a plan view of a liquid crystal device, which is an electro-optical device configured using a substrate for a liquid crystal device, which is a substrate for an electro-optical device according to the present embodiment, as viewed from the counter substrate side together with each component formed thereon. It is. FIG. 3 is a cross-sectional view of the liquid crystal device after the assembly process in which the element substrate and the counter substrate are bonded to each other and the liquid crystal is sealed is cut along the line HH ′ in FIG. FIG. 4 is an equivalent circuit diagram of various elements and wirings in a plurality of pixels constituting the pixel region of the liquid crystal device. FIG. 5 is a cross-sectional view showing the pixel structure of the liquid crystal device in detail. FIG. 6 is a plan view showing a film formation pattern of each layer for a plurality of adjacent pixels formed on the TFT substrate of this embodiment. FIG. 7 is a plan view showing a film forming pattern of the main part in FIG. 8 and 9 are process diagrams showing a method for manufacturing a substrate for a liquid crystal device in the order of steps by cross-sectional views. In each of the above drawings, the scale is different for each layer and each member so that each layer and each member can be recognized in the drawing.
[0043]
In the present embodiment, the vertical conduction terminal and the external connection terminal arranged in a region other than the pixel region are formed in the same process as the wiring layer (metal film layer) formed in the pixel region. When the metal film layer has a multilayer structure for the purpose of reducing contact resistance, for example, in the case of a metal layer in which titanium nitride (TiN) is formed on aluminum, the vertical conduction terminal and the external connection terminal are The titanium nitride is removed to expose the aluminum. Thereby, the contact resistance between the vertical conduction terminal and the vertical conduction material is reduced, and the contact resistance between the external connection terminal and the anisotropic conductive film (ACF) of the FPC is reduced.
[0044]
First, an overall configuration of a liquid crystal device configured using a substrate for a liquid crystal device which is a substrate for an electro-optical device according to the present embodiment will be described with reference to FIGS.
As shown in FIGS. 2 and 3, the liquid crystal device is configured by enclosing a liquid crystal 50 between a TFT substrate 10 which is an element substrate and a counter substrate 20. On the TFT substrate 10, pixel electrodes (ITO) 9a constituting pixels are arranged in a matrix. A counter electrode (ITO) 21 is provided on the entire surface of the counter substrate 20. FIG. 4 shows an equivalent circuit of elements on the TFT substrate 10 constituting the pixel.
[0045]
As shown in FIG. 4, in the pixel region, a plurality of scanning lines 11a and a plurality of data lines 6a are wired so as to cross each other, and a pixel electrode is formed in a region partitioned by the scanning lines 11a and the data lines 6a. 9a are arranged in a matrix. A TFT 30 is provided corresponding to each intersection of the scanning line 11 a and the data line 6 a, and the pixel electrode 9 a is connected to the TFT 30. The gate electrode 3a of the TFT 30 is electrically connected to the scanning line 11a as will be described later.
[0046]
The TFT 30 is turned on by the ON signal of the scanning line 11a, whereby the image signal supplied to the data line 6a is supplied to the pixel electrode 9a. A voltage between the pixel electrode 9 a and the counter electrode 21 provided on the counter substrate 20 is applied to the liquid crystal 50. In addition, a storage capacitor 70 is provided in parallel with the pixel electrode 9a, and the storage capacitor 70 makes it possible to hold the voltage of the pixel electrode 9a for a time that is, for example, three orders of magnitude longer than the time when the source voltage is applied. The storage capacitor 70 improves the voltage holding characteristic and enables image display with a high contrast ratio.
[0047]
FIG. 5 is a schematic cross-sectional view of a liquid crystal device focusing on one pixel, and FIGS. 6 and 7 are plan views showing film formation patterns of each layer.
[0048]
In FIG. 6, a plurality of pixel electrodes 9a are provided in a matrix on the TFT substrate 10 (the outline is indicated by dotted lines), and the data lines 6a and 6a are arranged along the vertical and horizontal boundaries of the pixel electrode 9a. A scanning line 11a is provided. As will be described later, the data line 6a has a laminated structure including an aluminum film, and the scanning line 11a is made of, for example, a conductive polysilicon film. Further, the scanning line 11a is electrically connected to the gate electrode 3a facing the channel region 1a ′ indicated by the hatched region rising to the right in the drawing in the semiconductor layer 1a. That is, the pixel switching TFT 30 is configured by disposing the gate electrode 3a connected to the scanning line 11a and the channel region 1a ′ so as to face each other at the intersection of the scanning line 11a and the data line 6a.
[0049]
As shown in FIG. 5, which is a cross-sectional view taken along the line AA ′ of FIG. 6, the electro-optical device includes a TFT substrate 10 made of, for example, a quartz substrate, a glass substrate, and a silicon substrate, and a TFT substrate 10 disposed opposite thereto, for example, a glass substrate. And a counter substrate 20 made of a quartz substrate.
[0050]
As shown in FIG. 5, a pixel electrode 9a is provided on the TFT substrate 10 side, and an alignment film 16 subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive film such as an ITO film. On the other hand, a counter electrode 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 that has been subjected to a predetermined alignment process such as a rubbing process is provided on the entire surface. The counter electrode 21 is made of a transparent conductive film such as an ITO film, for example, and the alignment films 16 and 22 are made of a transparent organic film such as a polyimide film, for example, similarly to the pixel electrode 9a.
[0051]
Between the TFT substrate 10 and the counter substrate 20 arranged so as to face each other, an electro-optical material such as liquid crystal is sealed in a space surrounded by a sealing material 52 (see FIGS. 2 and 3), and a liquid crystal layer 50 is formed. Is done. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, an electro-optical material in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material 52 is an adhesive made of, for example, a photocurable resin or a thermosetting resin, for bonding the TFT substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Spacers such as glass fibers or glass beads are mixed.
[0052]
On the other hand, on the TFT substrate 10, in addition to the pixel electrode 9a and the alignment film 16, various configurations including these are provided in a laminated structure. As shown in FIG. 5, this stacked structure includes a first layer (film formation layer) including the scanning line 11a, a second layer including the TFT 30 including the gate electrode 3a, and a third layer including the storage capacitor 70 in order from the bottom. A fourth layer including the data line 6a and the like, a fifth layer including the shield layer 400 and the like, and a sixth layer (uppermost layer) including the pixel electrode 9a and the alignment film 16 and the like. Further, the base insulating film 12 is provided between the first layer and the second layer, the first interlayer insulating film 41 is provided between the second layer and the third layer, and the second interlayer insulating film 42 is provided between the third layer and the fourth layer. A third interlayer insulating film 43 is provided between the fourth layer and the fifth layer, and a fourth interlayer insulating film 44 is provided between the fifth layer and the sixth layer, so that the above-described elements are short-circuited. Is preventing. Further, these various insulating films 12, 41, 42, 43 and 44 are also provided with, for example, a contact hole for electrically connecting the high concentration source region 1d in the semiconductor layer 1a of the TFT 30 and the data line 6a. It has been. Hereinafter, each of these elements will be described in order from the bottom.
[0053]
The first layer includes, for example, a simple metal, an alloy containing at least one of refractory metals such as Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), and Mo (molybdenum). A scanning line 11a made of metal silicide, polysilicide, a laminate of these, or conductive polysilicon is provided. The scanning lines 11a are patterned in stripes so as to be along the X direction in FIG. More specifically, the stripe-shaped scanning line 11a includes a main line portion extending along the X direction in FIG. 6 and a protruding portion extending in the Y direction in FIG. 6 from which the data line 6a or the shield layer 400 extends. ing. Note that the protruding portions extending from the adjacent scanning lines 11a are not connected to each other, and therefore, the scanning lines 11a are divided one by one.
[0054]
Thus, the scanning line 11a has a function of simultaneously controlling ON / OFF of the TFTs 30 existing in the same row. Further, since the scanning line 11a is formed so as to substantially fill a region where the pixel electrode 9a is not formed, the scanning line 11a also has a function of blocking light entering the TFT 30 from below. Thereby, generation of light leakage current in the semiconductor layer 1a of the TFT 30 is suppressed, and high-quality image display without flicker or the like is possible.
[0055]
In the second layer, the TFT 30 including the gate electrode 3a is provided. As shown in FIG. 5, the TFT 30 has an LDD (Lightly Doped Drain) structure, and includes the above-described gate electrode 3a, for example, a polysilicon film, and a channel formed by an electric field from the gate electrode 3a. The channel region 1a ′ of the semiconductor layer 1a to be formed, the insulating film 2 including a gate insulating film that insulates the gate electrode 3a from the semiconductor layer 1a, the low concentration source region 1b and the low concentration drain region 1c in the semiconductor layer 1a, and the high concentration. A source region 1d and a high concentration drain region 1e are provided.
[0056]
In the second layer, a relay electrode 719 is formed as the same film as the gate electrode 3a described above. As shown in FIG. 6, the relay electrode 719 is formed in an island shape so as to be positioned substantially at the center of one side of each pixel electrode 9a as seen in a plan view. Since the relay electrode 719 and the gate electrode 3a are formed as the same film, when the latter is made of a conductive polysilicon film or the like, the former is also made of a conductive polysilicon film or the like.
[0057]
The above-described TFT 30 preferably has an LDD structure as shown in FIG. 5, but may have an offset structure in which impurities are not implanted into the low-concentration source region 1b and the low-concentration drain region 1c. A self-aligned TFT that implants impurities at a high concentration as a mask and forms a high concentration source region and a high concentration drain region in a self-aligning manner may be used. In the present embodiment, only one gate electrode of the pixel switching TFT 30 is disposed between the high-concentration source region 1d and the high-concentration drain region 1e. However, two or more gates are interposed between these gate electrodes. An electrode may be arranged. If the TFT is configured with dual gates or triple gates or more in this way, leakage current at the junction between the channel and the source and drain regions can be prevented, and the off-time current can be reduced. Further, the semiconductor layer 1a constituting the TFT 30 may be a non-single crystal layer or a single crystal layer. A known method such as a bonding method can be used for forming the single crystal layer. By making the semiconductor layer 1a a single crystal layer, it is possible to improve the performance of peripheral circuits in particular.
[0058]
A base insulating film 12 made of, for example, a silicon oxide film is provided on the scanning line 11a described above and below the TFT 30. In addition to the function of insulating the TFT 30 from the scanning line 11a to the interlayer, the base insulating film 12 is formed on the entire surface of the TFT substrate 10 so that the pixel switching is performed due to roughness during polishing of the surface of the TFT substrate 10 and dirt remaining after cleaning. The TFT 30 has a function of preventing characteristic changes.
[0059]
In the base insulating film 12, grooves (contact holes) 12cv having the same width as the channel length of the semiconductor layer 1a extending along the data line 6a described later are dug on both sides of the semiconductor layer 1a in plan view. Corresponding to the groove 12cv, the gate electrode 3a stacked above includes a portion formed in a concave shape on the lower side. Further, since the gate electrode 3a is formed so as to fill the entire groove 12cv, a side wall portion 3b formed integrally with the gate electrode 3a is extended. Yes. As a result, the semiconductor layer 1a of the TFT 30 is covered from the side as seen in a plan view, as shown in FIG. 6, so that at least light incident from this portion is suppressed. It has become.
[0060]
The side wall 3b is formed so as to fill the groove 12cv, and its lower end is in contact with the scanning line 11a. Here, since the scanning line 11a is formed in a stripe shape as described above, the gate electrode 3a and the scanning line 11a existing in a certain row are always at the same potential as long as attention is paid to the row.
[0061]
A structure in which another scanning line including the gate electrode 3a is formed so as to be parallel to the scanning line 11a may be employed. In this case, the scanning line 11a and the other scanning line have a redundant wiring structure. Thereby, for example, even when a part of the scanning line 11a has some defect and normal energization is impossible, another scanning line in the same row as the scanning line 11a is not present. As long as it is sound, the operation control of the TFT 30 can still be normally performed through the soundness.
[0062]
In the third layer, a storage capacitor 70 is provided. The storage capacitor 70 includes a lower electrode 71 as a pixel potential side capacitor electrode connected to the high concentration drain region 1e of the TFT 30 and the pixel electrode 9a, and a capacitor electrode 300 as a fixed potential side capacitor electrode. It is formed by arrange | positioning through. According to the storage capacitor 70, it is possible to remarkably improve the potential holding characteristic in the pixel electrode 9a. Further, as shown in the plan view of FIG. 6, the storage capacitor 70 is formed so as not to reach the light transmission region substantially corresponding to the formation region of the pixel electrode 9a (in other words, in the light shielding region). Therefore, the pixel aperture ratio of the entire electro-optical device is kept relatively large, and thus a brighter image can be displayed.
[0063]
More specifically, the lower electrode 71 is made of, for example, a conductive polysilicon film and functions as a pixel potential side capacitor electrode. However, the lower electrode 71 may be composed of a single layer film or a multilayer film containing a metal or an alloy. In addition to the function as a pixel potential side capacitor electrode, the lower electrode 71 has a function of relay-connecting the pixel electrode 9a and the high concentration drain region 1e of the TFT 30. This relay connection is performed via the relay electrode 719 as described later.
[0064]
The capacitor electrode 300 functions as a fixed potential side capacitor electrode of the storage capacitor 70. In order to set the capacitor electrode 300 to a fixed potential, the capacitor electrode 300 is electrically connected to the shield layer 400 having a fixed potential.
[0065]
The capacitor electrode 300 is formed in an island shape on the TFT substrate 10 so as to correspond to each pixel, and the lower electrode 71 is formed to have substantially the same shape as the capacitor electrode 300. . As a result, the storage capacitor 70 does not have a wasteful spread in a plane, that is, without decreasing the pixel aperture ratio, and can achieve the maximum capacitance value under the circumstances. That is, the storage capacitor 70 has a smaller area and a larger capacitance value.
[0066]
As shown in FIG. 5, the dielectric film 75 is, for example, a relatively thin silicon oxide film such as an HTO (High Telperature oxide) film, an LTO (Low Telperature oxide) film, or a silicon nitride film having a thickness of about 5 to 200 nm. Consists of From the viewpoint of increasing the storage capacitor 70, the thinner the dielectric film 75 is, the better as long as the reliability of the film is sufficiently obtained. As shown in FIG. 5, the dielectric film 75 has a two-layer structure including a silicon oxide film 75a in the lower layer and a silicon nitride film 75b in the upper layer. The presence of the silicon nitride film 75b having a relatively large dielectric constant makes it possible to increase the capacitance value of the storage capacitor 70, and the presence of the silicon oxide film 75a reduces the pressure resistance of the storage capacitor 70. I won't let you down. Thus, by making the dielectric film 75 have a two-layer structure, it is possible to enjoy two conflicting effects.
[0067]
In addition, the presence of the silicon nitride film 75b makes it possible to prevent water from entering the TFT 30 in advance. As a result, a situation in which the threshold voltage of the TFT 30 rises is not caused, and a relatively long-term apparatus operation is possible. In the present embodiment, the dielectric film 75 has a two-layer structure. However, the dielectric film 75 has a three-layer structure such as a silicon oxide film, a silicon nitride film, and a silicon oxide film, or more. You may comprise so that it may have the laminated structure of these.
[0068]
On the TFT 30 to the gate electrode 3a and the relay electrode 719 described above and below the storage capacitor 70, for example, NSG (non-silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG ( A silicate glass film such as boron phosphorus silicate glass), a silicon nitride film, a silicon oxide film, or the like, or a first interlayer insulating film 41 preferably made of NSG is formed. In the first interlayer insulating film 41, a contact hole 81 that electrically connects the high-concentration source region 1d of the TFT 30 and a data line 6a described later opens while penetrating the second interlayer insulating film 42 described later. It is holed. The first interlayer insulating film 41 is provided with a contact hole 83 that electrically connects the high-concentration drain region 1 e of the TFT 30 and the lower electrode 71 constituting the storage capacitor 70.
[0069]
Further, the first interlayer insulating film 41 is provided with a contact hole 881 for electrically connecting the lower electrode 71 serving as a pixel potential side capacitor electrode constituting the storage capacitor 70 and the relay electrode 719. . In addition, a contact hole 882 that electrically connects the relay electrode 719 and a second relay electrode 6a2 described later is opened in the first interlayer insulating film 41 while penetrating the second interlayer insulating film described later. ing.
[0070]
As shown in FIG. 5, the contact hole 882 is formed in a region other than the storage capacitor 70, and the lower electrode 71 is once detoured to the lower relay electrode 719 and drawn out to the upper layer through the contact hole 882. Therefore, even when the lower electrode 71 is connected to the upper pixel electrode 9 a, it is not necessary to form the lower electrode 71 wider than the dielectric film 75 and the capacitor electrode 300. Therefore, the lower electrode 71, the dielectric film 75, and the capacitor electrode 300 can be simultaneously patterned in one etching process. As a result, the etching rates of the lower electrode 71, the dielectric film 75, and the capacitor electrode 300 can be easily controlled, and the degree of freedom in designing the film thickness and the like can be increased.
[0071]
In addition, since the dielectric film 75 is formed in the same shape as the lower electrode 71 and the capacitor electrode 300 and does not have a spread, in the case of performing a hydrogenation process on the semiconductor layer 1 a of the TFT 30, It is also possible to obtain an effect that it is possible to easily reach the semiconductor layer 1a through the opening around the storage capacitor 70.
[0072]
The first interlayer insulating film 41 may be fired at about 1000 ° C. to activate ions implanted into the polysilicon film constituting the semiconductor layer 1a and the gate electrode 3a.
[0073]
A data line 6a is provided in the fourth layer. The data line 6a is formed in a stripe shape so as to coincide with the extending direction of the semiconductor layer 1a of the TFT 30, that is, to overlap the Y direction in FIG. As shown in FIG. 5, the data line 6a includes, in order from the lower layer, a layer made of aluminum (reference numeral 41A in FIG. 5), a layer made of titanium nitride (see reference numeral 41TN in FIG. 5), and a layer made of a silicon nitride film (see FIG. The film is formed as a film having a three-layer structure 401) in FIG. The silicon nitride film is patterned to a slightly larger size so as to cover the lower aluminum layer and titanium nitride layer. Of these, the data line 6a contains aluminum, which is a relatively low resistance material, so that the supply of image signals to the TFT 30 and the pixel electrode 9a can be realized without delay. On the other hand, the formation of a silicon nitride film that is relatively excellent in preventing moisture from entering on the data line 6a can improve the moisture resistance of the TFT 30, and can achieve a long life. The silicon nitride film is preferably a plasma silicon nitride film.
[0074]
In addition, a shield layer relay layer 6a1 and a second relay electrode 6a2 are formed on the fourth layer as the same film as the data line 6a. As shown in FIG. 6, these are not formed so as to have a planar shape continuous with the data line 6 a when viewed in plan, but are formed so that each person is divided by patterning. Yes. That is, paying attention to the data line 6a located on the leftmost side in FIG. 6, the shield layer relay layer 6a1 having a substantially quadrilateral shape on the right side and further slightly larger than the shield layer relay layer 6a1 on the right side. A second relay electrode 6a2 having a substantially quadrilateral shape with the following area is formed. The shield layer relay layer 6a1 and the second relay electrode 6a2 are in the same process as the data line 6a, and have a three-layer structure of an aluminum layer, a titanium nitride layer, and a plasma nitride film layer in order from the lower layer. It is formed as. The plasma nitride film is patterned to a slightly larger size so as to cover the lower aluminum layer and titanium nitride layer. The titanium nitride layer functions as a barrier metal when etching the contact holes 803 and 804 formed for the shield layer relay layer 6a1 and the second relay electrode 6a2. Further, by forming a plasma nitride film that is relatively excellent in the action of blocking moisture ingress on the shield layer relay layer 6a1 and the second relay electrode 6a2, the moisture resistance of the TFT 30 can be improved. Longer service life can be realized. The plasma nitride film is preferably a plasma silicon nitride film.
[0075]
Over the storage capacitor 70 and under the data line 6a, for example, a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like, or preferably an LPCVD method using TEOS gas. The formed second interlayer insulating film 42 is formed. In the second interlayer insulating film 42, a contact hole 81 for electrically connecting the high concentration source region 1d of the TFT 30 and the data line 6a is opened, and the shield layer relay layer 6a1 and the storage capacitor 70 are formed. A contact hole 801 is formed to electrically connect the capacitor electrode 300, which is the upper electrode. Further, a contact hole 882 for electrically connecting the second relay electrode 6a2 and the relay electrode 719 is formed in the second interlayer insulating film.
[0076]
In the fifth layer, a shield layer 400 that also functions as a capacitor line is formed. When viewed in a plan view, the shield layer 400 is formed in a lattice shape so as to extend in the X direction and the Y direction in the drawing, as shown in FIGS. Of the shield layer 400, the portion extending in the Y direction in the figure is formed to cover the data line 6a and to be wider than the data line 6a. In addition, the portion extending in the X direction in the drawing has a notch in the vicinity of the center of one side of each pixel electrode 9a in order to secure a region for forming a third relay electrode 402 described later.
[0077]
Furthermore, in FIG. 6 or FIG. 7, a substantially triangular portion is provided at the corner of the intersecting portion of the shield layer 400 extending in each of the XY directions so as to fill the corner. By providing the substantially triangular portion on the shield layer 400, it is possible to effectively shield light from the semiconductor layer 1a of the TFT 30. That is, the light entering the semiconductor layer 1a obliquely from above is reflected or absorbed by the triangular portion and does not reach the semiconductor layer 1a. Therefore, it is possible to suppress generation of light leakage current and display a high-quality image free from flicker.
[0078]
The shield layer 400 extends from the image display region 10a in which the pixel electrode 9a is disposed to the periphery thereof, and is electrically connected to a constant potential source to have a fixed potential. The constant potential source may be a positive potential source or a negative potential constant source supplied to the data line driving circuit 101 described later, or a constant potential source supplied to the counter electrode 21 of the counter substrate 20.
[0079]
Thus, the capacitance formed between the data line 6a and the pixel electrode 9a is formed so as to cover the entire data line 6a (see FIG. 7), and the presence of the shield layer 400 at a fixed potential. It becomes possible to eliminate the influence of coupling. That is, it is possible to avoid a situation in which the potential of the pixel electrode 9a fluctuates in response to the energization of the data line 6a, and the possibility of causing display unevenness along the data line 6a on the image. Can be reduced. Since the shield layer 400 is formed in a lattice shape, it is possible to suppress this so that unnecessary capacitance coupling does not occur in the portion where the scanning line 11a extends.
[0080]
Further, a third relay electrode 402 as a relay layer is formed on the fourth layer as the same film as the shield layer 400. The third relay electrode 402 has a function of relaying an electrical connection between the second relay electrode 6a2 and the pixel electrode 9a through a contact hole 89 described later. The shield layer 400 and the third relay electrode 402 are not continuously formed in a planar shape, but are formed so as to be separated by patterning.
[0081]
On the other hand, the shield layer 400 and the third relay electrode 402 described above have a two-layer structure in which a lower layer is made of aluminum and an upper layer is made of titanium nitride. In the third relay electrode 402, the lower layer made of aluminum is connected to the second relay electrode 6a2, and the upper layer made of titanium nitride is connected to the pixel electrode 9a made of ITO or the like. Yes. When aluminum and ITO are directly connected, electric corrosion occurs between the two, and preferable electrical connection cannot be realized due to disconnection of aluminum or insulation due to formation of alumina. On the other hand, in this embodiment, since titanium nitride and ITO are connected, contact resistance is low and good connectivity can be obtained.
[0082]
As described above, since the electrical connection between the third relay electrode 402 and the pixel electrode 9a can be satisfactorily realized, the voltage application to the pixel electrode 9a or the potential holding characteristic in the pixel electrode 9a is maintained well. It becomes possible.
[0083]
Furthermore, since the shield layer 400 and the third relay electrode 402 include aluminum that is relatively excellent in light reflection performance and include titanium nitride that is relatively excellent in light absorption performance, the shield layer 400 and the third relay electrode 402 can function as a light shielding layer. That is, according to these, it is possible to block the progress of incident light (see FIG. 5) on the semiconductor layer 1a of the TFT 30 on the upper side. Such a light shielding function can be similarly applied to the capacitor electrode 300 and the data line 6a described above. The shield layer 400, the third relay electrode 402, the capacitor electrode 300, and the data line 6a form a part of a laminated structure constructed on the TFT substrate 10 and shield the light incident from above on the TFT 30. Function as.
[0084]
Over the data line 6a and under the shield layer 400, a silicate glass film such as NSG, PSG, BSG, BPSG, a silicon nitride film, a silicon oxide film, or the like, or preferably a plasma CVD method using TEOS gas A third interlayer insulating film 43 is formed. In the third interlayer insulating film 43, a contact hole 803 for electrically connecting the shield layer 400 and the shield layer relay layer 6a1, and a third relay electrode 402 and the second relay electrode 6a2 are electrically connected. Contact holes 804 for connecting to each are opened.
[0085]
The second interlayer insulating film 42 may be relieved of stress generated in the vicinity of the interface of the capacitor electrode 300 by not performing the above-described firing with respect to the first interlayer insulating film 41.
[0086]
In the sixth layer, the pixel electrodes 9a are formed in a matrix as described above, and the alignment film 16 is formed on the pixel electrodes 9a. Under the pixel electrode 9a, a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like, or preferably plasma formed by plasma CVD using TEOS gas is used. A fourth interlayer insulating film 44 made of TEOS is formed. In the fourth interlayer insulating film 44, a contact hole 89 for electrically connecting the pixel electrode 9a and the third relay electrode 402 is opened. In the present embodiment, the surfaces of the third and fourth interlayer insulating films 43 and 44 are flattened by CMP (Chelica 1 Mechanlca I Polishing) processing or the like, and are not level differences due to various wirings and elements existing therebelow. The resulting alignment defect of the liquid crystal layer 50 is reduced. However, instead of or in addition to performing the planarization process on the third and fourth interlayer insulating films 43 and 44 in this way, the TFT substrate 10, the base insulating film 12, the first interlayer insulating film 41, and the second interlayer A planarization process may be performed by digging a groove in at least one of the insulating film 42 and the third interlayer insulating film 43 and embedding a wiring such as the data line 6a or the TFT 30 or the like.
[0087]
In addition, the storage capacitor 70 has a three-layer structure of a pixel potential side capacitor electrode, a dielectric film, and a fixed potential side capacitor electrode in order from the bottom, but may have a structure opposite to this. .
[0088]
As shown in FIGS. 2 and 3, the counter substrate 20 is provided with a light shielding film 53 as a frame for partitioning the display area. A transparent conductive film such as ITO is formed on the entire surface of the counter substrate 20 as a counter electrode 21, and a polyimide-based alignment film 22 is formed on the entire surface of the counter electrode 21. The alignment film 22 is rubbed in a predetermined direction so as to give a predetermined pretilt angle to the liquid crystal molecules.
[0089]
In a region outside the light shielding film 53, a sealing material 52 that encloses liquid crystal is formed between the TFT substrate 10 and the counter substrate 20. The sealing material 52 is disposed so as to substantially match the contour shape of the counter substrate 20, and fixes the TFT substrate 10 and the counter substrate 20 to each other. The sealing material 52 is missing at a part of one side of the TFT substrate 10, and a liquid crystal injection port 108 for injecting the liquid crystal 50 is formed in the gap between the TFT substrate 10 and the counter substrate 20 that are bonded together. The After the liquid crystal is injected from the liquid crystal injection port 108, the liquid crystal injection port 108 is sealed with a sealing material 109.
[0090]
In an area outside the sealing material 52, an image signal is supplied to the data line 6a at a predetermined timing to drive the data line 6a and an external connection terminal 102 for connection to an external circuit. Are provided along one side of the TFT substrate 10. A scanning line driving circuit 104 that drives the gate electrode 3a by supplying a scanning signal to the scanning line 11a and the gate electrode 3a at a predetermined timing is provided along two sides adjacent to the one side. The scanning line driving circuit 104 is formed on the TFT substrate 10 at a position facing the light shielding film 53 inside the sealing material 52. On the TFT substrate 10, wiring 105 connecting the data line driving circuit 101, the scanning line driving circuit 104, the external connection terminal 102, and the vertical conduction terminal 107 is provided to face the three sides of the light shielding film 53. Yes.
[0091]
The vertical conduction terminals 107 are formed on the four TFT substrates 10 at the corners of the sealing material 52. Between the TFT substrate 10 and the counter substrate 20, there is provided a vertical conductive material 106 whose lower end is in contact with the vertical conduction terminal 107 and whose upper end is in contact with the counter electrode 21. 10 and the counter substrate 20 are electrically connected.
[0092]
The external connection terminal 102 and the vertical conduction terminal 107 are formed using the same material as the shield layer 400 in the metal film layer forming step, for example, the fifth layer forming step including the shield layer 400. As described above, the shield layer 400 has a two-layer structure in which the lower layer is aluminum and the upper layer is titanium nitride. In the present embodiment, for the external connection terminal 102 and the vertical conduction terminal 107, the upper titanium nitride layer is removed to expose the aluminum layer.
[0093]
FIG. 1 shows a cross section of a portion where the vertical conduction terminal 107 is formed. As shown in FIG. 1, in the formation process of the fourth layer including the data line 6a in the pixel region, the wiring 105 is formed of the same material as the data line 6a in the region other than the pixel region. A vertical conduction terminal 107 and an external connection terminal (see FIG. 2) are formed on the wiring 105 through the third interlayer insulating film 43 by the same process as that of the fifth layer of the pixel region. As described above, the vertical conduction terminals 107 are formed at the four corners of the sealing material 52, and the external connection terminals 102 are arranged on one side of the TFT substrate 10 along the data line driving circuit 101.
[0094]
The wiring 105 and the vertical conduction terminal 107 are electrically connected through a contact hole 113 formed in the third interlayer insulating film 43. A fourth interlayer insulating film 44 is formed on the element formed by the fourth layer forming step. The fourth interlayer insulating film 44 is removed by photolithography and etching in the region where the vertical conduction terminal 107 is formed, and the vertical conduction terminal 107 is exposed.
[0095]
Outside the pixel region, the pixel electrode 9 a is not formed on the fourth interlayer insulating film 44. The sealing material 52 is provided between the fourth interlayer insulating film 44 and the common electrode 21 and adheres the TFT substrate 10 and the counter substrate 20.
[0096]
Vertical conduction members 106 are arranged at the four corners outside the sealing member 52. The vertical conductive material 106 has a lower end in contact with the vertical conductive terminal 107 and an upper end in contact with the common electrode 21 to electrically connect both. Thereby, the wiring 105 formed outside the pixel region and the common electrode 21 are electrically connected. The alignment films 16 and 22 are formed on the surfaces of the TFT substrate 10 and the counter substrate 20, respectively. The vertical conductive material 106 penetrates through the alignment films 16 and 22, and the vertical conductive terminal 107 and the common electrode, respectively. The alignment films 16 and 22 are not shown in FIG.
[0097]
In the present embodiment, the vertical conduction terminal 107 has only the aluminum layer by removing the upper titanium nitride layer from the fourth multilayer metal layer. Therefore, the vertical conduction member 106 comes into direct contact with the aluminum layer of the vertical conduction terminal 107, and the contact resistance is reduced.
[0098]
The external connection terminal 102 is also formed with the upper layer of titanium nitride removed and the aluminum layer exposed. A copper foil pattern at the tip of an FPC (not shown) used for connection with an external circuit is directly connected to the aluminum layer of the external connection terminal 102 by ACF. Thereby, it is possible to reduce the contact resistance between the external connection terminal 102 and the copper foil pattern of the FPC and obtain a good electrical connection state.
[0099]
Note that the wiring 105 formed outside the pixel region preferably has a two-layer structure of aluminum and titanium nitride in order to function as a barrier layer.
[0100]
Also regarding the three-dimensional layout of each component, the present invention is not limited to the form as in the above embodiment, and various other forms can be considered.
[0101]
(Manufacturing process)
Next, a method for manufacturing the liquid crystal device according to the present embodiment will be described with reference to FIGS. 1 and 8 to 10. 8 and 9 show manufacturing steps in the pixel region in order of steps, and FIG. 10 shows a manufacturing method of each film formation layer.
[0102]
First, as shown in step (1) in FIG. 8, a TFT substrate 10 such as a quartz substrate, glass, or silicon substrate is prepared (step S1 in FIG. 10). Here, annealing is preferably performed at a high temperature of about 900 to 1300 ° C. in an inert gas atmosphere such as N (nitrogen), and pretreatment is performed so that distortion generated in the TFT substrate 10 is reduced in a high-temperature process performed later. Keep it.
[0103]
Next, a metal alloy film such as metal or metal silicide such as Ti, Cr, W, Ta, or Mo, or a metal alloy film such as metal silicide is formed on the entire surface of the TFT substrate 10 treated in this manner, and the film thickness is preferably about 100 to 500 nm. Is deposited to a thickness of 200 nm. Hereinafter, such a film before patterning is referred to as a precursor film. Then, the precursor film of the metal alloy film is patterned by photolithography and etching to form the scanning line 11a having a stripe shape in plan view (step S2).
[0104]
Next, on the scanning line 11a, for example, TEOS (tetra-ethyl ortho-silicate) gas, TEB (tetra-ethyl boat rate) gas, TMOP (tetra-methyl oxy. A silicate glass film such as NSG (non-silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), silicon nitride film, silicon oxide film, etc. A base insulating film 12 made of, for example, is formed (step S3). The thickness of the base insulating film 12 is, for example, about 500 to 2000 nm.
[0105]
In the next step S4, the semiconductor layer 1a is formed. The precursor film of the semiconductor layer 1a is a reduced pressure using monosilane gas, disilane gas or the like having a flow rate of about 400 to 600 cc / min in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C., on the base insulating film 12. It is an amorphous silicon film formed by CVD (for example, CVD at a pressure of about 20-40 Pa). Next, heat treatment is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the p-Si (polysilicon) film has a thickness of about 50 to 200 nm. The solid phase growth is preferably performed until the thickness becomes about 100 nm. As a method for solid phase growth, annealing using RTA or laser annealing using an excimer laser or the like may be used. At this time, a dopant of a group V element or a group III element may be slightly doped by ion implantation or the like depending on whether the pixel switching TFT 30 is an n-channel type or a p-channel type. Then, a semiconductor layer 1a having a predetermined pattern is formed by photolithography and etching.
[0106]
Next, in step S5, as shown in step (2) of FIG. 8, the semiconductor layer 1a constituting the TFT 30 is thermally oxidized at a temperature of about 900 to 1300.degree. C., preferably about 1000.degree. A gate insulating film is formed, and in some cases, an upper gate green film is formed by a low pressure CVD method or the like, thereby forming a single-layer or multilayer high-temperature silicon oxide film (HTO film) or silicon nitride film ( An insulating film 2 (including a gate insulating film) is formed. As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the insulating film 2 has a thickness of about 20 to 150 nm, preferably about 30 to 100 nm. It becomes thickness.
[0107]
Next, in order to control the threshold voltage Vth of the TFT 30 for pixel switching, the n-channel region or the p-channel region of the semiconductor layer 1a is doped with a predetermined amount of a dopant such as boron by ion implantation or the like. To do.
[0108]
Next, a groove 12cv that communicates with the scanning line 11a is formed in the base insulating film 12. The groove 12cv is formed by dry etching such as reactive ion etching or reactive ion beam etching.
[0109]
Next, as shown in step (3) of FIG. 8, a polysilicon film is deposited by a low pressure CVD method or the like, and phosphorus (P) is further thermally diffused to make this polysilicon film conductive. Instead of this thermal diffusion, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film may be used. The thickness of this polysilicon film is about 100 to 500 nm, preferably about 350 nm. Then, a gate electrode 3a having a predetermined pattern including the gate electrode portion of the TFT 30 is formed by photolithography and etching (step S6). When the gate electrode 3a is formed, a side wall 3b extending to the gate electrode 3a is also formed at the same time. The sidewall 3b is formed by depositing the polysilicon film described above also on the inside of the groove 12cv. At this time, since the bottom of the groove 12cv is in contact with the scanning line 11a, the side wall 3b and the scanning line 11a are electrically connected. Further, the relay electrode 719 is also formed simultaneously with the patterning of the gate electrode 3a. By this patterning, the relay electrode 719 is formed to have a planar shape as shown in FIG.
[0110]
Next, a low concentration source region 1b and a low concentration drain region 1c, and a high concentration source region 1d and a high concentration drain region 1e are formed for the semiconductor layer 1a.
[0111]
Here, the case where the TFT 30 is an n-channel TFT having an LDD structure will be described. Specifically, first, in order to form the low concentration source region 1b and the low concentration drain region 1c, the gate electrode 3a is used as a mask. Dopant of group V elements such as P at a low concentration (for example, P ions of 1 to 3 × 10 ¹³ cm ₂ Dope). As a result, the semiconductor layer 1a under the gate electrode 3a becomes a channel region 1a ′. At this time, the gate electrode 3a serves as a mask, so that the low concentration source region 1b and the low concentration drain region 1c are formed in a self-aligned manner. Next, in order to form the high concentration source region 1d and the high concentration drain region 1e, a resist layer having a planar pattern wider than the gate electrode 3a is formed on the gate electrode 3a. Thereafter, a dopant of a group V element such as P is used at a high concentration (for example, P ions are added to 1 to 3 × 10 ¹⁵ / Cm ₂ Dope).
[0112]
In addition, it is not necessary to dope by dividing into two steps of low concentration and high concentration. For example, a TFT having an offset structure may be used without doping at a low concentration, or a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the gate electrode 3a (gate electrode) as a mask. Good. By doping the impurities, the gate electrode 3a is further reduced in resistance.
[0113]
Next, as shown in step (4) of FIG. 8, NSG, PSG, BSG, and the like are formed on the gate electrode 3a by, for example, atmospheric pressure or low pressure CVD using TEOS gas, TEB gas, TMOP gas, or the like. A first interlayer insulating film 41 made of a silicate glass film such as BPSG, a silicon nitride film or a silicon oxide film is formed (step S7). The film thickness of the first interlayer insulating film 41 is, for example, about 500 to 2000 nm. Here, preferably, annealing is performed at a high temperature of about 800 ° C. to improve the film quality of the first interlayer insulating film 41.
[0114]
Next, in step S8, the contact hole 83 and the contact hole 881 are opened by dry etching such as reactive ion etching and reactive ion beam etching for the first interlayer insulating film 41. At this time, the former is formed so as to communicate with the high-concentration drain region 1e of the semiconductor layer 1a, and the latter is formed so as to communicate with the relay electrode 719.
[0115]
Next, in step S9, as shown in step (5) of FIG. 8, a metal film such as Pt or a polysilicon film is formed on the first interlayer insulating film 41 by low pressure CVD or sputtering to about 100 to 500 nm. A precursor film of the lower electrode 71 having a predetermined pattern is formed. In this case, the metal film is formed so that both of the contact hole 83 and the contact hole 881 are filled, whereby the high-concentration drain region 1e, the relay electrode 719, and the lower electrode 71 are electrically connected. It is done.
[0116]
Next, a precursor film of the dielectric film 75 is formed on the lower electrode 71. The dielectric film 75 can be formed by various known techniques generally used for forming a TFT gate insulating film, as in the case of the insulating film 2. The silicon oxide film 75a is formed by the above-described thermal oxidation, CVD method or the like, and then the silicon nitride film 75b is formed by low pressure CVD method or the like. As the dielectric film 75 is made thinner, the storage capacitor 70 becomes larger. Therefore, it is advantageous to form a very thin insulating film with a film thickness of 50 nm or less on the condition that no defects such as film breakage occur after all. It is. Next, a metal film such as a polysilicon film or AL (aluminum) is formed on the dielectric film 75 to a film thickness of about 100 to 500 nm by low pressure CVD or sputtering, and is a precursor film of the capacitive electrode 300. Form.
[0117]
Next, in step (6) of FIG. 9, the lower electrode 71, the dielectric film 75, and the precursor film of the capacitive electrode 300 are patterned at once to form the lower electrode 71, the dielectric film 75, and the capacitive electrode 300. The storage capacity 70 is completed.
[0118]
Next, as shown in step (7) of FIG. 9, for example, a silicate glass film such as NSG, PSG, BSG, BPSG by atmospheric pressure or low pressure CVD method using TEOS gas or the like, preferably by plasma CVD method. Then, a second interlayer insulating film 42 made of a silicon nitride film, a silicon oxide film or the like is formed (step S10). When aluminum is used for the capacitor electrode 300, it is necessary to form a film at a low temperature by plasma CVD. The film thickness of the second interlayer insulating film 42 is about 500 to 1500 nm, for example. Next, in step S11, contact holes 81, 801, and 882 are opened by dry etching such as reactive ion etching and reactive ion beam etching for the second interlayer insulating film. At this time, the contact hole 81 is formed so as to communicate with the high concentration source region 1d of the semiconductor layer 1a, the contact hole 801 is communicated with the capacitor electrode 300, and the contact hole 882 is formed so as to communicate with the relay electrode 719. The
[0119]
Next, in step S12, as shown in step (8) of FIG. 9, a metal film is formed on the entire surface of the second interlayer insulating film 42 by sputtering or the like with a low-resistance metal such as light-shielding aluminum or metal silicide. As about 100 to 500 nm, preferably about 300 nm. Then, the data line 6a having a predetermined pattern is formed by photolithography and etching. At this time, at the time of the patterning, the shield layer relay layer 6a1 and the second relay layer 6a2 are also formed at the same time. The shield layer relay layer 6a1 is formed to cover the contact hole 801, and the second relay layer 6a2 is formed to cover the contact hole 882.
[0120]
Next, after a film made of titanium nitride is formed on the entire surface of these upper layers by a plasma CVD method or the like, a patterning process is performed so that the film remains only on the data line 6a (in step (8) in FIG. 9). Reference 41TN). However, the titanium nitride layer may be formed so as to remain on the shield layer relay layer 6a1 and the second relay layer 6a2, or may be formed so as to remain on the entire surface of the TFT substrate 10. Also good. Alternatively, the aluminum film may be formed at the same time as the aluminum film and etched in a lump.
[0121]
In the present embodiment, in the step of forming the data line 6a of the fourth layer, the same material as that of the data line 6a is patterned outside the pixel region, thereby forming the wiring 105 as shown in FIG. The wiring 105 is made of the same material as that of the data line 6a, and has the lowermost layer aluminum, the middle layer titanium nitride, and the uppermost layer silicon nitride film.
[0122]
Next, as shown in step (9) of FIG. 9, a plasma CVD method that can form a film preferably at a low temperature by, for example, a normal pressure or reduced pressure CVD method using TEOS gas or the like so as to cover the data line 6a or the like. Thus, a third interlayer insulating film 43 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed (step S13). The film thickness of the third interlayer insulating film 43 is, eg, about 500-3500 nm.
[0123]
Next, in step S14, as shown in FIG. 5, the third interlayer insulating film 43 is planarized using, for example, CMP. Thereby, the film thickness of the third interlayer insulating film 43 changes relatively greatly depending on the position in accordance with the film formation pattern of each layer.
[0124]
Next, in step S15, contact holes 803 and 804 are opened by dry etching such as reactive ion etching or reactive ion beam etching for the third interlayer insulating film 43. At this time, the contact hole 803 is formed so as to communicate with the shield layer relay layer 6a1, and the contact hole 804 is formed so as to communicate with the second relay layer 6a2.
[0125]
Next, in step S16, the shield layer 400 is formed on the third interlayer insulating film 43 by sputtering or plasma CVD. First, a lower layer film is formed from a low-resistance material such as aluminum, for example, immediately above the third interlayer insulating film 43, and then another pixel electrode 9a described later is formed on the lower layer film, for example, titanium nitride. The upper layer film is formed from the ITO and the material that does not cause electric corrosion, and finally, the lower layer film and the upper layer film are patterned together to form the shield layer 400 having a two-layer structure. At this time, the third relay electrode 402 is also formed together with the shield layer 400.
[0126]
In the present embodiment, in step S16, a precursor film of the vertical conduction terminal 107 is formed and patterned at the four corner positions of the sealing material 52 outside the pixel region by using the same material as that of the fifth shield layer 400. At this stage, similarly to the shield layer 400, the lower conductive terminal 107 is made of aluminum in the lower layer and titanium nitride in the upper layer.
[0127]
Next, a fourth interlayer insulating film 44 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed by, for example, atmospheric pressure or low pressure CVD using TEOS gas or the like. (Step S17). The film thickness of the fourth interlayer insulating film 44 is about 500 to 1500 nm, for example.
[0128]
Next, in step S18, as shown in FIG. 5, the fourth interlayer insulating film 44 is planarized using, for example, CMP. Next, a contact hole 89 is formed by dry etching such as reactive ion etching or reactive ion beam etching for the fourth interlayer insulating film 44 (step S19). At this time, the contact hole 89 is formed so as to communicate with the third relay electrode 402.
[0129]
In the present embodiment, the fourth interlayer insulating film 44 on the upper and lower conductive terminals 107 formed in step S16 is removed simultaneously with the formation of the contact hole 89 to form the opening 115. As a result, the vertical conduction terminal 107 is exposed upward through the opening 115.
[0130]
In this case, the fourth interlayer insulating film 44 is similarly removed from the external connection terminal 102.
[0131]
Further, in the present embodiment, in order to reduce the contact resistance, the upper layer titanium nitride is removed from the upper and lower conductive terminals 107 in step S20. For example, CF with a sufficiently high selectivity to aluminum _Four And O ₂ The titanium nitride film is removed by dry etching using a mixed gas of Etching gas as CHF _Three , CF _Four Even when a mixed gas of Ar and Ar is used, the titanium nitride film can be removed while leaving aluminum. Thereby, the vertical conduction terminal 107 is in a state where the aluminum layer is exposed.
[0132]
In step S20, the upper titanium nitride is similarly removed from the external connection terminal 102 to expose the aluminum layer.
[0133]
Next, a transparent conductive film such as an ITO film is deposited on the fourth interlayer insulating film 44 to a thickness of about 50 to 200 nm by sputtering or the like. Then, the pixel electrode 9a is formed by photolithography and etching (step S21).
[0134]
When the electro-optical device is used as a reflection type, the pixel electrode 9a may be formed of an opaque material having a high reflectance such as AL. Next, after applying a polyimide alignment film coating solution on the pixel electrode 9a, the alignment film 16 is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. The
[0135]
On the other hand, for the counter substrate 20, a glass substrate or the like is first prepared, and a light shielding film 53 as a frame is formed through sputtering and photolithography and etching, for example. These light shielding films 53 do not have to be conductive, and may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or AL.
[0136]
Next, a counter electrode 21 is formed by depositing a transparent conductive film such as ITO to a thickness of about 50 to 200 nm by sputtering or the like on the entire surface of the counter substrate 20. Further, after the polyimide-based alignment film coating solution is applied to the entire surface of the counter electrode 21, the alignment film 22 is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle.
[0137]
Finally, as shown in FIGS. 2 and 3, the TFT substrate 10 and the counter substrate 20 on which the respective layers are formed, for example, form a seal material 52 along the four sides of the counter substrate 20, and The upper and lower conductive materials 106 are formed at the four corners, and the alignment films 16 and 22 are bonded together by the sealing material 52 so as to face each other. Thereby, the vertical conduction member 106 contacts the vertical conduction terminal 107 of the TFT substrate 10 at the lower end, and contacts the common electrode 21 of the counter substrate 20 at the upper end. Since the vertical conduction terminal 107 is formed only of the aluminum layer, the contact resistance between the vertical conduction terminal 107 and the vertical conduction material 106 is low, and a good electrical connection state is obtained. As for other wiring layers, a titanium nitride layer is laminated on an aluminum layer, and is protected by a barrier function.
[0138]
Then, a liquid crystal layer 50 having a predetermined thickness is formed by sucking, for example, liquid crystal formed by mixing a plurality of types of nematic liquid crystals into the space between both substrates by vacuum suction or the like.
[0139]
The sealing material 52 is made of, for example, an ultraviolet curable resin, a thermosetting resin, or the like, and is cured by ultraviolet rays, heating, or the like in order to bond the two substrates together. In addition, if the liquid crystal device according to the present embodiment is applied to a liquid crystal device in which the liquid crystal device is small and performs enlarged display like a projector, the distance between the substrates (inter-substrate gap) ) Is set to a predetermined value, and a glass fiber or a cap material (spacer) such as glass beads is dispersed. Alternatively, such a gap material may be included in the liquid crystal layer 50 if the liquid crystal device is applied to a large-sized liquid crystal device such as a liquid crystal display or a liquid crystal television that displays the same size.
[0140]
When the liquid crystal device is used, an FPC copper foil pattern is connected to the external connection terminal. In this case, the aluminum nitride layer is exposed by removing the titanium nitride layer from the external connection terminal, and the contact resistance between the external connection terminal and the copper foil pattern of the FPC is sufficiently low, and good electrical connection is achieved. A state is obtained.
[0141]
Needless to say, the scanning line driving circuit 104 may be provided only on one side if the delay of the scanning signal supplied to the scanning line 11a and the gate electrode 3a is not a problem. The data line driving circuit 101 may be arranged on both sides along the side of the image display area 10a.
[0142]
On the TFT substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104 and the like, a sampling circuit for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines 6a. In addition, a precharge circuit for supplying a precharge signal of a predetermined voltage level in advance of an image signal, an inspection circuit for inspecting quality, defects, etc. of the electro-optical device during manufacturing or at the time of shipment may be formed. Good.
[0143]
Further, in each of the above-described embodiments, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT substrate 10, for example, a driving LSI mounted on a TAB (Tape Automated Bonding) substrate is connected to the TFT. You may make it connect electrically and mechanically via the anisotropic conductive film provided in the peripheral part of the board | substrate 10. FIG. Further, on the side on which the projection light of the counter substrate 20 enters and on the side on which the emission light of the TFT substrate 10 exits, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, a PDLC (Polymer Dispersed Liquid Crystal), respectively. A polarizing film, a retardation film, a polarizing plate, and the like are arranged in a predetermined direction according to an operation mode such as a mode, or a normally white mode or a normally black mode.
[0144]
As described above, in the present embodiment, when the vertical conduction terminal and the external connection terminal formed of the same film forming material as the element forming portion have a multi-layer structure, and the contact resistance due to the upper film forming material is high. Removes the film forming material to expose the film forming material having a low contact resistance. When the vertical conduction terminal and the external connection terminal have a multilayer structure of three or more layers, the upper layers may be removed so as to expose a layer having a sufficiently low contact resistance, for example, a layer having the lowest contact resistance. Thereby, the contact resistance between the vertical conduction terminal and the vertical conduction material and the contact resistance between the external connection terminal and the copper foil pattern of the FPC can be reduced, and a good electrical connection state can be obtained.
[0145]
For example, titanium nitride is removed from the vertical conduction terminal and the external connection terminal formed in the step of forming the fifth shield layer 400 in FIG. 5 as described above. However, for example, when the vertical conduction terminal and the external connection terminal are formed in the formation process of the fourth-layer data line 6a in FIG. 5, as described above, the titanium nitride film and the silicon nitride film are formed on the aluminum layer. Is formed into a three-layer structure. In this case, the two layers of the titanium nitride film and the silicon nitride film may be removed.
[0146]
In the above embodiment, the fourth interlayer insulating film on the vertical conduction terminal and the external connection terminal is removed by photolithography and etching, and then the titanium nitride is removed by etching. It is also possible to continuously remove the fourth interlayer insulating film and titanium nitride by an etching process for the film. For example, by using the fluorine-based etching gas used in step S20 described above, the fourth interlayer insulating film and titanium nitride can be removed by etching with a sufficiently high selectivity while leaving the aluminum layer.
[0147]
In the above embodiment, an example of a substrate for a liquid crystal device has been described. However, the present invention can also be applied to a substrate such as a semiconductor substrate having a terminal portion formed of a multilayer metal film, such as an electroluminescence device or an electrophoresis device. Obviously.
[0148]
(Electronics)
Next, an overall configuration, particularly an optical configuration, of an embodiment of a projection color display device as an example of an electronic apparatus using the electro-optical device described in detail as a light valve will be described. FIG. 11 is a schematic cross-sectional view of the projection type color display device.
[0149]
In FIG. 11, a liquid crystal projector 1100, which is an example of a projection type color display device according to the present embodiment, prepares three liquid crystal modules including a liquid crystal device having a drive circuit mounted on a TFT array substrate, and each has a light bulb 100R for RGB. , 100G and 100B. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, the light components R, G, and R corresponding to the three primary colors of RGB are obtained by three mirrors 1106 and two dichroic mirrors 1108. The light is divided into B and led to the light valves 100R, 100G and 100B corresponding to the respective colors. In particular, the B light is guided through a relay lens system 1121 including an incident lens 1122, a relay lens 1123, and an exit lens 1124 in order to prevent light loss due to a long optical path. The light components corresponding to the three primary colors modulated by the light valves 100R, 100G, and 100B are synthesized again by the dichroic prism 1112 and then projected as a color image on the screen 1120 via the projection lens 1114.
[0150]
The present invention is not limited to the above-described embodiments, and can be appropriately changed without departing from the spirit or idea of the invention that can be read from the claims and the entire specification, and an electro-optical device with such a change. In addition, the manufacturing method thereof and the electronic device are also included in the technical scope of the present invention. The electro-optical device can be applied to an electrophoresis device, an EL (electroluminescence) device, and the like.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a structure of a vertical conduction portion of a substrate for an electro-optical device according to a first embodiment of the invention.
FIG. 2 is a plan view of a liquid crystal device, which is an electro-optical device configured using a substrate for a liquid crystal device, which is a substrate for an electro-optical device according to the present embodiment, as viewed from the counter substrate side together with each component formed thereon. Figure.
3 is a cross-sectional view of the liquid crystal device after the assembly process in which the element substrate and the counter substrate are bonded to each other and the liquid crystal is sealed is cut along the line HH ′ in FIG. 2;
FIG. 4 is an equivalent circuit diagram of various elements and wirings in a plurality of pixels constituting a pixel region of the liquid crystal device.
FIG. 5 is a cross-sectional view showing in detail a pixel structure of a liquid crystal device.
FIG. 6 is a plan view showing a film formation pattern of each layer for a plurality of adjacent pixels formed on the TFT substrate of this embodiment.
7 is a plan view showing a film formation pattern of the main part in FIG. 6. FIG.
FIG. 8 is a process diagram illustrating a method of manufacturing a substrate for a liquid crystal device in the order of processes by cross-sectional views.
FIG. 9 is a process diagram illustrating a method for manufacturing a substrate for a liquid crystal device in the order of processes by cross-sectional views.
FIG. 10 is a flowchart showing a method for manufacturing each film formation layer.
FIG. 11 is a schematic cross-sectional view of a projection type color display device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 ... TFT substrate, 20 ... Counter substrate, 43, 44 ... Interlayer insulation film, 52 ... Sealing material, 105 ... Wiring, 106 ... Vertical conduction material, 107 ... Vertical conduction terminal, 113 ... Contact hole, 115 ... Opening part.

Claims

A pixel electrode disposed in a pixel region formed in a matrix;
A storage capacitor electrically connected to the pixel electrode;
A wiring that electrically connects the pixel electrode and the storage capacitor, or a wiring that is electrically connected to one electrode of the storage capacitor, and includes a multilayer metal layer including an aluminum layer and a barrier layer. Wiring layer
A terminal that is formed by forming a film in a region other than the pixel region in the same film forming step as the wiring layer and exposes a metal layer other than the metal layer that increases contact resistance most among the multilayer metal layers; ,
Comprising
The electro-optical device substrate according to claim 1 , wherein the terminal is a vertical conductive terminal that contacts a conductive material that conducts electricity with an electrode disposed opposite to the pixel electrode with an electro-optical material interposed therebetween .

A pixel electrode disposed in a pixel region formed in a matrix;
A storage capacitor electrically connected to the pixel electrode;
A wiring that electrically connects the pixel electrode and the storage capacitor, or a wiring that is electrically connected to one electrode of the storage capacitor, and includes a multilayer metal layer including an aluminum layer and a barrier layer. Wiring layer
A terminal that is formed by forming a film in a region other than the pixel region in the same film forming step as the wiring layer and exposes a metal layer other than the metal layer that increases contact resistance most among the multilayer metal layers; ,
Comprising
The substrate for an electro-optical device , wherein the terminal is an external connection terminal for electrical connection with an external circuit.

The terminal is the most electro-optical device substrate according to claim 1 or 2 metal layer contact resistance reduced is characterized in that it is exposed out of the multilayered metal layer.

3. The electricity according to claim 1, wherein the terminal is obtained by removing a metal layer having the largest contact resistance from the multilayer metal layer formed in a region other than the pixel region. Optical device substrate.

Forming pixel electrodes arranged in a pixel region in a matrix,
Forming a storage capacitor electrically connected to the pixel electrode;
A wiring that electrically connects the pixel electrode and the storage capacitor, or a wiring that is electrically connected to one electrode of the storage capacitor, and includes a multilayer metal layer including an aluminum layer and a barrier layer. Forming a wiring layer and forming a terminal portion by the multilayer metal layer in a region other than the pixel region;
Removing a metal layer having the largest contact resistance among the multilayer metal layers from the terminal portion;
Comprising
An electro-optical device substrate according to claim 1 , wherein the terminal is a vertical conductive terminal that contacts a conductive material that conducts electricity with an electrode disposed opposite to the pixel electrode with an electro-optical material interposed therebetween . Production method.

Forming pixel electrodes arranged in a pixel region in a matrix,
Forming a storage capacitor electrically connected to the pixel electrode;
A wiring that electrically connects the pixel electrode and the storage capacitor, or a wiring that is electrically connected to one electrode of the storage capacitor, and includes a multilayer metal layer including an aluminum layer and a barrier layer. Forming a wiring layer and forming a terminal portion by the multilayer metal layer in a region other than the pixel region;
Removing a metal layer having the largest contact resistance among the multilayer metal layers from the terminal portion;
Comprising
The method of manufacturing a substrate for an electro-optical device , wherein the terminal is an external connection terminal for electrical connection with an external circuit .

Between the step of forming the terminal portion and the step of removing the metal layer,
Forming an interlayer film on the multilayer metal layer; and
The method for manufacturing a substrate for an electro-optical device according to claim 5 , further comprising a step of removing the interlayer film on the terminal portion.

The method for manufacturing a substrate for an electro-optical device according to claim 7 , wherein the step of removing the interlayer film and the step of removing the metal layer are continuously performed by the same etching step.

An electro-optical device, comprising the electro-optical device substrate according to claim 1.