JP2004320387A

JP2004320387A - Pll circuit and control method thereof

Info

Publication number: JP2004320387A
Application number: JP2003110953A
Authority: JP
Inventors: Emi Endo; 恵美遠藤
Original assignee: NEC Saitama Ltd
Current assignee: NEC Saitama Ltd
Priority date: 2003-04-16
Filing date: 2003-04-16
Publication date: 2004-11-11
Anticipated expiration: 2023-04-16
Also published as: JP3808447B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a PLL circuit for providing a constant lock time of the PLL circuit with a structure formed of a system of charge pump and an LPF even when a VCO having a plurality of oscillation frequencies of different voltage sensitivities is used. <P>SOLUTION: A charge pump output current for providing a constant lock time of the PLL circuit in an arithmetic circuit 23 is generated by inputting the voltage sensitivity of VCO obtained with the arithmetic circuit 25 to the relation between the voltage sensitivity of the VCO stored in a storage unit 22 and the lock time of the PLL circuit, and the relation between a current value of the charge pump and the lock time of the PLL circuit. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路及びその制御方法に関し、特に複数の周波数帯域を使用する携帯電話装置に用いられるＰＬＬ回路及びその制御方法に関する。
【０００２】
【従来の技術】
単一の周波数帯域を使用する携帯電話装置のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路は、一例として、位相比較器と、チャージポンプ回路と、ループフィルタと、電圧制御発振器（以下、ＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）と称する）とを含んで構成され、これらが閉ループを構成している。
【０００３】
所定周波数の基準信号と、ＶＣＯの発振信号の一部である帰還信号とが入力されると、位相比較器は基準信号及び帰還信号の位相差に応じた誤差信号を出力する。チャージポンプ回路は、入力された誤差信号に基づいてループフィルタへ電流を流したり、ループフィルタから電流を吸い込んだりすることにより、ループフィルタ中のキャパシタの充電あるいは放電をさせて制御電圧を発生させる。この制御電圧は、ＶＣＯの制御端子に入力されて発振信号の周波数（位相）を制御する（例えば、特許文献１参照）。
【０００４】
図７は従来のデュアルバンド方式の携帯電話装置のＰＬＬ回路の一例の構成図である。同図には、一例として８００ＭＨｚ帯と１．５ＭＨｚ帯の両帯域を使用する携帯電話装置のＰＬＬ回路の一例が示されている。
【０００５】
同図を参照すると、ＰＬＬ回路１００は、ＰＬＬ・ＩＣ１０１と、８００ＭＨｚ帯域用ループフィルタ（ＬＰＦ）１１１と、８００ＭＨｚ帯域用ＶＣＯ１１２と、１．５ＧＨｚ帯域用ループフィルタ（ＬＰＦ）１１３と、８００ＭＨｚ帯域用ＶＣＯ１１４とを含んで構成されている。
【０００６】
さらに、ＰＬＬ・ＩＣ１０１は、切り替えスイッチ１０２と、位相比較器１０３と、８００ＭＨｚ帯域用チャージポンプ１０４と、１．５ＧＨｚ帯域用チャージポンプ１０５とを含んで構成されている。
【０００７】
そして、切り替えスイッチ１０２にて発振周波数を８００ＭＨｚ帯又は１．５ＧＨｚ帯に切り替える。このＰＬＬ回路１００の動作は上記単一周波数帯域のＰＬＬ回路と同様である。
【０００８】
ところで、一例として、８００ＭＨｚ帯と１．５ＭＨｚ帯の両帯域を使用するデュアルバンドの携帯電話装置に用いられるＶＣＯは、８００ＭＨｚ帯と１．５ＭＨｚ帯の両帯域を発振するため、各帯域にて電圧感度が異なる。
【０００９】
ここで、電圧感度について説明する。一般的に電圧感度は次の式（１）にて求めることができる。
【００１０】
Ｋｖ＝Δｆ／ΔＶ・・・（１）
ここに、Ｋｖは電圧感度、ΔＶはＶＣＯのコントロール電圧の変化量、ΔｆはＶＣＯのコントロール電圧がΔＶ変化した時の発振周波数の変化量を表す。この式（１）により、ＶＣＯ部のΔＶに対するΔｆのデータ取得を行い、電圧感度Ｋｖを求める。
【００１１】
例えば、ＰＤＣ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌｃｅｌｌｕｌａｒ；ディジタル携帯電話）の周波数構成は８００ＭＨｚ帯の受信帯域では、８１０ＭＨｚ〜８８５ＭＨｚ、１．５ＧＨｚ帯の受信帯域では、１４７７ＭＨｚ〜１５０１ＭＨｚを使用している。この為、８００ＭＨｚ帯の受信帯域におけるＶＣＯの発振周波数は７５ＭＨｚ変化する必要がある。又、１．５ＧＨｚ帯の受信帯域におけるＶＣＯの発振周波数は２４ＭＨｚ変化する必要がある。
【００１２】
従って、１．５ＧＨｚ帯域と８００ＭＨｚ帯域のデュアルバンドＶＣＯにてコントロール電圧の変化量が同じ場合８００ＭＨｚ帯域のＶＣＯの方が電圧感度を高く設計する必要がある。
【００１３】
一方、電圧感度が異なるとＰＬＬのロック時間も異なる。従って、両帯域においてＰＬＬのロック時間を一定にするためには、同図に示すようにチャージポンプとＬＰＦは８００ＭＨｚ帯域用と１．５ＭＨｚ帯域用との２系統が必要であった。
【００１４】
この種の２個のＶＣＯ構成のＰＬＬ回路の一例として、ＰＬＬ・ＩＣ内に内蔵されたチャージポンプの出力電流と、２種の電圧制御発振器の動作制御端子とを選択的に切り替えることで異なる発振周波数を得る構成がある（特許文献２参照）。しかし、この特許文献２記載の技術は本発明のような記憶部に格納された一定の関係式に基づいてチャージポンプの出力電流を制御するものではない。従って、この技術は構成、動作、効果のいずれも全く本発明と相違する別発明である。
【００１５】
【特許文献１】
特開２００１−５３６０１号公報（段落０００３）
【００１６】
【特許文献２】
特開２００１−３３２９７１号公報（段落００１０〜００１２）
【００１７】
【発明が解決しようとする課題】
以上説明したように、電圧感度の異なる複数の発振周波数、一例として２種類の発振周波数を有するＶＣＯを使用する場合、チャージポンプとＬＰＦは第１の周波数帯域用と第２の周波数帯域用との２系統が必要であった。
【００１８】
そこで、本発明の目的は電圧感度の異なる複数の発振周波数を有するＶＣＯを使用する場合でも、１系統のチャージポンプとＬＰＦの構成でＰＬＬのロック時間を一定にすることが可能なＰＬＬ回路及びその制御方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明によるＰＬＬ回路は、位相基準信号及び帰還信号の位相差に依存した誤差信号を出力する位相比較器と、前記誤差信号に基づき出力電流を発生するチャージポンプと、前記出力電流に基づいて制御電圧を出力するループフィルタと、前記制御電圧により制御されかつ発振信号を前記帰還信号として出力する複数の異なる周波数で発振する電圧制御発振器とを含むＰＬＬ回路であって、その回路は電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生する手段を含むことを特徴とする。
【００２０】
又、本発明によるＰＬＬ回路の制御方法は、位相基準信号及び帰還信号の位相差に依存した誤差信号を出力する位相比較器と、前記誤差信号に基づき出力電流を発生するチャージポンプと、前記出力電流に基づいて制御電圧を出力するループフィルタと、前記制御電圧により制御されかつ発振信号を前記帰還信号として出力する複数の異なる周波数で発振する電圧制御発振器とを含むＰＬＬ回路の制御方法であって、その方法は電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生するステップを含むことを特徴とする。
【００２１】
より具体的に説明すると、本発明は、携帯電話装置において、
１．外部より入力されたＶＣＯの電圧感度とＰＬＬのロック時間の関係式及びＣＰの電流値とロック時間の関係式を記憶する記憶部を有する。
２．ＰＬＬロック時の２点のＶＣＯの発振周波数とコントロール電圧よりＶＣＯの電圧感度を計算する第１の演算器を有する。
３．記憶部に記憶されている関係式に第１の演算器での計算結果を入力し比較することで、演算結果をＣＰに出力する第２の演算器を有する。
４．第２の演算器から出力された結果より出力電流を切り替えるＣＰを有する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係る携帯電話装置のＰＬＬ回路の最良の実施の形態の構成図である。同図を参照すると、ＰＬＬ回路１は、ＰＬＬ・ＩＣ１１と、ループフィルタ（ＬＰＦ）１２と、ＶＣＯ部１３とを含んで構成される。
【００２３】
ＰＬＬ・ＩＣ１１は、アナログ・ディジタル変換器（以下、Ａ／Ｄと記す）２１と、記憶部２２と、演算器２３と、Ａ／Ｄ２４と、演算器２５と、Ａ／Ｄ２４と、Ａ／Ｄ２６と、位相比較器２７と、チャージポンプ（以下、ＣＰと記す）２８とを含んで構成される。
【００２４】
Ａ／Ｄ２４はＰＬＬロック時の周波数信号をデジタル信号に変換する。Ａ／Ｄ２６はＰＬＬロック時のＶＣＯのコントロール（ＣＴＬ）電圧信号をデジタル信号に変換する。
【００２５】
記憶部２２にはＰＬＬＩＣ１とＶＣＯ部１３、ＬＰＦ１２の組み合わせにて予め求めたＶＣＯの電圧感度とロック時間の関係式４１及びＣＰの電流とロック時間の関係式４２の情報が格納されている。Ａ／Ｄ２１は外部から入力された関係式４１、４２の情報をディジタルデータに変換して記憶部２２へ出力する。
【００２６】
演算器２５はＡ／Ｄ２４から入力されたＰＬＬ動作時の２点の周波数ｆ１、ｆ２情報と、ＰＬＬ動作時の２点のコントロール電圧Ｖｃｔｌ１、Ｖｃｔｌ２とから電圧感度を計算する。
【００２７】
演算器２３は演算器２５の計算結果を記憶部２２内の関係式４１、４２に入力することにより、ロック時間の設計値を満たすＣＰの電流値を求める。
【００２８】
ＣＰ２８は演算器２３の演算結果より負荷抵抗値を切り替えるスイッチ（後述する）を有し、ＶＣＯのコントロール電圧を切り替える。
【００２９】
位相比較器２７はＰＬＬの位相基準信号となるＲｅｆＦと、ＶＣＯの出力信号の位相とを比較し、比較結果をＣＰ２８とＡ／Ｄ２４へ出力する。
【００３０】
ＶＣＯ部１３は、切り替えスイッチ３１と、８００ＭＨｚ帯域ＶＣＯ３２と、１．５ＧＨｚ帯域ＶＣＯ３３とを含んで構成される。
【００３１】
切り替えスイッチ３１は８００ＭＨｚ帯と１．５ＧＨｚ帯のＶＣＯを切り替える。その切り替え信号５１は外部から入力される。８００ＭＨｚ帯域ＶＣＯ３２は８００ＭＨｚ帯域を発振させる為のＶＣＯであり、１．５ＧＨｚ帯域ＶＣＯ３３は１．５ＧＨｚ帯域を発振させる為のＶＣＯである。
【００３２】
上記のように、演算器２５にて電圧感度を求め、演算器２３にてその電圧感度を記憶部２２内の関係式４１，４２に入力してＣＰ電流値を求め、そのＣＰ電流値に基づきチャージポンプ２８がＬＰＦ１２を充電又は放電することにより、電圧感度が異なる２種類のＶＣＯを有する場合でも、ＶＣＯの電圧感度に関係なくＰＬＬのＣＰ及びＬＰＦは１系統のみでロック時間を一定にする事ができる。
【００３３】
次に、ＶＣＯの電圧感度とロック時間の関係式４１及びＣＰの電流とロック時間の関係式４２について説明する。図２はＶＣＯの電圧感度とロック時間の関係を示すグラフ６１であり、図３はＣＰの電流とロック時間の関係を示すグラフ７１である。
【００３４】
図２を参照すると、式４１はＣＰ２８の電流基準値をＩ（Ａ）とした場合のＶＣＯの電圧感度とロック時間の関係を表している。同図には、一例として傾きが負の一次関数が式４１として表示されている。又、式４３としてロック時間の設計値ＬＴ（ｓｅｃ）（一定）が表示されている。
【００３５】
図３を参照すると、式４２は基準電圧感度をＫＶＣＯ（Ｈｚ／Ｖ）とした場合のＣＰの電流とロック時間の関係を表している。同図には、一例として傾きが負の一次関数が式４２として表示されている。又、式４３は前述のロック時間の設計値ＬＴ（ｓｅｃ）、式４４は前述のＣＰ２８の電流基準値Ｉ（Ａ）を表している。
【００３６】
これらの式４１〜４４を含むグラフ６１、７１のテーブルが記憶部２２に格納されている。
【００３７】
次に、ＣＰ２８の構成の一例について説明する。図４はＣＰ２８の一例の構成図である。同図を参照すると、ＣＰ２８はＰＮＰトランジスタ８１と、ＮＰＮトランジスタ８２と、ＰＮＰトランジスタ８１のエミッタに並列接続された抵抗８３，８４と、抵抗８３及び抵抗８４の他端間に接続されたスイッチ８５と、ＮＰＮトランジスタ８２のエミッタに接続された抵抗８６及びスイッチ８７と、スイッチ８７の他端に接続された抵抗８８と、直流電源８９と、コンデンサ９０と、直流電源８９及びコンデンサ９０間に接続された抵抗９１と、ＰＮＰトランジスタ８１のベース及び位相比較器２７間に接続された抵抗９２と、ＮＰＮトランジスタ８２のベース及び位相比較器２７間に接続された抵抗９３とを含んで構成される。
【００３８】
そして、ＰＮＰトランジスタ８１及びＮＰＮトランジスタ８２のコレクタ同士が接続され、その接続点における信号がＬＰＦ１２に出力される。又、抵抗８６，８８の他端は接地される。一方、直流電源８９及びコンデンサ９０の他端も接地され、抵抗９１とコンデンサ９０の接続点と抵抗８３とスイッチ８５の接続点とが接続される。
【００３９】
次に、本発明に係るＰＬＬ回路の動作の一例について説明する。図５及び図６は本発明に係るＰＬＬ回路の動作の一例を示すフローチャートである。図５はＰＬＬ・ＩＣ１１の動作を示し、図６はＰＬＬ・ＩＣ１１の動作の一部及びＶＣＯ部１３の動作を示している。
【００４０】
まず、式を記憶部に記憶する手順について説明する。図５を参照すると、予め求めたグラフ６１のＶＣＯの電圧感度対ロック時間の式４１と、グラフ７１のＣＰ電流対ロック時間の式４２と、ＰＬＬのロック時間の設計値の式４３とがＡ／Ｄ２１に入力され（Ｓ１）、Ａ／Ｄ２１にてそれらの式（アナログデータ）がデジタルデータに変換され（Ｓ２）、それらのデジタルデータが記憶部２２に記憶される（Ｓ３）。
【００４１】
次に、ＣＰ電流値Ｉ１を算出する手順について説明する。切り替えスイッチ３１にて８００ＭＨｚ帯域ＶＣＯ３２もしくは１．５ＧＨｚ帯域ＶＣＯ３３のいずれかが接続されている。図５を参照すると、ＰＬＬがロック状態となると（Ｓ１１）、ＶＣＯ３２のコントロール電圧Ｖｃｔｌ１及びＶｃｔｌ２を検出する（Ｓ１２）。その検出方法は、ＰＬＬロック時のスイッチ３１の入力端子３１ａにおける２点の電圧Ｖｃｔｌ１及びＶｃｔｌ２を測定する。
【００４２】
ステップＳ１２と並行してＰＬＬロック時のＶＣＯ３２の発振周波数ｆ１及びｆ２を検出する（Ｓ１３）。その検出方法は、ＰＬＬロック時の２点の発振周波数ｆ１及びｆ２をＶＣＯ３２とＶＣＯ３３の共通出力端子３４にて測定する。
【００４３】
ステップ１２にて検出されたコントロール電圧Ｖｃｔｌ１及びＶｃｔｌ２はＡ／Ｄ２６にてデジタルデータに変換される（Ｓ１４）。これと並行して、ステップ１３にて検出された発振周波数ｆ１及びｆ２は位相比較器２７を介してＡ／Ｄ２４に入力され、ここでデジタルデータに変換される（Ｓ１４）。
【００４４】
次に、デジタルデータ化されたコントロール電圧Ｖｃｔｌ１、Ｖｃｔｌ２及び発振周波数ｆ１、ｆ２は演算器２５に入力される（Ｓ１５）。演算器２５は入力されたコントロール電圧Ｖｃｔｌ１、Ｖｃｔｌ２及び発振周波数ｆ１、ｆ２を前述の式（１）に代入して電圧感度Ｋｖを計算する（Ｓ１６）。そして、演算器２５にて計算された電圧感度Ｋｖは演算器２３に入力される（Ｓ１７）。
【００４５】
演算器２３では次に示す処理が実行される。まず、記憶部２２に記憶されているグラフ６１の式４１（図２参照）に電圧感度Ｋｖを入力し、ロック時間ＬＴ１を求める（Ｓ１８）。次に、グラフ７１にロック時間ＬＴ１をプロットし、ＣＰ２８の電流基準値Ｉ（Ａ）の式４４との交点Ｐ１（図３参照）を求める（Ｓ１９）。次に、グラフ７１において、交点Ｐ１まで式４２を平行移動する（Ｓ２０）。次に、式４２を平行移動して得た式４５とロック時間の設計値の式４３との交点Ｐ２からＣＰ電流Ｉ１を求める（Ｓ２１）。求めたＣＰ電流Ｉ１はＣＰ２８へ入力される。
【００４６】
図４を参照すると、ＣＰ２８にて、ＶＣＯの発振周波数が基準周波数ＲｅｆＦより位相が進んでいる場合、ＮＰＮトランジスタ８２が動作してＬＰＦ１２を放電する。これに対し、ＶＣＯの発振周波数が基準周波数ＲｅｆＦより位相が遅れている場合、ＰＮＰトランジスタ８１が動作してＬＰＦ１２を充電する。
【００４７】
ここで図６に戻り、ＣＰ電流基準値ＩがＣＰ電流Ｉ１以上の場合（Ｓ２２にてＹＥＳの場合）、ＣＰ２８内のスイッチ８５がオンとなり抵抗８３，８４が並列に接続され直流電源８９からの直流電圧とＰＮＰトランジスタ８１のエミッタが接続される。同様にスイッチ８７がオンし抵抗８６，８８が並列に接続されＮＰＮトランジスタ８２のエミッタと接続される（Ｓ２３）。
【００４８】
一方、ＣＰ電流Ｉ１がＣＰ電流基準値Ｉ未満の場合（Ｓ２２にてＮＯの場合）、スイッチ８５がオフとなり、抵抗８３が接続され直流電源８９からの直流電圧とＰＮＰトランジスタ８１のエミッタが接続される。これにより、ＬＰＦ１２を充電する事が可能となる。同様にスイッチ８７がオフし抵抗８６がＮＰＮトランジスタ８２のエミッタと接続される（Ｓ２４）。
【００４９】
１．５ＧＨｚ帯域用ＶＣＯ１１４が動作している場合、８００ＭＨｚ帯域用ＶＣＯ１１２動作時と比較して抵抗８４が接続されないためＰＮＰトランジスタ８１には、高い電圧がかかる。その為、ＶＣＯの電圧感度の低い１．５ＧＨｚ帯域用ＶＣＯ１１４が動作している場合でもＶＣＯの電圧感度の高い８００ＭＨｚ帯域用ＶＣＯ１１２が動作している場合と比較してＰＬＬのロック時間が遅くなることを防ぐことができる。
【００５０】
以上のように、ＣＰ２８によりＬＰＦ１２が充放電されＰＬＬ・ＩＣ１１内の位相比較器２７にてＶＣＯの発振周波数と基準周波数Ｒｅｆ＿Ｆの差がなくなるとＰＬＬがロックする。
【００５１】
以下にＶＣＯの電圧感度とロック時間との関係式を示す。
【００５２】

ここに、ωｎは固有角周波数、ＫｖはＶＣＯ変調感度、Δｆ／ΔＶはＶＣＯ電圧感度、Ｋφは位相比較器感度、Ｎｔは分周比、τは時定数、ｔはロック時間を表す。
【００５３】
よって、ＣＰの電流は電圧感度が高ければＣＰの電流を低くし、電圧感度が低ければＣＰの電流を高くすることで電圧感度の異なるＶＣＯであってもロック時間を一定に保つことが可能となる。よって、８００ＭＨｚ帯域と１．５ＧＨｚ帯域のデュアルバンドの場合８００ＭＨｚの時にＣＰの電流を低くし、１．５ＧＨｚの時にＣＰの電流を高くすれば良いことになる。
【００５４】
即ち、ＰＬＬ・ＩＣ内で記憶されたＶＣＯの電圧感度とＰＬＬが動作中のＶＣＯの電圧感度を比較し、ＣＰの出力電流を切り替えることによりＰＬＬのＣＰ出力は１つとなる。又、ＬＰＦの１系統を実現する事が可能となる。
【００５５】
なお、本実施形態ではＶＣＯとして２種類の発振周波数を有するものについて述べたが、例えば、図１のＶＣＯ部１３内の切り替えスイッチ３１として３回路以上切り替えが可能なものを用いれば、ＶＣＯとして３種類以上の発振周波数を有するものにも適用が可能である。
【００５６】
【発明の効果】
以上説明したように本発明によれば、電圧制御発振器の電圧感度、ＰＬＬ回路のロック時間及びチャージポンプの電流値に関する関係式に電圧制御発振器の電圧感度を入力することにより、ＰＬＬ回路のロック時間を一定とするチャージポンプ出力電流を発生する手段を含むため、電圧感度の異なる複数の発振周波数を有するＶＣＯを使用する場合でも、１系統のチャージポンプとＬＰＦの構成でＰＬＬのロック時間を一定にすることが可能となる。
【００５７】
より具体的に説明すると、第１に、複数の発振周波数帯域を有しかつそれぞれの帯域毎にＶＣＯの電圧感度が異なるデュアル方式の携帯電話装置において、常時安定したロック時間を実現できるという効果がある。これは、ＰＬＬ・ＩＣ内に電圧感度を測定する手段を用い、測定された電圧感度に応じてＣＰの電流を切り替えることができる為である。
【００５８】
第２に、複数の発振周波数帯域を有しかつそれぞれの帯域毎にＶＣＯの電圧感度が異なるデュアル方式の携帯電話装置において、小型化の効果がある。これは、ＶＣＯの電圧感度によってＣＰの電流値を切り替えることでＰＬＬとＶＣＯのループが２系統の構成から１系統の構成にすることが可能となったことで、部品点数の削減が可能となる為である。
【図面の簡単な説明】
【図１】本発明に係る携帯電話装置のＰＬＬ回路の最良の実施の形態の構成図である。
【図２】ＶＣＯの電圧感度とロック時間の関係を示すグラフ６１である。
【図３】ＣＰの電流とロック時間の関係を示すグラフ７１である。
【図４】ＣＰ２８の一例の構成図である。
【図５】本発明に係るＰＬＬ回路の動作の一例を示すフローチャートである
【図６】本発明に係るＰＬＬ回路の動作の一例を示すフローチャートである
【図７】従来のデュアルバンド方式の携帯電話装置のＰＬＬ回路の一例の構成図である。
【符号の説明】
１ＰＬＬ回路
１１ＰＬＬ・ＩＣ
１２ループフィルタ（ＬＰＦ）
１３ＶＣＯ部
２１、２４、２６アナログ・ディジタル変換器（Ａ／Ｄ）
２２記憶部
２３、２５演算器
２７位相比較器
２８チャージポンプ（ＣＰ）
３１切り替えスイッチ
３２８００ＭＨｚ帯域ＶＣＯ
３３１．５ＧＨｚ帯域ＶＣＯ
８１ＰＮＰトランジスタ
８２ＮＰＮトランジスタ
８３、８４抵抗
８６、８８抵抗
８５、８７スイッチ
８９直流電源
９０コンデンサ
９１，９２，９３抵抗[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a PLL circuit and a control method thereof, and more particularly to a PLL circuit used in a mobile phone device using a plurality of frequency bands and a control method thereof.
[0002]
[Prior art]
A PLL (Phase Locked Loop) circuit of a mobile phone device using a single frequency band includes, for example, a phase comparator, a charge pump circuit, a loop filter, and a voltage controlled oscillator (hereinafter, referred to as a VCO (Voltage Controlled Oscillator)). ), And these constitute a closed loop.
[0003]
When a reference signal having a predetermined frequency and a feedback signal that is a part of the oscillation signal of the VCO are input, the phase comparator outputs an error signal corresponding to a phase difference between the reference signal and the feedback signal. The charge pump circuit generates a control voltage by charging or discharging a capacitor in the loop filter by flowing a current to the loop filter or drawing a current from the loop filter based on the input error signal. This control voltage is input to the control terminal of the VCO to control the frequency (phase) of the oscillation signal (for example, see Patent Document 1).
[0004]
FIG. 7 is a configuration diagram of an example of a PLL circuit of a conventional dual-band mobile phone device. FIG. 1 shows an example of a PLL circuit of a mobile phone device using both the 800 MHz band and the 1.5 MHz band.
[0005]
Referring to FIG. 1, a PLL circuit 100 includes a PLL IC 101, an 800 MHz band loop filter (LPF) 111, an 800 MHz band VCO 112, a 1.5 GHz band loop filter (LPF) 113, and an 800 MHz band VCO 114. It is comprised including.
[0006]
Further, the PLL / IC 101 includes a changeover switch 102, a phase comparator 103, a charge pump 104 for an 800 MHz band, and a charge pump 105 for a 1.5 GHz band.
[0007]
Then, the oscillation frequency is switched by the changeover switch 102 to the 800 MHz band or the 1.5 GHz band. The operation of the PLL circuit 100 is the same as that of the single frequency band PLL circuit.
[0008]
As an example, a VCO used in a dual-band mobile phone device using both the 800 MHz band and the 1.5 MHz band oscillates both the 800 MHz band and the 1.5 MHz band. Different sensitivity.
[0009]
Here, the voltage sensitivity will be described. Generally, the voltage sensitivity can be obtained by the following equation (1).
[0010]
Kv = Δf / ΔV (1)
Here, Kv is the voltage sensitivity, ΔV is the change amount of the control voltage of the VCO, and Δf is the change amount of the oscillation frequency when the control voltage of the VCO changes by ΔV. According to the equation (1), data of Δf with respect to ΔV of the VCO unit is obtained, and the voltage sensitivity Kv is obtained.
[0011]
For example, the frequency configuration of a PDC (Personal Digital Cellular; digital mobile phone) uses 810 MHz to 885 MHz in a 800 MHz band reception band and 1477 MHz to 1501 MHz in a 1.5 GHz band reception band. Therefore, the oscillation frequency of the VCO in the 800 MHz band needs to change by 75 MHz. Also, the oscillation frequency of the VCO in the 1.5 GHz band needs to change by 24 MHz.
[0012]
Therefore, when the change amount of the control voltage is the same between the 1.5 GHz band and the 800 MHz dual band VCO, it is necessary to design the VCO in the 800 MHz band to have higher voltage sensitivity.
[0013]
On the other hand, if the voltage sensitivity is different, the PLL lock time is also different. Therefore, in order to keep the PLL lock time constant in both bands, two systems of the charge pump and the LPF, one for the 800 MHz band and the other for the 1.5 MHz band, were required as shown in FIG.
[0014]
As an example of this type of two VCO-structured PLL circuits, different oscillations are obtained by selectively switching the output current of a charge pump built in a PLL IC and the operation control terminals of two types of voltage-controlled oscillators. There is a configuration for obtaining a frequency (see Patent Document 2). However, the technique described in Patent Document 2 does not control the output current of the charge pump based on a fixed relational expression stored in the storage unit as in the present invention. Therefore, this technique is another invention which is completely different from the present invention in all of the configuration, operation and effect.
[0015]
[Patent Document 1]
JP 2001-53601 A (paragraph 0003)
[0016]
[Patent Document 2]
JP 2001-329771 A (paragraphs 0010 to 0012)
[0017]
[Problems to be solved by the invention]
As described above, when a VCO having a plurality of oscillation frequencies having different voltage sensitivities, for example, two types of oscillation frequencies is used, the charge pump and the LPF are different between the first frequency band and the second frequency band. Two lines were required.
[0018]
Therefore, an object of the present invention is to provide a PLL circuit capable of keeping the PLL lock time constant with a single-system charge pump and LPF configuration even when a VCO having a plurality of oscillation frequencies having different voltage sensitivities is used. It is to provide a control method.
[0019]
[Means for Solving the Problems]
A PLL circuit according to the present invention includes a phase comparator that outputs an error signal depending on a phase difference between a phase reference signal and a feedback signal, a charge pump that generates an output current based on the error signal, and a control that is based on the output current. A PLL circuit comprising: a loop filter that outputs a voltage; and a voltage-controlled oscillator that is controlled by the control voltage and oscillates at a plurality of different frequencies that outputs an oscillation signal as the feedback signal. Means for generating a charge pump output current for keeping the lock time of the PLL circuit constant by inputting the voltage sensitivity of the voltage controlled oscillator into a relational expression relating to the voltage sensitivity, the lock time of the PLL circuit, and the current value of the charge pump. It is characterized by.
[0020]
Also, a control method of a PLL circuit according to the present invention includes a phase comparator that outputs an error signal depending on a phase difference between a phase reference signal and a feedback signal; a charge pump that generates an output current based on the error signal; A method of controlling a PLL circuit, comprising: a loop filter that outputs a control voltage based on a current; and a voltage controlled oscillator that is controlled by the control voltage and oscillates at a plurality of different frequencies that outputs an oscillation signal as the feedback signal. In this method, the voltage sensitivity of the voltage-controlled oscillator, the lock time of the PLL circuit, and the input value of the voltage sensitivity of the voltage-controlled oscillator are input into a relational expression relating to the current value of the charge pump, so that the charge pump output that keeps the lock time of the PLL circuit constant Generating a current.
[0021]
More specifically, the present invention relates to a mobile phone device,
1. A storage unit is provided for storing a relational expression between the voltage sensitivity of the VCO and the lock time of the PLL input from the outside and a relational expression between the current value of the CP and the lock time.
2. There is a first computing unit that calculates the voltage sensitivity of the VCO from the two oscillation frequencies of the VCO and the control voltage when the PLL is locked.
3. There is a second computing unit that outputs the computation result to the CP by inputting and comparing the calculation result of the first computing unit with the relational expression stored in the storage unit.
4. It has a CP for switching the output current based on the result output from the second computing unit.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a configuration diagram of a PLL circuit of a mobile phone device according to a preferred embodiment of the present invention. Referring to FIG. 1, the PLL circuit 1 includes a PLL IC 11, a loop filter (LPF) 12, and a VCO unit 13.
[0023]
The PLL / IC 11 includes an analog / digital converter (hereinafter, referred to as A / D) 21, a storage unit 22, an arithmetic unit 23, an A / D 24, an arithmetic unit 25, an A / D 24, an A / D 26 , A phase comparator 27, and a charge pump (hereinafter, referred to as CP) 28.
[0024]
The A / D 24 converts the frequency signal at the time of PLL lock into a digital signal. The A / D 26 converts a control (CTL) voltage signal of the VCO at the time of PLL lock into a digital signal.
[0025]
The storage unit 22 stores information of a relational expression 41 between the voltage sensitivity of the VCO and the lock time and a relational expression 42 between the current and the lock time of the CP, which are obtained in advance by the combination of the PLLIC 1, the VCO unit 13, and the LPF 12. The A / D 21 converts the information of the relational expressions 41 and 42 input from the outside into digital data and outputs the digital data to the storage unit 22.
[0026]
The arithmetic unit 25 calculates the voltage sensitivity from the information on the two frequencies f1 and f2 at the time of the PLL operation input from the A / D 24 and the two control voltages Vctl1 and Vct12 at the time of the PLL operation.
[0027]
The computing unit 23 obtains the CP current value that satisfies the design value of the lock time by inputting the calculation result of the computing unit 25 into the relational expressions 41 and 42 in the storage unit 22.
[0028]
The CP 28 has a switch (described later) that switches the load resistance value based on the calculation result of the calculator 23, and switches the control voltage of the VCO.
[0029]
The phase comparator 27 compares Ref F, which is a phase reference signal of the PLL, with the phase of the output signal of the VCO, and outputs the comparison result to the CP 28 and the A / D 24.
[0030]
The VCO unit 13 includes a changeover switch 31, an 800 MHz band VCO 32, and a 1.5 GHz band VCO 33.
[0031]
The changeover switch 31 switches between the 800 MHz band and the 1.5 GHz band VCO. The switching signal 51 is input from outside. The 800 MHz band VCO 32 is a VCO for oscillating the 800 MHz band, and the 1.5 GHz band VCO 33 is a VCO for oscillating the 1.5 GHz band.
[0032]
As described above, the arithmetic unit 25 obtains the voltage sensitivity, and the arithmetic unit 23 inputs the voltage sensitivity to the relational expressions 41 and 42 in the storage unit 22 to obtain the CP current value, and based on the CP current value, Even when the charge pump 28 charges or discharges the LPF 12 and has two types of VCOs having different voltage sensitivities, the lock time of the PLL CP and the LPF is fixed by only one system regardless of the voltage sensitivity of the VCO. Can be.
[0033]
Next, a relational expression 41 between the voltage sensitivity of the VCO and the lock time and a relational expression 42 between the current of the CP and the lock time will be described. FIG. 2 is a graph 61 showing the relationship between the voltage sensitivity of the VCO and the lock time, and FIG. 3 is a graph 71 showing the relationship between the current of the CP and the lock time.
[0034]
Referring to FIG. 2, Expression 41 represents the relationship between the voltage sensitivity of the VCO and the lock time when the current reference value of the CP 28 is I (A). In the drawing, a linear function having a negative slope is displayed as Expression 41 as an example. Further, a design value LT (sec) (constant) of the lock time is displayed as Expression 43.
[0035]
Referring to FIG. 3, Expression 42 represents the relationship between the CP current and the lock time when the reference voltage sensitivity is KVCO (Hz / V). In the drawing, as an example, a linear function having a negative slope is displayed as Expression 42. Equation 43 represents the design value LT (sec) of the lock time described above, and Equation 44 represents the current reference value I (A) of the CP 28 described above.
[0036]
Tables of the graphs 61 and 71 including these equations 41 to 44 are stored in the storage unit 22.
[0037]
Next, an example of the configuration of the CP 28 will be described. FIG. 4 is a configuration diagram of an example of the CP 28. Referring to the figure, the CP 28 includes a PNP transistor 81, an NPN transistor 82,

resistors

83 and 84 connected in parallel to the emitter of the PNP transistor 81, and a switch 85 connected between the other ends of the

resistors

83 and 84. , A resistor 87 connected to the emitter of the NPN transistor 82, a switch 87, a resistor 88 connected to the other end of the switch 87, a DC power supply 89, a capacitor 90, and connected between the DC power supply 89 and the capacitor 90. It is configured to include a resistor 91, a resistor 92 connected between the base of the PNP transistor 81 and the phase comparator 27, and a resistor 93 connected between the base of the NPN transistor 82 and the phase comparator 27.
[0038]
Then, the collectors of the PNP transistor 81 and the NPN transistor 82 are connected to each other, and a signal at the connection point is output to the LPF 12. The other ends of the

resistors

86 and 88 are grounded. On the other hand, the other ends of the DC power supply 89 and the capacitor 90 are also grounded, and the connection point between the resistor 91 and the capacitor 90 and the connection point between the resistor 83 and the switch 85 are connected.
[0039]
Next, an example of the operation of the PLL circuit according to the present invention will be described. 5 and 6 are flowcharts showing an example of the operation of the PLL circuit according to the present invention. FIG. 5 shows the operation of the PLL IC 11, and FIG. 6 shows a part of the operation of the PLL IC 11 and the operation of the VCO unit 13.
[0040]
First, a procedure for storing the expression in the storage unit will be described. Referring to FIG. 5, the equation 41 of the voltage sensitivity of the VCO versus the lock time in the graph 61 obtained in advance, the equation 42 of the CP current versus the lock time in the graph 71, and the equation 43 of the design value of the PLL lock time are represented by A. / D21 (S1), the equations (analog data) are converted to digital data by the A / D21 (S2), and the digital data is stored in the storage unit 22 (S3).
[0041]
Next, a procedure for calculating the CP current value I1 will be described. The changeover switch 31 connects either the 800 MHz band VCO 32 or the 1.5 GHz band VCO 33. Referring to FIG. 5, when the PLL is locked (S11), the control voltages Vctl1 and Vctl2 of the VCO 32 are detected (S12). The detection method measures two voltages Vct11 and Vct12 at the input terminal 31a of the switch 31 when the PLL is locked.
[0042]
In parallel with step S12, the oscillation frequencies f1 and f2 of the VCO 32 when the PLL is locked are detected (S13). As a detection method, the oscillation frequencies f1 and f2 at two points during PLL lock are measured at the common output terminal 34 of the VCO 32 and the VCO 33.
[0043]
The control voltages Vctl1 and Vctl2 detected in step 12 are converted into digital data by the A / D 26 (S14). In parallel with this, the oscillation frequencies f1 and f2 detected in step 13 are input to the A / D 24 via the phase comparator 27, where they are converted into digital data (S14).
[0044]
Next, the control voltages Vctl1, Vctl2 and the oscillation frequencies f1, f2, which have been converted into digital data, are input to the arithmetic unit 25 (S15). The computing unit 25 calculates the voltage sensitivity Kv by substituting the input control voltages Vctl1, Vctl2 and the oscillation frequencies f1, f2 into the above-mentioned equation (1) (S16). Then, the voltage sensitivity Kv calculated by the calculator 25 is input to the calculator 23 (S17).
[0045]
The arithmetic unit 23 performs the following processing. First, the voltage sensitivity Kv is input to the equation 41 (see FIG. 2) of the graph 61 stored in the storage unit 22, and the lock time LT1 is obtained (S18). Next, the lock time LT1 is plotted on the graph 71, and an intersection P1 (see FIG. 3) of the current reference value I (A) of the CP 28 with the equation 44 is obtained (S19). Next, in the graph 71, the expression 42 is translated to the intersection P1 (S20). Next, the CP current I1 is obtained from the intersection P2 of the equation 45 obtained by translating the equation 42 and the equation 43 of the lock time design value (S21). The obtained CP current I1 is input to CP28.
[0046]
Referring to FIG. 4, when the oscillation frequency of the VCO is ahead of the reference frequency Ref F at CP 28, the NPN transistor 82 operates to discharge the LPF 12. On the other hand, when the oscillation frequency of the VCO lags behind the reference frequency Ref F, the PNP transistor 81 operates to charge the LPF 12.
[0047]
Returning to FIG. 6, when the CP current reference value I is equal to or greater than the CP current I1 (YES in S22), the switch 85 in the CP 28 is turned on, the

resistors

83 and 84 are connected in parallel, and the DC power supply 89 The DC voltage and the emitter of the PNP transistor 81 are connected. Similarly, the switch 87 is turned on, the

resistors

86 and 88 are connected in parallel, and connected to the emitter of the NPN transistor 82 (S23).
[0048]
On the other hand, when CP current I1 is smaller than CP current reference value I (NO in S22), switch 85 is turned off, resistor 83 is connected, and the DC voltage from DC power supply 89 is connected to the emitter of PNP transistor 81. You. Thereby, the LPF 12 can be charged. Similarly, the switch 87 is turned off, and the resistor 86 is connected to the emitter of the NPN transistor 82 (S24).
[0049]
When the 1.5 GHz band VCO 114 is operating, a higher voltage is applied to the PNP transistor 81 because the resistor 84 is not connected compared to when the 800 MHz band VCO 112 is operating. Therefore, even when the VCO 114 for the 1.5 GHz band with a low voltage sensitivity of the VCO is operating, the lock time of the PLL is delayed as compared with the case where the VCO 112 for the 800 MHz band with the high voltage sensitivity of the VCO is operating. Can be prevented.
[0050]
As described above, when the LPF 12 is charged and discharged by the CP 28 and the difference between the oscillation frequency of the VCO and the reference frequency Ref_F in the phase comparator 27 in the PLL IC 11 disappears, the PLL is locked.
[0051]
The relational expression between the voltage sensitivity of the VCO and the lock time is shown below.
[0052]

Here, ωn is the natural angular frequency, Kv is the VCO modulation sensitivity, Δf / ΔV is the VCO voltage sensitivity, Kφ is the phase comparator sensitivity, Nt is the frequency division ratio, τ is the time constant, and t is the lock time.
[0053]
Therefore, if the voltage sensitivity of the CP is high, the current of the CP is reduced if the voltage sensitivity is high, and if the voltage sensitivity is low, the current of the CP is increased, so that the lock time can be kept constant even for VCOs having different voltage sensitivity. Become. Therefore, in the case of the dual band of the 800 MHz band and the 1.5 GHz band, the current of the CP should be reduced at 800 MHz and increased at the frequency of 1.5 GHz.
[0054]
That is, the voltage sensitivity of the VCO stored in the PLL IC is compared with the voltage sensitivity of the VCO during operation of the PLL, and the CP output of the PLL becomes one by switching the output current of the CP. Further, it becomes possible to realize one system of the LPF.
[0055]
In the present embodiment, a VCO having two types of oscillation frequencies has been described. For example, if a switch capable of switching three or more circuits is used as the changeover switch 31 in the VCO unit 13 in FIG. The present invention is also applicable to those having more than two kinds of oscillation frequencies.
[0056]
【The invention's effect】
As described above, according to the present invention, the lock time of the PLL circuit is input by inputting the voltage sensitivity of the voltage control oscillator to the relational expression relating to the voltage sensitivity of the voltage controlled oscillator, the lock time of the PLL circuit, and the current value of the charge pump. Means for generating a charge pump output current that keeps the voltage constant. Therefore, even when using VCOs having a plurality of oscillation frequencies with different voltage sensitivities, the PLL lock time can be kept constant by using a single-system charge pump and LPF configuration. It is possible to do.
[0057]
More specifically, firstly, in a dual-type mobile phone device having a plurality of oscillation frequency bands and having different VCO voltage sensitivities for each band, there is an effect that a stable lock time can always be realized. is there. This is because the current of the CP can be switched according to the measured voltage sensitivity by using a means for measuring the voltage sensitivity in the PLL IC.
[0058]
Second, there is an effect of miniaturization in a dual-type mobile phone device having a plurality of oscillation frequency bands and different VCO voltage sensitivities for each band. This is because, by switching the current value of the CP according to the voltage sensitivity of the VCO, the loop of the PLL and the VCO can be changed from a two-system configuration to a one-system configuration, and the number of components can be reduced. That's why.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a PLL circuit of a mobile phone device according to a preferred embodiment of the present invention.
FIG. 2 is a graph 61 showing a relationship between a voltage sensitivity of a VCO and a lock time.
FIG. 3 is a graph 71 showing a relationship between a current of a CP and a lock time.
FIG. 4 is a configuration diagram of an example of a CP 28;
FIG. 5 is a flowchart showing an example of the operation of the PLL circuit according to the present invention. FIG. 6 is a flowchart showing an example of the operation of the PLL circuit according to the present invention. FIG. 7 is a conventional dual-band mobile phone. FIG. 2 is a configuration diagram of an example of a PLL circuit of the device.
[Explanation of symbols]
1 PLL circuit 11 PLL / IC
12. Loop filter (LPF)
13

VCO unit

21, 24, 26 Analog / Digital converter (A / D)
22 Storage unit 23, 25 Operation unit 27 Phase comparator 28 Charge pump (CP)
31 Changeover switch 32 800MHz band VCO
33 1.5GHz band VCO
81 PNP transistor 82

NPN transistor

83, 84

Resistance

86, 88 Resistance 85, 87 Switch 89 DC power supply 90

Capacitors

91, 92, 93 Resistance

Claims

A phase comparator that outputs an error signal depending on a phase difference between a phase reference signal and a feedback signal, a charge pump that generates an output current based on the error signal, and a loop filter that outputs a control voltage based on the output current. A voltage-controlled oscillator controlled by the control voltage and oscillating at a plurality of different frequencies that outputs an oscillation signal as the feedback signal,
By inputting the voltage sensitivity of the voltage-controlled oscillator into a relational expression relating to the voltage sensitivity of the voltage-controlled oscillator, the lock time of the PLL circuit, and the current value of the charge pump, a charge pump output current that keeps the lock time of the PLL circuit constant is generated. A PLL circuit comprising means.

A storage unit for storing information on a relational expression between the voltage sensitivity of the voltage controlled oscillator and the lock time of the PLL circuit, and information on a relational expression between the current value of the charge pump and the lock time of the PLL circuit. The PLL circuit according to claim 1, wherein

3. The PLL circuit according to claim 1, further comprising a first computing unit that calculates a voltage sensitivity of the voltage controlled oscillator based on an oscillation frequency and a control voltage of each of the two points when the PLL circuit locks. .

4. The apparatus according to claim 1, further comprising a second calculator for calculating a charge pump output current value for keeping a lock time of the PLL circuit constant by inputting a voltage sensitivity of the voltage controlled oscillator to the relational expression. A PLL circuit according to any one of claims 1 to 3.

5. The PLL circuit according to claim 4, wherein said charge pump includes a switch for switching an output current based on a calculation result of said second computing unit.

The PLL circuit according to any one of claims 1 to 5, wherein the PLL circuit is used in a mobile phone device.

A phase comparator that outputs an error signal depending on a phase difference between a phase reference signal and a feedback signal, a charge pump that generates an output current based on the error signal, and a loop filter that outputs a control voltage based on the output current. A voltage-controlled oscillator controlled by the control voltage and oscillating at a plurality of different frequencies that outputs an oscillation signal as the feedback signal.
By inputting the voltage sensitivity of the voltage-controlled oscillator into a relational expression relating to the voltage sensitivity of the voltage-controlled oscillator, the lock time of the PLL circuit, and the current value of the charge pump, a charge pump output current that keeps the lock time of the PLL circuit constant is generated. A method for controlling a PLL circuit, comprising a step.

A storage unit for storing information on a relational expression between the voltage sensitivity of the voltage controlled oscillator and the lock time of the PLL circuit, and information on a relational expression between the current value of the charge pump and the lock time of the PLL circuit. The method for controlling a PLL circuit according to claim 7.

9. The PLL circuit according to claim 7, further comprising a first calculator for calculating the voltage sensitivity of the voltage controlled oscillator from the oscillation frequency and the control voltage of each of the two points when the PLL circuit locks. Control method.

10. The method according to claim 7, further comprising a second calculator for calculating a charge pump output current value for keeping a lock time of the PLL circuit constant by inputting a voltage sensitivity of a voltage controlled oscillator to the relational expression. Or a control method of the PLL circuit.

11. The method according to claim 10, wherein the charge pump includes a switch that switches an output current based on a calculation result of the second computing unit.

The control method for a PLL circuit according to any one of claims 7 to 11, wherein the control method is used for a mobile phone device.