JP2004320050A - Soi substrate and method for manufacturing same - Google Patents

Soi substrate and method for manufacturing same

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JP2004320050A
JP2004320050A JP2004190578A JP2004190578A JP2004320050A JP 2004320050 A JP2004320050 A JP 2004320050A JP 2004190578 A JP2004190578 A JP 2004190578A JP 2004190578 A JP2004190578 A JP 2004190578A JP 2004320050 A JP2004320050 A JP 2004320050A
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silicon
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JP2004190578A
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Inventor
Hisashi Furuya
Shunichiro Ishigami
Etsuro Morita
悦郎 森田
俊一郎 石神
久 降屋
Original Assignee
Sumitomo Mitsubishi Silicon Corp
三菱住友シリコン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide an SOI substrate in which a getter property is provided so that a SOI layer is not contaminated by heavy metals, adverse effects on device characteristics caused by a substrate structure are relaxed and warp of the substrate is prevented, and adhesiveness between two wafers and continuity of an interface between an insulating layer and the interface is excellent, and provide a method for manufacturing the substrate.
SOLUTION: An insulating layer 13 is formed on a surface of a wafer 12 that is an active layer, a silicon nitride layer 14 and a poly-crystalline silicon layer 15 are formed in this order on the insulating layer 13 by CVD respectively, and each of surfaces of the wafer 12 on which the poly-crystalline silicon layer is formed and a wafer 12 that is a support substrate is washed using a SCI washing liquid mixed with NH4OH solution and H2O2 solution, thereby activating each surface. The wafer 12, on which the poly-crystalline silicon layer, silicon nitride layer, and insulating layer are formed, is directly bonded with an active surface of the wafer 11 using an active surface of the poly-crystalline silicon layer as a bonding surface, and then laminated through heat treatment, and then the wafer 12 is ground and polished into a fixed thickness to form a SOI layer 12a for device formation.
COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は絶縁層上にシリコン層(以下、SOI層という)を形成したSOI(Silicon-On-Insulator)基板及び2枚のシリコンウェーハを絶縁層、窒化珪素層及び多結晶シリコン層を介して貼り合わせるSOI基板の製造方法に関するものである。 The present invention is a silicon layer (hereinafter, referred to as SOI layer) on an insulating layer SOI (Silicon-On-Insulator) substrate and two silicon wafers an insulating layer forming a through silicon nitride layer and polycrystalline silicon layer bonded a manufacturing method of an SOI substrate keying.

近年、高集積CMOS(Complementary Metal Oxide Semiconductor)、IC、高耐圧素子などがSOI基板を利用して製作されるようになってきている。 Recently, highly integrated CMOS (Complementary Metal Oxide Semiconductor), IC, has come to such a high voltage element is manufactured using an SOI substrate. 絶縁層の上にデバイス作製領域として使用される単結晶シリコン層を形成したSOI基板は、高集積CMOSの場合にはラッチアップ(寄生回路による異常発振現象)の防止に、また高耐圧素子の場合にはベース基板との絶縁分離にそれぞれ有効である。 SOI substrate formed with the single crystal silicon layer is used as a device fabrication region on the insulating layer, to prevent latch-up in the case of a highly integrated CMOS (abnormal oscillation phenomenon caused by a parasitic circuit) In the case of the high-voltage element it is effective each isolation of the base substrate in the. このSOI基板の製造方法には、シリコンウェーハ同士を二酸化シリコン層(以下、シリコン酸化層という)、即ち絶縁層を介して貼り合わせる方法、絶縁性基板又は絶縁性薄膜を表面に有する基板の上にまず多結晶シリコン薄膜をCVD(Chemical Vapor Deposition)法により堆積させ、次いでレーザーアニールによって単結晶化するZMR法、シリコン基板内部に高濃度の酸素イオンを注入した後、高温でアニール処理してこのシリコン基板表面から所定の深さの領域に埋込みシリコン酸化層(絶縁層)を形成し、その表面側のシリコン層を活性領域とするSIMOX法などがある。 The manufacturing method of the SOI substrate, the silicon wafer between the silicon dioxide layer (hereinafter, referred to as silicon oxide layer), i.e., a method of bonding via the insulating layer, on a substrate having an insulating substrate or an insulating thin film surface first, the polycrystalline silicon thin film is deposited by CVD (Chemical Vapor deposition), followed ZMR method for a single crystal by laser annealing, after implanting a high concentration of oxygen ions in the silicon substrate, the silicon is annealed at a high temperature forming a buried silicon oxide layer in a region at a predetermined depth from the substrate surface (the insulating layer), the silicon layer of the surface side and the like SIMOX method with the active region. これらの方法の中でも、貼り合わせ法により作製されたSOI基板は、SOI層の結晶性が極めて良好であることから、有望視されて来ている。 SOI substrate was also manufactured by a bonding method among these methods, since the crystallinity of the SOI layer is very good, has come to be promising.

このシリコンウェーハの貼り合わせ法は、具体的にはそれぞれ約600μmの2枚のシリコンウェーハをシリコン酸化層からなる絶縁層を介して接合し、酸素雰囲気中、1100℃で2時間貼り合わせ熱処理した後、2枚のシリコンウェーハの一方のシリコンウェーハの表面を砥石で研削し、更に研磨布で研磨してこのシリコンウェーハの厚さを約1〜10μmの範囲にし、この研磨した側の厚さ約1〜10μmのシリコン層をデバイス形成用のSOI層としている。 Bonding method of the silicon wafer, two silicon wafers concrete are about 600μm in bonded through an insulating layer of silicon oxide layer, an oxygen atmosphere, after 2 hours bonding heat treatment at 1100 ° C. , one surface of the silicon wafer of two silicon wafers is ground in grinding, and further polished with a polishing cloth in a range of thickness of the silicon wafer of about 1 to 10 [mu] m, about the thickness of the polished side 1 the silicon layer of ~10μm have an SOI layer for device formation.
しかし、このSOI基板のSOI層がデバイスプロセス中に重金属不純物により汚染された場合には、埋込みシリコン酸化層(絶縁層)がゲッタリング源となって重金属不純物を捕捉した後で、熱処理の進行に伴って結晶化した絶縁層が一旦捕捉した重金属不純物をSOI層中に放出し再分布を生じ易く、これに起因してSOI層の汚染による品質劣化が生じることがあった。 However, when the SOI layer of the SOI substrate is contaminated by heavy metal impurities during the device process, after the buried silicon oxide layer (insulating layer) is captured heavy metal impurities become a gettering source, the progress of the heat treatment liable redistribution emits heavy metal impurities crystallized insulating layer is captured once with the SOI layer, there is the quality degradation due to contamination of the SOI layer occur due to this.

従来、この点を解決したSOI基板として、デバイス形成用のSOI層内にゲッタリング源を有するもの(例えば、特許文献1)や、支持基板内にゲッタリング源を有するもの(例えば、特許文献2)が提案されている。 Conventionally, as a SOI substrate which solves this point, those having a gettering source in the SOI layer for device formation (e.g., Patent Document 1) and, those having a gettering source in the supporting substrate (e.g., Patent Document 2 ) it has been proposed. 前者のSOI基板はデバイス形成用のSOI層と絶縁層との間に多結晶シリコン層が設けられる。 The former SOI substrate is polycrystalline silicon layer is provided between the SOI layer and the insulating layer for device formation. また後者のSOI基板は支持基板となるシリコンウェーハの両面に多結晶シリコン、非晶質シリコン等からなるゲッタリング層を形成し、両面のゲッタリング層上に絶縁層を形成し、一方の絶縁層に別の活性層となるシリコンウェーハを接合した後、このシリコンウェーハを研削研磨してデバイス形成用のSOI層を形成したものである。 The latter SOI substrate is polycrystalline silicon on both surfaces of the silicon wafer as a supporting substrate, forming a gettering layer made of amorphous silicon or the like, an insulating layer formed on both sides of the gettering layer, one insulating layer after bonding the silicon wafer to be another active layer, and forming an SOI layer for device formation of the silicon wafer by grinding and polishing.
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特開平6−275525号公報 JP-6-275525 discloses 特開平7−29911号公報 JP 7-29911 discloses

しかし、特許文献1に示されるSOI基板には、単結晶シリコンよりも熱膨張係数がともに小さい絶縁層(SiO 2層)及び多結晶シリコン層が支持基板となるシリコンウェーハ上に形成されるため、支持基板がデバイス形成用のSOI層側で凸状に反りを生じ、次工程のパターン形成のための露光工程において所望の素子パターンを形成しにくい問題点があった。 However, the SOI substrate shown in Patent Document 1, since both small insulating layer is a thermal expansion coefficient (SiO 2 layer) and polycrystalline silicon layer is formed on a silicon wafer to be a supporting substrate than the single crystal silicon, support substrate warped in a convex shape in the SOI layer side of the device formation, there is a desired element pattern is formed difficult problems in the exposure step for pattern formation in the next step.
また、特許文献2に示されるSOI基板には、第一にその表面に吸着したOH基の少ない絶縁層を接合面として支持基板となるシリコンウェーハを活性層となるシリコンウェーハに接合するため、両ウェーハの接着性が悪く、また第二に絶縁層とSOI層との界面の連続性が熱酸化によるSiと絶縁層との界面に比較して劣る等の問題点があった。 Further, the SOI substrate shown in Patent Document 2, for bonding to a silicon wafer comprising a silicon wafer to be a supporting substrate a first to a small insulating layer having OH groups adsorbed on its surface as the bonding surface and the active layer, both adhesion of the wafer is poor, also the continuity of the interface between the insulating layer and the SOI layer has a problem such as inferior to the interface between the Si and the insulating layer by thermal oxidation in the second.

本発明の目的は、ゲッタリング能力を有しSOI層を重金属で汚染させないSOI基板及びその製造方法を提供することにある。 An object of the present invention is to provide a SOI substrate and a manufacturing method thereof is not an SOI layer having a gettering capability is contaminated with heavy metals.
本発明の別の目的は、基板の構造から生じるデバイス特性への悪影響を緩和し、 Another object of the present invention is to mitigate the adverse effects of the device characteristics resulting from the structure of the substrate,
かつ基板の反りを防止するSOI基板及びその製造方法を提供することにある。 And to provide a SOI substrate and a manufacturing method thereof for preventing the warp of the substrate.
本発明の更に別の目的は、2枚のシリコンウェーハの接着性及び絶縁層とSOI層との界面の連続性が良好なSOI基板及びその製造方法を提供することにある。 Still another object of the present invention is that the continuity of an interface between the adhesive and the insulating layer and the SOI layer of the two silicon wafers to provide a good SOI substrate and a manufacturing method thereof.

図1(a)〜図1(f)に示すように、本発明のSOI基板10の製造方法は、活性層となる第2シリコンウェーハ12の表面に絶縁層13を形成する工程と、この絶縁層13上に窒化珪素層14をCVD法により形成する工程と、この窒化珪素層14上に多結晶シリコン層15をCVD法により形成する工程と、この多結晶シリコン層15を形成した第2シリコンウェーハ12と支持基板となる第1シリコンウェーハ11の各表面をNH 4 OHの水溶液とH 22水溶液とを混合して調製したSC1の洗浄液で洗浄して各表面を活性化する工程と、この多結晶シリコン層15と窒化珪素層14と絶縁層13とが形成された第2シリコンウェーハ12を多結晶シリコン層15の活性化した表面を接合面として支持基板となる第1シリコンウェ As shown in FIG. 1 (a) ~ FIG 1 (f), the manufacturing method of the SOI substrate 10 of the present invention includes the steps of forming an insulating layer 13 on the surface of the second silicon wafer 12 serving as an active layer, the insulating a step of forming by CVD silicon nitride layer 14 on layer 13, and forming a polycrystalline silicon layer 15 on the silicon nitride layer 14 by the CVD method, the second silicon formed a polycrystalline silicon layer 15 a step of the wafer 12 to activate NH 4 OH aqueous solution and aqueous H 2 O 2 solution and washed to each surface by SC1 cleaning liquid prepared by mixing the respective surfaces of the first silicon wafer 11 as a supporting substrate, the polycrystalline silicon layer 15 and the first silicon wafer which is a supporting substrate and the second silicon wafer 12 of silicon nitride layer 14 and the insulating layer 13 is formed an activated surface of the polycrystalline silicon layer 15 as a bonding surface ハ11の活性化した表面と直接接合する工程と、接合した第1及び第2シリコンウェーハ11,12を熱処理して貼り合わせる工程と、第2シリコンウェーハ12を所定の厚さに研削研磨してデバイス形成用のSOI層12aとする工程とを含む方法である。 And bonding directly to the activated surface of the wafer 11, a step of bonding by heat-treating the first and second silicon wafers 11 and 12 joined, by grinding and polishing the second silicon wafer 12 to a predetermined thickness the method comprising the steps of an SOI layer 12a for device formation.
図1(f)に示すように、本発明のSOI基板10は上記方法により製造されたものであって、支持基板となるシリコンウェーハ11上に多結晶シリコン層15と窒化珪素層14と絶縁層13とがこの順に形成され、この絶縁層13上にデバイス形成用のSOI層12aが形成され、SC1洗浄液による洗浄でシリコンウェーハ11の活性化した表面にこのウェーハと同程度の数のOH基を有する多結晶シリコン層15の活性化した表面が直接接合されたものである。 As shown in FIG. 1 (f), SOI substrate 10 of the present invention was produced by the above method, an insulating polycrystalline silicon layer 15 and the silicon nitride layer 14 on the silicon wafer 11 as a supporting substrate layer 13 and are formed in this order, the SOI layer 12a for the device formed on the insulating layer 13 is formed, the wafer about the same number of OH groups on the activated surface of the silicon wafer 11 by cleaning with SC1 cleaning solution activated surface of the polycrystalline silicon layer 15 is one that was directly bonded with.

本発明によれば、絶縁層を有するシリコンウェーハを窒化珪素層及び多結晶シリコン層を介して支持基板となるシリコンウェーハと直接接合することにより、多結晶シリコン層がゲッタリング源として作用し、デバイスプロセス中に生じた重金属不純物は多結晶シリコン層に捕捉される。 According to the present invention, by joining the silicon wafer having an insulating layer directly with the silicon wafer becomes the support substrate through the silicon nitride layer and polycrystalline silicon layer, a polycrystalline silicon layer acts as a gettering source device heavy metal impurities produced during the process is captured polycrystalline silicon layer. このとき多結晶シリコン層が絶縁層を挟んでSOI層の反対側にあるため、重金属不純物がSOI層に再分布せず、高品質のデバイス形成用のSOI層が絶縁層上に得られる。 At this time polycrystalline silicon layer is on the opposite side of the SOI layer sandwiching the insulating layer, heavy metal impurities is not redistributed SOI layer, the SOI layer for formation of high-quality devices can be obtained on the insulating layer.
また本発明の方法により製造されたSOI基板は、窒化珪素層の存在により反りが防止される。 The SOI substrate produced by the method of the present invention, warpage is prevented by the presence of the silicon nitride layer. 更に特開平7−29911号公報に示されるSOI基板において、その表面に吸着したOH基の少ない絶縁層を接合面として支持基板となるシリコンウェーハを活性層となるシリコンウェーハに接合するため、両ウェーハの接着性が悪かったものが、本発明の方法により製造されたSOI基板は、支持基板のシリコンウェーハと同程度の数のOH基を有する多結晶シリコン層を介して活性層となるシリコンウェーハを支持基板となるシリコンウェーハと接合するため、両ウェーハの接着性が良好となり、絶縁層とSOI層との連続性に優れる。 Further in the SOI substrate shown in JP-A-7-29911, for bonding a silicon wafer as a supporting substrate less insulating layer having OH groups adsorbed on its surface as a bonding surface to a silicon wafer to be an active layer, both wafers things poor adhesion, SOI substrate manufactured by the method of the present invention, a silicon wafer serving as the active layer through the polycrystalline silicon layer having a silicon wafer about the same number of OH groups of the support substrate for bonding a silicon wafer to be a supporting substrate, adhesion of the two wafers is improved, excellent continuity between the insulating layer and the SOI layer.

本発明の第1及び第2シリコンウェーハはCZ法、FZ法等の方法で、ともに同一の方法により得られたシリコン単結晶棒から作製される。 The first and second silicon wafer the CZ method of the present invention, in the method of the FZ method, is produced from the resulting silicon single crystal rod by both the same way. 図1(a)に示すように、絶縁層13は第2シリコンウェーハ12の片面に形成される。 As shown in FIG. 1 (a), the insulating layer 13 is formed on one surface of the second silicon wafer 12. 絶縁層13の厚さは約0.5〜約1.0μmの範囲、好ましくは約0.5〜約0.6μmの範囲にある。 The thickness in the range of from about 0.5 to about 1.0μm insulating layer 13, preferably in the range of about 0.5 to about 0.6 .mu.m. この絶縁層13はシリコン酸化層(SiO 2層)であって、シリコンウェーハ12を熱酸化することにより、或いはCVD法によりウェーハ12の片面に形成される。 The insulating layer 13 is a silicon oxide layer (SiO 2 layer), by the silicon wafer 12 is thermally oxidized, or is formed on one surface of the wafer 12 by CVD.
次に、図1(b)に示すように絶縁層13上には窒化珪素(Si 34 )層14がCVD法により形成される。 Next, FIG. 1 silicon nitride on the insulating layer 13 as shown in (b) (Si 3 N 4 ) layer 14 is formed by CVD. この窒化珪素層14の厚さは約0.01〜約0.5μmの範囲、好ましくは約0.05〜約0.1μmの範囲にある。 The thickness of the silicon nitride layer 14 in the range of from about 0.01 to about 0.5 [mu] m, preferably in the range of about 0.05 to about 0.1 [mu] m. また図1(c)に示すように窒化珪素層14上には多結晶シリコン層15がCVD法により形成される。 Further on the silicon nitride layer 14 as shown in FIG. 1 (c) polycrystalline silicon layer 15 is formed by CVD. この多結晶シリコン層15の厚さは約0.5〜約2.0μmの範囲、好ましくは約0.5〜約1.0μmの範囲にある。 The polycrystalline thickness in the range of from about 0.5 to about 2.0μm of silicon layer 15, preferably in the range of about 0.5 to about 1.0 .mu.m.

次いで図1(d)及び(e)に示すように、この第2シリコンウェーハ12が多結晶シリコン層15を接合面として、支持基板となる第1シリコンウェーハ11と直接接合される。 Next, as shown in FIG. 1 (d) and (e), the second silicon wafer 12 as the bonding surface of polycrystalline silicon layer 15 is bonded directly to the first silicon wafer 11 as a supporting substrate. 接合しようとする表面を活性化するためにNH 4 OHの水溶液とH 22水溶液とを混合して調製したSC1の洗浄液でシリコンウェーハ11,12を洗浄しておく。 Keep clean the silicon wafers 11 and 12 with a cleaning liquid of NH 4 OH aqueous solution and H 2 O 2 SC1 prepared by mixing the aqueous solution to activate the surface to be joined. 図1(e)に示すように接合した後の第1及び第2シリコンウェーハ11,12を乾燥酸素(dryO 2 )雰囲気又は窒素(N 2 )雰囲気中で1100℃の温度下、1〜3時間、好ましくは2時間程度行う。 Figure 1 a first and second silicon wafers 11, 12 after bonding dry oxygen as shown in (e) (dryO 2) atmosphere or a nitrogen (N 2) temperature of atmosphere 1100 ° C., 1 to 3 hours , preferably for about 2 hours.
図1(f)に示すように、一体化した2枚のシリコンウェーハ11,12が放冷され室温になった後に、支持基板となる第2シリコンウェーハ12を砥石で研削し、その後研磨布で研磨して、約1〜10μmの厚さの薄膜に加工する。 As shown in FIG. 1 (f), after the two silicon wafers 11 and 12 integral becomes room temperature is cool, the second silicon wafer 12 serving as a supporting substrate is ground by grindstone, thereafter polishing cloth polished to be processed into a thin film of about 1~10μm thick. これにより厚さ約1〜10μmのデバイス形成用のSOI層12aが絶縁層13上に得られる。 Thus a thickness of about 1~10μm the SOI layer 12a for device formation is obtained on the insulating layer 13.

2枚のシリコンウェーハの接合界面に絶縁層13と窒化珪素層14と多結晶シリコン層15が積層されるため、SOI基板10のSOI層12aがデバイスプロセス中に重金属不純物により汚染された場合には、多結晶シリコン層15がゲッタリング源として作用する。 Since the bonding interface between two silicon wafers and the insulating layer 13 and the silicon nitride layer 14 polycrystalline silicon layer 15 is laminated, when the SOI layer 12a of the SOI substrate 10 is contaminated by heavy metal impurities during the device process , polycrystalline silicon layer 15 acts as a gettering source. 即ち、SOI層12a中の重金属不純物が絶縁層13及び窒化珪素層14を通過して多結晶シリコン層15に捕捉される。 That is, heavy metal impurities in the SOI layer 12a are trapped in the polycrystalline silicon layer 15 through the insulating layer 13 and silicon nitride layer 14.
重金属不純物を捕捉した多結晶シリコン層15は絶縁層13を挟んでSOI層12aの反対側にあるため、この重金属不純物はSOI層12a中に再分布しない。 Since the polycrystalline silicon layer 15 capturing the heavy metal impurities on the opposite side of the SOI layer 12a sandwiching the insulating layer 13, the heavy metal impurities is not re-distributed in the SOI layer 12a.

また図2(a)に示すように、単結晶シリコンからなるウェーハ12上にこれよりも熱膨張係数が小さい絶縁層(SiO 2層)13を積層して室温まで冷却すると、基板結晶格子中の絶縁層側で引張応力が働いてウェーハ12が凸状に反る傾向がある。 Further, as shown in FIG. 2 (a), an insulating layer thermal expansion coefficient than that on the wafer 12 made of single crystal silicon is small as by laminating (SiO 2 layer) 13 is cooled to room temperature, the substrate crystal lattice and tensile stress working in the insulating layer side wafer 12 tends to warp in a convex shape. 図2(b)に示すように、ウェーハ12上に窒化珪素(Si 34 )層14を積層して室温まで冷却すると、基板結晶格子中の窒化珪素層側で圧縮応力が働いてウェーハ12が凹状に反る傾向がある。 As shown in FIG. 2 (b), when the wafer 12 on the silicon nitride (Si 3 N 4) layer 14 is laminated is cooled to room temperature, the wafer 12 compression stress working in the silicon nitride layer of the substrate crystal lattice there tends to warp in a concave shape. また図2(c)に示すように、ウェーハ12上にこれよりも熱膨張係数が小さい多結晶シリコン層15を積層して室温まで冷却すると、多結晶シリコン層側で引張応力が働いてウェーハ12が凸状に反る傾向がある。 Further, as shown in FIG. 2 (c), the wafer 12 by stacking a polysilicon layer 15 has a smaller thermal expansion coefficient than that on cooling to room temperature, the wafer 12 tensile stress working in the polycrystalline silicon layer side there tends to warp in a convex shape. この結果、図2(d)及び図1(c)に示すように、ウェーハ12上で絶縁層13と窒化珪素(Si 34 )層14と多結晶シリコン層15とをこの順に積層した後熱処理すると、ウェーハ12上での引張応力と圧縮応力が相殺されてウェーハ12は反らずに平坦になる。 As a result, as shown in FIG. 2 (d) and FIG. 1 (c), the after laminating the insulating layer 13 and the silicon nitride (Si 3 N 4) layer 14 and the polycrystalline silicon layer 15 in this order on the wafer 12 Heat treatment, tensile stress and compressive stress on the wafer 12 is canceled wafer 12 becomes flat without warping.

更に本発明のSOI基板10は、OH基の数が単結晶シリコンウェーハ上の場合と同程度である多結晶シリコン層15を介して活性層となるシリコンウェーハ12を支持基板となるシリコンウェーハ11と接合するため、絶縁層との貼り合わせに比較して両ウェーハの接着性が良好となる。 Further SOI substrate 10 of the present invention, a silicon wafer 11 that the number of OH groups is a support substrate of silicon wafer 12 to be an active layer through the polycrystalline silicon layer 15 which is comparable to the case of the single-crystal silicon wafer for bonding, adhesion of both wafers compared to bonding of the insulating layer is improved. また絶縁層13とSOI層12aとの界面は接合界面でないため、これらの層の連続性に優れる。 The interface between the insulating layer 13 and the SOI layer 12a is not in a bonding interface, excellent continuity of these layers.

次に、本発明の実施例を図面に基づいて詳しく説明する。 Next, it will be described in detail with reference to embodiments of the present invention with reference to the drawings.
(a) サンプルの準備と絶縁膜の形成 CZ法で引上げられたシリコン単結晶棒から切断され研削研磨されたばかりの次の特性の2枚のシリコンウェーハを用意した。 (A) it is disconnected from the pulled silicon single crystal ingot by forming the CZ method and preparation insulating film samples were prepared two silicon wafers of the following properties of the freshly ground and polished.
直径: 5インチ Diameter: 5 inches
面方位: <100> Plane orientation: <100>
伝導型: P型(ドーパントとしてボロンを添加) Conduction type: P-type (boron is added as a dopant)
抵抗率: 約10Ωcm Resistivity: about 10Ωcm
厚さ: 約620μm Thickness: about 620μm
初期格子間酸素濃度:約1.5×10 18 /cm 3 (旧ASTM) Initial interstitial oxygen concentration: about 1.5 × 10 18 / cm 3 (old ASTM)
図1(a)に示すように、その内の1枚のシリコンウェーハ12の片面にウェーハ12を湿潤酸素(wetO 2 )雰囲気中、1000℃で3時間熱処理して厚さ0.5μmのシリコン酸化層からなる絶縁層13を形成した。 As shown in FIG. 1 (a), 1 single-sided to the wafer 12 wet oxygen of the silicon wafer 12 (wetO 2) atmosphere, heat treatment for 3 hours to silicon oxide having a thickness of 0.5μm at 1000 ° C. of which forming an insulating layer 13 made of a layer.
(b) 窒化珪素層の形成 図1(b)に示すように絶縁層13上に次の条件で窒化珪素(Si 34 )層14をCVD法により形成した。 (b) forming a silicon nitride layer Figure 1 (b) silicon nitride under the following conditions on the insulating layer 13 as shown in the (Si 3 N 4) layer 14 was formed by a CVD method.
雰囲気: 0.4Torrの減圧雰囲気 Atmosphere: 0.4Torr reduced-pressure atmosphere of
使用ガス(流量): SiH 2 Cl 2 (0.075リットル/分) Using Gas (flow rate): SiH 2 Cl 2 (0.075 l / min)
NH 3 (1.0リットル/分) NH 3 (1.0 L / min)
温度: 775℃ Temperature: 775 ℃
堆積速度: 30オングストローム/分 窒化珪素層14は絶縁層13上に約0.1μmの厚さで形成された。 The deposition rate: 30 Å / min silicon nitride layer 14 was formed to a thickness of about 0.1μm on the insulating layer 13.
(c) 多結晶シリコン層の形成 図1(c)に示すように窒化珪素層14上に次の条件で多結晶シリコン層15をCVD法により形成した。 The polycrystalline silicon layer 15 was formed by a CVD method under the following conditions on the silicon nitride layer 14 as shown in formation Figure 1 (c) polycrystalline silicon layer (c).
雰囲気: 0.1Torrの減圧雰囲気 Atmosphere: 0.1Torr reduced-pressure atmosphere of
使用ガス(流量): SiH 4 (0.1リットル/分) Using Gas (flow rate): SiH 4 (0.1 L / min)
温度: 620℃ Temperature: 620 ℃
堆積速度: 65オングストローム/分 多結晶シリコン層15は窒化珪素層14上に約0.5μmの厚さで形成された。 The deposition rate: 65 Å / min polycrystalline silicon layer 15 was formed to a thickness of about 0.5μm on the silicon nitride layer 14.
(d) 接合 図1(c)及び(d)に示すように、絶縁層13と窒化珪素層14と多結晶シリコン層15を積層したシリコンウェーハ12ともう1枚のシリコンウェーハ11とをそれぞれ比重0.9のNH 4 OHの水溶液と比重1.1のH 22水溶液とH 2 OとをNH 4 OH:H 22 :H 2 O=1:2:7の容量比で混合して調製したSC1(Standard Cleaning 1)の洗浄液で洗浄した後、両ウェーハ11,12を多結晶シリコン層15を接合面として重ね合せ接合した。 (D) As shown in the junction view 1 (c) and (d), an insulating layer 13 and the silicon nitride layer 14 polycrystalline silicon layer 15 was laminated silicon wafer 12 Tomo one silicon wafer 11 and the respective specific gravities NH and aqueous H 2 O 2 solution and of H 2 O NH 4 OH aqueous solution and the specific gravity 1.1 of 0.9 4 OH: H 2 O 2 : H 2 O = 1: 2: 7 were mixed in a volume ratio of after washing with the washing solution of SC1 was prepared (Standard cleaning 1) Te was combined bonded overlapping two wafers 11 and 12 of polycrystalline silicon layer 15 as a bonding surface.
(e) 貼り合わせ熱処理と研削研磨 図1(e)に示すように、室温から800℃に設定された熱処理炉中に10〜15cm/分の速度で挿入し、窒素雰囲気中で800℃から10℃/分の速度で昇温し、1100℃に達したところで2時間維持し、次いで4℃/分の速度で降温し、800℃まで冷却した後、10〜15cm/分の速度で炉から室温中に取出した。 (E) As shown in bonding heat treatment and the grinding polishing Figure 1 (e), the insert at 10 to 15 cm / min during the heat treatment furnace set at 800 ° C. from room temperature, from 800 ° C. in a nitrogen atmosphere 10 the temperature was raised at ° C. / min, and maintained for 2 hours was reached 1100 ° C., then cooled at a 4 ° C. / min rate, cooled to 800 ° C., at room temperature from the furnace at 10 to 15 cm / min It was taken out in the. 更に図1(f)に示すように、シリコンウェーハ12の表面を砥石で研削し、次いで柔らかい研磨布で研磨し、絶縁層13上に厚さ1〜10μmのSOI層12aを形成した。 As further shown in FIG. 1 (f), the surface of the silicon wafer 12 is ground by the grinding wheel, then polished with a soft polishing cloth, thereby forming an SOI layer 12a having a thickness of 1~10μm on the insulating layer 13.

本発明のSOI基板の製造方法を示す部分断面図。 Partial cross-sectional view showing a manufacturing method of an SOI substrate of the present invention. 活性層となるシリコンウェーハの片面に絶縁層、窒化珪素層又は多結晶シリコン層を積層したときのウェーハの反り状況を示す部分断面図。 One surface in the insulating layer of the silicon wafer to be an active layer, partial cross-sectional view showing the warp condition of the wafer at the time of laminating a silicon nitride layer or polycrystalline silicon layer.

符号の説明 DESCRIPTION OF SYMBOLS

10 SOI基板 11 第1シリコンウェーハ 12 第2シリコンウェーハ 12a SOI層 13 絶縁層(シリコン酸化層) 10 SOI substrate 11 first silicon wafer 12 the second silicon wafer 12a SOI layer 13 the insulating layer (silicon oxide layer)
14 窒化珪素層(Si 34層) 14 a silicon nitride layer (Si 3 N 4 layers)
15 多結晶シリコン層 15 polycrystalline silicon layer

Claims (2)

  1. 活性層となる第2シリコンウェーハ(12)の表面に絶縁層(13)を形成する工程と、 Forming a surface insulating layer of the second silicon wafer to be an active layer (12) (13),
    前記絶縁層(13)上に窒化珪素層(14)をCVD法により形成する工程と、 A step of forming by CVD silicon nitride layer (14) on the on the insulating layer (13),
    前記窒化珪素層(14)上に多結晶シリコン層(15)をCVD法により形成する工程と、 Forming by said silicon nitride layer (14) of polycrystalline silicon layer on (15) a CVD method,
    前記多結晶シリコン層(15)を形成した第2シリコンウェーハ(12)と支持基板となる第1シリコンウェーハ(11)の各表面をNH 4 OHの水溶液とH 22水溶液とを混合して調製したSC1の洗浄液で洗浄して前記各表面を活性化する工程と、 By mixing the aqueous solution and aqueous H 2 O 2 of NH 4 OH to the surface of the polycrystalline silicon layer (15) a second silicon wafer to form a (12) supporting substrate and comprising a first silicon wafer (11) a step of activating the respective surface was washed with washing solution prepared SC1,
    前記多結晶シリコン層(15)と窒化珪素層(14)と絶縁層(13)とが形成された第2シリコンウェーハ(12)を前記多結晶シリコン層(15)の活性化した表面を接合面として前記第1シリコンウェーハ(11)の活性化した表面と直接接合する工程と、 The polycrystalline silicon layer (15) and the silicon nitride layer (14) and the insulating layer (13) and the bonding surface is activated surface of the polycrystalline silicon layer and a second silicon wafer which is formed (12) (15) and bonding directly to the activated surface of the first silicon wafer (11) as,
    前記接合した第1及び第2シリコンウェーハ(11,12)を熱処理して貼り合わせる工程と、 A step of bonding by heat-treating the first and second silicon wafers that the joint (11, 12),
    前記第2シリコンウェーハ(12)を所定の厚さに研削研磨してデバイス形成用のSOI層(12a)とする工程と を含むSOI基板の製造方法。 The method for manufacturing an SOI substrate including the steps of an SOI layer for device formation (12a) by grinding and polishing the second silicon wafer (12) to a predetermined thickness.
  2. 請求項1記載の方法により製造されたSOI基板。 SOI substrate manufactured by the method of claim 1, wherein.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1986230A2 (en) 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
US7615823B2 (en) 2005-11-14 2009-11-10 Nec Electronics Corporation SOI substrate and method of manufacturing the same
US9059247B2 (en) 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
JPWO2015125722A1 (en) * 2014-02-21 2017-03-30 信越化学工業株式会社 Composite substrate

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615823B2 (en) 2005-11-14 2009-11-10 Nec Electronics Corporation SOI substrate and method of manufacturing the same
EP1986230A2 (en) 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
US7902034B2 (en) 2007-04-25 2011-03-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
US8557676B2 (en) 2007-04-25 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
US9059247B2 (en) 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
JPWO2015125722A1 (en) * 2014-02-21 2017-03-30 信越化学工業株式会社 Composite substrate

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