JP2004289038A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高いキャリア移動度による低いオン抵抗を有し、かつ、高耐圧である炭化珪素を用いた半導体装置及びその製造方法を提供することにある。
【解決手段】第１の炭化珪素半導体層１０に、それよりもバンドギャップの大きい第２の炭化珪素半導体層１１を形成することにより、ショットキーゲート型電界効果トランジスタにおけるチャネル領域を第１の炭化珪素半導体層１０の、第２の炭化珪素半導体層１１との界面側に形成する。第１の炭化珪素半導体層１０と第２の炭化珪素半導体層１１との界面の凹凸は非常に小さく平滑なため、チャネル領域を走行するキャリア担体が表面散乱されることなく高い移動度を持つ。このため、低いオン抵抗を持つショットキーゲート型電界効果トランジスタを含む半導体装置及びその製造方法が得られる。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
スイッチング素子として用いられるパワートランジスタは、低いオン抵抗と高い耐圧をもつことが求められる。近年、従来よりも更に低いオン抵抗を得るために、主な素子材料として、シリコンよりも高い臨界電界をもつ材料であるＳｉＣ等のワイドバンドギャップ半導体材料の適用が検討されている。ワイドバンドギャップ半導体をパワートランジスタに適用するためには材料及びデバイスプロセスに渡って幅広い技術開発が必要であり、結晶成長方法、薄膜形成方法、熱処理方法、電極材料等の技術開発が行われている。特に薄膜形成方法は基盤技術として種々の開発が行われ、良好な基本特性を備えた結晶薄膜を提供する方法が開発されている。例えば、ＳｉＣの薄膜成長では、成長温度等の成長条件を制御することにより、第１の相を持つＳｉＣ層の上に、それとは異種の相を持つＳｉＣ層を形成する、ヘテロ構造の薄膜成長方法が特許文献１に開示されている。
【０００３】
【特許文献１】
特開平７−８２０９０号公報（第４頁、図２）
【０００４】
【発明が解決しようとする課題】
ＳｉＣ等のワイドバンドギャップ半導体材料においては上述のように基盤となる薄膜形成技術等の開発が進んでおり、バルク薄膜のキャリア移動度等に関して良好な基本特性が得られている。しかしながら、パワートランジスタとして用いる電界効果トランジスタに対し、その材料の特性を十分に引き出し、スイッチング素子として低いオン抵抗で、かつ、高耐圧である素子構造は見当たらない。例えば、ＳｉＣ薄膜に関しては、オン抵抗を決める重要な要素である表面反転層領域のキャリア移動度はＳｉＣバルク薄膜のキャリア移動度から想定される値よりも小さくする等の問題点がある。これは薄膜成長、或いは電極形成等において、ＳｉＣ薄膜の表面での凹凸が大きくなり、反転層領域のキャリア移動度が表面散乱によって低下するためと考えられる。
【０００５】
本発明はこのような事情に鑑みてなされたもので、その目的は高いキャリア移動度による低いオン抵抗を有し、かつ高耐圧の電界効果トランジスタを含む半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記の課題を解決するため、本発明の第１の発明による半導体装置は、少なくとも表面領域が、第１の材料で構成される第１の半導体層からなる半導体基体と、前記第１の半導体層上に形成され、かつ、前記第１の半導体層よりもバンドギャップが大きい第２の材料で構成される第２の半導体層と、前記第２の半導体層の一領域上に形成されたゲート電極と、前記第２の半導体層の前記一領域を挟むと共に、その接合深さが前記第２の半導体層を越えるように前記第２の半導体層及び第１の半導体層に形成されたソース及びドレイン領域とを備えた電界効果トランジスタを有し、前記第１の材料及び第２の材料が炭化珪素であることを特徴とする。
【０００７】
また、本発明の第２の発明による半導体装置は、少なくとも表面領域が、前記第２の材料で構成される第１の半導体層からなる半導体基体と、前記第１の半導体層上に形成され、かつ、前記第１の半導体層よりもバンドギャップが小さい第１の材料で構成される第２の半導体層と、前記第２の半導体層上に形成された前記第２の材料で構成される第３の半導体層と、前記第３の半導体層の一領域上に形成されたゲート電極と、前記第３の半導体層の前記一領域を挟むと共に、その接合深さが前記第３の半導体層を越えるように、少なくとも前記第３の半導体層及び第２の半導体層に形成されたソース及びドレイン領域とを備えた電界効果トランジスタを有し、前記第１の材料及び第２の材料が炭化珪素であることを特徴とする。
【０００８】
また、本発明の第３の発明による半導体装置の製造方法は、少なくとも表面領域が、第１の炭化珪素材料で構成される第１の半導体層からなる半導体基体上に、前記第１の半導体層よりもバンドギャップが大きい第２の炭化珪素材料で構成される第２の半導体層を形成する工程と、前記第２の半導体層を越えて、前記第１の半導体層に接合深さが及ぶように、前記第２の半導体層及び前記第１の半導体層に選択的に不純物を導入し、相互に離れたソース及びドレイン領域を形成する工程と、前記ソース及びドレイン領域上に電極層を形成する工程と、前記ソース及びドレイン領域に挟まれた前記第２の半導体層の一領域上に、ゲート電極を形成する工程とを有することを特徴とする。
【０００９】
また、本発明の第４の発明による半導体装置の製造方法は、少なくとも表面領域が、第２の炭化珪素材料で構成される第１の半導体層からなる半導体基体上に、前記第１の半導体層よりもバンドギャップが小さい第１の炭化珪素材料で構成される第２の半導体層を形成する工程と、前記第２の半導体層上に、前記第２炭化珪素の材料で構成される第３の半導体層を形成する工程と、前記第３の半導体層を越えて、前記第２の半導体層に接合深さが及ぶように、前記第３の半導体層及び前記第２の半導体層に選択的に不純物を導入し、相互に離れたソース及びドレイン領域を形成する工程と、前記ソース及びドレイン領域上に電極層を形成する工程と、前記ソース及びドレイン領域に挟まれた前記第３の半導体層の一領域上に、ゲート電極を形成する工程とを有することを特徴とする。
【００１０】
本発明によれば、第１の炭化珪素材料で構成されている半導体層上に、それよりもバンドギャップの大きい第２の炭化珪素材料で構成されている半導体層を形成することにより、電界効果トランジスタにおける反転層領域を、第１の炭化珪素材料で構成されている半導体層の、第２の炭化珪素材料で構成されている半導体層との界面側に形成する。第１の炭化珪素材料で構成されている半導体層と第２の炭化珪素材料で構成されている半導体層との界面は滑らかなため、チャネル領域を走行するキャリアが高い移動度を持つ。このため、十分に低いオン抵抗を持つ電界効果トランジスタを含む半導体装置及びその製造方法が得られる。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。
【００１２】
（第１の実施の形態）
図１及び図２は本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。また、図２（ｅ）は本発明による半導体装置の第１の実施の形態を示している。
【００１３】
図１（ａ）に示すように、真性型６Ｈ−ＳｉＣ基板１０を用意する。真性型６Ｈ−ＳｉＣ基板１０は、基板面方位角度を所定の面方位から数度程度ずらすステップ制御薄膜成長法が可能な半導体基体であり、表面領域は半導体層と称することができる。そこで、６Ｈ−ＳｉＣ基板１０の上にｎ型４Ｈ−ＳｉＣ層１１を膜厚０．０１〜０．１μｍ程度形成する。膜の形成には原料材料を用いた昇華法或いは原料ガスを用いたＣＶＤ法を適用し、ｎ型不純物として窒素をキャリア濃度１×１０^１７／ｃｍ^３〜１×１０^１９／ｃｍ^３程度、導入する。
【００１４】
続いて、図１（ｂ）に示すように、第１のレジスト層１２をｎ型４Ｈ−ＳｉＣ層１１の上に塗布し、フォトリソグラフィ法を用いて続いて形成されるソース及びドレインとなるべき領域上の第１のレジスト層１２の一部を選択的に除去する。更に、ｎ型不純物イオン１３として燐或いは窒素をドーズ量１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、イオン注入法によって６Ｈ−ＳｉＣ基板１０に導入した後、１５００℃程度の熱処理によりｎ型不純物イオン１３の活性化を行い、接合深さが半導体層である６Ｈ−ＳｉＣ基板１０に及ぶソース及びドレイン領域１４を形成する。
【００１５】
次に、図１（ｃ）に示すように、第２のレジスト層１５を塗布法でｎ型４Ｈ−ＳｉＣ層１１の上に１μｍ程度形成し、その後、フォトリソグラフィ法により第２のレジスト層１５を選択的にパターニングする。更に、リフトオフ法を用いてソース及びドレイン領域１４の上に電極層１６を形成する。即ち、Ｔｉ膜をスパッタ法によって６Ｈ−ＳｉＣ基板１０及び第２のレジスト層１５の上に形成した後、第２のレジスト層１５をウェットエッチングで６Ｈ−ＳｉＣ基板１０から剥離し、第２のレジスト層１５の上に形成されているＴｉ膜も除去する。その結果、図２（ｄ）に示すように、ソース及びドレイン領域１４の上にＴｉである電極層１６が残存する。
【００１６】
次に、同様なリフトオフ法を用いてゲート電極形成を行う。先ず、第３のレジスト層１７を６Ｈ−ＳｉＣ基板１０の上に形成し、続いてフォトリソグラフィ法により、第３のレジスト層１７を選択的にパターンニングする。続いて、Ｔｉを蒸着法により６Ｈ−ＳｉＣ基板１０の上に形成した後、第３のレジスト層１７を除去する。これにより、図２（ｅ）に示すように、Ｔｉであるゲート電極１８が形成される。なお、電極層及びゲート電極はＴｉ以外にＭｏ、Ｎｉ等を用いても良い。
【００１７】
本実施の形態によれば、真性型６Ｈ−ＳｉＣ基板１０にｎ型４Ｈ−ＳｉＣ層１１を成長し、６Ｈ−ＳｉＣ基板１０のｎ型４Ｈ−ＳｉＣ層１１界面側をショットキーゲート型電界効果トランジスタの反転層領域として用いる。反転層か形成されている界面は平滑なため、高いキャリア移動度が得られる。従って、低いオン抵抗が可能であり、かつ高耐圧であるショットキーゲート型電界効果トランジスタを含む半導体装置及びその製造方法が得られる。
【００１８】
（第２の実施の形態）
図３及び図４は本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。また、図４（ｅ）は本発明による半導体装置の第２の実施の形態を示している。
【００１９】
図３（ａ）に示すように、４Ｈ−ＳｉＣ基板２０を用意する。４Ｈ−ＳｉＣ基板２０は基板面方位角度を所定の面方位から数度程度ずらすステップ制御薄膜成長法が可能な半導体基体であり、表面領域は半導体層と称することができる。そこで、その基板２０上に真性型４Ｈ−ＳｉＣ層２１を膜厚０．１〜１μｍ程度形成する。続いて、真性型６Ｈ−ＳｉＣ層２２を膜厚数ｎｍ〜数十ｎｍ積層して形成する。更に、ｎ型４Ｈ−ＳｉＣ層２３を膜厚０．０１〜０．１μｍ程度形成する。このとき、ｎ型不純物として窒素をキャリア濃度１×１０^１７／ｃｍ^３〜１×１０^１９／ｃｍ^３程度、導入する。膜の形成には原料材料を用いた昇華法或いは原料ガスを用いたＣＶＤ法を適用し、６Ｈ−ＳｉＣ層と４Ｈ−ＳｉＣ層とのヘテロ構造形成においては基板温度等の成長条件を変える。
【００２０】
続いて、図３（ｂ）に示すように、第１のレジスト層２４をｎ型４Ｈ−ＳｉＣ層２３の上に塗布し、フォトリソグラフィ法を用いて続く工程で形成されるソース及びドレインとなるべき領域上の第１のレジスト層２４の一部を選択的に除去する。更に、ｎ型不純物イオン２５として燐或いは窒素をドーズ量１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、イオン注入法によってｎ型４Ｈ−ＳｉＣ層２３に導入した後、１５００℃程度の熱処理によりｎ型不純物イオン２５の活性化を行い、ソース及びドレイン領域２６を形成する。この時、ソース及びドレイン領域２６の接合深さは、ｎ型４Ｈ−ＳｉＣ層２３を越え、かつ、真性型６Ｈ−ＳｉＣ層２２の内側に止まるように制御する。
【００２１】
次に、図３（ｃ）に示すように、第２のレジスト層２７を塗布法で４Ｈ−ＳｉＣ層２３の上に１μｍ程度形成し、その後、フォトリソグラフィ法により第２のレジスト層２７を選択的にパターニングする。更に、リフトオフ法を用いてソース及びドレイン領域２６の上に電極層２８を形成する。即ち、Ｍｏ膜をスパッタ法によってｎ型４Ｈ−ＳｉＣ層２３及び第３のレジスト層２７の上に形成した後、第２のレジスト層２７をウェットエッチングでｎ型４Ｈ−ＳｉＣ層から剥離し、第２のレジスト層２７の上に形成されているＭｏ膜も除去する。その結果図４（ｄ）に示すように、ソース及びドレイン領域２６の上にＭｏである電極層２８が残存する。
【００２２】
次に、同様なリフトオフ法を用いてゲート電極形成を行う。先ず、第３のレジスト層２９をｎ型４Ｈ−ＳｉＣ層２３の上に形成し、続いてフォトリソグラフィ法により、第３のレジスト層２９を選択的にパターンニングする。続いて、Ｍｏを蒸着法によりｎ型４Ｈ−ＳｉＣ層２３の上に形成した後、第３のレジスト層２９を除去する。これにより、図４（ｅ）に示すように、Ｍｏであるゲート電極２９ａが形成される。
【００２３】
本実施の形態によれば、真性型４Ｈ−ＳｉＣ層２１の上に非常に薄い真性型６Ｈ−ＳｉＣ層２２、更にｎ型４Ｈ−ＳｉＣ層２３を成長し、真性型６Ｈ−ＳｉＣ層２２を反転層領域として用いる。このため、量子井戸効果により真性型６Ｈ−ＳｉＣ層２２のチャネル領域に二次元電子ガスが形成され、更に高い電気伝導度を持つようになり、十分な低オン抵抗化と高耐圧化が得られる。また、量子井戸効果を更に有効に用いるため、真性型４Ｈ−ＳｉＣ層と真性型６Ｈ−ＳｉＣ層とを更に数ｎｍの膜厚で交互に積層化させ、二次元電子ガスが複数形成させると効果が大きい。
【００２４】
（第３の実施の形態）
図５及び図６は本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図である。また、図６（ｅ）は本発明による半導体装置の第３の実施の形態を示している。
【００２５】
先ず、図５（ａ）に示すように、半導体基体として真性型６Ｈ−ＳｉＣ基板３０を用意する。真性型６Ｈ−ＳｉＣ基板３０は基板面方位角度を所定の面方位から数度程度ずらすステップ制御薄膜成長法が可能な半導体基体であり、表面領域は半導体層と称することができる。そこで、６Ｈ−ＳｉＣ基板３０の上にｎ型４Ｈ−ＳｉＣ層３１を膜厚０．０１〜０．１μｍ程度形成する。膜の形成には原料材料を用いた昇華法或いは原料ガスを用いたＣＶＤ法を適用し、ｎ型不純物として窒素をキャリア濃度１×１０^１７／ｃｍ^３〜１×１０^１９／ｃｍ^３程度、導入する。
【００２６】
続いて、図５（ｂ）に示すように、第１のレジスト層３２を４Ｈ−ＳｉＣ層３１の上に塗布し、フォトリソグラフィ法を用い、続く工程でソース領域３４ａ及びドレイン領域３４ｂとなるべき領域上の第１のレジスト層３２の一部を選択的に除去する。更に、ｎ型不純物イオン３３として燐或いは窒素をドーズ量１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、イオン注入法によって６Ｈ−ＳｉＣ基板３０に導入した後、１５００℃程度の熱処理により不純物活性化を行い、ソース領域３４ａ及びドレイン領域３４ｂを形成する。
【００２７】
次に、図５（ｃ）に示すように、第２のレジスト層３５を塗布法で４Ｈ−ＳｉＣ層３１の上に１μｍ程度形成し、その後、フォトリソグラフィ法により第２のレジスト層３５を選択的にパターニングする。更に、リフトオフ法を用いてソース領域３４ａ及びドレイン領域３４ｂの上に電極層３６を形成する。即ち、Ｎｉ膜をスパッタ法によって６Ｈ−ＳｉＣ基板３０及び第２のレジスト層３５の上に形成した後、第２のレジスト層３５をウェットエッチングで６Ｈ−ＳｉＣ基板３０から剥離し、第２のレジスト層３５の上に形成されているＭｏ膜も除去する。その結果図６（ｄ）に示すように、ソース領域３４ａ及びドレイン領域３４ｂの上にＮｉである電極層３６が残存する。
【００２８】
次に、同様なリフトオフ法を用いてゲート電極形成を行う。先ず、第３のレジスト層３７を６Ｈ−ＳｉＣ基板３０の上に形成し、続いてフォトリソグラフィ法により、第３のレジスト層３７を選択的にパターンニングする。続いて、Ｎｉを蒸着法により６Ｈ−ＳｉＣ基板３０の上に形成した後、第３のレジスト層３７を除去する。これにより、図６（ｅ）に示すように、ゲート電極３８が形成される。また、ゲート電極３８のソース領域３４ａ及びドレイン領域３４ｂに対する位置は非対称であり、ゲート電極３８とドレイン領域３４ｂとの間隔が長くなるようにする。
【００２９】
本実施の形態によれば、ＳｉＣによる高いキャリア移動度による低オン抵抗化及び高耐圧化と共に、以下の効果が得られる。即ち、ゲート電極３８とドレイン領域３４ｂとの間隔が長く、このため、ドレイン耐圧が大きくなる。一方、ゲート電極３８のソース領域３４ａは短いため、オン抵抗はそのまま低く維持される。従って、パワートランジスタ等のスウィッチング素子においては低いオン抵抗、高い耐圧の特性が得られる。
【００３０】
更に、本発明による半導体装置の第３の実施の形態の変形例を図７に示す。この変形例では半導体基体として高濃度Ｐ型６Ｈ―ＳｉＣ基板３０ａを用い、その上に真性型６Ｈ−ＳｉＣ層３０ｂを形成する。更にその上に、真性型４Ｈ−ＳｉＣ層を形成する工程以降は図５及び図６に示した工程と基本的に同一である。素子を形成した後、図示しない配線によって、接続高濃度Ｐ型６Ｈ―ＳｉＣ基板３０ａとソース領域３４ａ上の電極層３６とを接続する。これにより、素子内においてアバランシェ降伏が起きた場合に発生する正孔を速やかに高濃度Ｐ型６Ｈ―ＳｉＣ基板３０ａへ排出することが可能になり、更にアバランシェ耐量を確保することができる。
【００３１】
また、この構造に加えて、ゲート電極３８とドレイン領域との間の距離Ｌｇｄを真性型６Ｈ−ＳｉＣ層３０ｂの厚さＴｄよりも大きくすることにより、アバランシェ降伏を高濃度Ｐ型６Ｈ―ＳｉＣ基板３０ａと真性型６Ｈ−ＳｉＣ層３０ｂとの接合部分で生じ易くする。これにより、ゲート破壊を起り難くし、且つ、正孔を速やかに高濃度Ｐ型６Ｈ―ＳｉＣ基板３０ａへ排出することが可能となる。
【００３２】
（第４の実施の形態）
図８及び図９は本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す断面図である。また、図９（ｅ）は本発明による半導体装置の第４の実施の形態を示している。
【００３３】
図８（ａ）に示すように、真性型６Ｈ−ＳｉＣ基板４０を用意する。真性型６Ｈ−ＳｉＣ基板４０は基板面方位角度を所定の面方位から数度程度ずらすステップ制御薄膜成長法が可能な半導体基体であり、表面領域は半導体層と称することができる。そこで、６Ｈ−ＳｉＣ基板４０の上にｎ型４Ｈ−ＳｉＣ層４１を膜厚０．０１〜０．１μｍ程度形成する。膜の形成には原料材料を用いた昇華法或いは原料ガスを用いたＣＶＤ法を適用し、ｎ型不純物として窒素をキャリア濃度１×１０^１７／ｃｍ^３〜１×１０^１９／ｃｍ^３程度、導入する。
【００３４】
続いて、図８（ｂ）に示すように、第１のレジスト層４２を４Ｈ−ＳｉＣ層４１の上に塗布し、フォトリソグラフィ法を用い、続く工程でソース領域４４ａ及びドレイン領域４４ｂとなるべき領域上の第１のレジスト層４２の一部を選択的に除去する。更に、ｎ型不純物イオン４３として燐或いは窒素をドーズ量１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、イオン注入法によって６Ｈ−ＳｉＣ基板４０に導入した後、１５００℃程度の熱処理により不純物活性化を行い、ソース領域４４ａ及びドレイン領域４４ｂを形成する。
【００３５】
次に、図８（ｃ）に示すように、シリコン膜４５をＣＶＤ法で４Ｈ−ＳｉＣ層１１の上に１μｍ程度形成し、その後、フォトリソグラフィ法によりシリコン酸化膜４５を選択的にパターニングする。
【００３６】
更に、図９（ｄ）に示すように、リフトオフ法を用いてソース領域４４ａ及びドレイン領域４４ｂの上に電極層４７を形成する。即ち、第２のレジスト層４６を６Ｈ−ＳｉＣ基板１０の上に形成し、続いてフォトリソグラフィ法により、第２のレジスト層４６を選択的にパターンニングする。次に、Ｔｉを蒸着法により６Ｈ−ＳｉＣ基板１０の上に形成した後、第２のレジスト層４６を除去し、図９（ｅ）に示すように、ソース領域４４ａ及びドレイン領域４４ｂの上にＴｉである電極層４７が残存する。
【００３７】
次に、同様なリフトオフ法を用いてゲート電極形成を行う。先ず、図示しない第３のレジスト層を６Ｈ−ＳｉＣ基板４０の上に形成し、続いてフォトリソグラフィ法により、選択的にパターンニングする。続いて、Ｔｉを蒸着法により６Ｈ−ＳｉＣ基板４０の上に形成した後、第３のレジスト層を除去する。これにより、Ｔｉであるゲート電極４８が形成される。また、ゲート電極４８はソース領域４４ａに近い部分は６Ｈ−ＳｉＣ基板上に形成され、ドレイン領域４４ｂに近い部分は絶縁膜４５の上に形成される。
【００３８】
本実施の形態によれば、ＳｉＣによる高いキャリア移動度と共に、以下の効果が得られる。即ち、ドレイン領域４４ｂに近い部分のゲート電極４８は絶縁膜４５の上に形成されているため、ドレイン領域４４ｂ側のゲート電極端部の電界が緩和される。このため、ドレイン耐圧低下を抑制する。従って、パワートランジスタ等のスウィッチング素子においては低いオン抵抗、高い耐圧の特性が得られる。
【００３９】
更に、本発明による半導体装置の第４の実施の形態の変形例を図１０に示す。この変形例ではゲート電極４８の下にゲート酸化膜４５ａを形成していることが特徴である。これにより、ゲートリーク電流を低減することが可能になる。なお、ゲート酸化膜を形成する構造は本実施の形態に限らず用いることができる。
【００４０】
（第５の実施の形態）
図１１及び図１２は本発明による半導体装置の製造方法の第５の実施の形態を工程順に示す断面図である。また、図１２（ｅ）は本発明による半導体装置の第５の実施の形態を示している。
【００４１】
図１１（ａ）に示すように、真性型６Ｈ−ＳｉＣ基板５０を用意する。真性型６Ｈ−ＳｉＣ基板５０は基板面方位角度を所定の面方位から数度程度ずらすステップ制御薄膜成長法が可能な半導体基体であり、表面領域は半導体層と称することができる。そこで６Ｈ−ＳｉＣ基板５０の上にｎ型４Ｈ−ＳｉＣ層５１を膜厚０．０１〜０．１μｍ程度形成する。膜の形成には原料材料を用いた昇華法或いは原料ガスを用いたＣＶＤ法を適用し、ｎ型不純物として窒素をキャリア濃度１×１０^１７／ｃｍ^３〜１×１０^１９／ｃｍ^３程度、導入する。
【００４２】
続いて、図１１（ｂ）に示すように、第１のレジスト層５２を４Ｈ−ＳｉＣ層５１の上に塗布し、フォトリソグラフィ法を用い、続く工程でソース領域５４ａ及びドレイン領域５４ｂとなるべき領域上の第１のレジスト層５２の一部を選択的に除去する。更に、ｎ型不純物イオン５３として燐或いは窒素をドーズ量１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、イオン注入法によって６Ｈ−ＳｉＣ基板５０に導入した後、１５００℃程度の熱処理により不純物活性化を行い、ソース領域５４ａ及びドレイン領域５４ｂを形成する。
【００４３】
次に、図１１（ｃ）に示すように、第２のレジスト層５５を塗布法で４Ｈ−ＳｉＣ層５１の上に１μｍ程度形成し、その後、フォトリソグラフィ法により第２のレジスト層５５を選択的にパターニングする。更に、リフトオフ法を用いてソース領域５４ａ及びドレイン領域５４ｂの上に電極層５６を形成する。即ち、Ｎｉ膜をスパッタ法によって６Ｈ−ＳｉＣ基板５０及び第２のレジスト層５５の上に形成した後、第２のレジスト層５５をウェットエッチングで６Ｈ−ＳｉＣ基板５０から剥離し、第２のレジスト層５５の上に形成されているＭｏ膜も除去する。その結果、ソース領域５４ａ及びドレイン領域５４ｂの上にＮｉである電極層５６を残存させる。
【００４４】
更に、図１２（ｄ）に示すように、リフトオフ法を用いてソース領域５４ａ及びドレイン領域５４ｂの上に電極層５６を形成する。即ち、第３のレジスト層５７を６Ｈ−ＳｉＣ基板５０の上に形成し、続いてフォトリソグラフィ法により、第３のレジスト層５７を選択的にパターンニングする。次に、Ｔｉを蒸着法により６Ｈ−ＳｉＣ基板５０の上に形成した後、第３のレジスト層５７を除去し、ソース領域５４ａ及びドレイン領域５４ｂの上にＴｉである電極層５６を残存させる。
【００４５】
次に、同様なリフトオフ法を用いてゲート電極形成を行う。先ず、図示しないレジスト層を６Ｈ−ＳｉＣ基板５０の上に塗布法により形成し、続いてフォトリソグラフィ法により、選択的にパターンニングする。続いて、Ｍｏをスパッタ法により６Ｈ−ＳｉＣ基板５０の上に形成した後、レジスト層を除去する。これにより、図１２（ｅ）に示すように、ゲート電極５８が形成される。
【００４６】
次に、図１２（ｆ）に示すように、スパッタ法によりシリコン酸化膜５９を６Ｈ−ＳｉＣ基板５０の上に形成する。続いて、フォトリソグラフィ法で選択的にパターニングし、ゲート電極５８を覆うようにシリコン酸化膜５９を残存させる。更に、図示しないレジストによるリフトオフ法を用いてフィールド電極５９ａであるＭｏをシリコン酸化膜５９の上に形成する。またフィールドプレート電極はソース領域の電極に接続する。
【００４７】
本実施の形態によれば、ＳｉＣによる高いキャリア移動度による低オン抵抗及び高耐圧と共に、以下の効果が得られる。即ち、フィールドプレート電極により、ドレイン領域５４ｂ側のゲート電極端部の電界が緩和される。このため、ドレイン耐圧低下を抑制する。また、ゲートとドレイン間の寄生容量が小さくなるため、素子のスイッチング特性を向上させることができ、パワートランジスタ等の素子において低いオン抵抗、高い耐圧、高速スイッチングの特性が得られる。
【００４８】
（第６の実施の形態）
図１３（ａ）は本発明による半導体装置の第６の実施の形態を概略的に示す平面図である。半導体基体として真性型６Ｈ−ＳｉＣ基板６０にゲート電極６４を挟んでソース領域６２ａ及びドレイン領域６２ｂが形成され、また、電極層６３が形成されている構造はこれまでの実施の形態と同じである。異なる点は、ゲート電極とソース側電極との間の半導体層の一部にＰ型領域６５が形成されている点であり、ゲート電極６４の下の６Ｈ−ＳｉＣ基板６０に発生する少数キャリアである正孔をソース側に流すことを目的としている。
【００４９】
図１３（ｂ）及び（ｃ）は上述した本発明による半導体装置の第６の実施の形態を示す断面図であり、（ｂ）Ａ−Ａ断面、（ｃ）は図１３（ａ）のＢ−Ｂ断面をそれぞれ拡大したものである。図１３（ｂ）は第１の実施の形態と同じ構造であるため、ここでの説明は省略する。一方、図１３（ｃ）においては、Ｐ型領域６５がゲート電極の下の６Ｈ−ＳｉＣ基板６０とソース領域６２ａの下の６Ｈ−ＳｉＣ基板６０の間に存在しており、ソース電極側と接続している。以下、図１４及び図１５を用いて本発明の半導体装置の製造方法の第６の実施の形態を説明する。これらの図では、図１３（ａ）のＡ−Ａ位置の断面を示し、Ｐ型領域６５の説明を行う図１４（ｃ）だけはＢ−Ｂ位置の断面を示す。
【００５０】
図１４（ａ）に示すように、真性型６Ｈ−ＳｉＣ基板６０を用意する。真性型６Ｈ−ＳｉＣ基板６０は基板面方位角度を所定の面方位から数度程度ずらすステップ制御薄膜成長法が可能な半導体基体であり、表面領域は半導体層と称することができる。そこで、６Ｈ−ＳｉＣ基板６０の上にｎ型４Ｈ−ＳｉＣ層６１を膜厚０．０１〜０．１μｍ程度形成する。膜の形成には原料材料を用いた昇華法或いは原料ガスを用いたＣＶＤ法を適用し、ｎ型不純物として窒素をキャリア濃度１×１０^１７／ｃｍ^３〜１×１０^１９／ｃｍ^３程度、導入する。
【００５１】
続いて、図１４（ｂ）に示すように、第１のレジスト層６６をｎ型４Ｈ−ＳｉＣ層６１の塗布し、フォトリソグラフィ法を用い、続く工程でソース領域及びドレイン領域となるべき領域の第１のレジスト層６６の一部を選択的に除去。更に、ｎ型不純物イオン６７として燐或いは窒素をドーズ量１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、イオン注入法によって６Ｈ−ＳｉＣ基板６０に導入した後、１５００℃程度の熱処理によりｎ型不純物イオン６７の活性化を行い、ソース領域６２ａ及びドレイン領域６２ｂを形成する。
【００５２】
次に、図１４（ｃ）に示すように、第２のレジスト層６６ａをｎ型４Ｈ−ＳｉＣ層６１の塗布し、その後、フォトリソグラフィ法を用いてｎ型４Ｈ−ＳｉＣ層６１の上のｐ型領域６５となる第２のレジスト層６６ａの一部を選択的にパターニングする。更に、ｐ型不純物イオン６７ａであるボロンをドーズ量１×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２程度、イオン注入法によって６Ｈ−ＳｉＣ基板６０に導入した後、１５００℃程度の熱処理により不純物活性化を行い、ｐ型領域６５を形成する。
【００５３】
次に、図１５（ｄ）に示すように、第３のレジスト層６８を塗布法でｎ型４Ｈ−ＳｉＣ層６１の上に１μｍ程度形成し、その後、フォトリソグラフィ法により第３のレジスト層６８を選択的にパターニングする。更に、リフトオフ法を用いてソース領域６２ａ及びドレイン領域６２ｂの上に電極層６９を形成する。即ち、Ｍｏをスパッタ法により６Ｈ−ＳｉＣ基板６０の上に形成した後、第３のレジスト層６８を除去し、図１５（ｅ）に示すように、ソース領域６２ａ及びドレイン領域６２ｂの上にＭｏである電極層６９を残存させる。
【００５４】
次に、同様なリフトオフ法を用いてゲート電極形成を行う。先ず、第４のレジスト層７０を６Ｈ−ＳｉＣ基板６０の上に形成し、続いてフォトリソグラフィ法により、選択的にパターンニングする。続いて、Ｍｏをスパッタ法により６Ｈ−ＳｉＣ基板７０の上に形成した後、第４のレジスト層７０を除去する。これにより、ゲート電極７１が形成される。
【００５５】
本実施の形態によれば、ＳｉＣによる高いキャリア移動度による低オン抵抗及び高耐圧と共に、以下の効果が得られる。即ち、トランジスタのチャネル領域においてアバランシェ降伏が発生し、少数キャリアとして正孔がチャネル領域下の６Ｈ−ＳｉＣ基板６０に形成された場合、それをソース電極側に導き、ドレイン耐圧の低下を防ぐ。このため、パワートランジスタ等のスイッチング素子において高い耐圧の特性が得られる。
【００５６】
更に、本発明による半導体装置の第６の実施の形態の変形例を図１６（ａ）及び（ｂ）に示す。本変形例は図１３（ａ）に示すＰ型領域が形成されているが、断面としては図１３（ａ）のＡ−Ａ位置の断面を示している。この変形例ではゲート電極７１の下にゲート酸化膜７１ａを形成していることが特徴である。これにより、ゲートリーク電流を低減することが可能になる。なお、ゲート酸化膜を形成する構造は本実施の形態に限らず用いることができる。
【００５７】
なお、本発明は上述した実施形態に何ら限定されるものではない。第１の半導体層は６Ｈ−ＳｉＣ、第２半導体層は４Ｈ−ＳｉＣだけでなく、第１の半導体層と第２半導体層とのバンドギャップの大きさの関係が成立するのであればどのような半導体でも良い。例えば、ＳｉＣにおいては、バンドギャップの大きさは４Ｈ−ＳｉＣ＞６Ｈ−ＳｉＣ＞３Ｈ−ＳｉＣである。また、Ｓｉ、ＧａＮ、ダイヤモンド等のＳｉＣとは異種の半導体を組み合わせても良いことは勿論である。
【００５８】
半導体基体もＳｉＣに限らず、Ｓｉ或いはＳＯＩであっても良い。また、イオン注入によって導入される不純物の種類はＮ型半導体領域、Ｐ型半導体領域、それぞれに適合するものであれば使用できることはもちろんである。更に、酸化膜の形成方法は通常のＣＶＤ法に限らず、プラズマ、イオン、ラジカル等を用いたＣＶＤ法、或いはスパッタ法等を用いることができる。また、ゲート酸化膜はシリコン酸化膜に限らず、シリコン窒化膜、金属酸化膜等を用いても良く、更に、それらを複数に渡って積層しても良い。電極層の材料及び形成方法等もスパッタ法の限らず、蒸着法、ＣＶＤ法等を用いることができる。更に、リソグラフィ法、エッチング法等の他の半導体装置の製造方法等においても、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５９】
【発明の効果】
以上、詳述したように、本発明によれば、第１の炭化珪素材料で構成される半導体層に、それよりもバンドギャップの大きい第２の炭化珪素材料で構成される半導体層を形成することにより、電界効果トランジスタにおけるチャネル領域を、第１の炭化珪素材料で構成される半導体層の、第２の炭化珪素材料で構成される半導体層との界面側に形成する。第１の炭化珪素材料で構成される半導体層と第２の炭化珪素材料で構成される半導体層との界面が滑らかなため、チャネル領域を走行するキャリアが高い移動度を持つ。このため、低いオン抵抗と高耐圧とを持つ電界効果トランジスタを含む半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図３】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図５】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図６】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図７】本発明による半導体装置の第３の実施の形態の変形例を示す断面図。
【図８】本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す断面図。
【図９】本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す断面図。
【図１０】本発明による半導体装置の第４の実施の形態の変形例を示す断面図。
【図１１】本発明による半導体装置の製造方法の第５の実施の形態を工程順に示す断面図。
【図１２】本発明による半導体装置の製造方法の第５の実施の形態を工程順に示す断面図。
【図１３】本発明による半導体装置の製造方法の第６の実施の形態を示す概略的な平面図及び工程順に示す断面図。
【図１４】本発明による半導体装置の製造方法の第６の実施の形態を工程順に示す断面図。
【図１５】本発明による半導体装置の製造方法の第６の実施の形態を工程順に示す断面図。
【図１６】本発明による半導体装置の第６の実施の形態の変形例を示す断面図。
【符号の説明】１０、３０、４０、５０、６０ 真性型６Ｈ−ＳｉＣ基板
１１、２３、３１、４１、５１、６１ ｎ型４Ｈ−ＳｉＣ層
１２、２４、３２、４２、５２、６６ 第１のレジスト層
１３、２５、３３、４３、５３、６７ ｎ型不純物イオン
１４、２６ ソース及びドレイン領域
１５、２７、３５、５５、６６ａ 第２のレジスト層
１６、２８、３６、４７、５６、６３、６９ 電極層
１７、２９、３７、４６、５７、６８ 第３のレジスト層
１８、２９ａ、３８、４８、５８、６４、７１ ゲート電極
２０ ４Ｈ−ＳｉＣ基板
２１ 真性型４Ｈ−ＳｉＣ層
２２、３０ｂ 真性型６Ｈ−ＳｉＣ層
３０ａ 高濃度Ｐ型６Ｈ−ＳｉＣ基板
３４ａ、４４ａ、５４ａ、６２ａ ソース領域
３４ｂ、４４ｂ、５４ｂ、６２ｂ ドレイン領域
４５、５９、７１ｂ シリコン酸化膜
４５ａ、７１ａ ゲート酸化膜
５９ａ フィールドプレート電極
６５ Ｐ型領域
６７ａ Ｐ型不純物イオン
７０ 第４のレジスト層

Claims (23)

1. 少なくとも表面領域が、第１の材料で構成される第１の半導体層からなる半導体基体と、
   前記第１の半導体層上に形成され、かつ、前記第１の半導体層よりもバンドギャップが大きい第２の材料で構成される第２の半導体層と、
   前記第２の半導体層の一領域上に形成されたゲート電極と、
   前記第２の半導体層の前記一領域を挟むと共に、その接合深さが前記第２の半導体層を越えるように前記第２の半導体層及び第１の半導体層に形成されたソース及びドレイン領域とを
   備えた電界効果トランジスタを有し、前記第１の材料及び第２の材料が炭化珪素であることを特徴とする半導体装置。
2. 少なくとも表面領域が、前記第２の材料で構成される第１の半導体層からなる半導体基体と、
   前記第１の半導体層上に形成され、かつ、前記第１の半導体層よりもバンドギャップが小さい第１の材料で構成される第２の半導体層と、
   前記第２の半導体層上に形成された前記第２の材料で構成される第３の半導体層と、
   前記第３の半導体層の一領域上に形成されたゲート電極と、
   前記第３の半導体層の前記一領域を挟むと共に、その接合深さが前記第３の半導体層を越えるように、少なくとも前記第３の半導体層及び第２の半導体層に形成されたソース及びドレイン領域とを
   備えた電界効果トランジスタを有し、前記第１の材料及び第２の材料が炭化珪素であることを特徴とする半導体装置。
3. 前記第２の材料で構成される第２の半導体層上に、更に、第１の材料で構成される半導体層及び第２の材料で構成される半導体層を交互に積層することを特徴とする請求項１に記載の半導体装置。
4. 前記第２の材料で構成される前記第３の半導体層上に、更に、第１の材料で構成される半導体層及び第２の材料で構成される半導体層を交互に積層することを特徴とする請求項２に記載の半導体装置。
5. 前記第１の材料で構成される半導体層が６Ｈ−ＳｉＣであり、前記第２の材料で構成される半導体層が４Ｈ−ＳｉＣであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
6. 前記ドレイン領域を構成する半導体層の領域と前記ゲート電極下の半導体層の領域との間隔が、前記ソース領域を構成する半導体層の領域と前記ゲート電極下の半導体層の領域との間隔よりも長いことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
7. 前記ゲート電極のドレイン領域側とその下層の半導体層の領域との間に、絶縁膜が形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
8. 前記ゲート電極の上に絶縁膜を介してフィールドプレート電極が形成されており、がつ、前記フィールドプレート電極が前記ソース領域と接続していることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
9. 前記ソース領域の電極層下の半導体層の領域と、前記ゲート電極下の半導体層の領域との間の領域の一部に、前記ソース領域の導電型とは異なる導電型の半導体層の領域が形成されていることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
10. 前記半導体基体が前記ソース領域の導電型とは異なる導電型であり、前記ソース領域が前記半導体基体に電気的に接続していることを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体装置。
11. 前記ドレイン領域を構成する半導体層の領域と前記ゲート電極下の半導体層の領域との間隔が、前記第１の材料で構成される半導体層の厚さよりも大きいことを特徴とする請求項１０に記載の半導体装置。
12. 積層された前記半導体層における最上層に形成された半導体層と前記ゲート電極との間にゲート絶縁膜が形成されていることを特徴とする請求項６乃至請求項１１のいずれか１項に記載の半導体装置。
13. 前記ゲート絶縁膜は複数の積層された膜であることを特徴とする請求項１２に記載の半導体装置。
14. 少なくとも表面領域が、第１の炭化珪素材料で構成される第１の半導体層からなる半導体基体上に、前記第１の半導体層よりもバンドギャップが大きい第２の炭化珪素材料で構成される第２の半導体層を形成する工程と、
    前記第２の半導体層を越えて、前記第１の半導体層に接合深さが及ぶように、前記第２の半導体層及び前記第１の半導体層に選択的に不純物を導入し、相互に離れたソース及びドレイン領域を形成する工程と、
    前記ソース及びドレイン領域上に電極層を形成する工程と、
    前記ソース及びドレイン領域に挟まれた前記第２の半導体層の一領域上に、ゲート電極を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
15. 少なくとも表面領域が、第２の炭化珪素材料で構成される第１の半導体層からなる半導体基体上に、前記第１の半導体層よりもバンドギャップが小さい第１の炭化珪素材料で構成される第２の半導体層を形成する工程と、
    前記第２の半導体層上に、前記第２炭化珪素の材料で構成される第３の半導体層を形成する工程と、
    前記第３の半導体層を越えて、前記第２の半導体層に接合深さが及ぶように、前記第３の半導体層及び前記第２の半導体層に選択的に不純物を導入し、相互に離れたソース及びドレイン領域を形成する工程と、
    前記ソース及びドレイン領域上に電極層を形成する工程と、
    前記ソース及びドレイン領域に挟まれた前記第３の半導体層の一領域上に、ゲート電極を形成する工程とを
    有することを特徴とする半導体装置の製造方法。
16. 前記第２の半導体層を形成する工程と、前記ソース及びドレイン領域を形成する工程との間に、前記第２の半導体層上に、更に、第１の炭化珪素材料で構成される半導体層及び第２の炭化珪素材料で構成される半導体層を交互に積層化する工程を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
17. 前記第３の半導体層を形成する工程と、前記ソース及びドレイン領域を形成する工程との間に、前記第３の半導体層上に、更に、第１の炭化珪素材料で構成される半導体層及び第２の炭化珪素材料で構成される半導体層を交互に積層化する工程を有することを特徴とする請求項１５に記載の半導体装置の製造方法。
18. 前記第１の炭化珪素材料で構成される半導体層が６Ｈ−ＳｉＣであり、前記第２の炭化珪素材料で構成される半導体層がｎ型４Ｈ−ＳｉＣであることを特徴とする請求項１４乃至請求項１７のいずれか１項に記載の半導体装置の製造方法。
19. 前記ドレイン領域の半導体層の領域と前記ゲート電極下の第半導体層の領域との間隔が、前記ソース領域の半導体層の領域と前記ゲート電極下の半導体層の領域との間隔よりも長いことを特徴とする請求項１４乃至請求項１８のいずれか１項に記載の半導体装置の製造方法。
20. 前記ソース及びドレイン領域上に電極層を形成する工程と、前記ソース及びドレイン領域に挟まれた前記の半導体層の一領域上に、ゲート電極を形成する工程との間に、
    絶縁膜を形成する工程と、
    前記絶縁膜を選択的にパターニングする工程とを
    有することを特徴とする請求項１４乃至請求項１９のいずれか１項に記載する半導体装置の製造方法。
21. 前記ゲート電極を形成した後、
    前記ゲート電極の上に絶縁膜を形成する工程と、
    前記絶縁膜の上にフィールドプレート電極を形成する工程とを
    有することを特徴とする請求項１４乃至請求項２０のいずれか１項に記載する半導体装置の製造方法。
22. 前記ソース及びドレイン領域を形成する工程と、前記ソース及びドレイン領域上に電極層を形成する工程との間に、前記ソース及びドレイン領域の導電型とは異なる導電型の不純物領域を形成する工程を有することを特徴とする請求項１４乃至請求項２１のいずれか１項に記載する半導体装置の製造方法。
23. 前記半導体層を積層する工程と前記ソース及びドレイン領域を形成する工程との間に、ゲート絶縁膜を形成する工程を含むことを特徴とする請求項１９乃至請求項２２のいずれか１項に記載する半導体装置の製造方法。

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