JP2004282783A - 制御型スルーレート出力バッファ - Google Patents
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Abstract
【解決手段】 本出力バッファは、入力段と、充電段と、放電段と、ホールドダウン段と、出力段とを有している。出力段は、第一ノードと出力ノードとの間に接続されており、その充電段及び放電段の期間中に第一ノードにおけるスルーレートを追従し、従って出力ノードにおける出力信号の上昇及び下降スルーレートは、第一ノードの上昇及び下降スルーレートと実質的に等しい。
【選択図】 図1
Description
従って、コンデンサC2の容量又は第一充電用電流ISW1を調節することにより、出力バッファのタイミング条件を充足し且つオーバーシュート及びアンダーシュートを減少させる上昇スルーレートを発生させることが可能である。本発明の好適実施例においては、約0.53V/ns(1.6mA/3.0pF)の上昇スルーレートが発生される。付加的な1pFがノードA上のシリコン接合負荷から発生するが、それはコンデンサC2により反映されることはない。
112 入力段
114 充電段
116 放電段
118 ホールドダウン段
120 出力段
Claims (20)
- 制御型スルーレート出力バッファにおいて、
第1入力信号が第1論理状態を有する場合に第1充電電流を通過させ且つ前記第1入力信号が第2論理状態を有する場合に実質的に電流を通過させることのない第1スイッチと、第2入力信号が第2論理状態を有する場合に第1放電電流を通過させ且つ前記第2入力信号が第1論理状態を有する場合に実質的に電流を通過させることのない第2スイッチと、を具備している入力段、
前記第1充電電流をミラー動作して制御ノードへ第2充電電流を供給する充電段、
前記第1放電電流をミラー動作して前記制御ノードから第2放電電流を吸い込む放電段、
前記制御ノードへ接続しているコンデンサであって、前記制御ノード上の制御電圧が、前記第2充電電流と前記コンデンサの容量とによって画定される第1上昇スルーレートで高電圧へ上昇し且つ前記第2放電電流と前記コンデンサの容量とによって画定される第1下降スルーレートで前記高電圧から中間電圧へ下降し、前記第1上昇及び下降スルーレートが実質的に等しいコンデンサ、
前記制御ノード及び出力ノードへ接続されている出力段であって、前記第1上昇スルーレートを実質的に追跡する第2上昇スルーレートで出力電圧を上昇させるために前記出力ノードへ第1出力電流を供給し且つ前記第1下降スルーレートを実質的に追跡する第2下降スルーレートで出力電圧をプルダウンするために前記出力ノードから第2出力電流を吸い込み、出力電圧が実質的に前記第1下降スルーレートで下降すべく制限する前記制御ノードへ接続している第1トランジスタを具備している出力段、
前記制御ノード及び出力ノードへ接続しており、前記制御電圧が前記中間電圧に到達する場合に、前記制御電圧を前記中間電圧から低電圧へプルダウンし且つ前記出力ノードを低電圧へプルダウンするホールドダウン段、
を有していることを特徴とする出力バッファ。 - 請求項1において、前記出力段が、
前記制御ノード及び出力ノードへ接続しており、前記第1出力電流を供給する第2トランジスタ、
前記第1トランジスタへ接続しており、前記第2出力電流を吸い込む第3トランジスタ、
を有していることを特徴とする出力バッファ。 - 請求項2において、前記放電段が、
前記第1放電電流をミラー動作する第4トランジスタ、
前記第3及び第4トランジスタへ接続しており、トランジスタ電流を吸い込む第5トランジスタ、
を有していることを特徴とする出力バッファ。 - 請求項3において、前記放電段が、更に、前記第3、第4、第5トランジスタ及び前記制御ノードへ接続している第6トランジスタを有していることを特徴とする出力バッファ。
- 請求項4において、前記第6トランジスタが該トランジスタ電流をミラー動作して前記第2放電電流を吸い込むことを特徴とする出力バッファ。
- 請求項5において、前記放電段が、更に、前記第4トランジスタと接地との間に接続されている抵抗を包含していることを特徴とする出力バッファ。
- 請求項5において、前記ホールドダウン段が、更に、
前記出力ノードと接地との間に接続されている第7トランジスタ、
前記制御ノードへ接続している入力と、前記第7トランジスタへ接続している出力とを具備している第1インバータ、
を有していることを特徴とする出力バッファ。 - 請求項7において、前記ホールドダウン段が、更に、
前記第1インバータの出力へ接続しているゲートと、接地へ接続しているソースと、前記第3、第4、第5、第6トランジスタへ接続しているドレインとを具備している第8トランジスタ、
前記第1インバータの出力へ接続している入力を具備している第2インバータ、
を有していることを特徴とする出力バッファ。 - 請求項8において、前記ホールドダウン段が、更に、前記第4トランジスタ及び前記第2インバータの出力へ接続している第9トランジスタを包含していることを特徴とする出力バッファ。
- 請求項8において、前記ホールドダウン段が、更に、
前記制御ノードと接地との間に接続されており抵抗を介して電源へ接続されているゲートを具備している第9トランジスタを包含していることを特徴とする出力バッファ。 - 請求項7において、前記充電段が、
前記第1充電電流をミラー動作して前記第2充電電流を出力し且つゲートを具備している第8トランジスタ、
第9トランジスタ電流を供給する第9トランジスタ、
前記第9トランジスタ電流をミラー動作して前記第8トランジスタのゲートへターンオフ電流を供給する第10トランジスタ、
を包含していることを特徴とする出力バッファ。 - 請求項11において、前記充電段が、更に、
電圧ノード、
前記電圧ノードと接地との間に接続されており第11トランジスタ電流を供給する第11トランジスタ、
前記第11トランジスタ電流をミラー動作して前記第9トランジスタ電流を吸い込む第12トランジスタ、
を有していることを特徴とする出力バッファ。 - 請求項12において、前記充電段が、更に、電源ノードと前記電圧ノードとの間に接続されている抵抗を包含していることを特徴とする出力バッファ。
- 請求項1において、前記第2充電電流が前記第1充電電流よりも大きいことを特徴とする出力バッファ。
- 請求項1において、前記ホールドダウン段が、更に、
前記出力ノードと接地との間に接続されている第2トランジスタ、
前記制御ノードへ接続している入力と、前記第2トランジスタへ接続している出力とを具備している第1インバータ、
を包含していることを特徴とする出力バッファ。 - 請求項15において、前記ホールドダウン段が,更に、
前記第1インバータの出力へ接続しているゲートと接地へ接続しているソースとを具備している第3トランジスタ、
前記第1インバータの出力へ接続している入力を具備している第2インバータ、
を包含していることを特徴とする出力バッファ。 - 請求項16において、前記ホールドダウン段が、更に、前記入力段及び前記第2インバータの出力へ接続している第4トランジスタを包含していることを特徴とする出力バッファ。
- 請求項16において、前記ホールドダウン段が、更に、前記制御ノードと接地との間に接続されており、抵抗を介して電源へ接続しているゲートを具備している第4トランジスタを包含していることを特徴とする出力バッファ。
- 請求項1において、前記第2入力信号が前記第1入力信号の反転したものであることを特徴とする出力バッファ。
- 請求項1において、前記入力段が、
前記第1充電電流を供給する第2トランジスタ、
電源ノードと前記第2トランジスタとの間に接続している第1抵抗、
前記第1放電電流を供給する第3トランジスタ、
前記電源ノードと前記第2トランジスタとの間に接続している第2抵抗、
を包含していることを特徴とする出力バッファ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US91429492A | 1992-07-15 | 1992-07-15 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17447393A Division JP3647474B2 (ja) | 1992-07-15 | 1993-07-14 | 制御型スルーレート出力バッファ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004282783A true JP2004282783A (ja) | 2004-10-07 |
JP3613528B2 JP3613528B2 (ja) | 2005-01-26 |
Family
ID=25434150
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17447393A Expired - Lifetime JP3647474B2 (ja) | 1992-07-15 | 1993-07-14 | 制御型スルーレート出力バッファ |
JP2004142466A Expired - Fee Related JP3613528B2 (ja) | 1992-07-15 | 2004-05-12 | 制御型スルーレート出力バッファ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17447393A Expired - Lifetime JP3647474B2 (ja) | 1992-07-15 | 1993-07-14 | 制御型スルーレート出力バッファ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5311077A (ja) |
JP (2) | JP3647474B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008529358A (ja) * | 2005-01-20 | 2008-07-31 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 反比例するプロセス依存参照電流を使用してスルーレート制御する出力バッファ |
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Publication number | Priority date | Publication date | Assignee | Title |
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US9013938B1 (en) | 2011-12-02 | 2015-04-21 | Cypress Semiconductor Corporation | Systems and methods for discharging load capacitance circuits |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4712021A (en) * | 1985-06-28 | 1987-12-08 | Deutsche Itt Industries Gmbh | Cmos inverter |
FR2587567B1 (fr) * | 1985-09-17 | 1987-11-20 | Thomson Csf | Circuit de conversion d'une entree differentielle en niveaux logiques cmos |
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-
1993
- 1993-04-21 US US08/049,793 patent/US5311077A/en not_active Expired - Lifetime
- 1993-07-14 JP JP17447393A patent/JP3647474B2/ja not_active Expired - Lifetime
-
2004
- 2004-05-12 JP JP2004142466A patent/JP3613528B2/ja not_active Expired - Fee Related
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JP2008529358A (ja) * | 2005-01-20 | 2008-07-31 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 反比例するプロセス依存参照電流を使用してスルーレート制御する出力バッファ |
Also Published As
Publication number | Publication date |
---|---|
JP3613528B2 (ja) | 2005-01-26 |
JPH06237155A (ja) | 1994-08-23 |
US5311077A (en) | 1994-05-10 |
JP3647474B2 (ja) | 2005-05-11 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040610 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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