JPH06237155A - 制御型スルーレート出力バッファ - Google Patents
制御型スルーレート出力バッファInfo
- Publication number
- JPH06237155A JPH06237155A JP5174473A JP17447393A JPH06237155A JP H06237155 A JPH06237155 A JP H06237155A JP 5174473 A JP5174473 A JP 5174473A JP 17447393 A JP17447393 A JP 17447393A JP H06237155 A JPH06237155 A JP H06237155A
- Authority
- JP
- Japan
- Prior art keywords
- node
- transistor
- charging
- slew rate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
ート即ち再現させる制御型スルーレート出力バッファを
提供している。本出力バッファは、入力段と、充電段
と、放電段と、ホールドダウン段と、出力段とを有して
いる。出力段は、第一ノードと出力ノードとの間に接続
されており、その充電段及び放電段の期間中に第一ノー
ドにおけるスルーレートを追従し、従って出力ノードに
おける出力信号の上昇及び下降スルーレートは、第一ノ
ードの上昇及び下降スルーレートと実質的に等しい。
Description
ものであって、更に詳細には、特定した負荷範囲に亘っ
て実質的に出力負荷とは独立的なスイッチング遅延を有
しており、且つ負荷、温度、電源及びエッジ遷移とは実
質的に独立的な制御された出力エッジレートを与えるT
TLコンパチ高速出力バッファに関するものである。
との可能な回路である。第一に、出力バッファは、一群
の入力電圧レベルを異なった一群の出力電圧レベルへ変
換することがしばしば要求される。出力バッファは、更
に、その出力バッファがECL即ちエミッタ結合論理と
共に内部的に設計される場合であっても、TTLコンパ
チ即ち互換性の出力信号を発生することが必要とされる
場合が多々ある。更に、出力バッファは、通常、大きな
電圧の振れによってプリント回路基板上の高度に容量的
に負荷がかけられている信号及びバスラインを駆動する
ことが要求される。
される出力バッファは、しばしば、電圧変換及び容量駆
動特性を有するのみならず、厳しいタイミング拘束条件
を充足することが必要とされる。これらのタイミング拘
束条件としては、(1)出力負荷、周囲温度変化、電源
電圧、遷移極性とは独立的な一定のバッファ遅延、及び
(2)制御されたランプレート特性を示す出力エッジな
どがある。
ファとして使用される場合には、厳しいタイミング拘束
条件は特に重要である。出力クロックドライババッファ
は、集積回路基板上のその他の集積回路に対して重要な
システムクロック信号を供給し、且つそれが発生された
集積回路へフィードバックされる場合がある。
ドライバを有する場合があり、その場合に、各ドライバ
は他のクロック信号から位相がオフセットされているク
ロック信号を駆動する。各ドライバが異なった出力負荷
を有する場合であっても、各ドライバは異なったクロッ
ク信号間で臨界的なタイミング関係を充足するものでな
ければならない。
範囲に亘ってその負荷とは独立的な一定の遅延を有する
出力バッファに対する需要が存在している。出力が高又
は低の何れかから低又は高へ遷移するために必要な時間
はバッファ遅延の主要な部分であるから、負荷、温度、
VCC電圧、遷移極性における変動に亘って制御された出
力スルーレートを有するバッファは、この臨界的なタイ
ミング条件を充足することが可能である。臨界的なタイ
ミング条件を充足することが可能であることに加えて、
制御された出力スルーレートの別の利点は、出力波形に
おいてのオーバーシュート及びアンダーシュートを最小
とする値に設定することが可能であるということであ
る。制御されていない高速なエッジを有するバッファ
は、誘導性リードを有する環境において使用される場合
には、出力信号上にリンギングを発生する場合があり、
それは該出力により供給される回路内にタイミングエラ
ーを発生する場合がある。従って、負荷、温度及び遷移
極性と独立した制御可能で滑らかな出力遷移を供給する
出力バッファを提供することが望まれている。
力バッファの出力ノードへリピート即ち再現させる制御
型スルーレート出力バッファを提供している。本出力バ
ッファは入力段を有しており、該入力段は、電源から電
流源への一定電流に対し電流経路を交互に与えることに
より入力信号に応答する充電部分と放電部分とを有して
いる。充電段は、第一充電電流の大きさにより及びコン
デンサの容量により設定される上昇スルーレートで第一
ノードを高電圧へ充電することにより該充電部分におけ
る電流に応答する。放電段は、第一ノードの上昇スルー
レートに実質的に等しい下降スルーレートで第一ノード
を中間低電圧へ放電することにより前記放電部分内の電
流に応答する。第一ノードにおける上昇及び下降スルー
レートは、特定した温度範囲、特定した電源範囲、特定
した容量性負荷範囲に亘って実質的に一定であり、且つ
上昇及び下降スルーレートは実質的に等しい。
ン段が、第一ノードを低電圧へプルダウンし且つ出力ノ
ードを最終的な低電圧へプルダウンすることにより、第
一ノードの中間低電圧への放電に応答する。第一ノード
と出力ノードとの間に接続されている出力段は、その充
電及び放電期間中に第一ノードにおけるスルーレートに
追従し、従って出力ノードの上昇及び下降スルーレート
は第一ノードの上昇及び下降スルーレートと実質的に等
しい。
た非反転型制御型スルーレート出力バッファ110を示
している。出力バッファ110は、最大で30MHzま
での周波数を有することの可能な入力信号DIGを受取
る差動入力段112を有している。充電段114がノー
ドAにおいて電圧を発生し、それはコンデンサC20の
容量及び第一充電電流ISW1の大きさにより実質的に
設定される上昇スルーレートを有している。放電段11
6は実質的にノードAにおける上昇スルーレートに等し
い下降スルーレートでノードAにおける電圧を放電す
る。ノードAにおける上昇及び下降スルーレートは、−
55℃乃至+125℃の温度範囲、4.5V乃至5.5
Vの電源範囲、15pF乃至65pFの出力容量負荷範
囲に亘って実質的に一定であり、且つ上昇及び下降スル
ーレートは実質的に等しい。ホールドダウン段118は
ノードAにおいての及び出力ノードOUTにおいての高
から低への電圧遷移の終了を制御する。出力段120
は、充電段及び放電段期間中ノードAにおけるスルーレ
ートを追従し、従って出力ノードOUTの上昇及び下降
スルーレートはノードAの上昇及び下降スルーレートと
実質的に等しい。
分124と放電部分126とを有しており、その各々は
電源VCCから電流源128への一定の電流ISWに対し
ての電流経路を交互に供給する。本発明の好適実施例に
おいては、一定電流ISWは約320μAである。
ンジスタP2を有しており、そのソースは充電用抵抗R
1を介して電源VCCへ接続しており、且つNPN充電用
入力トランジスタQ8が設けられており、そのコレクタ
は充電用トランジスタP2の共通接続されたゲート及び
ドレインへ接続している。充電用入力トランジスタQ8
のベースは、入力信号DIGを受取るべく接続されてお
り、一方そのエミッタは電流源128へ接続している。
ド接続型放電用トランジスタP3を有しており、そのソ
ースは放電用抵抗R2を介して電源VCCへ接続してお
り、且つNPN放電用入力トランジスタQ9が設けられ
ており、そのコレクタは放電用トランジスタP3の共通
接続されたゲート及びドレインへ接続している。放電用
入力トランジスタQ9のベースは、相補的入力信号CD
IG(入力信号DIGに対して180度位相がずれてい
る)を受取るべく接続されている。トランジスタQ9の
エミッタは電流源128へ接続している。
入力信号DIGが低(約3V)であると、トランジスタ
Q8はターンオフする。このことは、トランジスタQ8
及び充電用トランジスタP2をして電流源128により
吸込まれる一定電流ISWの実質的にどの部分も供給す
ることはない。一方、充電用入力トランジスタQ8への
入力信号DIGが高(約3.6V)であると、トランジ
スタQ8はターンオンする。このことは、トランジスタ
Q8及び充電用トランジスタP2をして、実質的に全て
の一定電流ISWを供給する。
ースへの相補的信号CDIGが低電圧であると、トラン
ジスタQ9はターンオフし、トランジスタQ9及び放電
用トランジスタP3をして電流源128により吸込まれ
る一定電流ISWの実質的にどの部分も供給することが
ない。放電用入力トランジスタQ9のベースへの信号C
DIGが高電圧であると、トランジスタQ9はターンオ
ンし、トランジスタQ9及び放電用トランジスタP3を
して電流源128により吸込まれる一定電流ISWの実
質的に全てを供給させる。
充電用トランジスタP2は、放電用入力トランジスタQ
9及び放電用トランジスタP3が一定な電流ISWの実
質的にどの部分も供給することがない場合に、一定な電
流ISWの実質的に全てを供給し、且つ放電用入力トラ
ンジスタQ9及び放電用トランジスタP3が一定な電流
ISWの実質的に全てを供給する場合には、一定な電流
ISWの実質的にどの部分も供給することはない。
を充電用コンデンサC2へ供給することにより一定の上
昇スルーレートでノードAを充電する。
1は、そのソースを電源VCCへ接続しており、そのゲー
トを充電用トランジスタP2のゲートへ接続しており、
且つそのドレインをノードAへ接続しており、第一充電
用電流ISW1を供給する。それらのゲートは接続され
ているので、充電用トランジスタP2及び充電用ミラー
トランジスタP1は実質的に等しいゲート対ソース電圧
を有している。従って、充電用トランジスタP2のソー
ス対ドレイン電圧が正となり、従って充電用トランジス
タP2が導通状態となり始めると、充電用ミラートラン
ジスタP1も導通状態を開始する。
される電流の大きさは、これらのトランジスタの相対的
な寸法に依存する。例えば、図1に示した如く、充電用
ミラートランジスタP1の面積が充電用トランジスタP
2の面積の5倍大きいものである場合には、トランジス
タP1はトランジスタP2よりも5倍の電流を導通させ
る。従って、充電用入力トランジスタQ8及び充電用ト
ランジスタP2が一定の電流ISW、即ち約320μA
を導通させる場合には、トランジスタP1は約1.6m
Aの電流を導通させる。
ンデンサC20は、ノードAに存在する電圧を保持す
る。その容量は、図1の回路においては約2.0pFで
あるが、それはコンデンサC20により与えられる容量
が充電段114の残部により与えられる容量に対して支
配的であるように選択される。コンデンサC20は、バ
イアス従属性を有することのないポリシリコン対N+コ
ンデンサとして製造される。
ンジスタQ8が高電圧入力信号DIGを受取り且つター
ンオンする場合に、充電用ミラートランジスタP1が第
一充電用電流ISW1を発生し始める。充電用ミラート
ランジスタP1が第一充電用電流ISW1を発生する
と、コンデンサC20は充電動作を開始する。コンデン
サC20が充電動作を開始すると、ノードAにおける電
圧が次式により決定される上昇スルーレートで上昇を開
始する。
SW1を調節することにより、出力バッファのタイミン
グ条件を充足し且つオーバーシュート及びアンダーシュ
ートを減少させる上昇スルーレートを発生させることが
可能である。本発明の好適実施例においては、約0.5
3V/ns(1.6mA/3.0pF)の上昇スルーレ
ートが発生される。付加的な1pFがノードA上のシリ
コン接合負荷から発生するが、それはコンデンサC20
により反映されることはない。
タP1が、充電用入力トランジスタQ8がオフである場
合にオフ状態を維持することを確保するためのバイアス
トランジスタを有している。従って、充電用トランジス
タP2は、NチャンネルバイアストランジスタN8、N
チャンネルバイアスミラートランジスタN9、Pチャン
ネル充電用バイアストランジスタP9及びPチャンネル
充電用バイアスミラートランジスタP8によりターンオ
フされる。
続されたゲート及びドレインがバイアス抵抗R8を介し
て電源VCCへ接続しており、且つそのソースは接地へ接
続されており、バイアス電流Ibを発生し且つバイアス
トランジスタN8を横断してゲート対ソース電圧を確立
する。
ゲートをバイアストランジスタN8の共通接続されたゲ
ート及びドレインへ接続しており、そのソースを接地へ
接続しており、且つそのドレインを充電用バイアストラ
ンジスタP9の共通接続されたゲート及びドレインへ接
続しており、充電用バイアストランジスタP9を介して
等しいバイアス電流Ieをプル即ち流すことによりバイ
アス電流Ibをミラー動作即ち鏡像関係の動作を行な
う。充電用バイアストランジスタP9は、その共通接続
されたゲート及びドレインをバイアスミラートランジス
タN9のドレインへ接続しており、且つそのソースを電
源VCCへ接続しており、等しいバイアス電流Ieを供給
し且つ充電用バイアストランジスタP9を横断してゲー
ト対ソース電圧を確立する。
は、そのゲートを充電用バイアストランジスタP9の共
通接続されたゲート及びドレインへ接続しており、その
ソースを電源VCCへ接続しており、且つそのドレインを
充電用トランジスタP2のゲート及びドレインへ接続し
ており、充電用バイアストランジスタP9を介して流れ
る電流のミラー動作により低レベルの定常状態充電用バ
イアス電流Icbを発生し、それは充電用入力トランジ
スタQ8がターンオフされている場合に、充電用トラン
ジスタP2を横断してのソース対ドレイン電圧を強制的
に非導通電圧レベルとさせる。
等しくコンデンサC20を放電するためのシンク即ち吸
込み用電流ISW3を発生することにより、ノードAの
上昇スルーレートに実質的に等しい下降スルーレートで
ノードAにおける電圧を放電させる。シンク用電流IS
W3を発生するためには、第一放電用電流ISW2が最
初に発生されねばならない。
4のソースは電源VCCへ接続しており、そのゲートは放
電用トランジスタP3のゲートへ接続しており、且つそ
のドレインはノードBへ接続しており、そのゲートを放
電用トランジスタP3のゲートへ接続させることにより
第一放電用電流ISW2を発生する。それらのゲートは
共通接続されているので、放電用トランジスタP3及び
放電用ミラートランジスタP4は実質的に等しいゲート
対ソース電圧を有している。従って、トランジスタP3
のソース対ドレイン電圧が正となり且つトランジスタP
3が導通状態を開始すると、トランジスタP4も導通状
態を開始する。
される電流の量はこれらのトランジスタの相対的な寸法
に依存している。例えば、図1に示した如く、放電用ミ
ラートランジスタP4の面積が放電用トランジスタP3
の面積の約6倍大きいものである場合には、トランジス
タP4は約6倍大きい電流を導通させる。従って、トラ
ンジスタQ9及びトランジスタP3が一定の電流ISW
(約320μA)を導通する場合には、放電用ミラート
ランジスタP4は約1.9mAの電流を導通させる。
ランジスタP4のドレインと接地との間に接続されてお
り、第一放電用電流ISW2の一部を導通させる。この
小さな電流経路は、トランジスタQ4がターンオフされ
ている場合に、放電用出力トランジスタQ4内に大きな
リーク電流が発生することを防止している。
6は、その共通接続されたベース及びコレクタを放電用
ミラートランジスタP4のドレインへ接続しており、且
つそのエミッタをシンク用ダイオード抵抗R5を介して
接地へ接続しており、トランジスタQ6のベース・エミ
ッタ接合が順方向バイアスされる場合に、第一放電用電
流ISW2のほとんどを導通させる。
コレクタはノードAへ接続しており、そのベースは放電
用ミラートランジスタP4のドレインへ接続しており、
そのエミッタはシンク用ミラー抵抗R6を介して接地へ
接続しており、そのベースをシンク用トランジスタQ6
のベースへ接続することによりシンク用電流ISW3を
発生する。それらのベースは共通接続されているので、
シンク用トランジスタQ6及びシンク用ミラートランジ
スタQ5は実質的に等しいベース対エミッタ電圧を有し
ている。従って、トランジスタQ6のベース対エミッタ
電圧が順方向バイアスされ且つトランジスタQ6が導通
状態を開始すると、トランジスタQ5も導通状態を開始
する。
通される電流の量は、シンク用トランジスタQ6により
シンク即ち吸込まれる電流と実質的に等しい。本発明の
図1の実施例においては、シンク用トランジスタQ6は
約1.6mAの電流をシンク即ち吸込む。従って、放電
用入力トランジスタQ9及び放電用トランジスタP3が
一定の電流ISW(約320μA)を導通すると、放電
用ミラートランジスタP4は約1.9mAの電流を導通
し且つシンク用ミラートランジスタQ5は約1.6mA
の電流を導通させる。残りの300μAは放電用出力ト
ランジスタQ4のベースにより受取られる(この点につ
いては後に説明する)。
し且つ一定な電流ISWの実質的に全てを供給すると、
放電用ミラートランジスタP4がターンオンし且つ第一
放電電流ISW2を発生する。電流ISW2は、シンク
用ミラートランジスタQ5をターンオンさせ且つシンク
用電流ISW3を発生し、それはコンデンサC20を放
電させる。実質的に同時的に、充電用入力トランジスタ
Q8がターンオフし、その際に充電用ミラートランジス
タP1が第一充電用電流ISW1を発生することを停止
させる。
ることにより、ノードAの上昇スルーレートと実質的に
等しい下降スルーレートを発生させることが可能であ
る。本発明の好適実施例においては、約0.53V/n
sの下降スルーレート(1.6mA/3.0pF)が発
生される。
れると、ホールドダウン段118がターンオンし且つノ
ードAにおける電圧、従って出力ノードOUTにおける
電圧を約0.5Vへプルダウンさせる。
タ回路の入力端におけるノードAの電圧をモニタする。
この第一インバータ回路は、ソースを電源VCCへ接続し
ている第一PチャンネルトランジスタP7を有してお
り、且つソースを接地へ接続しておりゲートをPチャン
ネルトランジスタP7のゲートへ且つドレインをPチャ
ンネルトランジスタP7のドレインへ接続している第一
NチャンネルトランジスタN7を有しており、ノードA
の電圧が約1.5V以下へ降下すると、高状態信号HG
Hを発生する。
スタN4は、そのゲートをP及びNチャンネルトランジ
スタP7及びN7へ接続しており、ドレインを出力ノー
ドOUTへ接続しており、ソースを接地へ接続してお
り、高状態信号HGHを受取り、それに応答して、ター
ンオンし且つ出力ノードOUTを約0.5VのTTLコ
ンパチ即ち互換性の最終低電圧へプルダウンさせる。
3は、そのゲートをP及びNチャンネルトランジスタP
7及びN7のそれぞれのドレインへ接続しており、その
ドレインをノードBへ接続しており、そのソースを接地
へ接続しており、高状態信号HGHを受取って、それに
応答して、ターンオンし且つノードBに残存する第一放
電用電流ISW2をシンク即ち吸込む。
へ接続したPチャンネルトランジスタP6を有すると共
に、ソースを接地へ接続しておりゲートをPチャンネル
トランジスタP6のゲート及びノードAへ接続しており
PチャンネルトランジスタP6のドレインへ接続してい
るNチャンネルトランジスタN6を有しており、高状態
信号HGHを受取り、それに応答して、低状態信号LO
Wを発生する。
5は、そのゲートをP及びNチャンネルトランジスタP
6及びN6のそれぞれのドレインへ接続しており、その
ドレインを放電用トランジスタP3の共通接続されたゲ
ート及びドレインへ接続しており、そのソースを電源V
CCへ接続しており、低状態信号LOWを受取り、それに
応答して、ターンオンし且つ一定の電流ISWを放電用
入力トランジスタQ9へ供給する。
ンし且つ一定の電流ISWの供給を開始すると、放電用
トランジスタP3はターンオフする。なぜならば、シャ
ットオフトランジスタP5を横断しての電圧降下は放電
用トランジスタP3をオン状態に維持するのに必要なゲ
ート対ソース電圧よりも小さいからである。このこと
は、放電用トランジスタP3を横断してのソース対ドレ
イン電圧を強制的に非導通電圧レベルとさせる。
電用ミラートランジスタP4は第一放電用電流ISW2
の発生を停止する。電流ISW2が停止すると、シンク
用ミラートランジスタQ5がシンク用電流ISW3を発
生することを停止し、その際にコンデンサC20の放電
を停止させる。NPN放電用出力トランジスタQ4もタ
ーンオフされ、その際にゼロへ移行する第二放電用電流
Idの供給を停止する。
ンデンサC20の放電を継続するために、Nチャンネル
バイアスミラートランジスタN10がホールドダウン電
流Ihdを発生する。バイアスミラートランジスタN1
0は、そのゲートをバイアストランジスタN8の共通接
続されたゲート及びドレインへ接続しており、そのソー
スを接地へ接続しており、且つそのドレインをノードA
へ接続しており、バイアストランジスタN8におけるバ
イアス電流Ibをミラー動作することによりホールドダ
ウン電流Ihdを発生しようとする。
る第一充電用電流ISW1及び乗算される第一放電用電
流ISW2のそれぞれに対して多少負の温度係数を与え
ることである。温度が増加すると、トランジスタP2及
びトランジスタP3のゲート対ソース電圧は上昇し且つ
抵抗R1及び抵抗R2を横断しての電圧降下は、トラン
ジスタP1又はP4の何れかがそのゲート対ソース電圧
として見る全電圧のより小さな百分率を占めるものとな
る。
グ即ち追従するために、出力段120は、NPN充電用
出力トランジスタQ1及びNPN放電用出力トランジス
タQ4を介して、出力ノードOUTにおける容量性負荷
へ結合させる。
クタを電流制限用抵抗R9を介して電源VCCへ接続して
おり、そのベースをノードAへ接続しており、そのエミ
ッタを出力ノードOUTへ接続しており、ノードA上の
電圧をそのベース・エミッタ接合を介して出力ノードO
UTにおける容量性負荷へ結合させる。充電用出力トラ
ンジスタQ1は大型の出力装置であり、それは第一充電
用電流ISW1に与える影響を最小の状態としながら、
出力負荷を駆動するために必要な約20乃至50mAの
電流を供給することが可能である。ノードAにおける電
圧が上昇し且つトランジスタQ1のベース・エミッタ接
合が順方向バイアスとなると、トランジスタQ1は第二
充電用電流Icを発生し、それはノードA上のスルーレ
ートにより決定されるレートで容量性負荷を高電圧へ充
電する。例えば、ノードAにおける電圧が上昇したレー
トよりも遅いレートで第二充電用電流Icが容量性負荷
上の電圧を充電した場合には、トランジスタQ1のベー
ス・エミッタ接合を横断しての電圧降下は上昇を開始す
る。なぜならば、トランジスタQ1のエミッタにおける
電圧はトランジスタQ1のベースにおける電圧ほど迅速
に上昇することはないからである。しかしながら、ベー
ス・エミッタ接合を横断しての電圧降下が増加すると、
トランジスタQ1のコレクタにより供給される第二充電
用電流Icが増加し、その際に容量性負荷に対する電荷
を増加し且つ出力ノードOUTにおける電圧が上昇する
レートを増加させる。
おける電圧はベースにおける電圧−ベース・エミッタ接
合と関連する元の電圧降下に追従する。従って、充電用
出力トランジスタQ1は第二充電用電流Icを発生する
ことが可能であり、それは正の電圧の振れを介して出力
負荷上の容量を駆動するのに十分である。
力トランジスタQ1は、15pF乃至65pFの範囲内
の容量性負荷に対して出力ノードOUTにおける容量性
負荷とは独立的なノードAにおける上昇スルーレートを
追従する。
用電流Idを供給し、それは出力ノードOUTの下降レ
ートがノードAの下降レートに追従することを可能とさ
せる。
ッタをデジェネレーション抵抗R7を介して接地へ接続
しており、そのコレクタを出力ダイオード接続型NPN
トランジスタQ2を介して出力ノードOUTへ接続して
おり、そのベースをノードBへ接続しており、そのベー
スをシンク用トランジスタQ6のベースへ接続すること
により第二放電用電流Idを発生する。それらのベース
は共通接続されているので、シンク用トランジスタQ6
及び放電用出力トランジスタQ4は実質的に等しいベー
ス対エミッタ電圧を有している。従って、トランジスタ
Q6のベース対エミッタ電圧が順方向バイアスされ且つ
トランジスタQ6が導通状態を開始すると、トランジス
タQ4も導通状態となる。
れる電流の量はそのベースへ供給される電流に依存す
る。本発明の好適実施例においては、トランジスタQ4
のベースは約300μAの電流を受取る。従って、放電
用トランジスタP3が約320μAの電流を導通させる
場合には、放電用ミラートランジスタP4は約1.9m
Aの電流を導通させ且つ放電用出力トランジスタQ4は
約40mAの電流を導通させる。
作を得るためには、放電用出力トランジスタQ4は2個
のアイランド即ち島状部(不図示)として設計され、各
島状部は6個のエミッタストライプを有しており、且つ
各対のエミッタストライプは二重のベースコンタクトに
より周囲が取囲まれている。
ンジスタQ4が導通状態となると、ベースをノードAへ
接続しておりコレクタを電源VCCへ接続しており且つエ
ミッタを放電用出力トランジスタQ4のコレクタへ接続
しているNPNトラッキング即ち追従用トランジスタQ
3がノードCがノードAよりも一層速く下降しないよう
に制限する。放電用出力トランジスタQ4は40mAを
必要とし、その電流は出力トランジスタQ2又はNPN
トラッキングトランジスタQ3の何れかから来ることが
可能である。ノードCがノードAよりも一層速く下降す
ることを開始すると、NPNトラッキングトランジスタ
Q3のベース・エミッタ接合が一層強く順方向バイアス
され且つ40mAの電流のより多くの部分を導通させ、
その際にノードCの電圧をノードAの電圧−ベース・エ
ミッタ接合を横断しての電圧降下へクランプする。出力
トランジスタQ2の目的は、出力下降ランプの開始時期
において、NPNトラッキングトランジスタQ3が順方
向バイアスされたベース・エミッタ接合を有するのに近
い状態であることを確保することである。
Aは電源電圧VCCに近い電圧を有している場合がある。
この場合には、ノードCは電源電圧VCC−ベース・エミ
ッタ接合を横断しての電圧降下に等しい電圧を有してい
る。放電用出力トランジスタQ4がターンオンすると、
ノードCは降下を開始し且つ出力ノードOUTにおける
電圧はノードC上の電圧に追従する。しかしながら、ノ
ードCは、NPNトラッキングトランジスタQ3のクラ
ンプ作用によって、ノードAよりも一層速く降下するこ
とは不可能である。このエミッタホロワ効果は15pF
乃至65pFの出力負荷に対して設計されている。
り且つ−55℃乃至+125℃の周囲温度範囲に亘って
一定のスルーレートを得るために、バッファ110の全
ての電流は、最初に、一定の電流ISWに対して参照さ
れる。図1に示した如く、第一充電用電流ISW1及び
第一放電用電流ISW2は、一定の電流ISWのミラー
動作により発生される。同様に、シンク用電流ISW3
は、第一放電用電流ISW2をミラー動作することによ
り発生される。最後に、第二充電用電流Ic及び第二放
電用電流Idは、第一充電用電流ISW1により発生さ
れるノードAにおける電圧をトラッキング即ち追従する
ことにより発生される。
ほぼ独立的なものとすることが可能である場合には、一
次近似において、第一充電用電流ISW1、第一放電用
電流ISW2、シンク用電流ISW3、第二充電用電流
Ic、第二放電用電流Idも又周囲温度及び電源電圧変
動とはほぼ独立的なものとなる。
により駆動されるNPN電流源トランジスタQ7を使用
することによりほぼ温度と独立的に発生される。電流源
トランジスタQ7は、そのコレクタを充電用及び放電用
入力トランジスタQ8及びQ9のエミッタへ接続してお
り、且つそのエミッタを並列接続されている第一電流抵
抗R3及び第二電流抵抗R3Aを介して接地へ接続して
おり、そのベースにおいて電圧基準信号VREF を受取
る。
ンドギャップ電圧(不図示)を基準としており、従っ
て、周囲温度が上昇し且つ下降すると、電圧基準信号V
REF は、それを補償する量だけそれぞれ減少及び増加
し、従って一定電流ISWは継続して一定の電流レベル
で発生される。
ける変動があっても一定状態を維持する場合には、一定
の電流ISWはP+シート抵抗(90Ω/□)の直線的
変化に依存するのみである。この依存性は小さいので、
一次近似において、一定の電流ISW及び出力バッファ
110は周囲温度における変化とはほぼ独立している。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
転型制御型スルーレート出力バッファを示した概略図。
Claims (1)
- 【請求項1】 入力信号を出力ノードへ再現させる制御
型スルーレート出力バッファにおいて、前記入力信号は
低電圧レベルから高電圧レベルへ遷移し且つ高電圧レベ
ルから低電圧レベルへ遷移し、 (a)電源から電流源への一定の電流に対する電流経路
を交互に与えることにより入力信号に応答する充電部分
と放電部分とを具備する入力段が設けられており、 (b)第一充電電流の大きさ及びコンデンサの容量によ
り実質的に決定される上昇するスルーレートにおいて第
一ノードを高電圧へ充電することにより前記入力段の充
電部分における電流に応答する充電段が設けられてお
り、 (c)前記第一ノードの上昇スルーレートと実質的に等
しい下降スルーレートで前記第一ノードを中間低電圧へ
放電することにより前記入力段の放電部分における電流
に応答する放電段が設けられており、前記第一ノードの
上昇スルーレート及び下降スルーレートは特定した温度
範囲、特定した電源範囲、特定した容量性負荷範囲に亘
り実質的に一定であり、 (d)前記第一ノードへ接続されており且つ前記第一ノ
ードを低電圧へプルダウンし且つ出力ノードを最終的な
低電圧へプルダウンすることにより前記第一ノードの前
記中間低電圧への放電に応答するホールドダウン段が設
けられており、 (e)前記第一ノードと出力ノードとの間に接続されて
おり前記出力ノードの出力信号の上昇スルーレート及び
下降スルーレートが前記第一ノードの上昇スルーレート
及び下降スルーレートに実質的に等しいように前記第一
ノードの充電及び放電期間中に前記第一ノードにおける
上昇スルーレート及び下降スルーレートを追従する出力
段が設けられている、ことを特徴とする制御型スルーレ
ート出力バッファ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US91429492A | 1992-07-15 | 1992-07-15 | |
US914294 | 1992-07-15 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004142466A Division JP3613528B2 (ja) | 1992-07-15 | 2004-05-12 | 制御型スルーレート出力バッファ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06237155A true JPH06237155A (ja) | 1994-08-23 |
JP3647474B2 JP3647474B2 (ja) | 2005-05-11 |
Family
ID=25434150
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17447393A Expired - Lifetime JP3647474B2 (ja) | 1992-07-15 | 1993-07-14 | 制御型スルーレート出力バッファ |
JP2004142466A Expired - Fee Related JP3613528B2 (ja) | 1992-07-15 | 2004-05-12 | 制御型スルーレート出力バッファ |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004142466A Expired - Fee Related JP3613528B2 (ja) | 1992-07-15 | 2004-05-12 | 制御型スルーレート出力バッファ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5311077A (ja) |
JP (2) | JP3647474B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7224179B2 (en) | 2003-12-19 | 2007-05-29 | Hynix Semiconductor, Inc. | Apparatus for adjusting slew rate in semiconductor memory device and method therefor |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5657456A (en) * | 1993-06-18 | 1997-08-12 | Digital Equipment Corporation | Semiconductor process power supply voltage and temperature compensated integrated system bus driver rise and fall time |
US5489861A (en) * | 1993-12-20 | 1996-02-06 | National Semiconductor Corporation | High power, edge controlled output buffer |
US5537070A (en) * | 1994-10-14 | 1996-07-16 | Texas Instruments Incorporated | Output driver with slew rate control |
US5489862A (en) * | 1994-11-18 | 1996-02-06 | Texas Instruments Incorporated | Output driver with slew and skew rate control |
US5959481A (en) * | 1997-02-18 | 1999-09-28 | Rambus Inc. | Bus driver circuit including a slew rate indicator circuit having a one shot circuit |
KR100429870B1 (ko) * | 2001-02-14 | 2004-05-03 | 삼성전자주식회사 | Pvt 변화와 출력단자의 부하 커패시턴스의 변화에 의한슬루율 변화를 최소화할 수 있는 출력버퍼 회로 |
US6462604B1 (en) * | 2001-05-02 | 2002-10-08 | Sun Microsystems, Inc. | Clock noise reduction apparatus |
US6429722B1 (en) * | 2001-05-01 | 2002-08-06 | Sun Microsystems, Inc. | Clock noise reduction method |
US7521975B2 (en) * | 2005-01-20 | 2009-04-21 | Advanced Micro Devices, Inc. | Output buffer with slew rate control utilizing an inverse process dependent current reference |
US7262637B2 (en) * | 2005-03-22 | 2007-08-28 | Micron Technology, Inc. | Output buffer and method having a supply voltage insensitive slew rate |
US20070271060A1 (en) * | 2006-05-22 | 2007-11-22 | Terry Fletcher | Buffer compensation activation |
WO2011141905A1 (en) * | 2010-04-29 | 2011-11-17 | Victor Tzinker | Ac-dc converter with unity power factor |
US9013938B1 (en) | 2011-12-02 | 2015-04-21 | Cypress Semiconductor Corporation | Systems and methods for discharging load capacitance circuits |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4712021A (en) * | 1985-06-28 | 1987-12-08 | Deutsche Itt Industries Gmbh | Cmos inverter |
FR2587567B1 (fr) * | 1985-09-17 | 1987-11-20 | Thomson Csf | Circuit de conversion d'une entree differentielle en niveaux logiques cmos |
US4947063A (en) * | 1987-10-09 | 1990-08-07 | Western Digital Corporation | Method and apparatus for reducing transient noise in integrated circuits |
US4857863A (en) * | 1988-08-25 | 1989-08-15 | Motorola, Inc. | Low power output driver circuit with slew rate limiting |
US5021684A (en) * | 1989-11-09 | 1991-06-04 | Intel Corporation | Process, supply, temperature compensating CMOS output buffer |
-
1993
- 1993-04-21 US US08/049,793 patent/US5311077A/en not_active Expired - Lifetime
- 1993-07-14 JP JP17447393A patent/JP3647474B2/ja not_active Expired - Lifetime
-
2004
- 2004-05-12 JP JP2004142466A patent/JP3613528B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7224179B2 (en) | 2003-12-19 | 2007-05-29 | Hynix Semiconductor, Inc. | Apparatus for adjusting slew rate in semiconductor memory device and method therefor |
Also Published As
Publication number | Publication date |
---|---|
JP3613528B2 (ja) | 2005-01-26 |
JP3647474B2 (ja) | 2005-05-11 |
US5311077A (en) | 1994-05-10 |
JP2004282783A (ja) | 2004-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5206544A (en) | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance | |
EP0305098B1 (en) | Cmos to ecl output buffer | |
US5623216A (en) | Output buffer current slew rate control integrated circuit | |
JP3647474B2 (ja) | 制御型スルーレート出力バッファ | |
EP0195525A1 (en) | Low power CMOS reference generator with low impedance driver | |
US4948991A (en) | Load controlled ECL transient driver | |
US4559458A (en) | Temperature tracking and supply voltage independent line driver for ECL circuits | |
KR910006696B1 (ko) | 출력 인터페이스회로 | |
KR100192628B1 (ko) | 온도 보상 회로 | |
EP0702813A1 (en) | Programmable cmos bus and transmission line driver | |
US4947061A (en) | CMOS to ECL output buffer circuit | |
US5801569A (en) | Output driver for mixed supply voltage systems | |
JPH04229714A (ja) | バッファを有する集積回路 | |
US5633604A (en) | Mixed mode output buffer circuit for CMOSIC | |
EP0642226A2 (en) | Translator circuits with symmetrical switching delays | |
EP0590247B1 (en) | BICMOS level converter circuit | |
EP0590246A2 (en) | Power supply dependent input buffer | |
JPH05268031A (ja) | 調整されたbicmos出力バッファ | |
US5805005A (en) | Voltage level converter with independently adjustable rise and fall delays | |
EP0611113B1 (en) | Differential bus drivers | |
US6025792A (en) | Analog compensation circuitry for integrated circuit input/output circuitry | |
EP0651511A2 (en) | Semiconductor device having CMOS circuit and bipolar circuit mixed | |
US5041747A (en) | Delay regulation circuit | |
EP0207962B1 (en) | Tri-state driver circuit | |
US5710516A (en) | Input logic signal buffer circuits |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040113 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050114 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050126 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050209 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 9 |
|
EXPY | Cancellation because of completion of term |