JP2004265997A - ホール素子 - Google Patents
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Abstract
【課題】半田リフローを用いて回路基板に表面実装する際に好適な構造の電極形状を備えた小型・薄型のホール素子を提供する。
【解決手段】その上面3bにクロス状に形成された半導体薄膜5と、薄膜5の4端部に電気的に接続するように形成された電極8a〜8dとを有する第1のチップ3と、その上面11aから側面11bを通り下面11cに至り連続して形成された電極端子12a〜12dとを有する第2のチップ11とを備え、前記第2チップ11の前記上面11aに、前記第1チップ3の前記上面3bが重なるように前記第1チップ3を搭載し、第1チップ3の4つの電極8a〜8dと、第2チップ11の4つの電極端子12a〜12dとをそれぞれ、導電性部材13を用いて接続してなる。
【選択図】 図1
【解決手段】その上面3bにクロス状に形成された半導体薄膜5と、薄膜5の4端部に電気的に接続するように形成された電極8a〜8dとを有する第1のチップ3と、その上面11aから側面11bを通り下面11cに至り連続して形成された電極端子12a〜12dとを有する第2のチップ11とを備え、前記第2チップ11の前記上面11aに、前記第1チップ3の前記上面3bが重なるように前記第1チップ3を搭載し、第1チップ3の4つの電極8a〜8dと、第2チップ11の4つの電極端子12a〜12dとをそれぞれ、導電性部材13を用いて接続してなる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明はホール素子に関する。
【0002】
【従来の技術】
ホール素子は、印加される電流や電圧、および磁界の大きさに比例して電圧(ホール出力)を発生するもので、モータ回転制御用センサや、磁界を利用した無接点スイッチ等として広く使用されている。
【0003】
図3、図4はそれぞれ従来のホール素子A,Bの各断面図、図5、図6はそれぞれホール素子A〜Cに使用される第1チップ、第3チップを示す斜視図である。同一構成部分には同一符号を付してある。
【0004】
表面実装型のホール素子Aは、図3に示すように、パッケージ樹脂1の内部にリードフレーム2が形成されており、このリードフレーム2のアイランド2aの上面には第1チップ3の下面3aが接着剤4で接着固定されている。この第1チップ3の上面3bには、動作層である半導体薄膜5、接着剤層6、第3チップ7が順次積層形成されている。この第3チップ7はより集磁界効果を向上させる目的で設けられている。2bはリードフレーム端子部である。
【0005】
前記した第1チップ3の上面3bは、図5に示すようにパターンニングされており、前記した半導体薄膜5上に形成された4つの電極8a〜8dと、前記したリードフレーム2に形成された4つの端子(図示せず)とはそれぞれ金ワイヤ9によって電気的に接続されている。動作層である半導体薄膜5としてはInSbやInAsを形成したフェライト基板、またはn型GaAsを形成したGaAs基板が使用されている。
【0006】
一方、前述したホール素子A(図3)と構造が異なる表面実装型のホール素子Bは、図4に示すように、パッケージ樹脂1内部にリードフレーム2が形成されており、このリードフレーム2のアイランド2aの上面には第1チップ3の下面3aが接着剤4で接着固定されている。この第1チップ3の上面3bには、動作層である半導体薄膜5、保護膜10が順次積層形成されている。
このホール素子Bには前記した第3チップ7が設けられていないので、ホール素子Bの集磁界効果はホール素子Aのそれよりも低い。
【0007】
前記した第1チップ3の上面3bは、前記した半導体薄膜5上に形成された4つの電極8a〜8dと、前記したリードフレーム2に形成された4つの端子(図示せず)とはそれぞれ金ワイヤ9によって電気的に接続されている。
【0008】
前述した構成のホール素子A,Bともに、リードフレーム2の4つの端子(図示せず)はパッケージ樹脂1の周囲に沿って第1チップ3側に曲げられており、その先端はそれぞれパッケージ樹脂1の上面1aと略平行に、且つパッケージ樹脂1の上面1aより僅かに上方に配置されている。そして、このリードフレーム2の先端2bが図示せぬモータ等の実装基板に取り付けられる時の接合端子となっている。
【0009】
ここで、ホール素子A,Bに金ワイヤ9を使用しているのは、リードフレーム2と第1チップ3の4つの電極8a〜8dとの間に段差があっても、両者の間を電気的に接続できるためである。
【0010】
【発明が解決しようとする課題】
ところで、近年、小型の表面実装型ホール素子の需要が増加してきており、さらに、モータ等ホール素子を使用する機器の小型・薄型化のため、ホール素子に対する小型・薄型化、表面実装に適したホール素子のチップ部品化などの要求も増えている。
【0011】
しかし、前述した従来のホール素子A,Bの構造では、リードフレーム2と金ワイヤ9とを併用使用しており、下記▲1▼〜▲5▼の問題があった。即ち、
【0012】
▲1▼第1チップ3の小型化には限界があること。
… 保存温度範囲、動作温度範囲でホール素子が安定した出力を出すためには、前記した半導体薄膜5のパターン形状の小型化には限界があり、従って、第1チップ3の大きさを小さくするには限界がある。
【0013】
▲2▼第1チップ3の薄型化には限界があること。
… 第1チップ3の下面3aを研磨しても、信頼性上、一定限度までしか薄くできない。
【0014】
▲3▼集磁界用の第3チップ7は一定限度以上厚くする必要であること。
【0015】
▲4▼金ワイヤ9のループ(前記した4つの電極8a〜8dとリードフレーム2に形成された4つの端子(図示せず)との間に形成されているループ)にはある程度の高さが必要であること。
… 一般的に、金ワイヤ9と4つの電極8a〜8dとの接合は、金ワイヤ9の先端に高電圧を印加してボール状にしたものを電極8a〜8dにそれぞれ押し付けて超音波を加え行われている。その際、金ボール付近の金ワイヤ9は急速に溶融・冷却されるために再結晶化が起こって物理的に脆い部分が出きる。そのため、その部分に応力が加わらないよう、金ワイヤ9のループはある程度の高さが必要である。
【0016】
▲5▼リードフレーム2に物理的な外力が加わっても金ワイヤ9が動かないように固定するため、リードフレームからパッケージ樹脂1の下面1bまでをある程度厚くする必要があること。
等々の理由によって、ホール素子A,Bの薄型化を達成するには限界があった。
【0017】
さらに、表面実装型のホール素子における別の問題としては、その製造段階において、金ワイヤ9を接合しパッケージ樹脂1を形成した後にリードフレーム2を曲げ加工する為、リードフレーム2と金ワイヤ9との接合部分に応力が加わって断線しやすい。さらにまた、最近の電子部品の表面実装では鉛フリー半田対応等のために、半田リフローのピーク温度を従来のそれより10℃〜50℃上昇させることもあり、ホール素子の場合には実装時の熱によってパッケージ樹脂1が膨張して金ワイヤ9に引っ張り応力が加わり、金ワイヤ9と第1チップ3の電極8a〜8d近傍、リードフレーム2の接合部分で断線が発生する等といった不具合が起きる可能性があった。
【0018】
そこで、金ワイヤによるこのような接合をなくしてホール素子を薄型化する方法が考えられた。その一例としては、特許文献1(特開2000−12919号公報)に記載されているホール素子の構造、製造方法がある。
【0019】
このホール素子の構造は、図6に示すように、フェライト基板1A上に受感部3Aと内部電極2Aと第1の導電性樹脂4Aよりなる複数個のチップを形成させた後、その上面およびフェライト基板1Aの裏面にそれぞれ樹脂層5Aa,5Abを形成し、複数個のチップ間に切り込みを入れてその部分に第2の導電性樹脂6Aを形成したもので、第2の導電性樹脂6Aは内部電極とつながった第1の導電性樹脂4Aの接合と共に外部電極として機能させたものである。
【0020】
【特許文献1】
特開2000−12919
【0021】
しかし、特許文献1に記載のホール素子をもってしても、フェライト基板1Aの側面が実装用電極となり、底面には電極が形成されず、また第1の導電性樹脂4Aと第2の導電性樹脂6Aとは別々の工程で形成されるため、それらは点で接触されており、ホール素子を半田リフローなどで表面実装する際、その熱によって樹脂が膨張収縮し、第1の導電性樹脂4Aと第2の導電性樹脂6Aとが断線するおそれがあった。
特に回路基板に表面実装する際、ホール素子が小型である程、パッケージ樹脂樹脂5Aa,5Abに加わる温度の上昇、下降といった熱衝撃が起こりやすくなる為、第1の導電性樹脂4Aと第2の導電性樹脂6Aとが断線する可能性はさらに高まることとなった。
【0022】
上述した課題を解決するために本発明は創案されたものであり、半田リフローなどを用いて表面実装を行ってホール素子を作製する際の熱安定性を向上させて断線不良発生を低減すると共に、表面実装に適した電極形状を持った小型でかつ薄型のホール素子を提供することを目的とする。
【0023】
【課題を解決するための手段】
上述した課題を解決するために本発明は下記の構成を有するホール素子を提供する。
図1、図2に示すように、
その上面3bにクロス状に形成された半導体薄膜5と、前記半導体薄膜5の4端部に電気的に接続するようにそれぞれ形成された4つの電極8a〜8dとを有して、強磁性体からなる第1チップ3と、
その上面11aから側面11bを通り下面11cに至り連続して形成された4つの電極端子12a〜12dとを有する第2チップ11とを備え、
前記第2チップ11の前記上面11aに、前記第1チップ3の前記上面3bが重なるように前記第1チップ3を搭載し、
前記第1チップ3の前記4つの電極8a〜8dと、前記第2チップ11の4つの電極端子12a〜12dとをそれぞれ、導電性部材13を用いて接続してなることを特徴とするホール素子Cである。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例を、図1、図2を用いて説明する。
【0025】
図1は本発明の一実施例を示すホール素子Cの構造を説明するための図であり、同図(a)は外観斜視図、同図(b)は縦断面図であり、図2はホール素子Cに使用される第2チップを示す斜視図である。前述したものと同一構成部分には同一符号を付してある。
【0026】
本発明のホール素子Cは、大略、前述した従来のホール素子Bを構成するリードフレーム2、金ワイヤ9、パッケージ樹脂1を除去すると共に、下記する如くの第2チップ11を用いたものと同一構成のものである。
【0027】
即ち、本発明のホール素子Cは、図1、図2に示すように、
その上面3bにクロス状に形成された半導体薄膜5と、前記半導体薄膜5の4端部に電気的に接続するようにそれぞれ形成された4つの電極8a〜8dとを有して、強磁性体からなる第1チップ3と、
その上面11aから側面11cを通り下面11bに至り連続して形成された4つの電極端子12a〜12dとを有する第2チップ11とを備え、
前記第2チップ11の前記上面11aに、前記第1チップ3の前記上面3bが重なるように前記第1チップ3を搭載し、
前記第1チップ3の前記4つの電極8a〜8dと、前記第2チップ11の4つの電極端子12a〜12dとをそれぞれ、導電性部材13を用いて接続してなることを特徴とするホール素子Cである。
【0028】
次に、本発明のホール素子Cの具体的な実施例について説明する。
本発明の実施例になるホール素子Cは、図1に示すように、第2チップ11の上面11a(図2の破線で囲んだ位置上)に、前述した図5の如く動作層である半導体薄膜5、電極8a〜8d、保護膜10が形成されている第1チップ3が搭載されている。このホール素子はホール素子Bと同様に集磁界効果がある第3チップ7がないため、ホール出力は小さくなるが、第3チップがないぶん薄型化が達成でき、通常、第3チップを持たない、第1チップにGaAs基板を使用したホール素子に適している。
【0029】
更に詳しく説明すると、第2チップ11は図2に示すように、第2チップ11の上面11aから下面11cに跨って4つの電極12a〜12dが設けられている。前記した上面11aには4つの電極12a〜12dの各一端部12a1〜12d1が形成されており、また前記した下面11cには4つの電極12a〜12dの各他端部12a2〜12d2が形成されている。
前記した各一端部12a1〜12d1は、図1に示すように、第1チップ3の4つの電極8a〜8dに、導電性樹脂13によって電気的、機械的にそれぞれ接続されている。
【0030】
この後、必要に応じて、第2チップ11a側の4つの電極12a1〜12d1と第1チップ3の4つの電極8a〜8dとの接合部はポッティング樹脂のような樹脂14で補強、絶縁がされることになる。
【0031】
具体的には、例えば、第1チップ3として、縦0.7mm×横0.7mm、厚さ0.15mmのフェライトチップを、第2チップ11として外形が矩形(立方体)で、縦0.8mm×横0.8mm、厚さ0.2mm程度の大きさのものを使用した場合、導電性樹脂32の厚さを0.05mm程度にすると、ホール素子Cの大きさは、縦0.8mm×横0.8mm、厚さ0.4mm程度までにすることができる。これによって、前述した従来の小型薄型のホール素子B(縦1.7mm×横2.5mm×厚さ0.6mm)に比較し小型・薄型のホール素子となる。
【0032】
以上、本発明の具体的な実施例を説明したが、第2チップ11は強度的に問題ない範囲で厚さは自由に選択でき、また材質も誘電体で、図示せぬモータ等の回路基板に半田リフロー等で実装するのに絶えうる耐熱性に優れたものであればセラミック、エポキシやポリイミドやフェノール等の熱硬化性樹脂、ガラスーエポキシ基板のように溶融シリカなどのフィラーを含んだ熱硬化性複合材料でも良い。
【0033】
また、第2チップ11に形成された実装用電極は、第2チップ11の下面11cだけではなく第2チップの側面(12a3〜12d3)の一部を大きくして表面実装電極の一部として使用しても良い。
【0034】
さて、第2チップ11の4つの電極12a〜12d形成は、第2チップ11の上面11a、下面11cに対応する、例えばセラミック基板等の上面、下面にフォトレジストでパターニングし、スパッタや無電解メッキを行い、さらに電解メッキするなどといった方法によって、上面11aおよび下面11cに対応する4つの電極12a1〜12d1および12a2〜12d2を達成できる。
【0035】
また、第2チップ11の側面電極となる電極引き出し部12a3〜12d3は、上面電極である一端部12a1〜12d1と下面電極である他端部12a2〜12d2とが重なる位置をドリルで穿設した後、無電解メッキと電解メッキするなどといった方法でも形成できる。
【0036】
その他、この上面電極、底面の表面実装用電極を形成する他の方法としては、銅箔を表面に貼り付け、フォトレジストでパターニングしたのち塩酸―過酸化水素水等でエッチングして所定の形状に形成する方法などもある。
【0037】
前記した第2チップ11の上面電極、表面実装用電極の材料は、一般的に銅または金を使用するが、それ以外の金属や導電性樹脂などを使用しても良い。
【0038】
前記した第1チップ3と第2チップ11との接合材料13としては、Agフィラー入りの導電性樹脂のようなものが良いが、半導体薄膜5のInSbの電気的特性が変化しない温度範囲、例えば300℃以下で10秒程度であれば半田や他の金―錫などの低融点金属でも良く、また従来のホール素子の製造で使用したワイヤーボンディング機を使用した金ボールを接合材料としても問題ない。
【0039】
【発明の効果】
本願発明のホール素子の構造によれば、回路基板に半田リフローなどによって表面実装する際のホール素子の熱安定性を向上させ、断線不良発生を低減すると共に、表面実装に適した電極形状を持った小型・薄型のホール素子の構造を提供するなどといった効果を有するものである。
【図面の簡単な説明】
【図1】本発明の一実施例を示すホール素子Cの構造を説明するための図
【図2】ホール素子Cに使用される第2チップを示す斜視図
【図3】従来のホール素子Aの断面図
【図4】従来のホール素子Bの断面図
【図5】ホール素子A〜Cに使用される第1チップを示す斜視図
【図6】特許文献1に記載されているホール素子の内部構造を示す縦断面図
【符号の説明】
3 第1チップ (第2のチップ)
3b,11a 上面
5 半導体薄膜
6 絶縁性接着剤
8a〜8d 電極
11 第2チップ (第3のチップ)
11b 側面
11c 下面
11d 凹部
12a〜12d 電極 (電極端子)
13 導電性樹脂(導電性部材)
A〜C ホール素子
【発明の属する技術分野】
本発明はホール素子に関する。
【0002】
【従来の技術】
ホール素子は、印加される電流や電圧、および磁界の大きさに比例して電圧(ホール出力)を発生するもので、モータ回転制御用センサや、磁界を利用した無接点スイッチ等として広く使用されている。
【0003】
図3、図4はそれぞれ従来のホール素子A,Bの各断面図、図5、図6はそれぞれホール素子A〜Cに使用される第1チップ、第3チップを示す斜視図である。同一構成部分には同一符号を付してある。
【0004】
表面実装型のホール素子Aは、図3に示すように、パッケージ樹脂1の内部にリードフレーム2が形成されており、このリードフレーム2のアイランド2aの上面には第1チップ3の下面3aが接着剤4で接着固定されている。この第1チップ3の上面3bには、動作層である半導体薄膜5、接着剤層6、第3チップ7が順次積層形成されている。この第3チップ7はより集磁界効果を向上させる目的で設けられている。2bはリードフレーム端子部である。
【0005】
前記した第1チップ3の上面3bは、図5に示すようにパターンニングされており、前記した半導体薄膜5上に形成された4つの電極8a〜8dと、前記したリードフレーム2に形成された4つの端子(図示せず)とはそれぞれ金ワイヤ9によって電気的に接続されている。動作層である半導体薄膜5としてはInSbやInAsを形成したフェライト基板、またはn型GaAsを形成したGaAs基板が使用されている。
【0006】
一方、前述したホール素子A(図3)と構造が異なる表面実装型のホール素子Bは、図4に示すように、パッケージ樹脂1内部にリードフレーム2が形成されており、このリードフレーム2のアイランド2aの上面には第1チップ3の下面3aが接着剤4で接着固定されている。この第1チップ3の上面3bには、動作層である半導体薄膜5、保護膜10が順次積層形成されている。
このホール素子Bには前記した第3チップ7が設けられていないので、ホール素子Bの集磁界効果はホール素子Aのそれよりも低い。
【0007】
前記した第1チップ3の上面3bは、前記した半導体薄膜5上に形成された4つの電極8a〜8dと、前記したリードフレーム2に形成された4つの端子(図示せず)とはそれぞれ金ワイヤ9によって電気的に接続されている。
【0008】
前述した構成のホール素子A,Bともに、リードフレーム2の4つの端子(図示せず)はパッケージ樹脂1の周囲に沿って第1チップ3側に曲げられており、その先端はそれぞれパッケージ樹脂1の上面1aと略平行に、且つパッケージ樹脂1の上面1aより僅かに上方に配置されている。そして、このリードフレーム2の先端2bが図示せぬモータ等の実装基板に取り付けられる時の接合端子となっている。
【0009】
ここで、ホール素子A,Bに金ワイヤ9を使用しているのは、リードフレーム2と第1チップ3の4つの電極8a〜8dとの間に段差があっても、両者の間を電気的に接続できるためである。
【0010】
【発明が解決しようとする課題】
ところで、近年、小型の表面実装型ホール素子の需要が増加してきており、さらに、モータ等ホール素子を使用する機器の小型・薄型化のため、ホール素子に対する小型・薄型化、表面実装に適したホール素子のチップ部品化などの要求も増えている。
【0011】
しかし、前述した従来のホール素子A,Bの構造では、リードフレーム2と金ワイヤ9とを併用使用しており、下記▲1▼〜▲5▼の問題があった。即ち、
【0012】
▲1▼第1チップ3の小型化には限界があること。
… 保存温度範囲、動作温度範囲でホール素子が安定した出力を出すためには、前記した半導体薄膜5のパターン形状の小型化には限界があり、従って、第1チップ3の大きさを小さくするには限界がある。
【0013】
▲2▼第1チップ3の薄型化には限界があること。
… 第1チップ3の下面3aを研磨しても、信頼性上、一定限度までしか薄くできない。
【0014】
▲3▼集磁界用の第3チップ7は一定限度以上厚くする必要であること。
【0015】
▲4▼金ワイヤ9のループ(前記した4つの電極8a〜8dとリードフレーム2に形成された4つの端子(図示せず)との間に形成されているループ)にはある程度の高さが必要であること。
… 一般的に、金ワイヤ9と4つの電極8a〜8dとの接合は、金ワイヤ9の先端に高電圧を印加してボール状にしたものを電極8a〜8dにそれぞれ押し付けて超音波を加え行われている。その際、金ボール付近の金ワイヤ9は急速に溶融・冷却されるために再結晶化が起こって物理的に脆い部分が出きる。そのため、その部分に応力が加わらないよう、金ワイヤ9のループはある程度の高さが必要である。
【0016】
▲5▼リードフレーム2に物理的な外力が加わっても金ワイヤ9が動かないように固定するため、リードフレームからパッケージ樹脂1の下面1bまでをある程度厚くする必要があること。
等々の理由によって、ホール素子A,Bの薄型化を達成するには限界があった。
【0017】
さらに、表面実装型のホール素子における別の問題としては、その製造段階において、金ワイヤ9を接合しパッケージ樹脂1を形成した後にリードフレーム2を曲げ加工する為、リードフレーム2と金ワイヤ9との接合部分に応力が加わって断線しやすい。さらにまた、最近の電子部品の表面実装では鉛フリー半田対応等のために、半田リフローのピーク温度を従来のそれより10℃〜50℃上昇させることもあり、ホール素子の場合には実装時の熱によってパッケージ樹脂1が膨張して金ワイヤ9に引っ張り応力が加わり、金ワイヤ9と第1チップ3の電極8a〜8d近傍、リードフレーム2の接合部分で断線が発生する等といった不具合が起きる可能性があった。
【0018】
そこで、金ワイヤによるこのような接合をなくしてホール素子を薄型化する方法が考えられた。その一例としては、特許文献1(特開2000−12919号公報)に記載されているホール素子の構造、製造方法がある。
【0019】
このホール素子の構造は、図6に示すように、フェライト基板1A上に受感部3Aと内部電極2Aと第1の導電性樹脂4Aよりなる複数個のチップを形成させた後、その上面およびフェライト基板1Aの裏面にそれぞれ樹脂層5Aa,5Abを形成し、複数個のチップ間に切り込みを入れてその部分に第2の導電性樹脂6Aを形成したもので、第2の導電性樹脂6Aは内部電極とつながった第1の導電性樹脂4Aの接合と共に外部電極として機能させたものである。
【0020】
【特許文献1】
特開2000−12919
【0021】
しかし、特許文献1に記載のホール素子をもってしても、フェライト基板1Aの側面が実装用電極となり、底面には電極が形成されず、また第1の導電性樹脂4Aと第2の導電性樹脂6Aとは別々の工程で形成されるため、それらは点で接触されており、ホール素子を半田リフローなどで表面実装する際、その熱によって樹脂が膨張収縮し、第1の導電性樹脂4Aと第2の導電性樹脂6Aとが断線するおそれがあった。
特に回路基板に表面実装する際、ホール素子が小型である程、パッケージ樹脂樹脂5Aa,5Abに加わる温度の上昇、下降といった熱衝撃が起こりやすくなる為、第1の導電性樹脂4Aと第2の導電性樹脂6Aとが断線する可能性はさらに高まることとなった。
【0022】
上述した課題を解決するために本発明は創案されたものであり、半田リフローなどを用いて表面実装を行ってホール素子を作製する際の熱安定性を向上させて断線不良発生を低減すると共に、表面実装に適した電極形状を持った小型でかつ薄型のホール素子を提供することを目的とする。
【0023】
【課題を解決するための手段】
上述した課題を解決するために本発明は下記の構成を有するホール素子を提供する。
図1、図2に示すように、
その上面3bにクロス状に形成された半導体薄膜5と、前記半導体薄膜5の4端部に電気的に接続するようにそれぞれ形成された4つの電極8a〜8dとを有して、強磁性体からなる第1チップ3と、
その上面11aから側面11bを通り下面11cに至り連続して形成された4つの電極端子12a〜12dとを有する第2チップ11とを備え、
前記第2チップ11の前記上面11aに、前記第1チップ3の前記上面3bが重なるように前記第1チップ3を搭載し、
前記第1チップ3の前記4つの電極8a〜8dと、前記第2チップ11の4つの電極端子12a〜12dとをそれぞれ、導電性部材13を用いて接続してなることを特徴とするホール素子Cである。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例を、図1、図2を用いて説明する。
【0025】
図1は本発明の一実施例を示すホール素子Cの構造を説明するための図であり、同図(a)は外観斜視図、同図(b)は縦断面図であり、図2はホール素子Cに使用される第2チップを示す斜視図である。前述したものと同一構成部分には同一符号を付してある。
【0026】
本発明のホール素子Cは、大略、前述した従来のホール素子Bを構成するリードフレーム2、金ワイヤ9、パッケージ樹脂1を除去すると共に、下記する如くの第2チップ11を用いたものと同一構成のものである。
【0027】
即ち、本発明のホール素子Cは、図1、図2に示すように、
その上面3bにクロス状に形成された半導体薄膜5と、前記半導体薄膜5の4端部に電気的に接続するようにそれぞれ形成された4つの電極8a〜8dとを有して、強磁性体からなる第1チップ3と、
その上面11aから側面11cを通り下面11bに至り連続して形成された4つの電極端子12a〜12dとを有する第2チップ11とを備え、
前記第2チップ11の前記上面11aに、前記第1チップ3の前記上面3bが重なるように前記第1チップ3を搭載し、
前記第1チップ3の前記4つの電極8a〜8dと、前記第2チップ11の4つの電極端子12a〜12dとをそれぞれ、導電性部材13を用いて接続してなることを特徴とするホール素子Cである。
【0028】
次に、本発明のホール素子Cの具体的な実施例について説明する。
本発明の実施例になるホール素子Cは、図1に示すように、第2チップ11の上面11a(図2の破線で囲んだ位置上)に、前述した図5の如く動作層である半導体薄膜5、電極8a〜8d、保護膜10が形成されている第1チップ3が搭載されている。このホール素子はホール素子Bと同様に集磁界効果がある第3チップ7がないため、ホール出力は小さくなるが、第3チップがないぶん薄型化が達成でき、通常、第3チップを持たない、第1チップにGaAs基板を使用したホール素子に適している。
【0029】
更に詳しく説明すると、第2チップ11は図2に示すように、第2チップ11の上面11aから下面11cに跨って4つの電極12a〜12dが設けられている。前記した上面11aには4つの電極12a〜12dの各一端部12a1〜12d1が形成されており、また前記した下面11cには4つの電極12a〜12dの各他端部12a2〜12d2が形成されている。
前記した各一端部12a1〜12d1は、図1に示すように、第1チップ3の4つの電極8a〜8dに、導電性樹脂13によって電気的、機械的にそれぞれ接続されている。
【0030】
この後、必要に応じて、第2チップ11a側の4つの電極12a1〜12d1と第1チップ3の4つの電極8a〜8dとの接合部はポッティング樹脂のような樹脂14で補強、絶縁がされることになる。
【0031】
具体的には、例えば、第1チップ3として、縦0.7mm×横0.7mm、厚さ0.15mmのフェライトチップを、第2チップ11として外形が矩形(立方体)で、縦0.8mm×横0.8mm、厚さ0.2mm程度の大きさのものを使用した場合、導電性樹脂32の厚さを0.05mm程度にすると、ホール素子Cの大きさは、縦0.8mm×横0.8mm、厚さ0.4mm程度までにすることができる。これによって、前述した従来の小型薄型のホール素子B(縦1.7mm×横2.5mm×厚さ0.6mm)に比較し小型・薄型のホール素子となる。
【0032】
以上、本発明の具体的な実施例を説明したが、第2チップ11は強度的に問題ない範囲で厚さは自由に選択でき、また材質も誘電体で、図示せぬモータ等の回路基板に半田リフロー等で実装するのに絶えうる耐熱性に優れたものであればセラミック、エポキシやポリイミドやフェノール等の熱硬化性樹脂、ガラスーエポキシ基板のように溶融シリカなどのフィラーを含んだ熱硬化性複合材料でも良い。
【0033】
また、第2チップ11に形成された実装用電極は、第2チップ11の下面11cだけではなく第2チップの側面(12a3〜12d3)の一部を大きくして表面実装電極の一部として使用しても良い。
【0034】
さて、第2チップ11の4つの電極12a〜12d形成は、第2チップ11の上面11a、下面11cに対応する、例えばセラミック基板等の上面、下面にフォトレジストでパターニングし、スパッタや無電解メッキを行い、さらに電解メッキするなどといった方法によって、上面11aおよび下面11cに対応する4つの電極12a1〜12d1および12a2〜12d2を達成できる。
【0035】
また、第2チップ11の側面電極となる電極引き出し部12a3〜12d3は、上面電極である一端部12a1〜12d1と下面電極である他端部12a2〜12d2とが重なる位置をドリルで穿設した後、無電解メッキと電解メッキするなどといった方法でも形成できる。
【0036】
その他、この上面電極、底面の表面実装用電極を形成する他の方法としては、銅箔を表面に貼り付け、フォトレジストでパターニングしたのち塩酸―過酸化水素水等でエッチングして所定の形状に形成する方法などもある。
【0037】
前記した第2チップ11の上面電極、表面実装用電極の材料は、一般的に銅または金を使用するが、それ以外の金属や導電性樹脂などを使用しても良い。
【0038】
前記した第1チップ3と第2チップ11との接合材料13としては、Agフィラー入りの導電性樹脂のようなものが良いが、半導体薄膜5のInSbの電気的特性が変化しない温度範囲、例えば300℃以下で10秒程度であれば半田や他の金―錫などの低融点金属でも良く、また従来のホール素子の製造で使用したワイヤーボンディング機を使用した金ボールを接合材料としても問題ない。
【0039】
【発明の効果】
本願発明のホール素子の構造によれば、回路基板に半田リフローなどによって表面実装する際のホール素子の熱安定性を向上させ、断線不良発生を低減すると共に、表面実装に適した電極形状を持った小型・薄型のホール素子の構造を提供するなどといった効果を有するものである。
【図面の簡単な説明】
【図1】本発明の一実施例を示すホール素子Cの構造を説明するための図
【図2】ホール素子Cに使用される第2チップを示す斜視図
【図3】従来のホール素子Aの断面図
【図4】従来のホール素子Bの断面図
【図5】ホール素子A〜Cに使用される第1チップを示す斜視図
【図6】特許文献1に記載されているホール素子の内部構造を示す縦断面図
【符号の説明】
3 第1チップ (第2のチップ)
3b,11a 上面
5 半導体薄膜
6 絶縁性接着剤
8a〜8d 電極
11 第2チップ (第3のチップ)
11b 側面
11c 下面
11d 凹部
12a〜12d 電極 (電極端子)
13 導電性樹脂(導電性部材)
A〜C ホール素子
Claims (1)
- その上面にクロス状に形成された半導体薄膜と、前記半導体薄膜の4端部に電気的に接続するようにそれぞれ形成された4つの電極とを有して、強磁性体からなる第1チップと、
その上面から側面を通り下面に至り連続して形成された4つの電極端子とを有する第2チップとを備え、
前記第2チップの前記上面に、前記第1チップの前記上面が重なるように前記第1チップを搭載し、
前記第1チップの前記4つの電極と、前記第2チップの4つの電極端子とをそれぞれ、導電性部材を用いて接続してなることを特徴とするホール素子。
Priority Applications (1)
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JP2003053001A JP2004265997A (ja) | 2003-02-28 | 2003-02-28 | ホール素子 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010262963A (ja) * | 2009-04-30 | 2010-11-18 | Hioki Ee Corp | ホール素子の製造方法およびホール素子 |
-
2003
- 2003-02-28 JP JP2003053001A patent/JP2004265997A/ja active Pending
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