JP2004235575A - 分割基板 - Google Patents
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Abstract
【課題】小基板自体の面積を増加させることなく、小基板が集合状態のまま少ないテストピン本数で簡便にテストすることができる分割基板を提供すること。
【解決手段】複数の小基板１０と該小基板１０の周辺に位置する捨て基板２０とによって構成され、該複数の小基板１０に半導体素子１０３を少なくとも１つ搭載されており、前記半導体素子１０３は、ＩＤ選択により検査信号出力部１０２をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子１０６が該半導体素子１０３内部でプルアップ又はプルダウンされている構造を有し、検査に必要な入出力の検査信号と電源が、前記各々の小基板１０から前記捨て基板２０に引き出されており、前記各々の小基板１０の共通の信号線が、前記捨て基板２０上に配置された一つのパッドに接続されており、前記半導体素子１０３にＩＤ設定入力端子１０６を介してＩＤ設定のためのＩＤ信号を入力し、該入力されたＩＤ信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部１０２をハイインピーダンス状態にする。
【選択図】 図１
【解決手段】複数の小基板１０と該小基板１０の周辺に位置する捨て基板２０とによって構成され、該複数の小基板１０に半導体素子１０３を少なくとも１つ搭載されており、前記半導体素子１０３は、ＩＤ選択により検査信号出力部１０２をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子１０６が該半導体素子１０３内部でプルアップ又はプルダウンされている構造を有し、検査に必要な入出力の検査信号と電源が、前記各々の小基板１０から前記捨て基板２０に引き出されており、前記各々の小基板１０の共通の信号線が、前記捨て基板２０上に配置された一つのパッドに接続されており、前記半導体素子１０３にＩＤ設定入力端子１０６を介してＩＤ設定のためのＩＤ信号を入力し、該入力されたＩＤ信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部１０２をハイインピーダンス状態にする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は分割基板に関し、詳しくは小基板自体の面積を増加させることなく、各小基板のパターンを変えることなく、小基板が集合状態のまま少ないテストピン本数で簡便に検査することができる分割基板に関する。
【０００２】
【従来の技術】
プリント基板の作製や、その基板に電子部品を実装する場合の効率やコストの面から、基板面積の比較的小さい基板は、１枚の基板に同種もしくは異種の回路基板を複数取れるように設計され、複数の小基板が形成されている。そして、電子部品が実装された後に部品が正しく実装されて正常に回路が動作することを確認するための電気的検査が行われる。
【０００３】
この時、小基板が分割される前に複数基板を一括で検査しようとすると、すべての小基板毎に検査用の導通パッドと該小基板毎に設けられた検査用の導通パッドに接触検査する検査用ピンを用意した治具が必要となる。これは、小基板の面積を小さくする妨げになるとともに、治具の製作コストが高くなる問題があった。
【０００４】
そこで、検査用の導通パッドを、小基板を切り離した後に残る周辺部分、いわゆる捨て基板の部分に検査用の導通パッドを設けて、小基板の面積を小さくした分割基板が提案されている（特許文献１）。
【０００５】
しかし、この分割基板では、依然として、小基板毎に設けられた検査用の導通パッドに接触検査する検査用ピンを用意した治具が必要となり、治具の製作コストが高くなる問題は解決されない。
【０００６】
一方、基板を小基板に分割した後に、小基板１枚ごとに検査する手法も考えられるが、その場合は、やはりそれぞれの小基板に検査用パッドを設ける必要があり、治具が簡単になる分、検査機に基板をセットする工数が増えるので、検査費用が高くなる問題があった。
【０００７】
そこで、複数の小基板毎に設けられた検査用信号を導通する内部バスの各々を１つに接続し、該１つに接続された内部バスの端子に検査用の信号を入力すると共に、該検査用の信号を取捨選択するためのＩＤ設定を小基板毎に配線により施すようにした分割基板が提案されている（特許文献２）。
【０００８】
特許文献２の技術は、図７に示すように、回路を構成する小基板５００を隣接して配置し、小基板には抵抗部品５０１を実装して、プルアップし、任意の端子を隣接小基板でＧＮＤに接続することにより、ＩＤを設定している。そしてコネクタ５０２で接続されたデータバス信号からＩＤ選択信号が入力されると、ＣＰＵ５０４が自分の基板に設定されているＩＤを読み取って、選択されているか否か判定する。さらにコネクタ５０２により接続された外部との入出力データバス５０３を介してＣＰＵ５０４との通信を行うことで、各回路基板（小基板）の検査を行う。
【０００９】
しかし、この技術では、図示の破線円で示す部位の配線形状が各小基板毎で異なり、基板面積を大きくする必要がある。また１枚の基板から多くの小基板を得たい場合には、各々の小基板毎に、配線パターンを変える必要があり、設計作業が繁雑になるといった問題があった。
【００１０】
【特許文献１】特開平１０−２３３５６１号公報
【特許文献２】特開平８−１４８７６９号公報
【００１１】
【発明が解決しようとする課題】
そこで本発明は、小基板自体の面積を増加させることなく、小基板が集合状態のまま少ないテストピン本数で簡便にテストすることができる分割基板を提供することを課題とする。
【００１２】
本発明の他の課題は、以下の記載によって明らかになる。
【００１３】
【課題を解決するための手段】
上記課題は、以下の各発明によって解決される。
【００１４】
（請求項１）複数の小基板と該小基板の周辺に位置する捨て基板とによって構成され、該複数の小基板に半導体素子を少なくとも１つ搭載されており、前記半導体素子は、ＩＤ選択により検査信号出力部をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子が該半導体素子内部でプルアップ又はプルダウンされている構造を有する分割基板であって、
検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、
前記各々の小基板の共通の信号線が、前記捨て基板上に配置された少なくとも１つのパッドに接続されており、
前記半導体素子にＩＤ設定入力端子を介してＩＤ設定のためのＩＤ信号を入力し、該入力されたＩＤ信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にすることを特徴とする分割基板。
【００１５】
（請求項２）設定ＩＤに応じて該当するＩＤ設定入力端子が、ＧＮＤ又はＶＤＤに接続されており、該ＧＮＤ又はＶＤＤが前記捨て基板上に設置されていることを特徴とする請求項１記載の分割基板。
【００１６】
（請求項３）前記捨て基板上にＩＤ設定専用の入力端子と該入力端子に接続される入力パッドを備え、その論理値によって設定されたＩＤと等しい半導体素子を選択する構成を有することを特徴とする請求項１又は２記載の分割基板。
【００１７】
（請求項４）前記検査信号入力パッドから検査信号入力端子を介して入力される検査信号により、ＩＤの選択を行う構成であることを特徴とする請求項１又は２記載の分割基板。
【００１８】
（請求項５）複数の小基板と該小基板の周辺に位置する捨て基板とによって構成され、該複数の小基板に半導体素子を少なくとも１つ搭載されており、前記半導体素子は、ＩＤ選択により検査信号出力部をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子が該半導体素子内部でプルアップ又はプルダウンされている構造を有する分割基板であって、
検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、
前記各々の小基板の共通の信号線が、前記捨て基板上に配置された少なくとも１つのパッドに接続されており、
前記半導体素子が、１本ずつ選択信号入力部を有し、該選択信号入力部から入力された選択信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にすることを特徴とする分割基板。
【００１９】
（請求項６）前記ＩＤ選択は、各小基板の半導体素子毎に独立して実行される構成であることを特徴とする請求項５記載の分割基板。
【００２０】
（請求項７）前記ＩＤ選択は、選択信号入力部と選択信号出力部を各小基板内の半導体素子が備え、出力から次の基板の入力へとカスケードに接続することにより順次小基板を選択する構成であることを特徴とする請求項５記載の分割基板。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について詳述する。
【００２２】
（第１実施形態）
まず、第１の形態の分割基板について、図１に基づいて説明する。
【００２３】
図１は、第１の形態の分割基板を説明するための概略構成図である。
【００２４】
図１において、分割基板１は、破線で示される複数の小基板１０、１０、１０、１０と、該小基板１０、１０、１０、１０の外周に位置する捨て基板２０とからなる。図示の例では小基板の数が４個の場合を挙げているが、その数は限定されない。
【００２５】
本実施の形態では小基板に１つの半導体素子（ＩＣチップなど）１０３を備えた例について説明する。
【００２６】
本発明において、半導体素子１０３は、ＩＤ選択により検査信号出力端子１０２をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子１０６Ａ〜１０６Ｄが内部でプルアップ又はプルダウンされている構造を有する。
【００２７】
本発明において、「ハイインピーダンス状態」とは、出力が電気的に接続を切り離されたような状態である。
【００２８】
小基板の検査は、例えば１本又は複数本のバス検査入力より、パルス信号やデータを入力して小基板を動作させ、正常動作した場合に期待される出力信号と一致するかどうかによって行う。
【００２９】
本実施の形態では、検査対象は、小基板に搭載された半導体素子１０３であり、検査信号の入力端子１０１と出力端子１０２は、半導体素子１０３に接続されている。
【００３０】
本発明において、１０４は１つの検査信号入力パッドであり、このパッド１０４から検査信号は、各小基板１０に対して個別に送られるように構成されており、複数の検査信号の入力部（入力端子）１０１は、検査信号基線１０１Ａに対して並列に接続されている。
【００３１】
また、各小基板１０の検査信号の出力部（出力端子）も同様に、検査信号に対して並列に接続され、１つの検査信号出力パッド１０５に集約される。この例では図示しない内部バスを利用して出力端子からの信号を出力パッド１０５に集約することもできる。内部バスは小基板同士を繋ぐ方向に設けることができる。
【００３２】
本発明では、検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、各々の小基板から引き出された入出力の検査信号は、前記捨て基板上に配置された１つの信号入力パッド１０４及び出力パッド１０５に集約される点に特徴がある。
【００３３】
また、本発明では、半導体素子１０３が、ＩＤ選択により検査信号出力端子１０２をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子１０６Ａ〜１０６Ｄが内部でプルアップ又はプルダウンされている構造を具有するので、各小基板１０の検査信号の出力部（出力端子）１０２は、各半導体素子１０３毎に、すなわち各小基板１０毎にハイインピーダンス状態とすることが可能となる。
【００３４】
従って、入力パッド１０４から検査信号を入力して、出力パッド１０５から出力を行うことによって、全ての小基板の検査をすることができる。
【００３５】
本発明では、複数の小基板１０から、特定の小基板を選択して検査を行うために、各々の小基板のＩＤを設定する。
【００３６】
本実施の形態では、ＩＤ設定の対象は半導体素子について行うが、かかる半導体素子は小基板上に搭載されたものであるので、小基板のＩＤ設定と同じ意味である。
【００３７】
ＩＤ設定のためには、前記半導体素子１０３にＩＤ設定入力端子１０６Ａ〜１０６Ｄを介してＩＤ設定のためのＩＤ信号を入力する。ＩＤ番号に応じてＩＤ設定のための入力端子は、前記捨て基板２０上に設置される。
【００３８】
例えば、ＩＤ設定入力端子１０６Ａでは、信号線は３つともオープンとなっているが、ＩＤ設定入力端子１０６Ｂは０番目の信号線が接地され、他はオープンの状態である。接地の場所は、捨て基板２０上であり、これも本発明では小基板面積削減に寄与している。ＩＤ設定入力端子１０６Ｃは１番目の信号線が接地され、他はオープンの状態であり、ＩＤ設定入力端子１０６Ｄは０、１番目の信号線が接地され、２番目の信号線がオープンの状態である。
【００３９】
このように、信号線の接地を様々に変化させることによって、ＩＤ番号の設定ができる。例えば、図５に示すように、２から０番目の信号線を「０００」とするとＩＤ番号「０」、「００１」とするとＩＤ番号「１」、信号線「０１０」がＩＤ番号「２」、…に対応するように２進数で表現することによって、３本（３ビット）の場合は０から７までの小基板のＩＤを設定できるようになる。
【００４０】
次に、該入力されたＩＤ信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にする。
【００４１】
前記ＩＤ選択のために、好ましくはＩＤ設定専用の選択信号入力端子１０８と該入力端子に接続される入力パッド１０７を設けることが好ましい。
【００４２】
前記捨て基板２０上に設けられた１つのＩＤ選択パッド１０７から、ＩＤ選択信号入力端子１０８を介して選択信号を入力することによって、ＩＤを選択することができる。ＩＤの選択は前記ＩＤ設定と同様に、図５に示すような２進数で表現することによって、０から７までのＩＤの小基板を選択することができるようになる。ＩＤ選択信号端子１０８により選択信号が入力された半導体素子１０３（小基板１０）は、前記ＩＤ設定により設定された自身のＩＤと選択信号によるＩＤとが一致しない場合は、検査信号の出力部１０２をハイインピーダンス状態とする。
【００４３】
なお、図１の分割基板において、検査を行うには、電源（ＶＤＤ）用パッド１０９とグランド（ＧＮＤ）用パッド１１０からの電力を供給する必要がある。
【００４４】
このように第１の形態の分割基板は、ＩＤを設定するための接地も、ＩＤを選択するためのＩＤ選択パッドも捨て基板上に設けられるので、小基板自体の面積を従来よりも縮小できる効果があり、各小基板のパターンを変えることなく、小基板が集合状態のまま少ないテストピン本数で簡便にテストすることができる。
【００４５】
（第２実施形態）
次いで、第２の形態の分割基板について、図２に基づいて説明する。
図２は、第２の形態の分割基板を説明するための概略構成図である。
【００４６】
図２において、特に説明のない部分に関しては、図１と同一符号は同一構成を示すのでその説明を省略する。
【００４７】
本形態の分割基板は、複数の小基板の端子を並列に接続して前記捨て基板上に設けられた１つのＩＤ選択パッドにより構成されていた第１の形態の分割基板に対して、検査信号の入力パッドを介して該検査信号の入力部から入力される検査信号によりＩＤの選択を行う構成となっている点で異なる。
【００４８】
ＩＤの選択のための信号は、検査信号の入力パッド１０４から入力される。
この態様では検査信号はＩＤ選択信号としても機能する。
【００４９】
入力パッド１０４はシリアル（単数）でもいいし、パラレル（複数）でもよいが、テストパッドの本数が少ない方が、検査治具の構成を簡単にすることができて好ましい。
【００５０】
例えば、シリアルの入力パッドの場合、図６に示すように、時系列的に順次に「０００」と入力すると、ＩＤ番号は「０」を選択したことになり、「００１」と入力すると、ＩＤ番号は「１」を選択したことになる。同様に、「０１０」と入力すると、ＩＤ番号は「２」を選択したことになる。ＩＤ番号に対応するように２進数で表現することによって、３コの信号（パルス）の場合は０から７までの小基板のＩＤを選択できるようになる。
【００５１】
この実施の形態の作用の概要を説明すると、例えば、ＩＤの選択のための信号を受け取ると、各小基板１０に設けられた半導体素子（ＩＣチップ）１０３は、それぞれ対応するＩＤであるか否かを判別し、対応しない場合は、出力部１０２をハイインピーダンス状態とすることによって、当該小基板１０から検査信号に対する出力が出ないような状態にする。
【００５２】
このように第２の形態の分割基板は、第１の形態の効果に加えて、ＩＤを選択するための入力パッドを必要としないので、検査治具の構成が更に簡単になるという効果がある。
【００５３】
（第３実施形態）
次いで、第３の形態の分割基板について図３に基づいて説明する。図３は、第３の形態の分割基板を説明するための概略構成図である。
【００５４】
図３において、特に説明のない部分に関しては、図１と同一符号は同一構成を示すのでその説明を省略する。
【００５５】
本形態の分割基板は、第１の形態及び第２の形態の分割基板に設けられていたＩＤ設定を行わない構成である。
【００５６】
この形態での前記半導体素子１０３は、１本ずつ選択信号入力部（入力端子）１１２Ａ〜１１２Ｄを有し、ＩＤ選択は、各小基板の半導体素子毎に独立して実行される構成である。
【００５７】
該選択信号入力端子１１２Ａ〜１１２Ｄは、捨て基板２０上に設けられたＩＤ選択入力パッド１１１Ａ〜１１１Ｄに個別に接続されている。
【００５８】
個別に入力された選択信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にする構成である。
【００５９】
このように、第３の形態の分割基板によれば、ＩＤ設定を行う必要がないので、第１の形態の分割基板に比べて小基板の面積を小さくできる効果がある。
【００６０】
（第４実施形態）
次いで、第４の形態の分割基板について図４に基づいて説明する。
【００６１】
図４は、第４の形態の分割基板を説明するための概略構成図である。
【００６２】
図４において、特に説明のない部分に関しては、図１と同一符号は同一構成を示すのでその説明を省略する。
【００６３】
本形態の分割基板は、第３の形態と、前記半導体素子１０３は、１本ずつ選択信号入力部（入力端子）を有している点は同じであるが、各半導体素子への入力端子の入力方式が異なっており、またＩＤ選択入力パッド１１３が一つである点でも異なっている。
【００６４】
すなわち、各半導体素子への入力端子の入力方式は、選択信号入力部（入力端子）１１４Ａと選択信号出力部（出力端子）１１４Ｂを各小基板内の半導体素子１０３が備えている。そして出力から次の基板の入力へとカスケードに接続することにより順次小基板を選択する構成である。
【００６５】
検査信号と共に検査信号を入力したとの情報である検査情報信号が入力されると、当該検査情報信号にかかる検査信号を受け付け、出力を行う。一度、検査情報信号を受け取った小基板は、それ以降の検査情報信号及びそれにかかる検査信号を受け付けない。受け付けない検査情報信号及び検査信号は、次に接続された小基板に送られる。
【００６６】
すなわち、ＩＤ選択パッド１１３からパルス信号が入力されると、入力されるたびに、選択される小基板が順次ＩＤ０からＩＤ３に移行し、検査が実行される。選択信号が一度入力されると、半導体内部レジスタが記憶し、再度パルスが入力されると、次の小基板にパルスを転送する（ＩＤＯ→ＩＤ１）。これを順次繰り返すことにより検査を行う。
【００６７】
このように、第４の形態の分割基板は、複数の小基板を順番に検査する場合に、ＩＤ設定を設けるための面積が必要なく、小基板選択の入力パッドが１つであるので、検査治具のピン数も少なくて済む。
【００６８】
以上、４つの実施形態に分けて説明したが、どの形態においても、検査信号の入力パッド１０４（入力部１０１）及び出力パッド１０５（１０２）は、それぞれ１つづつだけ設けられた態様を例に挙げて説明したが、検査信号の入力パッド１０４と出力パッド１０５は２つ以上の複数が設けられたいわゆるバス構造となっていてもよい。
【００６９】
【発明の効果】
本発明によれば、小基板自体の面積を増加させることなく、小基板が集合状態のまま少ないテストピン本数で簡便にテストすることができる分割基板を提供することができる。
【図面の簡単な説明】
【図１】第１の形態の分割基板を説明するための概略構成図
【図２】第２の形態の分割基板を説明するための概略構成図
【図３】第３の形態の分割基板を説明するための概略構成図
【図４】第４の形態の分割基板を説明するための概略構成図
【図５】ＩＤ設定の一例を示す説明図
【図６】ＩＤ設定の他の例を示す説明図
【図７】従来例を示す図
【符号の説明】
１０：小基板
２０：捨て基板
１０１：検査信号入力端子
１０１Ａ：検査信号基線
１０２：検査信号出力端子
１０３：半導体素子
１０４：信号入力パッド
１０５：検査信号出力パッド
１０６Ａ〜１０６Ｄ：ＩＤ設定入力端子
１０７：ＩＤ選択パッド
１０８：ＩＤ設定専用の選択信号入力端子
１０９：電源用パッド
１１０：グランド用パッド
１１１Ａ〜１１１Ｄ：ＩＤ選択入力パッド
１１２Ａ〜１１２Ｄ：選択信号入力端子
１１３：ＩＤ選択入力パッド
１１４Ａ：選択信号入力端子
１１４Ｂ：選択信号出力端子
【発明の属する技術分野】
本発明は分割基板に関し、詳しくは小基板自体の面積を増加させることなく、各小基板のパターンを変えることなく、小基板が集合状態のまま少ないテストピン本数で簡便に検査することができる分割基板に関する。
【０００２】
【従来の技術】
プリント基板の作製や、その基板に電子部品を実装する場合の効率やコストの面から、基板面積の比較的小さい基板は、１枚の基板に同種もしくは異種の回路基板を複数取れるように設計され、複数の小基板が形成されている。そして、電子部品が実装された後に部品が正しく実装されて正常に回路が動作することを確認するための電気的検査が行われる。
【０００３】
この時、小基板が分割される前に複数基板を一括で検査しようとすると、すべての小基板毎に検査用の導通パッドと該小基板毎に設けられた検査用の導通パッドに接触検査する検査用ピンを用意した治具が必要となる。これは、小基板の面積を小さくする妨げになるとともに、治具の製作コストが高くなる問題があった。
【０００４】
そこで、検査用の導通パッドを、小基板を切り離した後に残る周辺部分、いわゆる捨て基板の部分に検査用の導通パッドを設けて、小基板の面積を小さくした分割基板が提案されている（特許文献１）。
【０００５】
しかし、この分割基板では、依然として、小基板毎に設けられた検査用の導通パッドに接触検査する検査用ピンを用意した治具が必要となり、治具の製作コストが高くなる問題は解決されない。
【０００６】
一方、基板を小基板に分割した後に、小基板１枚ごとに検査する手法も考えられるが、その場合は、やはりそれぞれの小基板に検査用パッドを設ける必要があり、治具が簡単になる分、検査機に基板をセットする工数が増えるので、検査費用が高くなる問題があった。
【０００７】
そこで、複数の小基板毎に設けられた検査用信号を導通する内部バスの各々を１つに接続し、該１つに接続された内部バスの端子に検査用の信号を入力すると共に、該検査用の信号を取捨選択するためのＩＤ設定を小基板毎に配線により施すようにした分割基板が提案されている（特許文献２）。
【０００８】
特許文献２の技術は、図７に示すように、回路を構成する小基板５００を隣接して配置し、小基板には抵抗部品５０１を実装して、プルアップし、任意の端子を隣接小基板でＧＮＤに接続することにより、ＩＤを設定している。そしてコネクタ５０２で接続されたデータバス信号からＩＤ選択信号が入力されると、ＣＰＵ５０４が自分の基板に設定されているＩＤを読み取って、選択されているか否か判定する。さらにコネクタ５０２により接続された外部との入出力データバス５０３を介してＣＰＵ５０４との通信を行うことで、各回路基板（小基板）の検査を行う。
【０００９】
しかし、この技術では、図示の破線円で示す部位の配線形状が各小基板毎で異なり、基板面積を大きくする必要がある。また１枚の基板から多くの小基板を得たい場合には、各々の小基板毎に、配線パターンを変える必要があり、設計作業が繁雑になるといった問題があった。
【００１０】
【特許文献１】特開平１０−２３３５６１号公報
【特許文献２】特開平８−１４８７６９号公報
【００１１】
【発明が解決しようとする課題】
そこで本発明は、小基板自体の面積を増加させることなく、小基板が集合状態のまま少ないテストピン本数で簡便にテストすることができる分割基板を提供することを課題とする。
【００１２】
本発明の他の課題は、以下の記載によって明らかになる。
【００１３】
【課題を解決するための手段】
上記課題は、以下の各発明によって解決される。
【００１４】
（請求項１）複数の小基板と該小基板の周辺に位置する捨て基板とによって構成され、該複数の小基板に半導体素子を少なくとも１つ搭載されており、前記半導体素子は、ＩＤ選択により検査信号出力部をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子が該半導体素子内部でプルアップ又はプルダウンされている構造を有する分割基板であって、
検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、
前記各々の小基板の共通の信号線が、前記捨て基板上に配置された少なくとも１つのパッドに接続されており、
前記半導体素子にＩＤ設定入力端子を介してＩＤ設定のためのＩＤ信号を入力し、該入力されたＩＤ信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にすることを特徴とする分割基板。
【００１５】
（請求項２）設定ＩＤに応じて該当するＩＤ設定入力端子が、ＧＮＤ又はＶＤＤに接続されており、該ＧＮＤ又はＶＤＤが前記捨て基板上に設置されていることを特徴とする請求項１記載の分割基板。
【００１６】
（請求項３）前記捨て基板上にＩＤ設定専用の入力端子と該入力端子に接続される入力パッドを備え、その論理値によって設定されたＩＤと等しい半導体素子を選択する構成を有することを特徴とする請求項１又は２記載の分割基板。
【００１７】
（請求項４）前記検査信号入力パッドから検査信号入力端子を介して入力される検査信号により、ＩＤの選択を行う構成であることを特徴とする請求項１又は２記載の分割基板。
【００１８】
（請求項５）複数の小基板と該小基板の周辺に位置する捨て基板とによって構成され、該複数の小基板に半導体素子を少なくとも１つ搭載されており、前記半導体素子は、ＩＤ選択により検査信号出力部をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子が該半導体素子内部でプルアップ又はプルダウンされている構造を有する分割基板であって、
検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、
前記各々の小基板の共通の信号線が、前記捨て基板上に配置された少なくとも１つのパッドに接続されており、
前記半導体素子が、１本ずつ選択信号入力部を有し、該選択信号入力部から入力された選択信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にすることを特徴とする分割基板。
【００１９】
（請求項６）前記ＩＤ選択は、各小基板の半導体素子毎に独立して実行される構成であることを特徴とする請求項５記載の分割基板。
【００２０】
（請求項７）前記ＩＤ選択は、選択信号入力部と選択信号出力部を各小基板内の半導体素子が備え、出力から次の基板の入力へとカスケードに接続することにより順次小基板を選択する構成であることを特徴とする請求項５記載の分割基板。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について詳述する。
【００２２】
（第１実施形態）
まず、第１の形態の分割基板について、図１に基づいて説明する。
【００２３】
図１は、第１の形態の分割基板を説明するための概略構成図である。
【００２４】
図１において、分割基板１は、破線で示される複数の小基板１０、１０、１０、１０と、該小基板１０、１０、１０、１０の外周に位置する捨て基板２０とからなる。図示の例では小基板の数が４個の場合を挙げているが、その数は限定されない。
【００２５】
本実施の形態では小基板に１つの半導体素子（ＩＣチップなど）１０３を備えた例について説明する。
【００２６】
本発明において、半導体素子１０３は、ＩＤ選択により検査信号出力端子１０２をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子１０６Ａ〜１０６Ｄが内部でプルアップ又はプルダウンされている構造を有する。
【００２７】
本発明において、「ハイインピーダンス状態」とは、出力が電気的に接続を切り離されたような状態である。
【００２８】
小基板の検査は、例えば１本又は複数本のバス検査入力より、パルス信号やデータを入力して小基板を動作させ、正常動作した場合に期待される出力信号と一致するかどうかによって行う。
【００２９】
本実施の形態では、検査対象は、小基板に搭載された半導体素子１０３であり、検査信号の入力端子１０１と出力端子１０２は、半導体素子１０３に接続されている。
【００３０】
本発明において、１０４は１つの検査信号入力パッドであり、このパッド１０４から検査信号は、各小基板１０に対して個別に送られるように構成されており、複数の検査信号の入力部（入力端子）１０１は、検査信号基線１０１Ａに対して並列に接続されている。
【００３１】
また、各小基板１０の検査信号の出力部（出力端子）も同様に、検査信号に対して並列に接続され、１つの検査信号出力パッド１０５に集約される。この例では図示しない内部バスを利用して出力端子からの信号を出力パッド１０５に集約することもできる。内部バスは小基板同士を繋ぐ方向に設けることができる。
【００３２】
本発明では、検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、各々の小基板から引き出された入出力の検査信号は、前記捨て基板上に配置された１つの信号入力パッド１０４及び出力パッド１０５に集約される点に特徴がある。
【００３３】
また、本発明では、半導体素子１０３が、ＩＤ選択により検査信号出力端子１０２をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子１０６Ａ〜１０６Ｄが内部でプルアップ又はプルダウンされている構造を具有するので、各小基板１０の検査信号の出力部（出力端子）１０２は、各半導体素子１０３毎に、すなわち各小基板１０毎にハイインピーダンス状態とすることが可能となる。
【００３４】
従って、入力パッド１０４から検査信号を入力して、出力パッド１０５から出力を行うことによって、全ての小基板の検査をすることができる。
【００３５】
本発明では、複数の小基板１０から、特定の小基板を選択して検査を行うために、各々の小基板のＩＤを設定する。
【００３６】
本実施の形態では、ＩＤ設定の対象は半導体素子について行うが、かかる半導体素子は小基板上に搭載されたものであるので、小基板のＩＤ設定と同じ意味である。
【００３７】
ＩＤ設定のためには、前記半導体素子１０３にＩＤ設定入力端子１０６Ａ〜１０６Ｄを介してＩＤ設定のためのＩＤ信号を入力する。ＩＤ番号に応じてＩＤ設定のための入力端子は、前記捨て基板２０上に設置される。
【００３８】
例えば、ＩＤ設定入力端子１０６Ａでは、信号線は３つともオープンとなっているが、ＩＤ設定入力端子１０６Ｂは０番目の信号線が接地され、他はオープンの状態である。接地の場所は、捨て基板２０上であり、これも本発明では小基板面積削減に寄与している。ＩＤ設定入力端子１０６Ｃは１番目の信号線が接地され、他はオープンの状態であり、ＩＤ設定入力端子１０６Ｄは０、１番目の信号線が接地され、２番目の信号線がオープンの状態である。
【００３９】
このように、信号線の接地を様々に変化させることによって、ＩＤ番号の設定ができる。例えば、図５に示すように、２から０番目の信号線を「０００」とするとＩＤ番号「０」、「００１」とするとＩＤ番号「１」、信号線「０１０」がＩＤ番号「２」、…に対応するように２進数で表現することによって、３本（３ビット）の場合は０から７までの小基板のＩＤを設定できるようになる。
【００４０】
次に、該入力されたＩＤ信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にする。
【００４１】
前記ＩＤ選択のために、好ましくはＩＤ設定専用の選択信号入力端子１０８と該入力端子に接続される入力パッド１０７を設けることが好ましい。
【００４２】
前記捨て基板２０上に設けられた１つのＩＤ選択パッド１０７から、ＩＤ選択信号入力端子１０８を介して選択信号を入力することによって、ＩＤを選択することができる。ＩＤの選択は前記ＩＤ設定と同様に、図５に示すような２進数で表現することによって、０から７までのＩＤの小基板を選択することができるようになる。ＩＤ選択信号端子１０８により選択信号が入力された半導体素子１０３（小基板１０）は、前記ＩＤ設定により設定された自身のＩＤと選択信号によるＩＤとが一致しない場合は、検査信号の出力部１０２をハイインピーダンス状態とする。
【００４３】
なお、図１の分割基板において、検査を行うには、電源（ＶＤＤ）用パッド１０９とグランド（ＧＮＤ）用パッド１１０からの電力を供給する必要がある。
【００４４】
このように第１の形態の分割基板は、ＩＤを設定するための接地も、ＩＤを選択するためのＩＤ選択パッドも捨て基板上に設けられるので、小基板自体の面積を従来よりも縮小できる効果があり、各小基板のパターンを変えることなく、小基板が集合状態のまま少ないテストピン本数で簡便にテストすることができる。
【００４５】
（第２実施形態）
次いで、第２の形態の分割基板について、図２に基づいて説明する。
図２は、第２の形態の分割基板を説明するための概略構成図である。
【００４６】
図２において、特に説明のない部分に関しては、図１と同一符号は同一構成を示すのでその説明を省略する。
【００４７】
本形態の分割基板は、複数の小基板の端子を並列に接続して前記捨て基板上に設けられた１つのＩＤ選択パッドにより構成されていた第１の形態の分割基板に対して、検査信号の入力パッドを介して該検査信号の入力部から入力される検査信号によりＩＤの選択を行う構成となっている点で異なる。
【００４８】
ＩＤの選択のための信号は、検査信号の入力パッド１０４から入力される。
この態様では検査信号はＩＤ選択信号としても機能する。
【００４９】
入力パッド１０４はシリアル（単数）でもいいし、パラレル（複数）でもよいが、テストパッドの本数が少ない方が、検査治具の構成を簡単にすることができて好ましい。
【００５０】
例えば、シリアルの入力パッドの場合、図６に示すように、時系列的に順次に「０００」と入力すると、ＩＤ番号は「０」を選択したことになり、「００１」と入力すると、ＩＤ番号は「１」を選択したことになる。同様に、「０１０」と入力すると、ＩＤ番号は「２」を選択したことになる。ＩＤ番号に対応するように２進数で表現することによって、３コの信号（パルス）の場合は０から７までの小基板のＩＤを選択できるようになる。
【００５１】
この実施の形態の作用の概要を説明すると、例えば、ＩＤの選択のための信号を受け取ると、各小基板１０に設けられた半導体素子（ＩＣチップ）１０３は、それぞれ対応するＩＤであるか否かを判別し、対応しない場合は、出力部１０２をハイインピーダンス状態とすることによって、当該小基板１０から検査信号に対する出力が出ないような状態にする。
【００５２】
このように第２の形態の分割基板は、第１の形態の効果に加えて、ＩＤを選択するための入力パッドを必要としないので、検査治具の構成が更に簡単になるという効果がある。
【００５３】
（第３実施形態）
次いで、第３の形態の分割基板について図３に基づいて説明する。図３は、第３の形態の分割基板を説明するための概略構成図である。
【００５４】
図３において、特に説明のない部分に関しては、図１と同一符号は同一構成を示すのでその説明を省略する。
【００５５】
本形態の分割基板は、第１の形態及び第２の形態の分割基板に設けられていたＩＤ設定を行わない構成である。
【００５６】
この形態での前記半導体素子１０３は、１本ずつ選択信号入力部（入力端子）１１２Ａ〜１１２Ｄを有し、ＩＤ選択は、各小基板の半導体素子毎に独立して実行される構成である。
【００５７】
該選択信号入力端子１１２Ａ〜１１２Ｄは、捨て基板２０上に設けられたＩＤ選択入力パッド１１１Ａ〜１１１Ｄに個別に接続されている。
【００５８】
個別に入力された選択信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にする構成である。
【００５９】
このように、第３の形態の分割基板によれば、ＩＤ設定を行う必要がないので、第１の形態の分割基板に比べて小基板の面積を小さくできる効果がある。
【００６０】
（第４実施形態）
次いで、第４の形態の分割基板について図４に基づいて説明する。
【００６１】
図４は、第４の形態の分割基板を説明するための概略構成図である。
【００６２】
図４において、特に説明のない部分に関しては、図１と同一符号は同一構成を示すのでその説明を省略する。
【００６３】
本形態の分割基板は、第３の形態と、前記半導体素子１０３は、１本ずつ選択信号入力部（入力端子）を有している点は同じであるが、各半導体素子への入力端子の入力方式が異なっており、またＩＤ選択入力パッド１１３が一つである点でも異なっている。
【００６４】
すなわち、各半導体素子への入力端子の入力方式は、選択信号入力部（入力端子）１１４Ａと選択信号出力部（出力端子）１１４Ｂを各小基板内の半導体素子１０３が備えている。そして出力から次の基板の入力へとカスケードに接続することにより順次小基板を選択する構成である。
【００６５】
検査信号と共に検査信号を入力したとの情報である検査情報信号が入力されると、当該検査情報信号にかかる検査信号を受け付け、出力を行う。一度、検査情報信号を受け取った小基板は、それ以降の検査情報信号及びそれにかかる検査信号を受け付けない。受け付けない検査情報信号及び検査信号は、次に接続された小基板に送られる。
【００６６】
すなわち、ＩＤ選択パッド１１３からパルス信号が入力されると、入力されるたびに、選択される小基板が順次ＩＤ０からＩＤ３に移行し、検査が実行される。選択信号が一度入力されると、半導体内部レジスタが記憶し、再度パルスが入力されると、次の小基板にパルスを転送する（ＩＤＯ→ＩＤ１）。これを順次繰り返すことにより検査を行う。
【００６７】
このように、第４の形態の分割基板は、複数の小基板を順番に検査する場合に、ＩＤ設定を設けるための面積が必要なく、小基板選択の入力パッドが１つであるので、検査治具のピン数も少なくて済む。
【００６８】
以上、４つの実施形態に分けて説明したが、どの形態においても、検査信号の入力パッド１０４（入力部１０１）及び出力パッド１０５（１０２）は、それぞれ１つづつだけ設けられた態様を例に挙げて説明したが、検査信号の入力パッド１０４と出力パッド１０５は２つ以上の複数が設けられたいわゆるバス構造となっていてもよい。
【００６９】
【発明の効果】
本発明によれば、小基板自体の面積を増加させることなく、小基板が集合状態のまま少ないテストピン本数で簡便にテストすることができる分割基板を提供することができる。
【図面の簡単な説明】
【図１】第１の形態の分割基板を説明するための概略構成図
【図２】第２の形態の分割基板を説明するための概略構成図
【図３】第３の形態の分割基板を説明するための概略構成図
【図４】第４の形態の分割基板を説明するための概略構成図
【図５】ＩＤ設定の一例を示す説明図
【図６】ＩＤ設定の他の例を示す説明図
【図７】従来例を示す図
【符号の説明】
１０：小基板
２０：捨て基板
１０１：検査信号入力端子
１０１Ａ：検査信号基線
１０２：検査信号出力端子
１０３：半導体素子
１０４：信号入力パッド
１０５：検査信号出力パッド
１０６Ａ〜１０６Ｄ：ＩＤ設定入力端子
１０７：ＩＤ選択パッド
１０８：ＩＤ設定専用の選択信号入力端子
１０９：電源用パッド
１１０：グランド用パッド
１１１Ａ〜１１１Ｄ：ＩＤ選択入力パッド
１１２Ａ〜１１２Ｄ：選択信号入力端子
１１３：ＩＤ選択入力パッド
１１４Ａ：選択信号入力端子
１１４Ｂ：選択信号出力端子
Claims (7)
- 複数の小基板と該小基板の周辺に位置する捨て基板とによって構成され、該複数の小基板に半導体素子を少なくとも１つ搭載されており、前記半導体素子は、ＩＤ選択により検査信号出力部をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子が該半導体素子内部でプルアップ又はプルダウンされている構造を有する分割基板であって、
検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、
前記各々の小基板の共通の信号線が、前記捨て基板上に配置された少なくとも１つのパッドに接続されており、
前記半導体素子にＩＤ設定入力端子を介してＩＤ設定のためのＩＤ信号を入力し、該入力されたＩＤ信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にすることを特徴とする分割基板。 - 設定ＩＤに応じて該当するＩＤ設定入力端子が、ＧＮＤ又はＶＤＤに接続されており、該ＧＮＤ又はＶＤＤが前記捨て基板上に設置されていることを特徴とする請求項１記載の分割基板。
- 前記捨て基板上にＩＤ設定専用の入力端子と該入力端子に接続される入力パッドを備え、その論理値によって設定されたＩＤと等しい半導体素子を選択する構成を有することを特徴とする請求項１又は２記載の分割基板。
- 前記検査信号入力パッドから検査信号入力端子を介して入力される検査信号により、ＩＤの選択を行う構成であることを特徴とする請求項１又は２記載の分割基板。
- 複数の小基板と該小基板の周辺に位置する捨て基板とによって構成され、該複数の小基板に半導体素子を少なくとも１つ搭載されており、前記半導体素子は、ＩＤ選択により検査信号出力部をハイインピーダンス状態とする機能を有し、且つＩＤ設定入力端子が該半導体素子内部でプルアップ又はプルダウンされている構造を有する分割基板であって、
検査に必要な入出力の検査信号と電源が、前記各々の小基板から前記捨て基板に引き出されており、
前記各々の小基板の共通の信号線が、前記捨て基板上に配置された少なくとも１つのパッドに接続されており、
前記半導体素子が、１本ずつ選択信号入力部を有し、該選択信号入力部から入力された選択信号に基づきＩＤを選択し、該ＩＤ選択により検査信号出力部をハイインピーダンス状態にすることを特徴とする分割基板。 - 前記ＩＤ選択は、各小基板の半導体素子毎に独立して実行される構成であることを特徴とする請求項５記載の分割基板。
- 前記ＩＤ選択は、選択信号入力部と選択信号出力部を各小基板内の半導体素子が備え、出力から次の基板の入力へとカスケードに接続することにより順次小基板を選択する構成であることを特徴とする請求項５記載の分割基板。
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Cited By (3)
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|---|---|---|---|---|
| JP2007142620A (ja) * | 2005-11-16 | 2007-06-07 | Matsushita Electric Ind Co Ltd | モジュールとその製造方法 |
| KR20150031097A (ko) * | 2013-09-13 | 2015-03-23 | 삼성전자주식회사 | 연배열 인쇄회로기판, 그의 불량 단품 인쇄회로기판의 교체 방법 및 이를 이용한 전자 장치의 제조 방법 |
| DE102021203959A1 (de) | 2021-04-21 | 2022-10-27 | Robert Bosch Gesellschaft mit beschränkter Haftung | Schaltungsträger mit einem Mehrfachnutzen |
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- 2003-01-31 JP JP2003024821A patent/JP2004235575A/ja active Pending
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| KR102041501B1 (ko) | 2013-09-13 | 2019-11-06 | 삼성전자 주식회사 | 연배열 인쇄회로기판, 그의 불량 단품 인쇄회로기판의 교체 방법 및 이를 이용한 전자 장치의 제조 방법 |
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