JP2004235409A

JP2004235409A - Method of manufacturing semiconductor integrated circuit device

Info

Publication number: JP2004235409A
Application number: JP2003021861A
Authority: JP
Inventors: Takuji Aoyama; 卓史青山; Yoichi Hiyori; 洋一日和
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-30
Filing date: 2003-01-30
Publication date: 2004-08-19
Anticipated expiration: 2023-01-30
Also published as: JP4153800B2

Abstract

<P>PROBLEM TO BE SOLVED: To improve the yield of a semiconductor integrated circuit device. <P>SOLUTION: After a photoresist film is applied onto the insulating film 7b of a wafer 1W, a desired pattern is transferred by performing an exposure process at this. Then, after a developing process is performed on the wafer 1W after the exposure process and a photoresist pattern 11a is formed, the cleaning process and a spin drying process are sequentially performed at the wafer 1W. Thereafter, after the photoresist residue 14 adhered to the bottom of the opening 12 of the photoresist pattern1 1a is removed by a light ashing process, a through hole is bored through the insulating film 7b by a dry etching process using an etching gas, etc. containing C<SB>5</SB>F<SB>8</SB>, O<SB>2</SB>and Ar gas with the photoresist pattern 11a used as an etching mask. Thus, the through hole opening fault due to the photoresist residue 14 can be prevented. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ドライエッチング技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したドライエッチング技術は、例えば以下の通りである。まず、半導体ウエハ上の絶縁膜上にフォトレジスト膜を塗布した後、これに対して露光処理を施すことにより所望の孔パターンを転写する。続いて、現像処理を施してフォトレジストパターンを形成し、現像液を洗浄した後、スピン乾燥処理を施す。その後、フォトレジストパターンをエッチングマスクとして、そのマスクから露出する上記絶縁膜をフルオロカーボン系のガスを用いたドライエッチング法により除去することにより、上記絶縁膜に孔を形成する。
【０００３】
なお、例えば特開２０００−３０７１８４号公報には、レジスト膜に開口を形成した後、その開口内に付着したレジスト残渣を除去すべく酸素を用いたライトアッシングする方法が開示されている（例えば特許文献１）。
【０００４】
【特許文献１】
特開２０００−３０７１８４号公報
【０００５】
【発明が解決しようとする課題】
ところが、フルオロカーボン系のガスを用いたドライエッチング法により絶縁膜に孔を形成する技術においては、以下の課題があることを本発明者が初めて見出した。
【０００６】
すなわち、半導体ウエハの中央領域において孔の形成不良が多発し、その孔部分で導通不良が発生した結果、半導体集積回路装置の歩留まりが低下する問題である。本発明者の検討によれば、導通不良の発生箇所が半導体ウエハの主面内でエッチングレートが最も早い中央領域のみであること、非導通の孔に隣接する同条件の他の孔は正常に開口していること、エッチング条件におけるエッチング時間の設定は充分であり、エッチング不足とは考え難いこと等から、エッチング単体による原因ではないと考察される。
【０００７】
本発明の目的は、半導体集積回路装置の歩留まりを向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、フォトレジストパターン形成後のウエハに対して酸素と希釈ガスとを有する混合ガスを用いたアッシング処理を施すことによりフォトレジストパターンの開口部のフォトレジスト残渣を除去した後、前記フォトレジストパターンをエッチングマスクとして、前記ウエハに対してフルオロカーボン系のガスと酸素と希釈ガスとの混合ガスを用いたドライエッチング処理を施すことにより前記フォトレジストパターンから露出する絶縁膜をエッチングして前記絶縁膜に配線開口部を形成するものである。
【００１１】
【発明の実施の形態】
本願の実施の形態を説明する前に、本願における用語の意味を説明すると次の通りである。
【００１２】
１．デバイス面とは、ウエハの主面であって、その面にフォトリソグラフィーにより、複数のチップ領域に対応する集積回路パターンが形成される面をいう。すなわち、「裏面」に対して、その反対側の主面をいう。
【００１３】
２．ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（半導体集積回路ウエハまたは半導体ウエハ：一般にほぼ円形）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板などならびにそれらの複合的基板をいう。また、「半導体集積回路装置」（あるいは「電子装置」、「電子回路装置」など）というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板、ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）液晶製造用基板、ＳＴＮ（ＳｕｐｅｒＴｗｉｓｔｅｄＮｅｍａｔｉｃ）液晶製造用基板などといった他の基板上に作られるものを含むものとする。
【００１４】
３．エッチングガスは、反応ガスと、希釈ガスと、その他のガスとを有している。反応ガスは、主としてエッチングと堆積との両方の反応に寄与するガスであり、さらに、主反応ガスと、添加反応ガスとに分類できる。主反応ガスとしては、フルオロカーボン系のガスがあり、添加反応ガスとしては酸素（Ｏ_２）を含むガスがある。そのフルオロカーボン系のガスは、飽和型と不飽和型に分類できる。飽和型は、炭素（Ｃ）原子が全て単結合のものであり、エッチングガスとして、例えばＣＦ_４、ＣＨＦ_３、ＣＨ_２Ｆ_２、ＣＨ_３Ｆ、Ｃ_２Ｆ_６、Ｃ_４Ｆ_８がある。また、不飽和型は、炭素（Ｃ）原子が二重もしくは三重結合を有するものであり、エッチングガスとして、例えばＣ_５Ｆ_８またはＣ_４Ｆ_６がある。
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
まず、本発明者が初めて見出した課題について説明する。本発明者が検討したのは、半導体集積回路装置の製造工程において、フォトレジスト（以下、単にレジストという）パターンをエッチングマスクとして、フルオロカーボン系のガスを有するエッチングガスを用いたドライエッチング法により絶縁膜に孔を形成する技術についてである。近年、半導体集積回路装置においては、小型、高性能化に伴い、半導体集積回路装置を構成する素子や配線の微細化が進められている。このため、配線等を形成するための孔においても微細化が進み、孔の加工に高度な精度が要求されている。例えば最小加工寸法が０．３５μｍ程度の製品で現像寸法が０．５５μｍであったのが、最小加工寸法が０．２５μｍ程度の製品では現像寸法が０．３５μｍ程度、最小加工寸法が０．１８μｍ程度の製品では現像寸法が０．２８μｍ程度と劇的に小さくなっている。このような微細化の流れの中にあって最小加工寸法が０．１８μｍ程度の製品の量産品において、例えばフルオロカーボン系ガス（Ｃ_５Ｆ_８等）、酸素（Ｏ_２）およびアルゴン（Ａｒ）をエッチングガスとして用いたドライエッチング法によりウエハの絶縁膜にスルーホールを形成する処理を施したところ、ウエハの中央領域のスルーホールで導通不良が多発した。図１は、そのウエハ５０の主面（デバイス面）の不良分布を模式的に示している。不良が発生した半導体チップに斜線のハッチングが付されている。ウエハ５０の主面の中央領域では、その中央領域の外周の外周領域よりも不良が多発している。また、そのウエハ５０のＴＥＧ（ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）の外観解析結果から非導通部が確認された。図２は、その外観解析結果のウエハ５０の要部断面図である。絶縁膜５１には２つのスルーホール５２ａ，５２ｂが示されている。図２の左側のスルーホール５２ａは正常で、スルーホール５２ａ内の導体膜５３ａは下層の配線５４ａと良好に接触し電気的に接続されている。これに対して図２の右側のスルーホール５２ｂは異常で、スルーホール５２ｂは下層の配線５４ｂまで達せず、スルーホール５２ｂ内の導体膜５３ｂと配線５４ｂとの間には絶縁膜５１が介在され、導体膜５３ｂと配線５４ｂとは絶縁されている。
【００１７】
そこで、本発明者は、ドライエッチング条件を再検討したが、（１）導通不良の発生箇所がウエハ５０の主面内で最もエッチングレートの速い中央領域で多発していること、（２）導通不良が発生したスルーホール５２ｂに隣接する同条件のスルーホール５２ａは正常に開口していること、（３）エッチング条件におけるエッチング時間の設定は充分であり、エッチング不足とは考え難いこと等から、エッチング単体による原因ではないと考察した。そして、本発明者は、その原因として、レジストパターン形成後の開口部底部にレジスト残渣が付着し、下層の絶縁膜のエッチング時にエッチング時間の大半が上記レジスト残渣の除去に費やされてしまい導通不良が発生したものと推定した。図３は現像処理後の現像液を洗浄するためのリンス５５に浸された状態のウエハ５０の要部断面図を模式的に示している。絶縁膜５１上には、レジストパターン５６が形成されている。ここにはスルーホールを形成するための２つの開口部５７ａ，５７ｂが示されている。図３の左側の開口部５７ａはウエハ５０の中央領域のスルーホール形成用の開口部を示し、図３の右側の開口部５７ｂはウエハ５０の外周領域のスルーホール形成用の開口部を示している。この洗浄処理時に、リンス５５中に浮遊しているレジスト残渣５８が開口部５７ａ，５７ｂの底部に再付着する。図４は図３の洗浄処理後のスピン乾燥処理後のウエハ５０の要部断面図を模式的に示している。スピン乾燥処理ではウエハ５０を回転させながら乾燥させるが、ウエハ５０の主面の中央領域はその外周領域に比べて回転速度が遅く遠心力が小さいため、ウエハ５０の中央領域の開口部５７ａでは外周領域に比べてレジスト残渣５８が残留し易いと想定できる。図５および図６は図４の状態のままドライエッチング処理を施した場合のウエハ５０の要部断面図を模式的に示している。図５、図６の順にエッチングが進んでいる状態を示している。ここでは、例えばＣ_５Ｆ_８、酸素（Ｏ_２）およびアルゴン（Ａｒ）を有するエッチングガスを用いたドライエッチング処理を所望の時間施した。最終的にはウエハ５０の主面の外周領域では図６に示すようにスルーホール５２ａが下層の配線５４ａに達している。これに対して、ウエハ５０の主面の中央領域の開口部５７ａの底部にはレジスト残渣５８が付着しているため、エッチング時間がレジスト残渣５８の除去に費やされてしまい、図６に示すようにスルーホール５２ｂが下層の配線５４ｂまで達していない。このため、ウエハ５０の主面の中央領域のスルーホール５２ｂでは導通不良が発生してしまう。このような問題は、エッチングガスの主反応ガスとしてＣ_５Ｆ_８を用いることで特に顕著となった。これは、ドライエッチング処理時にレジストパターン５６の目減りを抑えるためにレジスト膜に対するエッチング選択比の高いガスを使用する傾向にあるからで、特にＣ_５Ｆ_８はレジスト膜に対するエッチング選択比が高く、エッチング処理時に開口部５７ａ底部に残留したレジスト残渣５８が除去され難いからである。Ｃ_４Ｆ_８等のような他の主反応ガスを選択した場合、現状の径やアスペクト比のスルーホールでは上記導通不良の問題が顕在化していないが、上記の問題発生のメカニズムが生じていると思料でき、スルーホールの径の縮小やアスペクト比の増大等に伴い顕在化してくることが予想される。
【００１８】
そこで、本実施の形態においては、レジストパターンを現像処理により形成した後、ウエハに対して軽くアッシング処理を施すことにより、レジストパターン開口部の底のレジスト残渣を除去し、その後、フルオロカーボン系のガスを有するエッチングガスを用いたドライエッチング法により絶縁膜に孔等のような配線開口部を形成する。これにより、配線開口部の形成不良を低減または防止できるので、配線開口部での導通不良の発生を低減または防止することができる。したがって、半導体集積回路装置の歩留まりを向上させることができる。また、上記レジスト残渣除去工程と、配線開口部形成のためのドライエッチング工程とを別々に分けて行うことにより、各々の処理目的に適した制御および処理ができる。このため、配線開口部の形状の安定性を向上させることができる。また、下層の配線上部（露出部）の過剰なエッチングを防ぐことができるので、配線の電気的特性（抵抗）の変動を抑制することができる。また、他に大きな悪影響を与えることなくレジスト残渣を良好に除去できる。これらにより、半導体集積回路装置の歩留まりを向上できる上、再現性の高いドライエッチング処理が可能となる。
【００１９】
次に、本実施の形態の半導体集積回路装置の製造方法の具体例を図７のフロー図に沿って、図８〜図１８により説明する。
【００２０】
まず、ウエハを用意する（図７の工程１００）。図８はそのウエハ１Ｗの要部断面図を示している。平面略円形状のウエハ１Ｗを構成する半導体基板（以下、単に基板という）１Ｓは、例えばシリコン（Ｓｉ）単結晶からなり、その主面（デバイス面）の溝型の分離部２に囲まれる活性領域にはＭＩＳ・ＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ・ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：以下、単にＭＩＳと略す）Ｑ等のような集積回路素子が形成されている。ＭＩＳＱは、ソースおよびドレイン用の半導体領域３，３と、ゲート絶縁膜４と、ゲート電極５とを有している。半導体領域３，３は、基板１Ｓの主面に所望の不純物が導入されることで形成されている。所望の不純物はＭＩＳのチャネルの導電型で決まり、ｎチャネル型のＭＩＳの場合は、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入され、ｐチャネル型のＭＩＳの場合は、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ_２）が導入される。基板１Ｓの主面上に形成された上記ゲート絶縁膜４は、例えば熱酸化法で形成された酸化シリコン膜（ＳｉＯ_２等）からなるが、酸窒化シリコン膜（ＳｉＯＮ）にしても良いし、窒化シリコン膜（Ｓｉ_３Ｎ_４等）の単体膜や酸化シリコン膜上に窒化シリコン膜を設けた積層膜にしても良い。ゲート絶縁膜４上に形成された上記ゲート電極５は、例えば低抵抗多結晶シリコン膜の単体膜からなるが、低抵抗多結晶シリコン膜上にシリサイド層を設けた積層膜または低抵抗多結晶シリコン膜上にバリアメタル膜を介してメタル膜を設けた積層構造としても良い。上記シリサイド層としては、例えばタングステンシリサイドやコバルトシリサイドがある。また、上記バリアメタル膜としては、例えば窒化タングステン膜があり、上記メタル膜としては、例えばタングステンがある。ゲート電極５の側面には、例えば酸化シリコン膜からなるサイドウォール６が形成されている。このようなウエハ１Ｗの主面上には絶縁膜（第１絶縁膜）７ａが堆積されている。絶縁膜７ａは、例えば酸化シリコン膜からなる。絶縁膜７ａ上には第１層配線８ａが形成されている。第１層配線８ａは、例えば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）および窒化チタンが下層から順に堆積されてなる。アルミニウムに代えて、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅（Ｃｕ）合金等のようなアルミニウム系メタルを用いても良いし、第１層配線８ａをタングステン膜の単体膜で形成しても良い。ここでは第１層配線８ａが、絶縁膜７ａに形成されたコンタクトホール９内のプラグ１０ａを通じて半導体領域３と電気的に接続されている。プラグ１０ａは、例えばタングステンからなる。また、絶縁膜７ａ上には、絶縁膜（第２絶縁膜）７ｂが上記第１層配線８ａを覆うように堆積されている。絶縁膜７ｂは、例えば酸化シリコン膜からなる。
【００２１】
続いて、ベーキング処理等によるウエハ１Ｗの主面上の吸着水分の除去、有機溶剤による表面の脱脂、洗浄、水洗による汚染の除去および回転ブラシやジェット水流等による塵埃の物理的除去等のようなレジスト塗布前処理を施した後、図９に示すように、上記のようなウエハ１Ｗの主面上、すなわち、絶縁膜７ｂ上に、例えばポジ型のレジスト膜１１をスピン塗布法等により堆積する（図７の工程１０１）。すなわち、ウエハ１Ｗを回転塗布機（ＳｐｉｎＣｏａｔｅｒ）にセットし、ウエハ１Ｗの主面上にレジスト膜を滴下しつつ、所望の回転速度でウエハ１Ｗの主面内全面にレジスト膜を広げた後、回転速度を速くして余分なレジスト膜を遠心力で飛散させ、ウエハ１Ｗの主面上のレジスト膜の厚さが均一になるようにする。レジスト膜１１の厚さは、例えば７７０ｎｍ程度である。続いて、プレベーク処理を施す。プレベーク処理は、レジスト膜１１中の残留溶剤を蒸発させ、後の露光処理時の露光光による光化学反応の効率を高め、安定化させる目的や後の現像処理時のレジスト膜１１の膨潤（Ｓｗｅｌｌｉｎｇ）や膜剥がれを抑え、レジスト膜１１と下地の絶縁膜７ｂとの接着性を高める目的を有している。続いて、半導体集積回路装置の製造工程で用いられている通常の縮小投影露光処理を施した後（図７の工程１０２）、現像液（Ｄｅｖｅｌｏｐｅｒ）によって現像処理を施すことにより（図７の工程１０３）、図１０に示すように、ウエハ１Ｗの主面上に、レジストパターン１１ａを形成する。このレジストパターン１１ａは、スルーホール形成領域が露出され、それ以外を覆うような形状で形成されている。レジストパターン１１ａが除去された開口部１２はスルーホール形成領域であり、その平面形状はほぼ円形状とされている。続いて、例えばブチルアセテート等のようなリンス液により現像液を洗浄する（図７の工程１０４）。図１１はリンス液１３による洗浄処理時のウエハ１Ｗの要部拡大断面図を示している。ここにはリンス液１３中に浮遊するレジスト残渣１４がレジストパターン１１ａの開口部１２の底部に残留している様子が示されている。続いて、ウエハ１Ｗに対してスピン乾燥処理を施す。すなわち、ウエハ１Ｗをその主面内に平行になるように回転させながら乾燥させる（図７の工程１０５）。図１２はスピン乾燥処理後のウエハ１Ｗの要部拡大断面図を示している。図１２に示すように、レジストパターン１１ａの開口部１２の底にレジスト残渣１４が残されたままとなってしまう場合がある。上記のようにウエハ１Ｗの主面の中央領域の開口部１２等では、上記のように特にこのようなレジスト残渣１４の問題が生じ易い。続いて、ウエハ１Ｗに対してポストベーク処理を施す。ポストベーク処理は、レジストパターン１１ａまたはエッチング面に残留した現像液、リンス液、洗浄液等を揮発、除去し、後続のドライエッチング処理時での耐性や下地の絶縁膜７ｂとの接着性を強化することを目的として有している。続いて、ウエハ１Ｗは、レジストパターン１１ａの寸法精度、合わせ精度、欠陥、塵埃等の外観検査が行われた後、次のドライエッチング工程に送られる。
【００２２】
次に、ドライエッチング工程について説明する。ドライエッチング装置は、例えば平行平板型の二周波励起ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）装置を用いた。まず、上記検査工程が終了したウエハ１Ｗをドライエッチング装置のチャンバ内にセットする。このドライエッチング装置は枚葉式なので１枚のウエハ１Ｗを収容する。続いて、ドライエッチング装置の回転ポンプ等によりチャンバ内を減圧する。ここで、本実施の形態では、最初から絶縁膜７ｂのエッチング処理を施さないで、ウエハ１Ｗに対して軽くアッシング処理を施した後（図７のライトアッシング工程１０６）、絶縁膜７ｂのエッチング処理を施す（図７のメインエッチング工程１０７）。このようにメインエッチング処理の前にライトアッシング処理を施すことにより、レジストパターン１１ａの開口部１２の底部のレジスト残渣１４を図１３に示すように除去することができる。そして、レジストパターン１１ａの開口部１２底部のレジスト残渣１４を除去した状態で、レジストパターン１１ａをエッチングマスクとして、プラズマドライエッチング処理を施すことにより、図１４に示すように、レジストパターン１１ａから露出する絶縁膜７ｂ部分を除去してスルーホール（配線開口部）１５を形成する。これにより、スルーホール１５を第１層配線８ａの上面に確実に達した状態で形成することができる。このように、本実施の形態ではスルーホール１５の形成不良の発生を低減または防止できるので、スルーホール１５での導通不良の発生を低減または防止できる。したがって、半導体集積回路装置の歩留まりを向上させることができる。また、ライトアッシング処理をドライエッチング装置内でドライエッチング処理と一貫して行うので、ライトアッシング処理を追加したからといって、半導体集積回路装置の製造時間が増大することもないし、新たな製造装置を追加する訳でもないので半導体集積回路装置のコストが増大することもない。上記スルーホール１５の深さ（絶縁膜７ｂの上面から第１層配線８ａの上面までの距離）は、例えば８００ｎｍ程度である。また、スルーホール１５は平面略円形状をしており、その直径は、例えば０．２８μｍ程度である。したがって、スルーホール１５のアスペクト比は、例えば約３である。
【００２３】
図１５は、上記ライトアッシング工程およびメインエッチング工程のチャンバ内圧力、上部電極、下部電極、フルオロカーボン系ガス（Ｃ_５Ｆ_８）、酸素（Ｏ_２）およびアルゴン（Ａｒ）ガスのシーケンスの一例を示している。
【００２４】
まず、ライトアッシングについて説明する。時刻ｔ０〜ｔ１は、ライトアッシング処理前のチャンバ内の安定化のための調整時間であり、例えば１分程度である。この時刻ｔ０〜ｔ１では、ドライエッチング装置の上部電極および下部電極には電力を印加せず、チャンバ内にプラズマを形成しない。続く時刻ｔ１〜ｔ２は、ライトアッシング処理時間である。この時刻ｔ１〜ｔ２では、ドライエッチング装置の上部電極および下部電極に高周波電力を印加し、チャンバ内にプラズマを形成してレジスト残渣１４を除去する。ここでは、例えば５０ｎｍ程度の厚さのレジスト残渣を除去できるような条件でライトアッシング処理を施す。このため、レジストパターン１１ａの上部も厚さ５０ｎｍ程度除去されるので、ライトアッシング処理後のレジストパターン１１ａの厚さは、例えば７２０ｎｍ程度となる。また、時刻ｔ０〜ｔ２では、チャンバ内に酸素およびアルゴンガスのみを流し、Ｃ_５Ｆ_８ガスは流さない。
【００２５】
次に、メインエッチングについて説明する。時刻ｔ２〜ｔ３は、メインエッチング処理前のチャンバ内の安定化のための調整時間であり、例えば１分程度である。この時刻ｔ２〜ｔ３では、ドライエッチング装置の上部電極および下部電極には電力を印加せず、チャンバ内にプラズマを形成しない。続く時刻ｔ３〜ｔ４は、メインエッチング処理時間であり、例えば２〜３分程度である。この時刻ｔ３〜ｔ４では、ドライエッチング装置の上部電極および下部電極に高周波電力を印加し、チャンバ内にプラズマを形成して、レジストパターン１１ａから露出する絶縁膜７ｂを選択的にエッチングする。ここでは、例えば厚さ８００ｎｍ程度の厚さの絶縁膜７ｂを除去できるような条件でエッチング処理を施す。また、時刻ｔ２〜ｔ４では、チャンバ内に、Ｃ_５Ｆ_８、酸素およびアルゴンの混合ガスを流す。上記メインエッチング処理時のエッチングガス中のＣ_５Ｆ_８は主反応ガスである。主反応ガスとしてＣ_５Ｆ_８を採用したのは、例えば（１）炭素の数が多いほど、堆積物（Ｃ_ｘＦ_ｙ）のデポ性を良好にでき、対レジスト選択比を向上させることができる、（２）スルーホール１５の内壁の保護性を堆積膜（Ｃ_ｘＦ_ｙ）により向上でき、また、エッチング反応と堆積反応とのバランスが良いので、スルーホール１５の垂直形状を向上させることができる、（３）レジスト膜上に堆積膜（Ｃ_ｘＦ_ｙ）が被着することでレジスト膜の保護性を向上させることができるので、スルーホール１５の加工寸法を向上させることができる、（４）Ｃ_５Ｆ_８ガスは地球温暖化ポテンシャル（ＧＷＰ）（９０〜１００）、大気中での寿命（１年）が、ＣＦ_４（ＧＷＰ；６５００，寿命；５００００年）、Ｃ_４Ｆ_８（ＧＷＰ；８７０，寿命；３２００年）等と比べて極めて低い、（５）可燃性、爆発性、毒性の面でも特に問題とはならない等の理由からである。ただし、Ｃ_５Ｆ_８単独で用いずに、上記エッチングガスにさらにＣＦ_４、ＣＨＦ_３、ＣＨ_２Ｆ_２、Ｃ_４Ｆ_８を添加しても良い。すなわち、フッ素（Ｆ）を有するガスを添加することで、上記した堆積物（Ｃ_ｘＦ_ｙ）を除去し、デポ性を抑えることが可能となる。また、Ｃ_５Ｆ_８に代えて、Ｃ_４Ｆ_８を用いても良い。本発明者の検討によれば、主反応ガスとしてＣ_５Ｆ_８等のように炭素の数が５以上のフルオロカーボン系のガスを用いる場合に本実施の形態を適用することが最も好ましいが、炭素数が５以上でなくてもフルオロカーボン系のガス中の炭素数が相対的に多くなる程（すなわち、炭素とフッ素との比（Ｆ／Ｃ）が小さい程）、対レジスト選択比が高くなり、問題が生じ易くなるので、主反応ガスとしてＣ_４Ｆ_８を用いる場合にも本実施の形態を適用することが好ましい。Ｃ_４Ｆ_８については、現状は問題が顕在化していないが、問題発生のメカニズムは生じていることが予想できるので、今後、スルーホール１５の寸法縮小やアスペクト比の増大等に応じて問題が顕在化する恐れがあり、本実施の形態を適用することが好ましい。本発明者の検討によれば、フルオロカーボン系のガスの炭素（Ｃ）とフッ素（Ｆ）との比（Ｆ／Ｃ）が、例えば２または２よりも小さいものを使用する場合に本実施の形態を適用することが好ましい。また、上記メインエッチング処理時のエッチングガス中の酸素（Ｏ_２）は、上記添加反応ガスである。酸素は、被エッチング膜表面上の堆積膜の生成を抑制する機能を有しているため、酸化膜（ＳｉＯ_２）の開口性の向上、スルーホール１５の垂直形状の実現に寄与するが、レジストパターン１１ａの表面上の上記堆積膜をも除去してしまうので、酸素の量が多すぎると対レジスト選択比の低下につながる。酸素の流量比が小さすぎる（Ｏ_２ガス流量が相対的に少ない）場合、上記堆積膜の生成の抑制の効果が少なくなり、酸化膜上でも堆積膜が厚くなり、エッチングが進行しなくなる。また、スルーホール１５の内壁の堆積膜も除去され難くなるため、形状が劣化する。一方、酸素ガス流量比が大きすぎる場合（Ｏ_２ガス流量が相対的に多い）、レジストパターン１１ａの表面上の上記堆積膜が薄くなってしまいレジストパターン１１ａのエッチングが進行する（対レジスト選択比が低下する）。さらに、メインエッチング処理時のエッチングガス中のアルゴンガスは上記希釈ガスである。希釈ガスは、プラズマ中で電離してイオンとなりエッチャント（ｅｔｃｈｉｎｇｓｐｅｃｉｅｓ）と被エッチング膜との反応を促進させることに加えて、エッチングガス中の反応ガス濃度を希釈して過剰なエッチングおよび堆積反応が生じないようにする機能を有している。希釈ガスとしてアルゴンガスを使用したのは、不活性ガスであるため化学反応によって他のガスとの反応生成物を生じないためである。また、アルゴンガスにヘリウム（Ｈｅ）ガス等を添加することで反応を制御することも可能である。また、アルゴンガスに代えてヘリウムガス等の不活性ガスを用いることもできる。
【００２６】
上記のように本実施の形態においては、ライトアッシング処理とメインエッチング処理とをそれぞれ独立させ分けて行うことにより、各々の処理目的に適した制御および処理ができる。例えばライトアッシング処理およびメインエッチング処理での酸素量を各々の処理に最適な値に容易にかつ的確に設定できる。このため、ライトアッシング処理では他に大きな悪影響を与えない範囲で、かつ、レジスト残渣１４の残留量に応じたアッシング条件の設定ができるので、レジスト残渣１４を良好に除去できる。一方、メインエッチング処理では、酸素の流量が多いとボーイングと称するスルーホール１５の形状不良が発生する場合があるが、ボーイング等の形状不良が発生しないように酸素流量を設定できるので、スルーホール１５の形状の安定性を向上できる。また、例えばメインエッチング処理では、酸素の流量が多いと、スルーホール１５の底部から露出する第１層配線８ａの窒化チタン層のエッチング選択比が低下し、上記窒化チタン層のけずれ量が増大する結果、第１層配線８ａ自体の抵抗および第１層配線８ａとスルーホール１５内のプラグとの接触抵抗が変動する場合がある。そして、スルーホール１５の直径は微細化される傾向にあり、また、スルーホール１５内に埋め込まれる導体膜としてタングステン等のようなアルミニウムよりも抵抗値の高い導体膜が使用されることもあるので、上記窒化チタン層のけずれ量の増大は抵抗値増大に大きく影響することが予想される。本実施の形態では上記のようにメインエッチング処理での酸素量を最適な値に容易にかつ的確に設定できるので、第１配線８ａの窒化チタン層が過剰にエッチングされないように窒化チタン層でエッチングをストップさせることができ、第１層配線８ａ自体の抵抗および第１層配線８ａとスルーホール１５内のプラグとの接触抵抗の変動を抑制することができる。これらにより、半導体集積回路装置の歩留まりを向上できる上、再現性の高いドライエッチング処理が可能となる。
【００２７】
上記のようなドライエッチング工程後、ウエハ１Ｗ上のレジストパターン１１ａを図１６に示すようにアッシング法により全て除去する（図７の工程１０８）。続いて、ウエハ１Ｗの主面上に、例えばタングステン等からなる導体膜をスパッタリング法またはＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により堆積した後、その導体膜をスルーホール１５内のみに残されるように化学機械研磨法（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）により研磨することにより、図１７に示すように、スルーホール１５内にプラグ１０ｂを形成する。プラグ１０ｂは、第１層配線８ａと電気的に接続されている。プラグ１０ｂの形成工程でタングステン等からなる導体膜を堆積する前に、窒化チタン等のような導体膜を堆積することにより、プラグ１０ｂを相対的に薄い窒化チタン層と、相対的に厚いタングステン層との２層構造としても良い。また、スルーホール１５内に第２層配線の一部をそのまま埋め込む構造としても良い。その後、ウエハ１Ｗの主面上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図１８に示すように、第２層配線８ｂを形成する。第２層配線８ｂはプラグ１０ｂを通じて第１層配線８ａと電気的に接続されている。第２層配線８ｂでも、アルミニウムに代えて、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅（Ｃｕ）合金を用いても良い。これ以降は、通常の半導体集積回路装置の製造方法を経て半導体集積回路装置の製造を完了する。
【００２８】
図１９はライトアッシング処理追加後のウエハ１Ｗの主面の不良分布を模式的に示している。不良が発生した半導体チップに斜線のハッチングが付されている。図１と比較して、ウエハ１Ｗの中央領域の不良発生率が低下したことが分かる。また、図２０は対策前後の半導体集積回路装置の歩留まりの推移を示している。Ｂが対策前、Ａが対策後を示している。また、Ｃ１〜Ｃ１７は製品の推移を示している。本実施の形態によれば、平均歩留まりを約１５％程度向上させることができた。
【００２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３０】
例えば上記ＭＩＳＱの形成工程後のウエハ１Ｗの主面上に、例えば窒化シリコン膜からなる薄い絶縁膜をＣＶＤ法等によって堆積した後、その上に絶縁膜７ａを堆積する工程を有する半導体集積回路装置の製造方法において、その絶縁膜７ａおよび窒化シリコン膜からなる薄い絶縁膜に、基板の上面に達するようなコンタクトホール（配線開口部）を形成する場合に本実施の形態を適用することもできる。
【００３１】
また、ダマシン配線構造の配線溝（配線開口部）やスルーホール（配線開口部）の形成時に本実施の形態を用いることもできる。また、基板に達する前記コンタクトホール９の形成工程にも適用できる。
【００３２】
また、基板にＭＩＳが形成されているものに限定されるものではなく、例えばバイポーラトランジスタ、ダイオードまたは抵抗等が形成されているものにも適用できる。
【００３３】
また、前記実施の形態ではポジ型のレジスト膜を使用した半導体集積回路装置の製造方法に本実施の形態を適用した場合ついて説明したが、これに限定されずネガ型のレジスト膜を使用した場合にも本実施の形態を適用できる。
【００３４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体集積回路装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えば液晶パネルやマイクロマシンの製造方法にも適用できる。
【００３５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００３６】
すなわち、フォトレジストパターン形成後のウエハに対して酸素を有する混合ガスを用いたプラズマアッシング処理を施すことによりフォトレジストパターンの開口部のフォトレジスト残渣を除去した後、前記フォトレジストパターンをエッチングマスクとして、前記ウエハに対してフルオロカーボン系のガスと酸素と希釈ガスとの混合ガスを用いたドライエッチング処理を施すことにより前記フォトレジストパターンから露出する絶縁膜をエッチングして前記絶縁膜に配線開口部を形成することにより、前記配線開口部での前記フォトレジスト残渣に起因する開口不良の発生を低減または防止でき、前記配線開口部での導通不良の発生を低減または防止できるので、半導体集積回路装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】ウエハの主面の不良分布を模式的に示すウエハの全体平面図である。
【図２】図１のウエハの外観解析結果を示すウエハの要部断面図である。
【図３】現像処理後の現像液を洗浄するためのリンスに浸された状態のウエハを模式的に示す要部断面図である。
【図４】図３の洗浄処理後のスピン乾燥処理後のウエハを模式的に示す要部断面図である。
【図５】ドライエッチング処理中のウエハを模式的に示す要部断面図である。
【図６】図５に続くドライエッチング処理中のウエハを模式的に示す要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例のフロー図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１５】図１３および図１４の半導体集積回路装置の製造工程におけるチャンバ内圧力、上部電極、下部電極、フルオロカーボン系ガス、酸素およびアルゴンガスのシーケンスの一例の説明図である。
【図１６】図１４に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法で製造されたウエハの不良分布を模式的に示すウエハの全体平面図である。
【図２０】本実施の形態の適用前後の半導体集積回路装置の歩留まりの様子を示すグラフ図である。
【符号の説明】
１Ｗウエハ
１Ｓ半導体基板
２分離部
３半導体領域
４ゲート絶縁膜
５ゲート電極
６サイドウォール
７ａ絶縁膜（第１絶縁膜）
７ｂ絶縁膜（第２絶縁膜）
８ａ第１層配線
８ｂ第２層配線
９コンタクトホール
１０ａ，１０ｂプラグ
１１フォトレジスト膜
１１ａフォトレジストパターン
１２開口部
１３リンス液
１４フォトレジスト残渣
１５スルーホール（配線開口部）
５０ウエハ
５１絶縁膜
５２ａ，５２ｂスルーホール
５３ａ，５３ｂ導体膜
５４ａ，５４ｂ配線
５５リンス
５６フォトレジストパターン
５７ａ，５７ｂ開口部
５８フォトレジスト残渣[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and more particularly to a technology effective when applied to a dry etching technology.
[0002]
[Prior art]
The dry etching technology studied by the present inventors is, for example, as follows. First, after a photoresist film is applied on an insulating film on a semiconductor wafer, a desired hole pattern is transferred by performing an exposure process on the photoresist film. Subsequently, a developing process is performed to form a photoresist pattern, the developing solution is washed, and a spin drying process is performed. Thereafter, using the photoresist pattern as an etching mask, the insulating film exposed from the mask is removed by a dry etching method using a fluorocarbon-based gas to form holes in the insulating film.
[0003]
Note that, for example, Japanese Patent Application Laid-Open No. 2000-307184 discloses a method in which an opening is formed in a resist film, and then light ashing using oxygen is performed to remove a resist residue attached in the opening (for example, see Japanese Patent Application Laid-Open No. 2000-307184). Reference 1).
[0004]
[Patent Document 1]
JP 2000-307184 A
[0005]
[Problems to be solved by the invention]
However, the present inventors have found for the first time that there are the following problems in a technique of forming holes in an insulating film by a dry etching method using a fluorocarbon-based gas.
[0006]
In other words, there is a problem that the formation failure of the holes frequently occurs in the central region of the semiconductor wafer and the conduction failure occurs in the hole portions, resulting in a decrease in the yield of the semiconductor integrated circuit device. According to the study of the present inventor, the place where the conduction failure occurs is only in the central area where the etching rate is the fastest in the main surface of the semiconductor wafer, and the other holes adjacent to the non-conductive hole under the same condition are normal. Since the openings are provided and the etching time under the etching conditions is sufficiently set, it is difficult to consider that the etching is insufficient.
[0007]
An object of the present invention is to provide a technique capable of improving the yield of a semiconductor integrated circuit device.
[0008]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0009]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0010]
That is, the present invention removes the photoresist residue at the opening of the photoresist pattern by performing an ashing process using a mixed gas having oxygen and a diluent gas on the wafer after the photoresist pattern is formed, Using a photoresist pattern as an etching mask, the wafer is subjected to dry etching using a mixed gas of a fluorocarbon-based gas, oxygen, and a diluent gas to etch an insulating film exposed from the photoresist pattern. A wiring opening is formed in the insulating film.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Before describing the embodiments of the present application, the meanings of terms in the present application will be described as follows.
[0012]
1. The device surface is a main surface of a wafer on which integrated circuit patterns corresponding to a plurality of chip regions are formed by photolithography. That is, it refers to the main surface on the opposite side to the “back surface”.
[0013]
2. The wafer refers to a silicon single crystal substrate (semiconductor integrated circuit wafer or semiconductor wafer: generally circular), a sapphire substrate, a glass substrate, other insulating, anti-insulating or semiconductor substrates used for manufacturing a semiconductor integrated circuit, and a composite substrate thereof. Say. In addition, the term "semiconductor integrated circuit device" (or "electronic device", "electronic circuit device", etc.) refers not only to those made on a single-crystal silicon substrate, but also to the extent that it is not explicitly stated otherwise. The above-mentioned various substrates, or those formed on other substrates such as an SOI (Silicon On Insulator) substrate, a TFT (Thin Film Transistor) liquid crystal manufacturing substrate, an STN (Super Twisted Nematic) liquid crystal manufacturing substrate, and the like. .
[0014]
3. The etching gas includes a reaction gas, a diluent gas, and other gases. The reaction gas is a gas that mainly contributes to both the etching and deposition reactions, and can be further classified into a main reaction gas and an added reaction gas. A main reaction gas is a fluorocarbon-based gas, and an additional reaction gas is oxygen (O 2 ₂ ). The fluorocarbon gas can be classified into a saturated type and an unsaturated type. The saturated type is one in which all carbon (C) atoms are single bonds, and the etching gas is, for example, CF. ₄ , CHF ₃ , CH ₂ F ₂ , CH ₃ F, C ₂ F ₆ , C ₄ F ₈ There is. In the unsaturated type, a carbon (C) atom has a double or triple bond. ₅ F ₈ Or C ₄ F ₆ There is.
[0015]
In the following embodiments, when necessary for the sake of convenience, the description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other and one is the other. In some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), a case where it is particularly specified, and a case where it is clearly limited to a specific number in principle, etc. However, the number is not limited to the specific number, and may be more than or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps, etc.) are not necessarily essential unless otherwise specified, and when it is deemed essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, and the like of the constituent elements, the shapes are substantially the same unless otherwise specified and in cases where it is considered that it is not clearly apparent in principle. And the like. This is the same for the above numerical values and ranges. In all the drawings for describing the present embodiment, components having the same function are denoted by the same reference numerals, and repeated description thereof will be omitted. Further, in some drawings used in the present embodiment, hatching is used even in a plan view so as to make the drawings easy to see. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0016]
First, a problem first found by the inventor will be described. The present inventors have studied that in a manufacturing process of a semiconductor integrated circuit device, an insulating film is formed by a dry etching method using an etching gas containing a fluorocarbon-based gas with a photoresist (hereinafter, simply referred to as a resist) pattern as an etching mask. This is a technique for forming a hole in a hole. 2. Description of the Related Art In recent years, as semiconductor integrated circuit devices have become smaller and have higher performance, elements and wirings constituting the semiconductor integrated circuit device have been miniaturized. For this reason, the fineness of a hole for forming a wiring or the like has been advanced, and a high degree of precision has been required for the processing of the hole. For example, a product having a minimum processing dimension of about 0.35 μm and a development dimension of 0.55 μm, whereas a product having a minimum processing dimension of about 0.25 μm has a development dimension of about 0.35 μm and a minimum processing dimension of 0.18 μm. For products of the order, the development dimension is dramatically reduced to about 0.28 μm. In such a flow of miniaturization, in mass-produced products having a minimum processing dimension of about 0.18 μm, for example, a fluorocarbon-based gas (C ₅ F ₈ Etc.), oxygen (O ₂ ) And a dry etching method using argon (Ar) as an etching gas, a process of forming a through hole in the insulating film of the wafer resulted in frequent conduction failures in the through hole in the central region of the wafer. FIG. 1 schematically shows a defect distribution on the main surface (device surface) of the wafer 50. The semiconductor chip in which a defect has occurred is hatched. In the central region of the main surface of the wafer 50, defects occur more frequently than in the outer peripheral region of the outer periphery of the central region. Further, a non-conductive portion was confirmed from the result of an external appearance analysis of the TEG (Test Element Group) of the wafer 50. FIG. 2 is a sectional view of a main part of the wafer 50 as a result of the appearance analysis. Two through holes 52a and 52b are shown in the insulating film 51. The through hole 52a on the left side of FIG. 2 is normal, and the conductor film 53a in the through hole 52a is in good contact with the lower wiring 54a and is electrically connected. On the other hand, the through hole 52b on the right side of FIG. 2 is abnormal, the through hole 52b does not reach the lower wiring 54b, and the insulating film 51 is interposed between the conductor film 53b and the wiring 54b in the through hole 52b. The conductive film 53b and the wiring 54b are insulated.
[0017]
Therefore, the present inventor reconsidered the dry etching conditions, and found that (1) the occurrence of conduction failure occurs frequently in the central region where the etching rate is the fastest in the main surface of the wafer 50; The fact that the through-hole 52a under the same condition adjacent to the through-hole 52b in which the failure has occurred is normally opened, and (3) the etching time is sufficiently set under the etching conditions, and it is difficult to consider that the etching is insufficient. It was considered that the cause was not due to etching alone. The inventor of the present invention concluded that the resist residue adhered to the bottom of the opening after the formation of the resist pattern, and that most of the etching time was spent on the removal of the resist residue when etching the underlying insulating film. It is presumed that a defect occurred. FIG. 3 is a schematic cross-sectional view of a main part of the wafer 50 immersed in a rinse 55 for cleaning the developing solution after the development processing. On the insulating film 51, a resist pattern 56 is formed. Here, two openings 57a and 57b for forming a through hole are shown. An opening 57a on the left side of FIG. 3 shows an opening for forming a through hole in the central area of the wafer 50, and an opening 57b on the right side of FIG. 3 shows an opening for forming a through hole in the outer peripheral area of the wafer 50. I have. During this cleaning process, the resist residue 58 floating in the rinse 55 adheres again to the bottoms of the openings 57a and 57b. FIG. 4 is a schematic cross-sectional view of a main part of the wafer 50 after the spin drying process after the cleaning process in FIG. In the spin drying process, the wafer 50 is dried while being rotated. However, since the rotation speed of the central area of the main surface of the wafer 50 is lower than that of the outer peripheral area and the centrifugal force is smaller, the outer peripheral area of the opening area 57a in the central area of the wafer 50 is smaller. It can be assumed that the resist residue 58 is more likely to remain than the region. FIG. 5 and FIG. 6 are schematic cross-sectional views of main parts of the wafer 50 when the dry etching process is performed in the state of FIG. FIG. 5 shows a state where the etching is progressing in the order of FIG. Here, for example, C ₅ F ₈ , Oxygen (O ₂ ) And dry etching using an etching gas containing argon (Ar) for a desired time. Finally, in the outer peripheral region of the main surface of the wafer 50, the through hole 52a reaches the lower wiring 54a as shown in FIG. On the other hand, since the resist residue 58 adheres to the bottom of the opening 57a in the central region of the main surface of the wafer 50, the etching time is consumed for removing the resist residue 58, and as shown in FIG. As described above, the through hole 52b does not reach the lower wiring 54b. For this reason, conduction failure occurs in the through hole 52b in the central region of the main surface of the wafer 50. Such a problem is caused by the fact that the main reaction gas of the etching gas is C ₅ F ₈ It became particularly remarkable by using. This is because a gas having a high etching selectivity to the resist film tends to be used in order to suppress loss of the resist pattern 56 during the dry etching process. ₅ F ₈ Is because the etching selectivity to the resist film is high and the resist residue 58 remaining at the bottom of the opening 57a during the etching process is difficult to remove. C ₄ F ₈ When other main reaction gas such as is selected, the problem of the conduction failure is not apparent in the through hole of the current diameter or aspect ratio, but it can be considered that the mechanism of the above problem occurs, It is expected that this will become apparent as the diameter of the through hole decreases and the aspect ratio increases.
[0018]
Therefore, in the present embodiment, after a resist pattern is formed by a development process, the wafer is subjected to a light ashing process to remove the resist residue at the bottom of the resist pattern opening, and thereafter, a fluorocarbon gas is used. A wiring opening such as a hole is formed in an insulating film by a dry etching method using an etching gas having the following. Thereby, the formation failure of the wiring opening can be reduced or prevented, so that the occurrence of the conduction failure in the wiring opening can be reduced or prevented. Therefore, the yield of the semiconductor integrated circuit device can be improved. In addition, by separately performing the resist residue removing step and the dry etching step for forming the wiring opening, control and processing suitable for each processing purpose can be performed. Therefore, the stability of the shape of the wiring opening can be improved. In addition, since excessive etching of the upper portion (exposed portion) of the lower wiring can be prevented, variation in electrical characteristics (resistance) of the wiring can be suppressed. In addition, the resist residue can be satisfactorily removed without giving a significant adverse effect. As a result, the yield of the semiconductor integrated circuit device can be improved, and dry etching with high reproducibility can be performed.
[0019]
Next, a specific example of the method of manufacturing the semiconductor integrated circuit device according to the present embodiment will be described with reference to FIGS.
[0020]
First, a wafer is prepared (step 100 in FIG. 7). FIG. 8 is a sectional view of a main part of the wafer 1W. A semiconductor substrate (hereinafter, simply referred to as “substrate”) 1S constituting a wafer 1W having a substantially circular planar shape is made of, for example, silicon (Si) single crystal, and its main surface (device surface) is surrounded by a groove-shaped isolation portion 2. In the region, an integrated circuit element such as a MIS • FET (Metal Insulator Semiconductor / Field Effect Transistor) is formed. The MISQ has semiconductor regions 3 and 3 for source and drain, a gate insulating film 4, and a gate electrode 5. The semiconductor regions 3 and 3 are formed by introducing desired impurities into the main surface of the substrate 1S. The desired impurity is determined by the conductivity type of the channel of the MIS. In the case of the n-channel MIS, for example, phosphorus (P) or arsenic (As) is introduced. In the case of the p-channel MIS, for example, boron (B) Or boron difluoride (BF ₂ ) Is introduced. The gate insulating film 4 formed on the main surface of the substrate 1S is, for example, a silicon oxide film (SiO 2) formed by a thermal oxidation method. ₂ Etc.), but may be a silicon oxynitride film (SiON) or a silicon nitride film (SiN). ₃ N ₄ Etc.) or a laminated film in which a silicon nitride film is provided on a silicon oxide film. The gate electrode 5 formed on the gate insulating film 4 is made of, for example, a single film of a low-resistance polycrystalline silicon film, but is a laminated film in which a silicide layer is provided on the low-resistance polycrystalline silicon film or a low-resistance polycrystalline silicon film. A stacked structure in which a metal film is provided on the film via a barrier metal film may be used. Examples of the silicide layer include tungsten silicide and cobalt silicide. The barrier metal film includes, for example, a tungsten nitride film, and the metal film includes, for example, tungsten. A side wall 6 made of, for example, a silicon oxide film is formed on a side surface of the gate electrode 5. An insulating film (first insulating film) 7a is deposited on the main surface of such a wafer 1W. The insulating film 7a is made of, for example, a silicon oxide film. A first layer wiring 8a is formed on the insulating film 7a. The first layer wiring 8a is formed by depositing, for example, titanium nitride (TiN), aluminum (Al), and titanium nitride in order from the lower layer. Instead of aluminum, an aluminum-based metal such as an aluminum-silicon alloy or an aluminum-silicon-copper (Cu) alloy may be used, or the first layer wiring 8a may be formed of a single tungsten film. . Here, the first layer wiring 8a is electrically connected to the semiconductor region 3 through a plug 10a in a contact hole 9 formed in the insulating film 7a. The plug 10a is made of, for example, tungsten. An insulating film (second insulating film) 7b is deposited on the insulating film 7a so as to cover the first layer wiring 8a. The insulating film 7b is made of, for example, a silicon oxide film.
[0021]
Subsequently, such as removal of adsorbed moisture on the main surface of the wafer 1W by baking treatment, degreasing of the surface with an organic solvent, cleaning, removal of contamination by water washing, and physical removal of dust by a rotating brush or a jet water stream. After performing the resist coating pretreatment, as shown in FIG. 9, for example, a positive resist film 11 is deposited on the main surface of the wafer 1W, that is, on the insulating film 7b by a spin coating method or the like. (Step 101 in FIG. 7). That is, after setting the wafer 1W on a spin coater (Spin Coater) and spreading the resist film over the entire main surface of the wafer 1W at a desired rotation speed while dropping the resist film on the main surface of the wafer 1W, The rotation speed is increased so that the excess resist film is scattered by the centrifugal force so that the thickness of the resist film on the main surface of the wafer 1W becomes uniform. The thickness of the resist film 11 is, for example, about 770 nm. Subsequently, a pre-bake process is performed. The pre-bake treatment evaporates the residual solvent in the resist film 11 to increase and stabilize the efficiency of the photochemical reaction by the exposure light in the subsequent exposure processing, and to swell the resist film 11 in the subsequent development processing (Swelling). This has the purpose of suppressing film peeling and increasing the adhesiveness between the resist film 11 and the underlying insulating film 7b. Subsequently, after performing a normal reduction projection exposure process used in the manufacturing process of the semiconductor integrated circuit device (step 102 in FIG. 7), the developing process is performed using a developing solution (Developer) (the process in FIG. 7). 103), as shown in FIG. 10, a resist pattern 11a is formed on the main surface of the wafer 1W. The resist pattern 11a is formed in such a shape that the through-hole forming region is exposed and the other portions are covered. The opening 12 from which the resist pattern 11a has been removed is a through-hole forming region, and its planar shape is substantially circular. Subsequently, the developer is washed with a rinsing liquid such as butyl acetate (Step 104 in FIG. 7). FIG. 11 is an enlarged sectional view of a main part of the wafer 1W at the time of the cleaning process using the rinsing liquid 13. Here, it is shown that the resist residue 14 floating in the rinsing liquid 13 remains at the bottom of the opening 12 of the resist pattern 11a. Subsequently, a spin drying process is performed on the wafer 1W. That is, the wafer 1W is dried while rotating so as to be parallel to the main surface thereof (Step 105 in FIG. 7). FIG. 12 is an enlarged sectional view of a main part of the wafer 1W after the spin drying process. As shown in FIG. 12, the resist residue 14 may be left at the bottom of the opening 12 of the resist pattern 11a. As described above, in the opening 12 and the like in the central region of the main surface of the wafer 1W, such a problem of the resist residue 14 is particularly likely to occur as described above. Subsequently, post bake processing is performed on the wafer 1W. The post-baking process volatilizes and removes a developing solution, a rinsing solution, a cleaning solution, and the like remaining on the resist pattern 11a or the etched surface, and enhances resistance in the subsequent dry etching process and adhesion to the underlying insulating film 7b. It has for the purpose. Subsequently, the wafer 1W is sent to the next dry etching step after the appearance inspection of the resist pattern 11a for dimensional accuracy, alignment accuracy, defects, dust and the like is performed.
[0022]
Next, the dry etching step will be described. As the dry etching device, for example, a parallel plate type dual frequency excitation RIE (Reactive Ion Etching) device was used. First, the wafer 1W having undergone the above inspection step is set in a chamber of a dry etching apparatus. Since this dry etching apparatus is a single wafer type, it accommodates one wafer 1W. Subsequently, the pressure in the chamber is reduced by a rotary pump or the like of the dry etching apparatus. Here, in the present embodiment, after the insulating film 7b is not subjected to the etching process from the beginning, the wafer 1W is lightly subjected to the ashing process (the write ashing process 106 in FIG. 7), and then the insulating film 7b is subjected to the etching process. (Main etching step 107 in FIG. 7). By performing the write ashing process before the main etching process, the resist residue 14 at the bottom of the opening 12 of the resist pattern 11a can be removed as shown in FIG. Then, in a state where the resist residue 14 at the bottom of the opening 12 of the resist pattern 11a is removed, plasma dry etching is performed using the resist pattern 11a as an etching mask, so that the resist pattern 11a is exposed from the resist pattern 11a as shown in FIG. By removing the insulating film 7b, a through hole (wiring opening) 15 is formed. Thereby, the through hole 15 can be formed in a state where the through hole 15 reaches the upper surface of the first layer wiring 8a without fail. As described above, in the present embodiment, the occurrence of the formation failure of the through-hole 15 can be reduced or prevented, so that the occurrence of the conduction failure in the through-hole 15 can be reduced or prevented. Therefore, the yield of the semiconductor integrated circuit device can be improved. Further, since the write ashing process is performed in the dry etching apparatus consistently with the dry etching process, the addition of the write ashing process does not increase the manufacturing time of the semiconductor integrated circuit device, and does not increase the manufacturing time of the semiconductor integrated circuit device. Is not added, so that the cost of the semiconductor integrated circuit device does not increase. The depth of the through hole 15 (the distance from the upper surface of the insulating film 7b to the upper surface of the first layer wiring 8a) is, for example, about 800 nm. The through hole 15 has a substantially circular shape in a plane, and has a diameter of, for example, about 0.28 μm. Therefore, the aspect ratio of the through hole 15 is, for example, about 3.
[0023]
FIG. 15 shows the chamber pressure, the upper electrode, the lower electrode, and the fluorocarbon gas (C) in the light ashing step and the main etching step. ₅ F ₈ ), Oxygen (O ₂ 1) and an example of a sequence of argon (Ar) gas.
[0024]
First, write ashing will be described. Time t0 to t1 is an adjustment time for stabilization in the chamber before the light ashing process, and is, for example, about 1 minute. At times t0 to t1, no power is applied to the upper and lower electrodes of the dry etching apparatus, and no plasma is formed in the chamber. The subsequent time t1 to t2 is the write ashing processing time. From time t1 to time t2, high-frequency power is applied to the upper electrode and the lower electrode of the dry etching apparatus, plasma is formed in the chamber, and the resist residue 14 is removed. Here, a write ashing process is performed under such a condition that a resist residue having a thickness of, for example, about 50 nm can be removed. For this reason, the upper part of the resist pattern 11a is also removed by about 50 nm in thickness, so that the thickness of the resist pattern 11a after the write ashing process is, for example, about 720 nm. At times t0 to t2, only oxygen and argon gas are flowed into the chamber, ₅ F ₈ Do not let gas flow.
[0025]
Next, main etching will be described. Time t2 to t3 is an adjustment time for stabilization in the chamber before the main etching process, and is, for example, about 1 minute. From time t2 to t3, no power is applied to the upper and lower electrodes of the dry etching apparatus, and no plasma is formed in the chamber. The subsequent time t3 to t4 is the main etching processing time, for example, about 2 to 3 minutes. From time t3 to time t4, high-frequency power is applied to the upper electrode and the lower electrode of the dry etching apparatus, plasma is formed in the chamber, and the insulating film 7b exposed from the resist pattern 11a is selectively etched. Here, the etching process is performed under such a condition that the insulating film 7b having a thickness of, for example, about 800 nm can be removed. From time t2 to time t4, C ₅ F ₈ A gaseous mixture of oxygen and argon is passed. C in the etching gas during the main etching process ₅ F ₈ Is the main reaction gas. C as main reaction gas ₅ F ₈ Is adopted, for example, (1) as the number of carbons increases, the sediment (C _x F _y ) Can improve the deposition property and improve the selectivity with respect to the resist. (2) The protective property of the inner wall of the through hole 15 is _x F _y ), And a good balance between the etching reaction and the deposition reaction, so that the vertical shape of the through-hole 15 can be improved. _x F _y ) Can improve the protection of the resist film, so that the processing size of the through hole 15 can be improved. (4) C ₅ F ₈ Gas has a global warming potential (GWP) (90-100) and a lifetime in the atmosphere (1 year) of CF ₄ (GWP: 6500, life: 50,000 years), C ₄ F ₈ (GWP: 870, life: 3200 years), and the like, and (5) there is no particular problem in terms of flammability, explosiveness, and toxicity. Where C ₅ F ₈ Without using alone, the above etching gas was further added with CF ₄ , CHF ₃ , CH ₂ F ₂ , C ₄ F ₈ May be added. That is, by adding a gas containing fluorine (F), the deposit (C _x F _y ) Can be removed, and the depot property can be suppressed. Also, C ₅ F ₈ Instead of C ₄ F ₈ May be used. According to the study of the present inventor, the main reactant gas is C ₅ F ₈ It is most preferable to apply this embodiment when a fluorocarbon-based gas having 5 or more carbon atoms is used, but the number of carbon atoms in the fluorocarbon-based gas is not limited to 5 or more. As the ratio becomes relatively large (that is, as the ratio of carbon to fluorine (F / C) becomes smaller), the selectivity to the resist becomes higher and a problem easily occurs. ₄ F ₈ This embodiment is also preferably applied to the case of using. C ₄ F ₈ However, the problem has not been evident at present, but the mechanism of the problem occurrence can be expected to occur, so that the problem may become evident in the future as the dimensions of the through hole 15 decrease or the aspect ratio increases. Therefore, it is preferable to apply this embodiment. According to the study of the present inventors, the present embodiment is applied to a case where the ratio (F / C) of carbon (C) to fluorine (F) of a fluorocarbon-based gas is, for example, 2 or smaller than 2. Is preferably applied. In addition, oxygen (O 2) in the etching gas during the main etching process is used. ₂ ) Is the addition reaction gas. Oxygen has a function of suppressing the formation of a deposited film on the surface of the film to be etched, so that the oxide film (SiO 2 ₂ ) Improves the opening property and realizes the vertical shape of the through-hole 15, but also removes the deposited film on the surface of the resist pattern 11a. Leads to a decline. The flow ratio of oxygen is too small (O ₂ When the gas flow rate is relatively small), the effect of suppressing the formation of the deposited film is reduced, the deposited film becomes thick even on the oxide film, and the etching does not proceed. Further, the deposited film on the inner wall of the through hole 15 is difficult to be removed, so that the shape is deteriorated. On the other hand, if the oxygen gas flow ratio is too large (O ₂ If the gas flow rate is relatively large), the deposited film on the surface of the resist pattern 11a becomes thin, and the etching of the resist pattern 11a proceeds (the resist selectivity decreases). Further, the argon gas in the etching gas at the time of the main etching process is the above-mentioned dilution gas. The diluent gas is ionized in the plasma to become ions and promotes the reaction between the etchant and the film to be etched. In addition, the diluent gas dilutes the concentration of the reactive gas in the etching gas to prevent excessive etching and deposition reactions. It has a function to prevent it from occurring. Argon gas was used as a diluent gas because it is an inert gas and does not generate a reaction product with another gas by a chemical reaction. The reaction can also be controlled by adding helium (He) gas or the like to argon gas. Further, an inert gas such as helium gas can be used instead of the argon gas.
[0026]
As described above, in the present embodiment, control and processing suitable for each processing purpose can be performed by performing the write ashing processing and the main etching processing independently and separately. For example, the amount of oxygen in the light ashing process and the main etching process can be easily and accurately set to an optimum value for each process. For this reason, the ashing condition can be set according to the remaining amount of the resist residue 14 within a range that does not have a significant adverse effect in the light ashing process, and the resist residue 14 can be removed satisfactorily. On the other hand, in the main etching process, if the flow rate of oxygen is high, a shape defect of the through hole 15 called bowing may occur. Shape stability can be improved. In addition, for example, in the main etching process, when the flow rate of oxygen is large, the etching selectivity of the titanium nitride layer of the first layer wiring 8a exposed from the bottom of the through hole 15 decreases, and the displacement amount of the titanium nitride layer increases. As a result, the resistance of the first layer wiring 8a itself and the contact resistance between the first layer wiring 8a and the plug in the through hole 15 may fluctuate. The diameter of the through hole 15 tends to be reduced, and a conductor film having a higher resistance value than aluminum, such as tungsten, may be used as the conductor film embedded in the through hole 15. It is expected that an increase in the amount of displacement of the titanium nitride layer greatly affects an increase in the resistance value. In the present embodiment, the amount of oxygen in the main etching process can be easily and accurately set to the optimum value as described above, so that the titanium nitride layer of the first wiring 8a is etched with the titanium nitride layer so as not to be excessively etched. Can be stopped, and the variation of the resistance of the first layer wiring 8a itself and the contact resistance between the first layer wiring 8a and the plug in the through hole 15 can be suppressed. As a result, the yield of the semiconductor integrated circuit device can be improved, and dry etching with high reproducibility can be performed.
[0027]
After the above-described dry etching step, the resist pattern 11a on the wafer 1W is entirely removed by an ashing method as shown in FIG. 16 (step 108 in FIG. 7). Subsequently, a conductor film made of, for example, tungsten or the like is deposited on the main surface of the wafer 1W by a sputtering method or a CVD (Chemical Vapor Deposition) method, and then the chemical machine is formed so that the conductor film is left only in the through hole 15. By polishing by a polishing method (Chemical Mechanical Polishing: CMP), the plug 10b is formed in the through hole 15 as shown in FIG. The plug 10b is electrically connected to the first layer wiring 8a. By depositing a conductor film such as titanium nitride before depositing a conductor film made of tungsten or the like in the step of forming the plug 10b, the plug 10b can be made to have a relatively thin titanium nitride layer and a relatively thick tungsten layer. And a two-layer structure. Further, a structure in which a part of the second-layer wiring is directly buried in the through hole 15 may be adopted. Thereafter, for example, titanium nitride, aluminum, and titanium nitride are sequentially deposited on the main surface of the wafer 1W from the lower layer by a sputtering method or the like, and the conductive film is patterned by a photolithography technique and a dry etching technique. As shown, a second layer wiring 8b is formed. The second layer wiring 8b is electrically connected to the first layer wiring 8a through the plug 10b. Also in the second layer wiring 8b, an aluminum-silicon alloy or an aluminum-silicon-copper (Cu) alloy may be used instead of aluminum. Thereafter, the manufacturing of the semiconductor integrated circuit device is completed through a normal method of manufacturing a semiconductor integrated circuit device.
[0028]
FIG. 19 schematically shows the defect distribution on the main surface of the wafer 1W after the addition of the write ashing process. The semiconductor chip in which a defect has occurred is hatched. It can be seen that the defect occurrence rate in the central region of the wafer 1W is lower than that in FIG. FIG. 20 shows the transition of the yield of the semiconductor integrated circuit device before and after the countermeasure. B indicates before the countermeasure and A indicates after the countermeasure. In addition, C1 to C17 indicate the transition of the product. According to the present embodiment, the average yield can be improved by about 15%.
[0029]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0030]
For example, a semiconductor integrated circuit device including a step of depositing a thin insulating film made of, for example, a silicon nitride film by a CVD method or the like on the main surface of the wafer 1W after the above-described MISQ forming step, and then depositing an insulating film 7a thereon In this manufacturing method, the present embodiment can be applied to a case where a contact hole (wiring opening) reaching the upper surface of a substrate is formed in a thin insulating film made of the insulating film 7a and the silicon nitride film.
[0031]
Further, the present embodiment can be used when forming a wiring groove (wiring opening) or a through hole (wiring opening) of a damascene wiring structure. Further, the present invention can be applied to a process of forming the contact hole 9 reaching the substrate.
[0032]
Further, the present invention is not limited to the case where the MIS is formed on the substrate, and can be applied to, for example, a case where a bipolar transistor, a diode, a resistor, or the like is formed.
[0033]
In the above embodiment, the case where the present embodiment is applied to the method of manufacturing a semiconductor integrated circuit device using a positive resist film has been described. However, the present invention is not limited to this case. This embodiment can also be applied to the present embodiment.
[0034]
In the above description, the case where the invention made by the present inventor is mainly applied to the method of manufacturing a semiconductor integrated circuit device, which is the field of use, has been described. However, the present invention is not limited to this. The present invention is also applicable to a micromachine manufacturing method.
[0035]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0036]
That is, after performing a plasma ashing process using a mixed gas containing oxygen on the wafer after the formation of the photoresist pattern to remove photoresist residues in the openings of the photoresist pattern, the photoresist pattern is used as an etching mask. By subjecting the wafer to a dry etching process using a mixed gas of a fluorocarbon-based gas, oxygen, and a diluent gas, the insulating film exposed from the photoresist pattern is etched to form a wiring opening in the insulating film. By forming, it is possible to reduce or prevent the occurrence of the opening failure due to the photoresist residue in the wiring opening, and it is possible to reduce or prevent the occurrence of the conduction failure in the wiring opening. The yield can be improved.
[Brief description of the drawings]
FIG. 1 is an overall plan view of a wafer schematically showing a defect distribution on a main surface of the wafer.
FIG. 2 is a cross-sectional view of a main part of the wafer showing an appearance analysis result of the wafer of FIG. 1;
FIG. 3 is a fragmentary cross-sectional view schematically showing a wafer in a state of being immersed in a rinse for cleaning a developing solution after a developing process.
4 is a cross-sectional view of a principal part schematically showing a wafer after a spin drying process after the cleaning process in FIG. 3;
FIG. 5 is a fragmentary cross-sectional view schematically showing a wafer during a dry etching process.
6 is a fragmentary cross-sectional view schematically showing the wafer during the dry etching process following FIG. 5;
FIG. 7 is a flowchart of an example of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
FIG. 8 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device according to one embodiment of the present invention;
9 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 8;
10 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 9;
11 is an enlarged cross-sectional view of a main part of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 10;
12 is an enlarged cross-sectional view of a main part of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 11;
FIG. 13 is an enlarged cross-sectional view of a main part of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 12;
FIG. 14 is an enlarged cross-sectional view of a main part of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 13;
FIG. 15 is an explanatory diagram of an example of a sequence of a chamber pressure, an upper electrode, a lower electrode, a fluorocarbon-based gas, oxygen, and an argon gas in a manufacturing process of the semiconductor integrated circuit device in FIGS. 13 and 14;
16 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 14;
17 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 16;
18 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device, following FIG. 17;
FIG. 19 is an overall plan view of a wafer schematically showing a defect distribution of the wafer manufactured by the method for manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention.
FIG. 20 is a graph showing the yield of the semiconductor integrated circuit device before and after application of the present embodiment.
[Explanation of symbols]
1W wafer
1S semiconductor substrate
2 Separation unit
3 Semiconductor area
4 Gate insulating film
5 Gate electrode
6 Sidewall
7a insulating film (first insulating film)
7b insulating film (second insulating film)
8a First layer wiring
8b Second layer wiring
9 Contact hole
10a, 10b plug
11 Photoresist film
11a Photoresist pattern
12 opening
13 Rinse liquid
14 Photoresist residue
15 Through hole (wiring opening)
50 wafers
51 Insulating film
52a, 52b Through hole
53a, 53b conductive film
54a, 54b wiring
55 rinse
56 Photoresist pattern
57a, 57b opening
58 Photoresist residue

Claims

A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming integrated circuit elements on the main surface of the wafer;
(B) depositing an insulating film on the main surface of the wafer;
(C) depositing a photoresist film on the insulating film;
(D) transferring a desired pattern by subjecting the photoresist film to an exposure process;
(E) forming a photoresist pattern on the main surface of the wafer by performing a development process on the photoresist film after the exposure process;
(F) washing the developing solution used in the developing process;
(G) a step of drying the wafer while rotating the wafer after the cleaning treatment of the developer;
(H) performing an ashing process on the wafer after the step (g) so as to remove a photoresist residue attached to the bottom of the opening of the photoresist pattern;
(I) The wafer after the step (h) is subjected to dry etching using an etching gas containing a fluorocarbon-based gas, oxygen, and a diluent gas to remove an insulating film exposed from the photoresist pattern. Forming a wiring opening in the insulating film.

2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said fluorocarbon-based gas has four or more carbon atoms.

2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said fluorocarbon-based gas has 5 or more carbon atoms.

2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein when the number of carbons of the fluorocarbon-based gas is C and the number of fluorines is F, the F / C of the fluorocarbon-based gas is 2 or less. A method for manufacturing a semiconductor integrated circuit device.

2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein when the number of carbons of the fluorocarbon-based gas is C and the number of fluorines is F, the F / C of the fluorocarbon-based gas is less than 2. A method for manufacturing a semiconductor integrated circuit device.

2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the fluorocarbon-based gas is C ₅ F ₈ or C ₄ F ₆ .

A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(A) forming integrated circuit elements on the main surface of the wafer;
(B) depositing a first insulating film on the main surface of the wafer;
(C) forming a wiring on the first insulating film;
(D) depositing a second insulating film on the first insulating film so as to cover the wiring;
(E) depositing a photoresist film on the second insulating film;
(F) transferring a desired pattern by subjecting the photoresist film to an exposure process;
(G) forming a photoresist pattern on the main surface of the wafer by performing a development process on the photoresist film after the exposure process;
(H) washing the developing solution used in the developing process;
(I) a step of drying the wafer while rotating the wafer after the cleaning treatment of the developer;
(J) performing an ashing process on the wafer after the step (h) so as to remove a photoresist residue attached to the bottom of the opening of the photoresist pattern;
(K) subjecting the wafer after the step (j) to dry etching using an etching gas containing a fluorocarbon-based gas, oxygen, and a diluting gas to form a second insulating film exposed from the photoresist pattern. Removing and forming a wiring opening reaching the wiring in the second insulating film.

8. The method for manufacturing a semiconductor integrated circuit device according to claim 7, wherein the number of carbon atoms in the fluorocarbon-based gas is 5 or more.

8. The method for manufacturing a semiconductor integrated circuit device according to claim 7, wherein, when the number of carbons in the fluorocarbon-based gas is C and the number of fluorines is F, the F / C of the fluorocarbon-based gas is less than 2. A method for manufacturing a semiconductor integrated circuit device.

The method for manufacturing a semiconductor integrated circuit device according to claim 7, wherein the fluorocarbon-based gas, a method of manufacturing a semiconductor integrated circuit device which is a C ₅ F ₈ or C ₄ F _6.

The method for manufacturing a semiconductor integrated circuit device according to claim 7,
The step of forming the wiring in the step (c) includes:
(C1) depositing a first titanium nitride film on the first insulating film;
(C2) depositing an aluminum-based metal film on the first titanium nitride film;
(C3) depositing a second titanium nitride film on the aluminum-based metal film;
(C4) a step of forming the wiring by patterning a laminated film of the first titanium nitride film, the aluminum-based metal film, and the second titanium nitride film by etching. Manufacturing method.