JP4153800B2

JP4153800B2 - Manufacturing method of semiconductor integrated circuit device

Info

Publication number: JP4153800B2
Application number: JP2003021861A
Authority: JP
Inventors: 卓史青山; 洋一日和
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-01-30
Filing date: 2003-01-30
Publication date: 2008-09-24
Anticipated expiration: 2023-01-30
Also published as: JP2004235409A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、ドライエッチング技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したドライエッチング技術は、例えば以下の通りである。まず、半導体ウエハ上の絶縁膜上にフォトレジスト膜を塗布した後、これに対して露光処理を施すことにより所望の孔パターンを転写する。続いて、現像処理を施してフォトレジストパターンを形成し、現像液を洗浄した後、スピン乾燥処理を施す。その後、フォトレジストパターンをエッチングマスクとして、そのマスクから露出する上記絶縁膜をフルオロカーボン系のガスを用いたドライエッチング法により除去することにより、上記絶縁膜に孔を形成する。
【０００３】
なお、例えば特開２０００−３０７１８４号公報には、レジスト膜に開口を形成した後、その開口内に付着したレジスト残渣を除去すべく酸素を用いたライトアッシングする方法が開示されている（例えば特許文献１）。
【０００４】
【特許文献１】
特開２０００−３０７１８４号公報
【０００５】
【発明が解決しようとする課題】
ところが、フルオロカーボン系のガスを用いたドライエッチング法により絶縁膜に孔を形成する技術においては、以下の課題があることを本発明者が初めて見出した。
【０００６】
すなわち、半導体ウエハの中央領域において孔の形成不良が多発し、その孔部分で導通不良が発生した結果、半導体集積回路装置の歩留まりが低下する問題である。本発明者の検討によれば、導通不良の発生箇所が半導体ウエハの主面内でエッチングレートが最も早い中央領域のみであること、非導通の孔に隣接する同条件の他の孔は正常に開口していること、エッチング条件におけるエッチング時間の設定は充分であり、エッチング不足とは考え難いこと等から、エッチング単体による原因ではないと考察される。
【０００７】
本発明の目的は、半導体集積回路装置の歩留まりを向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、フォトレジストパターン形成後のウエハに対して酸素と希釈ガスとを有する混合ガスを用いたアッシング処理を施すことによりフォトレジストパターンの開口部のフォトレジスト残渣を除去した後、前記フォトレジストパターンをエッチングマスクとして、前記ウエハに対してフルオロカーボン系のガスと酸素と希釈ガスとの混合ガスを用いたドライエッチング処理を施すことにより前記フォトレジストパターンから露出する絶縁膜をエッチングして前記絶縁膜に配線開口部を形成するものである。
【００１１】
【発明の実施の形態】
本願の実施の形態を説明する前に、本願における用語の意味を説明すると次の通りである。
【００１２】
１．デバイス面とは、ウエハの主面であって、その面にフォトリソグラフィーにより、複数のチップ領域に対応する集積回路パターンが形成される面をいう。すなわち、「裏面」に対して、その反対側の主面をいう。
【００１３】
２．ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（半導体集積回路ウエハまたは半導体ウエハ：一般にほぼ円形）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板などならびにそれらの複合的基板をいう。また、「半導体集積回路装置」（あるいは「電子装置」、「電子回路装置」など）というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにＳＯＩ(Silicon On Insulator)基板、ＴＦＴ(Thin Film Transistor)液晶製造用基板、ＳＴＮ(Super Twisted Nematic) 液晶製造用基板などといった他の基板上に作られるものを含むものとする。
【００１４】
３．エッチングガスは、反応ガスと、希釈ガスと、その他のガスとを有している。反応ガスは、主としてエッチングと堆積との両方の反応に寄与するガスであり、さらに、主反応ガスと、添加反応ガスとに分類できる。主反応ガスとしては、フルオロカーボン系のガスがあり、添加反応ガスとしては酸素（Ｏ₂）を含むガスがある。そのフルオロカーボン系のガスは、飽和型と不飽和型に分類できる。飽和型は、炭素（Ｃ）原子が全て単結合のものであり、エッチングガスとして、例えばＣＦ₄、ＣＨＦ₃、ＣＨ₂Ｆ₂、ＣＨ₃Ｆ、Ｃ₂Ｆ₆、Ｃ₄Ｆ₈がある。また、不飽和型は、炭素（Ｃ）原子が二重もしくは三重結合を有するものであり、エッチングガスとして、例えばＣ₅Ｆ₈またはＣ₄Ｆ₆がある。
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
まず、本発明者が初めて見出した課題について説明する。本発明者が検討したのは、半導体集積回路装置の製造工程において、フォトレジスト（以下、単にレジストという）パターンをエッチングマスクとして、フルオロカーボン系のガスを有するエッチングガスを用いたドライエッチング法により絶縁膜に孔を形成する技術についてである。近年、半導体集積回路装置においては、小型、高性能化に伴い、半導体集積回路装置を構成する素子や配線の微細化が進められている。このため、配線等を形成するための孔においても微細化が進み、孔の加工に高度な精度が要求されている。例えば最小加工寸法が０．３５μｍ程度の製品で現像寸法が０．５５μｍであったのが、最小加工寸法が０．２５μｍ程度の製品では現像寸法が０．３５μｍ程度、最小加工寸法が０．１８μｍ程度の製品では現像寸法が０．２８μｍ程度と劇的に小さくなっている。このような微細化の流れの中にあって最小加工寸法が０．１８μｍ程度の製品の量産品において、例えばフルオロカーボン系ガス（Ｃ₅Ｆ₈等）、酸素（Ｏ₂）およびアルゴン（Ａｒ）をエッチングガスとして用いたドライエッチング法によりウエハの絶縁膜にスルーホールを形成する処理を施したところ、ウエハの中央領域のスルーホールで導通不良が多発した。図１は、そのウエハ５０の主面（デバイス面）の不良分布を模式的に示している。不良が発生した半導体チップに斜線のハッチングが付されている。ウエハ５０の主面の中央領域では、その中央領域の外周の外周領域よりも不良が多発している。また、そのウエハ５０のＴＥＧ（Test Element Group）の外観解析結果から非導通部が確認された。図２は、その外観解析結果のウエハ５０の要部断面図である。絶縁膜５１には２つのスルーホール５２ａ，５２ｂが示されている。図２の左側のスルーホール５２ａは正常で、スルーホール５２ａ内の導体膜５３ａは下層の配線５４ａと良好に接触し電気的に接続されている。これに対して図２の右側のスルーホール５２ｂは異常で、スルーホール５２ｂは下層の配線５４ｂまで達せず、スルーホール５２ｂ内の導体膜５３ｂと配線５４ｂとの間には絶縁膜５１が介在され、導体膜５３ｂと配線５４ｂとは絶縁されている。
【００１７】
そこで、本発明者は、ドライエッチング条件を再検討したが、（１）導通不良の発生箇所がウエハ５０の主面内で最もエッチングレートの速い中央領域で多発していること、（２）導通不良が発生したスルーホール５２ｂに隣接する同条件のスルーホール５２ａは正常に開口していること、（３）エッチング条件におけるエッチング時間の設定は充分であり、エッチング不足とは考え難いこと等から、エッチング単体による原因ではないと考察した。そして、本発明者は、その原因として、レジストパターン形成後の開口部底部にレジスト残渣が付着し、下層の絶縁膜のエッチング時にエッチング時間の大半が上記レジスト残渣の除去に費やされてしまい導通不良が発生したものと推定した。図３は現像処理後の現像液を洗浄するためのリンス５５に浸された状態のウエハ５０の要部断面図を模式的に示している。絶縁膜５１上には、レジストパターン５６が形成されている。ここにはスルーホールを形成するための２つの開口部５７ａ，５７ｂが示されている。図３の左側の開口部５７ａはウエハ５０の中央領域のスルーホール形成用の開口部を示し、図３の右側の開口部５７ｂはウエハ５０の外周領域のスルーホール形成用の開口部を示している。この洗浄処理時に、リンス５５中に浮遊しているレジスト残渣５８が開口部５７ａ，５７ｂの底部に再付着する。図４は図３の洗浄処理後のスピン乾燥処理後のウエハ５０の要部断面図を模式的に示している。スピン乾燥処理ではウエハ５０を回転させながら乾燥させるが、ウエハ５０の主面の中央領域はその外周領域に比べて回転速度が遅く遠心力が小さいため、ウエハ５０の中央領域の開口部５７ａでは外周領域に比べてレジスト残渣５８が残留し易いと想定できる。図５および図６は図４の状態のままドライエッチング処理を施した場合のウエハ５０の要部断面図を模式的に示している。図５、図６の順にエッチングが進んでいる状態を示している。ここでは、例えばＣ₅Ｆ₈、酸素（Ｏ₂）およびアルゴン（Ａｒ）を有するエッチングガスを用いたドライエッチング処理を所望の時間施した。最終的にはウエハ５０の主面の外周領域では図６に示すようにスルーホール５２ａが下層の配線５４ａに達している。これに対して、ウエハ５０の主面の中央領域の開口部５７ａの底部にはレジスト残渣５８が付着しているため、エッチング時間がレジスト残渣５８の除去に費やされてしまい、図６に示すようにスルーホール５２ｂが下層の配線５４ｂまで達していない。このため、ウエハ５０の主面の中央領域のスルーホール５２ｂでは導通不良が発生してしまう。このような問題は、エッチングガスの主反応ガスとしてＣ₅Ｆ₈を用いることで特に顕著となった。これは、ドライエッチング処理時にレジストパターン５６の目減りを抑えるためにレジスト膜に対するエッチング選択比の高いガスを使用する傾向にあるからで、特にＣ₅Ｆ₈はレジスト膜に対するエッチング選択比が高く、エッチング処理時に開口部５７ａ底部に残留したレジスト残渣５８が除去され難いからである。Ｃ₄Ｆ₈等のような他の主反応ガスを選択した場合、現状の径やアスペクト比のスルーホールでは上記導通不良の問題が顕在化していないが、上記の問題発生のメカニズムが生じていると思料でき、スルーホールの径の縮小やアスペクト比の増大等に伴い顕在化してくることが予想される。
【００１８】
そこで、本実施の形態においては、レジストパターンを現像処理により形成した後、ウエハに対して軽くアッシング処理を施すことにより、レジストパターン開口部の底のレジスト残渣を除去し、その後、フルオロカーボン系のガスを有するエッチングガスを用いたドライエッチング法により絶縁膜に孔等のような配線開口部を形成する。これにより、配線開口部の形成不良を低減または防止できるので、配線開口部での導通不良の発生を低減または防止することができる。したがって、半導体集積回路装置の歩留まりを向上させることができる。また、上記レジスト残渣除去工程と、配線開口部形成のためのドライエッチング工程とを別々に分けて行うことにより、各々の処理目的に適した制御および処理ができる。このため、配線開口部の形状の安定性を向上させることができる。また、下層の配線上部（露出部）の過剰なエッチングを防ぐことができるので、配線の電気的特性（抵抗）の変動を抑制することができる。また、他に大きな悪影響を与えることなくレジスト残渣を良好に除去できる。これらにより、半導体集積回路装置の歩留まりを向上できる上、再現性の高いドライエッチング処理が可能となる。
【００１９】
次に、本実施の形態の半導体集積回路装置の製造方法の具体例を図７のフロー図に沿って、図８〜図１８により説明する。
【００２０】
まず、ウエハを用意する（図７の工程１００）。図８はそのウエハ１Ｗの要部断面図を示している。平面略円形状のウエハ１Ｗを構成する半導体基板（以下、単に基板という）１Ｓは、例えばシリコン（Ｓｉ）単結晶からなり、その主面（デバイス面）の溝型の分離部２に囲まれる活性領域にはＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor・Field Effect Transistor：以下、単にＭＩＳと略す）Ｑ等のような集積回路素子が形成されている。ＭＩＳＱは、ソースおよびドレイン用の半導体領域３，３と、ゲート絶縁膜４と、ゲート電極５とを有している。半導体領域３，３は、基板１Ｓの主面に所望の不純物が導入されることで形成されている。所望の不純物はＭＩＳのチャネルの導電型で決まり、ｎチャネル型のＭＩＳの場合は、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入され、ｐチャネル型のＭＩＳの場合は、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ₂）が導入される。基板１Ｓの主面上に形成された上記ゲート絶縁膜４は、例えば熱酸化法で形成された酸化シリコン膜（ＳｉＯ₂等）からなるが、酸窒化シリコン膜（ＳｉＯＮ）にしても良いし、窒化シリコン膜（Ｓｉ₃Ｎ₄等）の単体膜や酸化シリコン膜上に窒化シリコン膜を設けた積層膜にしても良い。ゲート絶縁膜４上に形成された上記ゲート電極５は、例えば低抵抗多結晶シリコン膜の単体膜からなるが、低抵抗多結晶シリコン膜上にシリサイド層を設けた積層膜または低抵抗多結晶シリコン膜上にバリアメタル膜を介してメタル膜を設けた積層構造としても良い。上記シリサイド層としては、例えばタングステンシリサイドやコバルトシリサイドがある。また、上記バリアメタル膜としては、例えば窒化タングステン膜があり、上記メタル膜としては、例えばタングステンがある。ゲート電極５の側面には、例えば酸化シリコン膜からなるサイドウォール６が形成されている。このようなウエハ１Ｗの主面上には絶縁膜（第１絶縁膜）７ａが堆積されている。絶縁膜７ａは、例えば酸化シリコン膜からなる。絶縁膜７ａ上には第１層配線８ａが形成されている。第１層配線８ａは、例えば窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）および窒化チタンが下層から順に堆積されてなる。アルミニウムに代えて、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅（Ｃｕ）合金等のようなアルミニウム系メタルを用いても良いし、第１層配線８ａをタングステン膜の単体膜で形成しても良い。ここでは第１層配線８ａが、絶縁膜７ａに形成されたコンタクトホール９内のプラグ１０ａを通じて半導体領域３と電気的に接続されている。プラグ１０ａは、例えばタングステンからなる。また、絶縁膜７ａ上には、絶縁膜（第２絶縁膜）７ｂが上記第１層配線８ａを覆うように堆積されている。絶縁膜７ｂは、例えば酸化シリコン膜からなる。
【００２１】
続いて、ベーキング処理等によるウエハ１Ｗの主面上の吸着水分の除去、有機溶剤による表面の脱脂、洗浄、水洗による汚染の除去および回転ブラシやジェット水流等による塵埃の物理的除去等のようなレジスト塗布前処理を施した後、図９に示すように、上記のようなウエハ１Ｗの主面上、すなわち、絶縁膜７ｂ上に、例えばポジ型のレジスト膜１１をスピン塗布法等により堆積する（図７の工程１０１）。すなわち、ウエハ１Ｗを回転塗布機（Spin Coater）にセットし、ウエハ１Ｗの主面上にレジスト膜を滴下しつつ、所望の回転速度でウエハ１Ｗの主面内全面にレジスト膜を広げた後、回転速度を速くして余分なレジスト膜を遠心力で飛散させ、ウエハ１Ｗの主面上のレジスト膜の厚さが均一になるようにする。レジスト膜１１の厚さは、例えば７７０ｎｍ程度である。続いて、プレベーク処理を施す。プレベーク処理は、レジスト膜１１中の残留溶剤を蒸発させ、後の露光処理時の露光光による光化学反応の効率を高め、安定化させる目的や後の現像処理時のレジスト膜１１の膨潤（Swelling）や膜剥がれを抑え、レジスト膜１１と下地の絶縁膜７ｂとの接着性を高める目的を有している。続いて、半導体集積回路装置の製造工程で用いられている通常の縮小投影露光処理を施した後（図７の工程１０２）、現像液（Developer）によって現像処理を施すことにより（図７の工程１０３）、図１０に示すように、ウエハ１Ｗの主面上に、レジストパターン１１ａを形成する。このレジストパターン１１ａは、スルーホール形成領域が露出され、それ以外を覆うような形状で形成されている。レジストパターン１１ａが除去された開口部１２はスルーホール形成領域であり、その平面形状はほぼ円形状とされている。続いて、例えばブチルアセテート等のようなリンス液により現像液を洗浄する（図７の工程１０４）。図１１はリンス液１３による洗浄処理時のウエハ１Ｗの要部拡大断面図を示している。ここにはリンス液１３中に浮遊するレジスト残渣１４がレジストパターン１１ａの開口部１２の底部に残留している様子が示されている。続いて、ウエハ１Ｗに対してスピン乾燥処理を施す。すなわち、ウエハ１Ｗをその主面内に平行になるように回転させながら乾燥させる（図７の工程１０５）。図１２はスピン乾燥処理後のウエハ１Ｗの要部拡大断面図を示している。図１２に示すように、レジストパターン１１ａの開口部１２の底にレジスト残渣１４が残されたままとなってしまう場合がある。上記のようにウエハ１Ｗの主面の中央領域の開口部１２等では、上記のように特にこのようなレジスト残渣１４の問題が生じ易い。続いて、ウエハ１Ｗに対してポストベーク処理を施す。ポストベーク処理は、レジストパターン１１ａまたはエッチング面に残留した現像液、リンス液、洗浄液等を揮発、除去し、後続のドライエッチング処理時での耐性や下地の絶縁膜７ｂとの接着性を強化することを目的として有している。続いて、ウエハ１Ｗは、レジストパターン１１ａの寸法精度、合わせ精度、欠陥、塵埃等の外観検査が行われた後、次のドライエッチング工程に送られる。
【００２２】
次に、ドライエッチング工程について説明する。ドライエッチング装置は、例えば平行平板型の二周波励起ＲＩＥ（Reactive Ion Etching）装置を用いた。まず、上記検査工程が終了したウエハ１Ｗをドライエッチング装置のチャンバ内にセットする。このドライエッチング装置は枚葉式なので１枚のウエハ１Ｗを収容する。続いて、ドライエッチング装置の回転ポンプ等によりチャンバ内を減圧する。ここで、本実施の形態では、最初から絶縁膜７ｂのエッチング処理を施さないで、ウエハ１Ｗに対して軽くアッシング処理を施した後（図７のライトアッシング工程１０６）、絶縁膜７ｂのエッチング処理を施す（図７のメインエッチング工程１０７）。このようにメインエッチング処理の前にライトアッシング処理を施すことにより、レジストパターン１１ａの開口部１２の底部のレジスト残渣１４を図１３に示すように除去することができる。そして、レジストパターン１１ａの開口部１２底部のレジスト残渣１４を除去した状態で、レジストパターン１１ａをエッチングマスクとして、プラズマドライエッチング処理を施すことにより、図１４に示すように、レジストパターン１１ａから露出する絶縁膜７ｂ部分を除去してスルーホール（配線開口部）１５を形成する。これにより、スルーホール１５を第１層配線８ａの上面に確実に達した状態で形成することができる。このように、本実施の形態ではスルーホール１５の形成不良の発生を低減または防止できるので、スルーホール１５での導通不良の発生を低減または防止できる。したがって、半導体集積回路装置の歩留まりを向上させることができる。また、ライトアッシング処理をドライエッチング装置内でドライエッチング処理と一貫して行うので、ライトアッシング処理を追加したからといって、半導体集積回路装置の製造時間が増大することもないし、新たな製造装置を追加する訳でもないので半導体集積回路装置のコストが増大することもない。上記スルーホール１５の深さ（絶縁膜７ｂの上面から第１層配線８ａの上面までの距離）は、例えば８００ｎｍ程度である。また、スルーホール１５は平面略円形状をしており、その直径は、例えば０．２８μｍ程度である。したがって、スルーホール１５のアスペクト比は、例えば約３である。
【００２３】
図１５は、上記ライトアッシング工程およびメインエッチング工程のチャンバ内圧力、上部電極、下部電極、フルオロカーボン系ガス（Ｃ₅Ｆ₈）、酸素（Ｏ₂）およびアルゴン（Ａｒ）ガスのシーケンスの一例を示している。
【００２４】
まず、ライトアッシングについて説明する。時刻ｔ０〜ｔ１は、ライトアッシング処理前のチャンバ内の安定化のための調整時間であり、例えば１分程度である。この時刻ｔ０〜ｔ１では、ドライエッチング装置の上部電極および下部電極には電力を印加せず、チャンバ内にプラズマを形成しない。続く時刻ｔ１〜ｔ２は、ライトアッシング処理時間である。この時刻ｔ１〜ｔ２では、ドライエッチング装置の上部電極および下部電極に高周波電力を印加し、チャンバ内にプラズマを形成してレジスト残渣１４を除去する。ここでは、例えば５０ｎｍ程度の厚さのレジスト残渣を除去できるような条件でライトアッシング処理を施す。このため、レジストパターン１１ａの上部も厚さ５０ｎｍ程度除去されるので、ライトアッシング処理後のレジストパターン１１ａの厚さは、例えば７２０ｎｍ程度となる。また、時刻ｔ０〜ｔ２では、チャンバ内に酸素およびアルゴンガスのみを流し、Ｃ₅Ｆ₈ガスは流さない。
【００２５】
次に、メインエッチングについて説明する。時刻ｔ２〜ｔ３は、メインエッチング処理前のチャンバ内の安定化のための調整時間であり、例えば１分程度である。この時刻ｔ２〜ｔ３では、ドライエッチング装置の上部電極および下部電極には電力を印加せず、チャンバ内にプラズマを形成しない。続く時刻ｔ３〜ｔ４は、メインエッチング処理時間であり、例えば２〜３分程度である。この時刻ｔ３〜ｔ４では、ドライエッチング装置の上部電極および下部電極に高周波電力を印加し、チャンバ内にプラズマを形成して、レジストパターン１１ａから露出する絶縁膜７ｂを選択的にエッチングする。ここでは、例えば厚さ８００ｎｍ程度の厚さの絶縁膜７ｂを除去できるような条件でエッチング処理を施す。また、時刻ｔ２〜ｔ４では、チャンバ内に、Ｃ₅Ｆ₈、酸素およびアルゴンの混合ガスを流す。上記メインエッチング処理時のエッチングガス中のＣ₅Ｆ₈は主反応ガスである。主反応ガスとしてＣ₅Ｆ₈を採用したのは、例えば（１）炭素の数が多いほど、堆積物（Ｃ_xＦ_y）のデポ性を良好にでき、対レジスト選択比を向上させることができる、（２）スルーホール１５の内壁の保護性を堆積膜（Ｃ_xＦ_y）により向上でき、また、エッチング反応と堆積反応とのバランスが良いので、スルーホール１５の垂直形状を向上させることができる、（３）レジスト膜上に堆積膜（Ｃ_xＦ_y）が被着することでレジスト膜の保護性を向上させることができるので、スルーホール１５の加工寸法を向上させることができる、（４）Ｃ₅Ｆ₈ガスは地球温暖化ポテンシャル(GWP)(90〜100)、大気中での寿命(1年)が、ＣＦ₄(GWP;6500,寿命;50000年)、Ｃ₄Ｆ₈(GWP;870,寿命;3200年)等と比べて極めて低い、（５）可燃性、爆発性、毒性の面でも特に問題とはならない等の理由からである。ただし、Ｃ₅Ｆ₈単独で用いずに、上記エッチングガスにさらにＣＦ₄、ＣＨＦ₃、ＣＨ₂Ｆ₂、Ｃ₄Ｆ₈を添加しても良い。すなわち、フッ素（Ｆ）を有するガスを添加することで、上記した堆積物（Ｃ_xＦ_y）を除去し、デポ性を抑えることが可能となる。また、Ｃ₅Ｆ₈に代えて、Ｃ₄Ｆ₈を用いても良い。本発明者の検討によれば、主反応ガスとしてＣ₅Ｆ₈等のように炭素の数が５以上のフルオロカーボン系のガスを用いる場合に本実施の形態を適用することが最も好ましいが、炭素数が５以上でなくてもフルオロカーボン系のガス中の炭素数が相対的に多くなる程（すなわち、炭素とフッ素との比（Ｆ／Ｃ）が小さい程）、対レジスト選択比が高くなり、問題が生じ易くなるので、主反応ガスとしてＣ₄Ｆ₈を用いる場合にも本実施の形態を適用することが好ましい。Ｃ₄Ｆ₈については、現状は問題が顕在化していないが、問題発生のメカニズムは生じていることが予想できるので、今後、スルーホール１５の寸法縮小やアスペクト比の増大等に応じて問題が顕在化する恐れがあり、本実施の形態を適用することが好ましい。本発明者の検討によれば、フルオロカーボン系のガスの炭素（Ｃ）とフッ素（Ｆ）との比（Ｆ／Ｃ）が、例えば２または２よりも小さいものを使用する場合に本実施の形態を適用することが好ましい。また、上記メインエッチング処理時のエッチングガス中の酸素（Ｏ₂）は、上記添加反応ガスである。酸素は、被エッチング膜表面上の堆積膜の生成を抑制する機能を有しているため、酸化膜（ＳｉＯ₂）の開口性の向上、スルーホール１５の垂直形状の実現に寄与するが、レジストパターン１１ａの表面上の上記堆積膜をも除去してしまうので、酸素の量が多すぎると対レジスト選択比の低下につながる。酸素の流量比が小さすぎる（Ｏ₂ガス流量が相対的に少ない）場合、上記堆積膜の生成の抑制の効果が少なくなり、酸化膜上でも堆積膜が厚くなり、エッチングが進行しなくなる。また、スルーホール１５の内壁の堆積膜も除去され難くなるため、形状が劣化する。一方、酸素ガス流量比が大きすぎる場合（Ｏ₂ガス流量が相対的に多い）、レジストパターン１１ａの表面上の上記堆積膜が薄くなってしまいレジストパターン１１ａのエッチングが進行する（対レジスト選択比が低下する）。さらに、メインエッチング処理時のエッチングガス中のアルゴンガスは上記希釈ガスである。希釈ガスは、プラズマ中で電離してイオンとなりエッチャント（etching species）と被エッチング膜との反応を促進させることに加えて、エッチングガス中の反応ガス濃度を希釈して過剰なエッチングおよび堆積反応が生じないようにする機能を有している。希釈ガスとしてアルゴンガスを使用したのは、不活性ガスであるため化学反応によって他のガスとの反応生成物を生じないためである。また、アルゴンガスにヘリウム（Ｈｅ）ガス等を添加することで反応を制御することも可能である。また、アルゴンガスに代えてヘリウムガス等の不活性ガスを用いることもできる。
【００２６】
上記のように本実施の形態においては、ライトアッシング処理とメインエッチング処理とをそれぞれ独立させ分けて行うことにより、各々の処理目的に適した制御および処理ができる。例えばライトアッシング処理およびメインエッチング処理での酸素量を各々の処理に最適な値に容易にかつ的確に設定できる。このため、ライトアッシング処理では他に大きな悪影響を与えない範囲で、かつ、レジスト残渣１４の残留量に応じたアッシング条件の設定ができるので、レジスト残渣１４を良好に除去できる。一方、メインエッチング処理では、酸素の流量が多いとボーイングと称するスルーホール１５の形状不良が発生する場合があるが、ボーイング等の形状不良が発生しないように酸素流量を設定できるので、スルーホール１５の形状の安定性を向上できる。また、例えばメインエッチング処理では、酸素の流量が多いと、スルーホール１５の底部から露出する第１層配線８ａの窒化チタン層のエッチング選択比が低下し、上記窒化チタン層のけずれ量が増大する結果、第１層配線８ａ自体の抵抗および第１層配線８ａとスルーホール１５内のプラグとの接触抵抗が変動する場合がある。そして、スルーホール１５の直径は微細化される傾向にあり、また、スルーホール１５内に埋め込まれる導体膜としてタングステン等のようなアルミニウムよりも抵抗値の高い導体膜が使用されることもあるので、上記窒化チタン層のけずれ量の増大は抵抗値増大に大きく影響することが予想される。本実施の形態では上記のようにメインエッチング処理での酸素量を最適な値に容易にかつ的確に設定できるので、第１配線８ａの窒化チタン層が過剰にエッチングされないように窒化チタン層でエッチングをストップさせることができ、第１層配線８ａ自体の抵抗および第１層配線８ａとスルーホール１５内のプラグとの接触抵抗の変動を抑制することができる。これらにより、半導体集積回路装置の歩留まりを向上できる上、再現性の高いドライエッチング処理が可能となる。
【００２７】
上記のようなドライエッチング工程後、ウエハ１Ｗ上のレジストパターン１１ａを図１６に示すようにアッシング法により全て除去する（図７の工程１０８）。続いて、ウエハ１Ｗの主面上に、例えばタングステン等からなる導体膜をスパッタリング法またはＣＶＤ（Chemical Vapor Deposition）法により堆積した後、その導体膜をスルーホール１５内のみに残されるように化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）により研磨することにより、図１７に示すように、スルーホール１５内にプラグ１０ｂを形成する。プラグ１０ｂは、第１層配線８ａと電気的に接続されている。プラグ１０ｂの形成工程でタングステン等からなる導体膜を堆積する前に、窒化チタン等のような導体膜を堆積することにより、プラグ１０ｂを相対的に薄い窒化チタン層と、相対的に厚いタングステン層との２層構造としても良い。また、スルーホール１５内に第２層配線の一部をそのまま埋め込む構造としても良い。その後、ウエハ１Ｗの主面上に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスパッタリング法等によって堆積した後、その導体膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図１８に示すように、第２層配線８ｂを形成する。第２層配線８ｂはプラグ１０ｂを通じて第１層配線８ａと電気的に接続されている。第２層配線８ｂでも、アルミニウムに代えて、アルミニウム−シリコン合金またはアルミニウム−シリコン−銅（Ｃｕ）合金を用いても良い。これ以降は、通常の半導体集積回路装置の製造方法を経て半導体集積回路装置の製造を完了する。
【００２８】
図１９はライトアッシング処理追加後のウエハ１Ｗの主面の不良分布を模式的に示している。不良が発生した半導体チップに斜線のハッチングが付されている。図１と比較して、ウエハ１Ｗの中央領域の不良発生率が低下したことが分かる。また、図２０は対策前後の半導体集積回路装置の歩留まりの推移を示している。Ｂが対策前、Ａが対策後を示している。また、Ｃ１〜Ｃ１７は製品の推移を示している。本実施の形態によれば、平均歩留まりを約１５％程度向上させることができた。
【００２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３０】
例えば上記ＭＩＳＱの形成工程後のウエハ１Ｗの主面上に、例えば窒化シリコン膜からなる薄い絶縁膜をＣＶＤ法等によって堆積した後、その上に絶縁膜７ａを堆積する工程を有する半導体集積回路装置の製造方法において、その絶縁膜７ａおよび窒化シリコン膜からなる薄い絶縁膜に、基板の上面に達するようなコンタクトホール（配線開口部）を形成する場合に本実施の形態を適用することもできる。
【００３１】
また、ダマシン配線構造の配線溝（配線開口部）やスルーホール（配線開口部）の形成時に本実施の形態を用いることもできる。また、基板に達する前記コンタクトホール９の形成工程にも適用できる。
【００３２】
また、基板にＭＩＳが形成されているものに限定されるものではなく、例えばバイポーラトランジスタ、ダイオードまたは抵抗等が形成されているものにも適用できる。
【００３３】
また、前記実施の形態ではポジ型のレジスト膜を使用した半導体集積回路装置の製造方法に本実施の形態を適用した場合ついて説明したが、これに限定されずネガ型のレジスト膜を使用した場合にも本実施の形態を適用できる。
【００３４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体集積回路装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えば液晶パネルやマイクロマシンの製造方法にも適用できる。
【００３５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００３６】
すなわち、フォトレジストパターン形成後のウエハに対して酸素を有する混合ガスを用いたプラズマアッシング処理を施すことによりフォトレジストパターンの開口部のフォトレジスト残渣を除去した後、前記フォトレジストパターンをエッチングマスクとして、前記ウエハに対してフルオロカーボン系のガスと酸素と希釈ガスとの混合ガスを用いたドライエッチング処理を施すことにより前記フォトレジストパターンから露出する絶縁膜をエッチングして前記絶縁膜に配線開口部を形成することにより、前記配線開口部での前記フォトレジスト残渣に起因する開口不良の発生を低減または防止でき、前記配線開口部での導通不良の発生を低減または防止できるので、半導体集積回路装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】ウエハの主面の不良分布を模式的に示すウエハの全体平面図である。
【図２】図１のウエハの外観解析結果を示すウエハの要部断面図である。
【図３】現像処理後の現像液を洗浄するためのリンスに浸された状態のウエハを模式的に示す要部断面図である。
【図４】図３の洗浄処理後のスピン乾燥処理後のウエハを模式的に示す要部断面図である。
【図５】ドライエッチング処理中のウエハを模式的に示す要部断面図である。
【図６】図５に続くドライエッチング処理中のウエハを模式的に示す要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例のフロー図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図９】図８に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１０】図９に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１２】図１１に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１３】図１２に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１４】図１３に続く半導体集積回路装置の製造工程中のウエハの要部拡大断面図である。
【図１５】図１３および図１４の半導体集積回路装置の製造工程におけるチャンバ内圧力、上部電極、下部電極、フルオロカーボン系ガス、酸素およびアルゴンガスのシーケンスの一例の説明図である。
【図１６】図１４に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１７】図１６に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１８】図１７に続く半導体集積回路装置の製造工程中のウエハの要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法で製造されたウエハの不良分布を模式的に示すウエハの全体平面図である。
【図２０】本実施の形態の適用前後の半導体集積回路装置の歩留まりの様子を示すグラフ図である。
【符号の説明】
１Ｗウエハ
１Ｓ半導体基板
２分離部
３半導体領域
４ゲート絶縁膜
５ゲート電極
６サイドウォール
７ａ絶縁膜（第１絶縁膜）
７ｂ絶縁膜（第２絶縁膜）
８ａ第１層配線
８ｂ第２層配線
９コンタクトホール
１０ａ，１０ｂプラグ
１１フォトレジスト膜
１１ａフォトレジストパターン
１２開口部
１３リンス液
１４フォトレジスト残渣
１５スルーホール（配線開口部）
５０ウエハ
５１絶縁膜
５２ａ，５２ｂスルーホール
５３ａ，５３ｂ導体膜
５４ａ，５４ｂ配線
５５リンス
５６フォトレジストパターン
５７ａ，５７ｂ開口部
５８フォトレジスト残渣[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device manufacturing technique, and more particularly to a technique effective when applied to a dry etching technique.
[0002]
[Prior art]
The dry etching technique investigated by the present inventors is as follows, for example. First, after applying a photoresist film on an insulating film on a semiconductor wafer, a desired hole pattern is transferred by performing an exposure process on the photoresist film. Subsequently, a development process is performed to form a photoresist pattern, the developer is washed, and then a spin drying process is performed. Thereafter, using the photoresist pattern as an etching mask, the insulating film exposed from the mask is removed by a dry etching method using a fluorocarbon-based gas, thereby forming a hole in the insulating film.
[0003]
For example, Japanese Patent Application Laid-Open No. 2000-307184 discloses a method of performing light ashing using oxygen in order to remove a resist residue attached in the opening after the opening is formed in the resist film (for example, a patent). Reference 1).
[0004]
[Patent Document 1]
JP 2000-307184 A
[0005]
[Problems to be solved by the invention]
However, the present inventors have found for the first time that there are the following problems in the technique of forming holes in an insulating film by a dry etching method using a fluorocarbon-based gas.
[0006]
That is, there is a problem in that the yield of semiconductor integrated circuit devices decreases as a result of frequent hole formation failures in the central region of the semiconductor wafer and conduction failures occurring in the hole portions. According to the inventor's study, the occurrence of the conduction failure is only in the central region where the etching rate is the fastest in the main surface of the semiconductor wafer, and other holes adjacent to the non-conducting hole are in the normal condition. It is considered that this is not caused by etching alone because it is open, the etching time is sufficiently set under the etching conditions, and it is difficult to think that the etching is insufficient.
[0007]
An object of the present invention is to provide a technique capable of improving the yield of a semiconductor integrated circuit device.
[0008]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0009]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0010]
That is, the present invention removes the photoresist residue at the opening of the photoresist pattern by performing an ashing process using a mixed gas having oxygen and a dilution gas on the wafer after the photoresist pattern is formed. Using the photoresist pattern as an etching mask, the insulating film exposed from the photoresist pattern is etched by performing a dry etching process using a mixed gas of a fluorocarbon-based gas, oxygen, and a dilution gas on the wafer. A wiring opening is formed in the insulating film.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Before describing the embodiments of the present application, the meaning of terms in the present application will be described as follows.
[0012]
1. The device surface is a main surface of a wafer on which an integrated circuit pattern corresponding to a plurality of chip regions is formed by photolithography. That is, it is the main surface on the opposite side to the “back surface”.
[0013]
2. A wafer is a silicon single crystal substrate (semiconductor integrated circuit wafer or semiconductor wafer: generally circular) used for manufacturing a semiconductor integrated circuit, a sapphire substrate, a glass substrate, other insulating, anti-insulating, or semiconductor substrates, or a composite substrate thereof. Say. In addition, “semiconductor integrated circuit device” (or “electronic device”, “electronic circuit device”, etc.) is not limited to those made on a single crystal silicon substrate, unless specifically stated otherwise. In addition, the above-mentioned various substrates, or those produced on other substrates such as SOI (Silicon On Insulator) substrates, TFT (Thin Film Transistor) liquid crystal manufacturing substrates, STN (Super Twisted Nematic) liquid crystal manufacturing substrates, etc. .
[0014]
3. The etching gas includes a reaction gas, a dilution gas, and other gases. The reactive gas is a gas mainly contributing to both reactions of etching and deposition, and can be further classified into a main reactive gas and an additive reactive gas. The main reaction gas is a fluorocarbon-based gas, and the additive reaction gas is oxygen (O ₂ ). The fluorocarbon-based gas can be classified into a saturated type and an unsaturated type. In the saturated type, all carbon (C) atoms are single bonds, and as an etching gas, for example, CF _Four , CHF _Three , CH ₂ F ₂ , CH _Three F, C ₂ F ₆ , C _Four F ₈ There is. In the unsaturated type, the carbon (C) atom has a double or triple bond, and as an etching gas, for example, C _Five F ₈ Or C _Four F ₆ There is.
[0015]
In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges. Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted. In the drawings used in the present embodiment, hatching may be added even in a plan view for easy understanding of the drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0016]
First, the problems found by the inventor for the first time will be described. The present inventor has studied that an insulating film is formed by a dry etching method using an etching gas containing a fluorocarbon-based gas with a photoresist (hereinafter simply referred to as a resist) pattern as an etching mask in a manufacturing process of a semiconductor integrated circuit device. It is about the technique which forms a hole. 2. Description of the Related Art In recent years, in semiconductor integrated circuit devices, miniaturization of elements and wirings constituting the semiconductor integrated circuit device has been promoted along with miniaturization and high performance. For this reason, miniaturization is progressing also in the hole for forming wiring etc., and high precision is required for processing of a hole. For example, a product with a minimum processing size of about 0.35 μm and a development size of 0.55 μm, but a product with a minimum processing size of about 0.25 μm has a development size of about 0.35 μm and a minimum processing size of 0.18 μm. The size of the developed product is dramatically reduced to about 0.28 μm. In the mass production of products with a minimum processing size of about 0.18 μm in such a flow of miniaturization, for example, fluorocarbon gas (C _Five F ₈ Etc.), oxygen (O ₂ ) And argon (Ar) were used as etching gases to form through holes in the insulating film of the wafer by dry etching. As a result, poor conduction occurred frequently in the through holes in the central region of the wafer. FIG. 1 schematically shows a defect distribution on the main surface (device surface) of the wafer 50. The semiconductor chip in which a defect has occurred is hatched. In the central region of the main surface of the wafer 50, defects occur more frequently than in the outer peripheral region on the outer periphery of the central region. In addition, a non-conductive portion was confirmed from the appearance analysis result of TEG (Test Element Group) of the wafer 50. FIG. 2 is a cross-sectional view of the main part of the wafer 50 as a result of the appearance analysis. In the insulating film 51, two through holes 52a and 52b are shown. The through hole 52a on the left side of FIG. 2 is normal, and the conductor film 53a in the through hole 52a is in good contact with and electrically connected to the lower wiring 54a. On the other hand, the through hole 52b on the right side of FIG. 2 is abnormal, the through hole 52b does not reach the lower layer wiring 54b, and the insulating film 51 is interposed between the conductor film 53b and the wiring 54b in the through hole 52b. The conductor film 53b and the wiring 54b are insulated.
[0017]
Therefore, the present inventor reexamined the dry etching conditions. (1) The occurrence of the conduction failure occurs frequently in the central region where the etching rate is the fastest in the main surface of the wafer 50, and (2) the conduction. The through-hole 52a of the same condition adjacent to the through-hole 52b where the defect occurred is normally opened, and (3) the etching time is sufficiently set under the etching conditions, and it is difficult to think that the etching is insufficient. It was considered that it was not caused by etching alone. As a cause of this, the inventors found that the resist residue adhered to the bottom of the opening after forming the resist pattern, and most of the etching time was spent on removing the resist residue when etching the lower insulating film. It was estimated that a defect occurred. FIG. 3 is a schematic cross-sectional view of the main part of the wafer 50 immersed in a rinse 55 for cleaning the developer after the development processing. A resist pattern 56 is formed on the insulating film 51. Here, two openings 57a and 57b for forming through holes are shown. 3 shows the opening for forming a through hole in the central region of the wafer 50, and the right opening 57 b in FIG. 3 shows the opening for forming a through hole in the outer peripheral region of the wafer 50. Yes. During this cleaning process, the resist residue 58 floating in the rinse 55 is reattached to the bottoms of the openings 57a and 57b. FIG. 4 schematically shows a cross-sectional view of the main part of the wafer 50 after the spin drying process after the cleaning process of FIG. In the spin drying process, the wafer 50 is dried while being rotated. However, since the central area of the main surface of the wafer 50 has a lower rotational speed and lower centrifugal force than the outer peripheral area, the opening 57a in the central area of the wafer 50 has an outer periphery. It can be assumed that the resist residue 58 tends to remain as compared with the region. 5 and 6 schematically show cross-sectional views of the main part of the wafer 50 when the dry etching process is performed in the state shown in FIG. FIG. 5 shows a state in which etching proceeds in the order of FIG. Here, for example, C _Five F ₈ , Oxygen (O ₂ ) And an etching gas having an argon (Ar) and a dry etching treatment was performed for a desired time. Finally, in the outer peripheral region of the main surface of the wafer 50, the through hole 52a reaches the lower wiring 54a as shown in FIG. On the other hand, since the resist residue 58 is attached to the bottom of the opening 57a in the central region of the main surface of the wafer 50, the etching time is spent on removing the resist residue 58, which is shown in FIG. Thus, the through hole 52b does not reach the lower layer wiring 54b. For this reason, poor conduction occurs in the through hole 52b in the central region of the main surface of the wafer 50. Such a problem is caused by C as the main reaction gas of the etching gas. _Five F ₈ It became especially remarkable by using. This is because a gas having a high etching selection ratio with respect to the resist film tends to be used in order to suppress the loss of the resist pattern 56 during the dry etching process. _Five F ₈ This is because the etching selectivity with respect to the resist film is high, and it is difficult to remove the resist residue 58 remaining on the bottom of the opening 57a during the etching process. C _Four F ₈ When other main reaction gases such as the above are selected, the problem of conduction failure is not manifested in the through hole of the current diameter and aspect ratio, but it can be assumed that the mechanism of occurrence of the above problem has occurred, It is expected to become apparent as the diameter of the through hole decreases and the aspect ratio increases.
[0018]
Therefore, in this embodiment, after the resist pattern is formed by the development process, the resist residue at the bottom of the resist pattern opening is removed by lightly ashing the wafer, and then the fluorocarbon gas is used. A wiring opening such as a hole is formed in the insulating film by a dry etching method using an etching gas having the following. Thereby, since the formation defect of the wiring opening can be reduced or prevented, the occurrence of poor conduction in the wiring opening can be reduced or prevented. Therefore, the yield of the semiconductor integrated circuit device can be improved. Further, by performing the resist residue removing step and the dry etching step for forming the wiring opening separately separately, it is possible to perform control and processing suitable for each processing purpose. For this reason, the stability of the shape of the wiring opening can be improved. In addition, since excessive etching of the lower wiring upper portion (exposed portion) can be prevented, fluctuations in the electrical characteristics (resistance) of the wiring can be suppressed. In addition, the resist residue can be satisfactorily removed without adversely affecting the other. As a result, the yield of the semiconductor integrated circuit device can be improved and a dry etching process with high reproducibility can be performed.
[0019]
Next, a specific example of the method for manufacturing the semiconductor integrated circuit device of the present embodiment will be described with reference to FIGS.
[0020]
First, a wafer is prepared (Step 100 in FIG. 7). FIG. 8 shows a cross-sectional view of the main part of the wafer 1W. A semiconductor substrate (hereinafter simply referred to as a substrate) 1S that constitutes a planar substantially circular wafer 1W is made of, for example, silicon (Si) single crystal and is surrounded by a groove-type isolation portion 2 on its main surface (device surface). In the region, an integrated circuit element such as a MIS • FET (Metal Insulator Semiconductor • Field Effect Transistor: hereinafter simply abbreviated as MIS) Q is formed. The MISQ has source and drain semiconductor regions 3 and 3, a gate insulating film 4, and a gate electrode 5. The semiconductor regions 3 and 3 are formed by introducing desired impurities into the main surface of the substrate 1S. The desired impurity is determined by the conductivity type of the channel of the MIS. In the case of the n-channel type MIS, for example, phosphorus (P) or arsenic (As) is introduced, and in the case of the p-channel type MIS, for example, boron (B). Or boron difluoride (BF ₂ ) Is introduced. The gate insulating film 4 formed on the main surface of the substrate 1S is, for example, a silicon oxide film (SiO2) formed by a thermal oxidation method. ₂ Etc.), but may be a silicon oxynitride film (SiON) or a silicon nitride film (Si _Three N _Four Or a laminated film in which a silicon nitride film is provided on a silicon oxide film. The gate electrode 5 formed on the gate insulating film 4 is made of, for example, a single film of a low resistance polycrystalline silicon film, but is a laminated film or a low resistance polycrystalline silicon in which a silicide layer is provided on the low resistance polycrystalline silicon film. A stacked structure in which a metal film is provided over the film via a barrier metal film may be employed. Examples of the silicide layer include tungsten silicide and cobalt silicide. The barrier metal film is, for example, a tungsten nitride film, and the metal film is, for example, tungsten. A side wall 6 made of, for example, a silicon oxide film is formed on the side surface of the gate electrode 5. An insulating film (first insulating film) 7a is deposited on the main surface of the wafer 1W. The insulating film 7a is made of, for example, a silicon oxide film. A first layer wiring 8a is formed on the insulating film 7a. The first layer wiring 8a is formed by depositing, for example, titanium nitride (TiN), aluminum (Al), and titanium nitride sequentially from the lower layer. Instead of aluminum, an aluminum-based metal such as an aluminum-silicon alloy or an aluminum-silicon-copper (Cu) alloy may be used, or the first layer wiring 8a may be formed of a single film of a tungsten film. . Here, the first layer wiring 8a is electrically connected to the semiconductor region 3 through the plug 10a in the contact hole 9 formed in the insulating film 7a. The plug 10a is made of tungsten, for example. An insulating film (second insulating film) 7b is deposited on the insulating film 7a so as to cover the first layer wiring 8a. The insulating film 7b is made of, for example, a silicon oxide film.
[0021]
Subsequently, removal of adsorbed moisture on the main surface of the wafer 1W by baking, etc., degreasing of the surface with an organic solvent, cleaning, removal of contamination by washing, and physical removal of dust by a rotating brush, jet water flow, etc. After the resist coating pretreatment, as shown in FIG. 9, for example, a positive resist film 11 is deposited on the main surface of the wafer 1W, that is, on the insulating film 7b by a spin coating method or the like. (Step 101 in FIG. 7). That is, after the wafer 1W is set on a spin coater (Spin Coater) and the resist film is dropped on the main surface of the wafer 1W, the resist film is spread over the entire main surface of the wafer 1W at a desired rotation speed. The rotation speed is increased so that excess resist film is scattered by centrifugal force so that the thickness of the resist film on the main surface of the wafer 1W becomes uniform. The thickness of the resist film 11 is, for example, about 770 nm. Subsequently, a pre-bake process is performed. The pre-baking process evaporates the residual solvent in the resist film 11 to increase and stabilize the efficiency of the photochemical reaction by the exposure light during the subsequent exposure process, and the swelling (swelling) of the resist film 11 during the subsequent development process. The purpose is to suppress peeling of the film and improve the adhesion between the resist film 11 and the underlying insulating film 7b. Subsequently, after performing the normal reduction projection exposure processing used in the manufacturing process of the semiconductor integrated circuit device (step 102 in FIG. 7), the development processing is performed with a developer (Developer) (step in FIG. 7). 103) As shown in FIG. 10, a resist pattern 11a is formed on the main surface of the wafer 1W. The resist pattern 11a is formed in such a shape that the through hole forming region is exposed and the other portions are covered. The opening 12 from which the resist pattern 11a has been removed is a through hole forming region, and its planar shape is substantially circular. Subsequently, the developer is washed with a rinse solution such as butyl acetate (step 104 in FIG. 7). FIG. 11 shows an enlarged cross-sectional view of the main part of the wafer 1W during the cleaning process with the rinse liquid 13. Here, a state in which the resist residue 14 floating in the rinsing liquid 13 remains on the bottom of the opening 12 of the resist pattern 11a is shown. Subsequently, a spin drying process is performed on the wafer 1W. That is, the wafer 1W is dried while being rotated so as to be parallel to the main surface (step 105 in FIG. 7). FIG. 12 shows an enlarged cross-sectional view of the main part of the wafer 1W after the spin drying process. As shown in FIG. 12, the resist residue 14 may remain on the bottom of the opening 12 of the resist pattern 11a. As described above, such a problem of the resist residue 14 is particularly likely to occur in the opening 12 in the central region of the main surface of the wafer 1W as described above. Subsequently, a post-bake process is performed on the wafer 1W. The post-baking process volatilizes and removes the developing solution, the rinsing solution, the cleaning solution, etc. remaining on the resist pattern 11a or the etched surface, thereby enhancing the resistance during the subsequent dry etching process and the adhesion with the underlying insulating film 7b. It has for the purpose. Subsequently, the wafer 1W is subjected to appearance inspections such as dimensional accuracy, alignment accuracy, defects, and dust of the resist pattern 11a, and then is sent to the next dry etching step.
[0022]
Next, the dry etching process will be described. As the dry etching apparatus, for example, a parallel plate type dual frequency excitation RIE (Reactive Ion Etching) apparatus was used. First, the wafer 1W after the inspection process is set in a chamber of a dry etching apparatus. Since this dry etching apparatus is a single wafer type, it accommodates one wafer 1W. Subsequently, the pressure in the chamber is reduced by a rotary pump of a dry etching apparatus. In this embodiment, the insulating film 7b is not etched from the beginning, and the wafer 1W is lightly ashed (the light ashing process 106 in FIG. 7), and then the insulating film 7b is etched. (Main etching step 107 in FIG. 7). Thus, by performing the write ashing process before the main etching process, the resist residue 14 at the bottom of the opening 12 of the resist pattern 11a can be removed as shown in FIG. Then, with the resist residue 14 at the bottom of the opening 12 of the resist pattern 11a removed, a plasma dry etching process is performed using the resist pattern 11a as an etching mask to expose the resist pattern 11a as shown in FIG. A portion of the insulating film 7b is removed to form a through hole (wiring opening) 15. As a result, the through hole 15 can be formed in a state where it has surely reached the upper surface of the first layer wiring 8a. Thus, in this embodiment, since the occurrence of defective formation of the through hole 15 can be reduced or prevented, the occurrence of defective conduction in the through hole 15 can be reduced or prevented. Therefore, the yield of the semiconductor integrated circuit device can be improved. In addition, since the write ashing process is performed consistently with the dry etching process in the dry etching apparatus, the addition of the write ashing process does not increase the manufacturing time of the semiconductor integrated circuit device, and a new manufacturing apparatus. Therefore, the cost of the semiconductor integrated circuit device does not increase. The depth of the through hole 15 (the distance from the upper surface of the insulating film 7b to the upper surface of the first layer wiring 8a) is, for example, about 800 nm. The through hole 15 has a substantially circular plane shape, and its diameter is, for example, about 0.28 μm. Therefore, the aspect ratio of the through hole 15 is about 3, for example.
[0023]
FIG. 15 shows the chamber pressure, the upper electrode, the lower electrode, and the fluorocarbon gas (C _Five F ₈ ), Oxygen (O ₂ ) And an argon (Ar) gas sequence.
[0024]
First, write ashing will be described. Time t0 to t1 is an adjustment time for stabilization in the chamber before the light ashing process, and is about 1 minute, for example. At times t0 to t1, power is not applied to the upper electrode and the lower electrode of the dry etching apparatus, and plasma is not formed in the chamber. Subsequent times t1 to t2 are write ashing processing times. At times t1 to t2, high frequency power is applied to the upper electrode and the lower electrode of the dry etching apparatus, plasma is formed in the chamber, and the resist residue 14 is removed. Here, for example, the write ashing process is performed under such a condition that a resist residue having a thickness of about 50 nm can be removed. For this reason, since the upper part of the resist pattern 11a is also removed by a thickness of about 50 nm, the thickness of the resist pattern 11a after the write ashing process is, for example, about 720 nm. At time t0 to t2, only oxygen and argon gas are allowed to flow into the chamber, and C _Five F ₈ Do not let gas flow.
[0025]
Next, main etching will be described. Times t2 to t3 are adjustment times for stabilization in the chamber before the main etching process, and are, for example, about 1 minute. At times t2 to t3, power is not applied to the upper electrode and the lower electrode of the dry etching apparatus, and plasma is not formed in the chamber. Subsequent times t3 to t4 are main etching processing times, for example, about 2 to 3 minutes. At times t3 to t4, high frequency power is applied to the upper electrode and the lower electrode of the dry etching apparatus, plasma is formed in the chamber, and the insulating film 7b exposed from the resist pattern 11a is selectively etched. Here, for example, the etching process is performed under such a condition that the insulating film 7b having a thickness of about 800 nm can be removed. At time t2 to t4, C _Five F ₈ Then, a mixed gas of oxygen and argon is flowed. C in the etching gas during the main etching process _Five F ₈ Is the main reaction gas. C as the main reaction gas _Five F ₈ For example, (1) The larger the number of carbons, the more the deposit (C _x F _y ) Can improve the deposition property and improve the resist selection ratio. (2) The protective film on the inner wall of the through-hole 15 can be deposited. _x F _y In addition, since the balance between the etching reaction and the deposition reaction is good, the vertical shape of the through hole 15 can be improved. (3) The deposited film (C _x F _y ) Can improve the protective properties of the resist film, so that the processing dimension of the through hole 15 can be improved. (4) C _Five F ₈ Gas has global warming potential (GWP) (90-100), life in the atmosphere (1 year), CF _Four (GWP; 6500, lifespan; 50000 years), C _Four F ₈ This is because it is extremely low compared with (GWP; 870, life: 3200 years), etc. (5) It is not particularly problematic in terms of flammability, explosiveness, and toxicity. However, C _Five F ₈ Without using it alone, CF is added to the etching gas. _Four , CHF _Three , CH ₂ F ₂ , C _Four F ₈ May be added. That is, by adding a gas containing fluorine (F), the deposit (C _x F _y ) Can be removed, and the deposition property can be suppressed. C _Five F ₈ Instead of C _Four F ₈ May be used. According to the study of the present inventor, C as the main reaction gas _Five F ₈ It is most preferable to apply this embodiment when a fluorocarbon gas having 5 or more carbon atoms is used, but the number of carbons in the fluorocarbon gas is not limited to 5 or more. As the ratio increases relatively (that is, the ratio of carbon to fluorine (F / C) decreases), the selectivity to resist increases and problems are more likely to occur. _Four F ₈ It is preferable to apply this embodiment also when using. C _Four F ₈ However, since the problem has not been realized at present, it is expected that a mechanism of occurrence of the problem has occurred. Therefore, there is a risk that the problem will become apparent in the future as the size of the through hole 15 is reduced or the aspect ratio is increased. Therefore, it is preferable to apply this embodiment. According to the study of the present inventor, when the ratio (F / C) of carbon (C) to fluorine (F) of the fluorocarbon-based gas is, for example, 2 or smaller than 2, this embodiment is used. Is preferably applied. Also, oxygen (O in the etching gas during the main etching process) ₂ ) Is the additive reaction gas. Since oxygen has a function of suppressing the formation of a deposited film on the surface of the film to be etched, an oxide film (SiO 2 ₂ 2), and the deposited film on the surface of the resist pattern 11a is also removed. Therefore, if the amount of oxygen is too large, the resist selection ratio is increased. Leading to a decline. Oxygen flow ratio is too small (O ₂ When the gas flow rate is relatively small), the effect of suppressing the formation of the deposited film is reduced, the deposited film becomes thick even on the oxide film, and etching does not proceed. Further, the deposited film on the inner wall of the through hole 15 is also difficult to remove, and the shape is deteriorated. On the other hand, when the oxygen gas flow ratio is too large (O ₂ When the gas flow rate is relatively high), the deposited film on the surface of the resist pattern 11a becomes thin, and the etching of the resist pattern 11a proceeds (decrease in the selectivity to resist). Furthermore, the argon gas in the etching gas during the main etching process is the dilution gas. The dilution gas is ionized in the plasma to become ions and promotes the reaction between the etchant species and the film to be etched, and the reaction gas concentration in the etching gas is diluted to cause excessive etching and deposition reactions. It has a function to prevent it from occurring. The reason why argon gas is used as the dilution gas is that it is an inert gas, so that a reaction product with other gases is not generated by a chemical reaction. Further, the reaction can be controlled by adding helium (He) gas or the like to the argon gas. Further, an inert gas such as helium gas can be used instead of the argon gas.
[0026]
As described above, in the present embodiment, by performing the write ashing process and the main etching process separately and separately, control and processing suitable for each processing purpose can be performed. For example, the oxygen amount in the light ashing process and the main etching process can be easily and accurately set to an optimum value for each process. For this reason, the ashing conditions can be set according to the residual amount of the resist residue 14 in a range that does not have other significant adverse effects in the write ashing process, so that the resist residue 14 can be removed satisfactorily. On the other hand, in the main etching process, when the flow rate of oxygen is large, a shape defect of the through hole 15 called bowing may occur. However, since the oxygen flow rate can be set so that the shape defect such as bowing does not occur, the through hole 15 The stability of the shape can be improved. Further, for example, in the main etching process, when the flow rate of oxygen is large, the etching selectivity of the titanium nitride layer of the first layer wiring 8a exposed from the bottom of the through hole 15 is lowered, and the displacement amount of the titanium nitride layer is increased. As a result, the resistance of the first layer wiring 8a itself and the contact resistance between the first layer wiring 8a and the plug in the through hole 15 may fluctuate. The diameter of the through hole 15 tends to be miniaturized, and a conductor film having a higher resistance value than aluminum such as tungsten may be used as the conductor film embedded in the through hole 15. It is expected that an increase in the displacement amount of the titanium nitride layer greatly affects the increase in resistance value. In the present embodiment, as described above, the amount of oxygen in the main etching process can be easily and accurately set to an optimal value, so that the titanium nitride layer of the first wiring 8a is etched with the titanium nitride layer so that it is not excessively etched. And the fluctuation of the resistance of the first layer wiring 8a itself and the contact resistance between the first layer wiring 8a and the plug in the through hole 15 can be suppressed. As a result, the yield of the semiconductor integrated circuit device can be improved and a dry etching process with high reproducibility can be performed.
[0027]
After the dry etching process as described above, the resist pattern 11a on the wafer 1W is completely removed by ashing as shown in FIG. 16 (process 108 in FIG. 7). Subsequently, a conductive film made of, for example, tungsten or the like is deposited on the main surface of the wafer 1W by a sputtering method or a CVD (Chemical Vapor Deposition) method, and then the chemical film is left only in the through hole 15. By polishing by a polishing method (Chemical Mechanical Polishing: CMP), plugs 10b are formed in the through holes 15 as shown in FIG. The plug 10b is electrically connected to the first layer wiring 8a. By depositing a conductive film such as titanium nitride before depositing a conductive film made of tungsten or the like in the step of forming the plug 10b, the plug 10b is made to have a relatively thin titanium nitride layer and a relatively thick tungsten layer. And a two-layer structure. Further, a structure in which a part of the second layer wiring is embedded in the through hole 15 as it is may be employed. Thereafter, for example, titanium nitride, aluminum, and titanium nitride are sequentially deposited from the lower layer on the main surface of the wafer 1W by a sputtering method or the like, and then the conductor film is patterned by a photolithography technique and a dry etching technique, thereby obtaining FIG. As shown, the second layer wiring 8b is formed. The second layer wiring 8b is electrically connected to the first layer wiring 8a through the plug 10b. Also in the second layer wiring 8b, an aluminum-silicon alloy or an aluminum-silicon-copper (Cu) alloy may be used instead of aluminum. Thereafter, the manufacture of the semiconductor integrated circuit device is completed through a normal manufacturing method of the semiconductor integrated circuit device.
[0028]
FIG. 19 schematically shows a defect distribution on the main surface of the wafer 1W after the addition of the write ashing process. The semiconductor chip in which a defect has occurred is hatched. Compared to FIG. 1, it can be seen that the defect occurrence rate in the central region of the wafer 1W has decreased. FIG. 20 shows the transition of the yield of the semiconductor integrated circuit device before and after the countermeasure. B indicates before countermeasures and A indicates after countermeasures. C1 to C17 indicate changes in the product. According to the present embodiment, the average yield can be improved by about 15%.
[0029]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0030]
For example, a semiconductor integrated circuit device having a step of depositing a thin insulating film made of, for example, a silicon nitride film on the main surface of the wafer 1W after the MISQ forming step by a CVD method or the like and then depositing an insulating film 7a thereon. In this manufacturing method, this embodiment can also be applied to the case where a contact hole (wiring opening) reaching the upper surface of the substrate is formed in the thin insulating film made of the insulating film 7a and the silicon nitride film.
[0031]
The present embodiment can also be used when forming a wiring groove (wiring opening) or a through hole (wiring opening) in a damascene wiring structure. Further, the present invention can be applied to the process of forming the contact hole 9 reaching the substrate.
[0032]
Further, the present invention is not limited to the one in which the MIS is formed on the substrate, and can be applied to the one in which, for example, a bipolar transistor, a diode, or a resistor is formed.
[0033]
In the above embodiment, the case where the present embodiment is applied to the method of manufacturing a semiconductor integrated circuit device using a positive resist film has been described. However, the present invention is not limited to this, and the case where a negative resist film is used. The present embodiment can also be applied to.
[0034]
In the above description, the case where the invention made mainly by the present inventor is applied to the method of manufacturing a semiconductor integrated circuit device which is a field of use as the background has been described. However, the present invention is not limited to this. It can also be applied to a micromachine manufacturing method.
[0035]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0036]
That is, after removing the photoresist residue at the opening of the photoresist pattern by performing a plasma ashing process using a mixed gas containing oxygen on the wafer after the photoresist pattern is formed, the photoresist pattern is used as an etching mask. Then, the insulating film exposed from the photoresist pattern is etched by subjecting the wafer to a dry etching process using a mixed gas of a fluorocarbon-based gas, oxygen, and a dilution gas, so that a wiring opening is formed in the insulating film. By forming, it is possible to reduce or prevent the occurrence of defective openings due to the photoresist residue at the wiring openings, and to reduce or prevent the occurrence of poor conduction at the wiring openings. Yield can be improved.
[Brief description of the drawings]
FIG. 1 is an overall plan view of a wafer schematically showing a defect distribution on a main surface of the wafer.
2 is a cross-sectional view of the main part of the wafer showing the result of external appearance analysis of the wafer of FIG. 1. FIG.
FIG. 3 is a cross-sectional view schematically showing a main part of a wafer immersed in a rinse for cleaning a developer after development processing.
4 is a main part sectional view schematically showing a wafer after the spin drying process after the cleaning process of FIG. 3; FIG.
FIG. 5 is a main part cross-sectional view schematically showing a wafer during dry etching processing;
6 is a main-portion cross-sectional view schematically showing the wafer during the dry etching process continued from FIG.
FIG. 7 is a flowchart of an example of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
FIG. 8 is a fragmentary cross-sectional view of the wafer during the manufacturing process of the semiconductor integrated circuit device according to one embodiment of the present invention;
9 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device following that of FIG. 8; FIG.
10 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device subsequent to FIG. 9; FIG.
11 is an essential part enlarged cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device subsequent to FIG. 10; FIG.
12 is an essential part enlarged cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device subsequent to FIG. 11; FIG.
13 is an essential part enlarged cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device subsequent to FIG. 12; FIG.
14 is an essential part enlarged cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device subsequent to FIG. 13; FIG.
15 is an explanatory diagram showing an example of the sequence of the chamber internal pressure, the upper electrode, the lower electrode, the fluorocarbon-based gas, oxygen and argon gas in the manufacturing process of the semiconductor integrated circuit device of FIGS. 13 and 14. FIG.
16 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device subsequent to FIG. 14;
17 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device subsequent to FIG. 16;
18 is a fragmentary cross-sectional view of the wafer during a manufacturing step of the semiconductor integrated circuit device following that of FIG. 17; FIG.
FIG. 19 is an overall plan view of a wafer schematically showing a defect distribution of the wafer manufactured by the method of manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention.
FIG. 20 is a graph showing a yield state of the semiconductor integrated circuit device before and after application of the present embodiment;
[Explanation of symbols]
1W wafer
1S semiconductor substrate
2 Separation part
3 Semiconductor area
4 Gate insulation film
5 Gate electrode
6 Sidewall
7a Insulating film (first insulating film)
7b Insulating film (second insulating film)
8a First layer wiring
8b Second layer wiring
9 Contact hole
10a, 10b plug
11 Photoresist film
11a Photoresist pattern
12 opening
13 Rinse solution
14 Photoresist residue
15 Through hole (wiring opening)
50 wafers
51 Insulating film
52a, 52b Through hole
53a, 53b Conductor film
54a, 54b wiring
55 Rinse
56 photoresist pattern
57a, 57b opening
58 Photoresist residue

Claims

A method for manufacturing a semiconductor integrated circuit device comprising the following steps:
(A) forming an integrated circuit element on the main surface of the wafer;
(B) depositing an insulating film on the main surface of the wafer;
(C) depositing a photoresist film on the insulating film;
(D) a step of transferring a desired pattern by performing an exposure process on the photoresist film;
(E) forming a photoresist pattern on the main surface of the wafer by performing a development process on the photoresist film after the exposure process;
(F) a step of washing the developer used in the development process;
(G) a step of drying the wafer after rotating the developer, while rotating the wafer;
(H) A step of performing an ashing process on the wafer after the step (g) so that the photoresist residue attached to the bottom of the opening of the photoresist pattern is removed;
(I) The insulating film exposed from the photoresist pattern is removed by subjecting the wafer after the step (h) to a dry etching process using an etching gas having a fluorocarbon-based gas, oxygen and a dilution gas. Forming a wiring opening in the insulating film ;
Here, the ashing process in the step (h) and the dry etching process in the step (i) are performed consistently in the same apparatus .

2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the number of carbons of the fluorocarbon-based gas is 4 or more.

2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the number of carbons in the fluorocarbon-based gas is 5 or more.

2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein F / C of the fluorocarbon-based gas is 2 or less, where C is the number of carbons in the fluorocarbon-based gas and F is the number of fluorines. A method of manufacturing a semiconductor integrated circuit device.

2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein F / C of the fluorocarbon-based gas is less than 2 where C is the number of carbons of the fluorocarbon-based gas and F is the number of fluorines. A method of manufacturing a semiconductor integrated circuit device.

The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the fluorocarbon-based gas, a method of manufacturing a semiconductor integrated circuit device which is a C ₅ F ₈ or C ₄ F _6.

A method for manufacturing a semiconductor integrated circuit device comprising the following steps:
(A) forming an integrated circuit element on the main surface of the wafer;
(B) depositing a first insulating film on the main surface of the wafer;
(C) forming a wiring on the first insulating film;
(D) depositing a second insulating film on the first insulating film so as to cover the wiring;
(E) depositing a photoresist film on the second insulating film;
(F) a step of transferring a desired pattern by performing an exposure process on the photoresist film;
(G) forming a photoresist pattern on the main surface of the wafer by performing a development process on the photoresist film after the exposure process;
(H) a step of washing the developer used in the development process;
(I) a step of drying the wafer while rotating the wafer after cleaning the developer;
(J) A step of performing an ashing process on the wafer after the step (h) so that the photoresist residue attached to the bottom of the opening of the photoresist pattern is removed;
(K) The second insulating film exposed from the photoresist pattern is obtained by subjecting the wafer after the step (j) to a dry etching process using an etching gas having a fluorocarbon-based gas, oxygen, and a dilution gas. Removing and forming a wiring opening reaching the wiring in the second insulating film ;
Here, the ashing process in the step (j) and the dry etching process in the step (k) are performed consistently in the same apparatus .

8. The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the number of carbons in the fluorocarbon-based gas is 5 or more.

8. The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein F / C of the fluorocarbon-based gas is less than 2 where C is the number of carbons of the fluorocarbon-based gas and F is the number of fluorines. A method of manufacturing a semiconductor integrated circuit device.

The method for manufacturing a semiconductor integrated circuit device according to claim 7, wherein the fluorocarbon-based gas, a method of manufacturing a semiconductor integrated circuit device which is a C ₅ F ₈ or C ₄ F _6.

In the manufacturing method of the semiconductor integrated circuit device according to claim 7,
The step of forming the wiring in the step (c)
(C1) depositing a first titanium nitride film on the first insulating film;
(C2) depositing an aluminum-based metal film on the first titanium nitride film;
(C3) depositing a second titanium nitride film on the aluminum-based metal film;
(C4) A semiconductor integrated circuit device comprising a step of forming the wiring by patterning a laminated film of the first titanium nitride film, the aluminum metal film, and the second titanium nitride film by an etching process. Manufacturing method.