【０００１】
【発明の属する技術分野】
本発明は、デジタル信号伝送システムに適用するデジタル信号中継伝送装置に関するものである。
【０００２】
【従来の技術】
デジタル信号伝送システムに使用するデジタル信号中継伝送装置が特許文献１に開示されている。
【０００３】
図５は従来のデジタル信号中継伝送装置が接続された半二重伝送システムの構成を示すブロック図である。
【０００４】
図５において、この半二重伝送システムは２線式の電気伝送回線２６，２７に接続されてデータ伝送するステーション２１，２２，２３，２４と、ステーション２１，２２とステーション２３，２４との間で中継伝送するために設けられたデジタル信号中継伝送装置２５で構成される。
【０００５】
図６は図５に示す半二重伝送システムの送信データと中継データの伝送動作を説明するためのタイミング図であり、ステーション２２からステーション２３とステーション２３からステーション２２への中継動作について説明したもので、（ａ）は正常時の伝送タイミング例、（ｂ）は異常時の伝送タイミング例である。この半二重伝送システムではステーション２２（または２３）からの送信データは電気伝送回線２６（または２７）を通じてデジタル信号中継伝送装置２５のポートＡ（またはＢ）で受信し、受信したデータがポートＢ（またはＡ）から中継出力される。ステーション２２（または２３）からの送信データはステーション２１，２４も同時に受信可能である。
【０００６】
半二重伝送では２箇所以上のステーションから同時にデータの送信をしてはならない。各ステーションとデジタル信号中継伝送装置は送信データまたは中継データの送出完了後、伝送回線を乱さないように送信停止期間中、電気バスではフローティング状態にしている。
【０００７】
図７は図５に示す従来のデジタル信号中継伝送装置の機能を示すブロック図、図８は図７に示すリタイミング機能９の機能を示すブロック図である。
【０００８】
図７において、１は受信器で伝送路からの受信データを再生出力をするレシーバである。２は送信器で中継データの送信出力の制御入力機能付きドライバーであり、後述する送信制御回路１０からの制御入力がＯＮのとき出力できる。３は高精度形の水晶発振器を使用し、分周回路で３−Ｏ１と３−Ｏ２を作るシステムクロック回路であり、３−Ｏ１はＤＰＬＬのクロックで伝送速度のＮ倍の周波数に設定する。３−Ｏ２はリタイミング用クロックで伝送速度と同等の周波数に設定する。
【０００９】
４は受信データ選択回路でポートＡまたはポートＢ側の受信データを選択して出力する。４−Ｉ１はＡポート側受信データ入力、４−Ｉ２はＢポート側受信データ入力である。４−Ｓは４−Ｉ１と４−Ｉ２の選択信号入力である。４−ＳがＯＮの時、４−Ｉ１が選択され、４−ＳがＯＦＦの時、４−Ｉ２が選択される。４−ＩＯＥは４−Ｏ１出力の制御入力である。４−ＩＯＥがＯＮの時、４−Ｓで選択された入力が出力可能になる。４−ＩＯＥがＯＦＦの時、出力はＯＦＦになる。
【００１０】
５，６はポートＡまたはポートＢ側の受信データの変化点検出をしてその変化の有無を状態信号で出力するキャリア検出回路である。５−Ｉ１（または６−Ｉ１）にデータの変化点がある時はＯＮ信号を５−Ｏ１（または６−Ｏ１）から出力し、データの変化点が途絶えると規定時間後ＯＦＦする。
【００１１】
７は前記キャリア検出回路５−Ｏ１または６−Ｏ１の出力を７−Ｉ１または７−Ｉ２に入力し、どちらが先にＯＮしたかを判別して出力する先着優先判別回路である。７−Ｏ１は先着したポートを示す出力でＯＮのときポートＡ側、ＯＦＦのときポートＢ側がそれぞれ先着したとする。７−Ｏ２は７−Ｏ１で示すキャリア検出回路５−Ｏ１または６−Ｏ１の出力である。
【００１２】
８は前記受信データ４−Ｏ１を８−Ｉ１に入力すれば受信クロック８−Ｏ１および同期確立信号８−Ｏ２の抽出をするＤＰＬＬ回路である。同期確立信号８−Ｏ２は前記受信データ４−Ｏ１の各ビットに位相同期して前記受信クロック８−Ｏ１が抽出されている期間中ＯＮし、位相同期ずれ、エンドフラグの受信完了およびキャリアなしの条件でＯＦＦする。このとき前記受信クロック８−Ｏ１も停止する。
【００１３】
９はリタイミング機能であり、ブロック図を図８に示す。図８において、９．１はＮビットのシリアルシフトレジスタで構成された遅延回路であり、９．１−Ｉ１は前記同期確立信号８−Ｏ２を入力、９．１−Ｉ２は前記リタイミング用クロック３−Ｏ２を入力する。前記同期確立信号９．１−Ｉ１を前記リタイミング用クロック９．１−Ｉ２でＮビット遅延させた遅延同期確立信号を９．１−Ｏ１から出力する。
【００１４】
９．２は後述するＦＩＦＯ回路９．０の読み出しに必要なクロック数を発生するための読み出しクロック回路であり、９．２−Ｉ１は前記リタイミング用クロック３−Ｏ２を入力、９．２−Ｉ２に前記遅延回路９．１より入力された遅延同期確立信号を使って、９．２−Ｏ１より読み出しクロックを出力する。
【００１５】
９．３はリセット回路で、９．３−Ｉ１に前記遅延回路９．１より入力された遅延同期確立信号を使い、立ち下がり変化時に微分パルス信号を、後述するＦＩＦＯ回路９．０の書き込みと読み出しアドレスポインタを初期化するためのリセット信号として９．３−Ｏ１より出力する。
【００１６】
９．０はＦＩＦＯ回路で非同期式ＦＩＦＯレジスタで構成されており、９．０−Ｉ１は前記受信データ４−Ｏ１の入力、９．０−ＷＣＫは前記受信クロック８−Ｏ１の入力、９．０−ＲＣＫは前記中継データの読み出しクロック入力、９．０−Ｏｎは読み出された中継データ出力、９．０−ＩＲはＦＩＦＯレジスタの書き込みと読み出しアドレスポインタを初期化するためのリセット入力であり、中継送信開始時に読み出しクロック９．０−ＲＣＫの立ち上がり変化点に同期して中継データ９．０−Ｏｎの読み出しをするリタイミング機能を有する。中継データの読み出し完了すると９．０−ＩＲのリセット信号により初期化される。
【００１７】
ＦＩＦＯ回路９．０にＦＩＦＯレジスタを使用するのは、ジッタの小さな読み出しクロック３−Ｏ２で中継データの読み出しをすることで伝送回路の波形歪、ＤＰＬＬのジッタによる周波数変動を吸収することができるためであり、書き込み開始と読み出し開始タイミングは図６で示したようにＴｄの信号遅延時間を持たせている。このＴｄの値は、送信データの周波数変動、伝送回路の波形歪、ＤＰＬＬのジッタ等による９．０−ＷＣＫと９．０−ＲＣＫの周波数変動を吸収することになり、Ｔｄはこの周波数変動を見積もりして決定され、前記遅延回路９．１によってＴｄの値より大きな値が取れるように、遅延ビット数Ｎを設定する。
【００１８】
１０はポートＡとポートＢ側の送信器の出力を制御する送信制御回路であり、１０−Ｉ１は前記遅延回路出力９．１−Ｏ１を入力、１０−Ｉ２は前記先着優先判別回路出力７−Ｏ１を入力する。１０−Ｉ１と１０−Ｉ２の入力信号状態を判定して送信制御をする。ポートＡが受信状態では１０−Ｉ１、１０−Ｉ２がＯＮして１０−Ｏ１がＯＮ、１０−Ｏ２がＯＦＦするためポートＡ側の送信器が出力不可となり、ポートＢ側の送信器が出力可能となる。また、ポートＢが受信状態では１０−Ｉ１がＯＮ、１０−Ｉ２がＯＦＦし、１０−Ｏ１がＯＦＦ、１０−Ｏ２がＯＮするため、ポートＡ側の送信器が出力可能となり、ポートＢ側の送信器が出力禁止となる。受信完了すると遅延時間Ｔｄ後１０−Ｉ１がＯＦＦし、１０−Ｏ１、１０−Ｏ２はＯＦＦするため両ポートの送信器は出力不可になる。
【００１９】
図９、図１０は図７に示すデジタル信号中継伝送装置の中継動作を説明するためのタイミング図である。ただし、Ｔａは同一ステーションから連続して送信する場合の送信フレーム間の伝送休止時間である。Ｔａは受信完了処理のため、数ビット必要である。Ｔｄはディジタル信号中継伝送装置のポートＡ（またはＢ）からポートＢ（またはポートＡ）へ中継動作時の信号遅延時間である。図９は正常時の中継動作のタイミング例であり、Ｔａ＞Ｔｄの条件の場合である。図１０は異常時の中継動作のタイミング例であり、Ｔａ＜Ｔｄの条件の場合である。
【００２０】
図９のＴａ＞Ｔｄの条件ではステーションから連続した送信データはデジタル信号中継伝送装置２５から正常に中継伝送されるが、図１０のＴａ＜Ｔｄ条件ではデジタル信号中継伝送装置２５からの中継データの一部が消失するため正常に中継伝送できない欠点がある。
【００２１】
【特許文献１】
特開２００１−１８６２００号公報
【００２２】
【発明が解決しようとする課題】
上記で述べたように、デジタル信号伝送システムに接続され、デジタル信号を中継伝送するため非同期式ＦＩＦＯ回路で構成された前記リタイミング機能を内蔵したデジタル信号中継伝送装置において、同一ステーションから連続した送信データを中継伝送する場合、前記リタイミング機能で中継データの読み出し中に次受信データの書き込みを行うと前中継データの読み出し完了後、前記リタイミング機能が初期化されてしまい書き込み中の次受信データの一部が消失してしまうため、前記リタイミング機能の信号遅延時間：Ｔｄより速く次受信データの書き込みが発生するデジタル信号伝送システムには使用できない欠点がある。
【００２３】
本発明は、上記課題を解決するためになされたものであり、前中継データの読み出し中に次受信データを連続して受信しても中継データの一部が消失することなく正常に中継することができるデジタル信号中継伝送装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、上記課題を解決するために、デジタル信号伝送システムに接続し、受信データを中継して送出するデジタル信号中継伝送装置において、２つの非同期式ＦＩＦＯ回路で構成されたリタイミング機能と、ＤＰＬＬから抽出された書き込みクロック信号と同期確立信号を各受信データフレームが完了した時点で交互に切り替えて前記２つのリタイミング機能に供給する切替機能と、前記２つのリタイミング機能から交互に出力された２つの中継データを連続した１つの中継データ信号に復元する機能と、２つの同期確立信号を連続した１つの同期確立信号に復元する機能とを備えたことを特徴とする。これにより前中継データの読み出し中に次受信データを連続して受信しても中継データの一部が消失することなく正常に中継することができるデジタル信号中継伝送装置を提供することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施例に基づいて図１から図４を使って説明する。
【００２６】
図１は本発明のデジタル信号中継伝送装置の機能ブロック図、図２は切替機能１１のブロック図をである。なお、本発明が従来技術と同じ構成要素については同一符号を付して説明を省略し、異なる点のみ説明する。本発明が従来と異なる点は以下のとおりである。
【００２７】
９Ａ，９Ｂはそれぞれ独立リタイミング機能で、従来例のリタイミング機能９と同じ機能である。
【００２８】
１１は切替機能であり、そのブロック図を図２に示す。１１．０はトグルＦ／Ｆで１１．０−／ＴＧに１１−Ｉ２を通して入力された同期確立信号８−Ｏ２の立ち下がり変化点（解除する時点）が発生する度に１１．０−Ｑ１の出力が変化する。１１．１はセレクタ回路で、ＤＰＬＬから抽出された受信クロック信号８−Ｏ１を１１−Ｉ１へ入力、同期確立信号８−Ｏ２を１１−Ｉ２へ入力すると、１１−ＯＡ１からリタイミング機能９Ａに供給する書き込みクロック出力、１１−ＯＢ１からリタイミング機能９Ｂに供給する書き込みクロック出力、１１−ＯＡ２からリタイミング機能９Ａに供給する同期確立信号出力、１１−ＯＢ２からリタイミング機能９Ｂに供給する同期確立信号出力を前述のトグルＦ／Ｆ１１．０の１１．０−Ｑ１の出力に応じて、１１．０−Ｑ１がＯＮ状態（またはＯＦＦの状態）では受信クロック信号１１−Ｉ１は１１−ＯＡ１（または１１−ＯＢ１）へ出力し、同様に同期確立信号１１−Ｉ２は１１−ＯＡ２（または１１−ＯＢ２）へ出力する。
【００２９】
１２はＯＲゲートで、前述したリタイミング機能９Ａ、９Ｂの２つの中継データを１つの中継データ信号に復元する機能があり、中継データ９Ａ．０−Ｏｎと中継データ９Ｂ．０−Ｏｎを入力して、連続した一つの中継データに復元されて出力する。
【００３０】
１３はＯＲゲートで、前述したリタイミング機能９Ａ、９Ｂの２つの同期確立信号を１つの同期確立信号に復元する機能があり、同期確立信号９Ａ．１−Ｏ１と中継データ９Ｂ．１−Ｏ１を入力して連続した一つの同期確立信号に復元されて出力する。
【００３１】
図３は本発明のＴａ＞Ｔｄの条件の場合について中継動作を説明するための内部信号の動作タイミング図である。図２においてトグルＦ／Ｆ１１．０−Ｏ１がＯＮ状態では受信データ１を中継するためリタイミング機能９Ａ側に書き込みクロックと同期確立信号が供給されて中継動作を行っている。受信データ１の受信完了すると同期確立信号が解除された時点でトグルＦ／Ｆ１１．０−Ｏ１がＯＦＦの状態に変化する。この時点でリタイミング機能９Ｂ側が次受信データ２の中継動作を行うことができる。
【００３２】
図４は本発明のＴａ＜Ｔｄの条件の場合について中継動作を説明するための内部信号の動作タイミング図である。図４においても図３と同様の中継動作を行っている。リタイミング機能９Ａが中継データ１の読み出し中に次受信データ２がリタイミング９Ｂ側で中継動作を開始し、中継データ１の読み出し完了時点でリタイミング機能９Ａにリセットが発生しても中継データ２の一部のデータが消失することなく正常に中継伝送される。
【００３３】
【発明の効果】
以上述べたような機能を備えた本発明のデジタル信号中継伝送装置はデジタル信号伝送システムに接続されたステーション相号間の伝送効率を低下することなく正常な伝送ができるように改善されたものである。
【図面の簡単な説明】
【図１】本発明のデジタル信号中継伝送装置の実施の形態の構成を示すブロック図である。
【図２】図１に示す切替機能の実施の形態の構成を示すブロック図である。
【図３】本発明の実施の形態の中継動作を説明するためのタイミング図である。
【図４】本発明の実施の形態の中継動作を説明するための他のタイミング図である。
【図５】従来例のデジタル信号伝送装置が接続された半二重伝送システムの構成を示すブロック図である。
【図６】図５に示す半二重伝送システムの送信データと中継データの伝送動作を説明するためのタイミング図である。
【図７】図５に示す従来のデジタル信号中継伝送装置の機能を示すブロック図である。
【図８】図７に示す従来のリタイミング機能を示すブロック図である。
【図９】従来例の正常時の中継動作を説明するためのタイミング図である。
【図１０】従来例の異常時の中継動作を説明するためのタイミング図である。
【符号の説明】
１ 受信器
２ 送信器
３ システムクロック回路
４ 受信データ選択回路
５、６ キャリア検出回路
７ 先着優先判別回路
８ ＤＰＬＬ
９、９Ａ、９Ｂ リタイミング機能
９．０ ＦＩＦＯ回路
９．１ 遅延回路
９．２ 読み出しクロック回路
９．３ リセット回路
１０ 送信制御回路
１１ 切替機能
１１．０ トグルＦ／Ｆ
１１．１ セレクタ回路
１２ 、１３ ＯＲゲート
２１〜２４ ステーション
２５ デジタル信号中継伝送装置
２６、２７ 伝送回線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital signal relay transmission device applied to a digital signal transmission system.
[0002]
[Prior art]
A digital signal relay transmission device used for a digital signal transmission system is disclosed in Patent Document 1.
[0003]
FIG. 5 is a block diagram showing a configuration of a half-duplex transmission system to which a conventional digital signal relay transmission device is connected.
[0004]
In FIG. 5, this half-duplex transmission system is connected to two-wire electric transmission lines 26 and 27 for data transmission between stations 21, 22, 23 and 24, and between stations 21 and 22 and stations 23 and 24. And a digital signal relay transmission device 25 provided for relay transmission.
[0005]
FIG. 6 is a timing chart for explaining the transmission operation of the transmission data and the relay data of the half-duplex transmission system shown in FIG. 5, and illustrates the relay operation from the station 22 to the station 23 and from the station 23 to the station 22. (A) is an example of transmission timing in a normal state, and (b) is an example of transmission timing in an abnormal state. In this half-duplex transmission system, transmission data from the station 22 (or 23) is received at the port A (or B) of the digital signal relay transmission device 25 through the electric transmission line 26 (or 27), and the received data is transmitted to the port B (or port B). (Or A). The transmission data from the station 22 (or 23) can be received simultaneously by the stations 21 and 24.
[0006]
In half-duplex transmission, data must not be transmitted from two or more stations at the same time. After completion of transmission of transmission data or relay data, each station and the digital signal relay transmission device are in a floating state on the electric bus during the transmission stop period so as not to disturb the transmission line.
[0007]
FIG. 7 is a block diagram showing functions of the conventional digital signal relay transmission device shown in FIG. 5, and FIG. 8 is a block diagram showing functions of a retiming function 9 shown in FIG.
[0008]
In FIG. 7, reference numeral 1 denotes a receiver which reproduces and outputs data received from a transmission line by a receiver. Reference numeral 2 denotes a transmitter, which is a driver with a control input function of transmission output of relay data, which can output when a control input from a transmission control circuit 10 described later is ON. Reference numeral 3 denotes a system clock circuit which uses a high-precision crystal oscillator and generates 3-O1 and 3-O2 by a frequency dividing circuit. 3-O1 is a DPLL clock and is set to a frequency N times the transmission speed. 3-O2 is a retiming clock which is set to a frequency equivalent to the transmission speed.
[0009]
Reference numeral 4 denotes a reception data selection circuit for selecting and outputting reception data on the port A or port B side. 4-I1 is an A-port-side received data input, and 4-I2 is a B-port-side received data input. 4-S is a selection signal input for 4-I1 and 4-I2. When 4-S is ON, 4-I1 is selected, and when 4-S is OFF, 4-I2 is selected. 4-IOE is a control input of 4-O1 output. When 4-IOE is ON, the input selected in 4-S can be output. When 4-IOE is OFF, the output is OFF.
[0010]
Reference numerals 5 and 6 denote carrier detection circuits for detecting a change point of the received data on the port A or port B side and outputting the presence or absence of the change as a status signal. When there is a data change point at 5-I1 (or 6-I1), an ON signal is output from 5-O1 (or 6-O1), and when the data change point stops, it turns off after a specified time.
[0011]
Reference numeral 7 denotes a first-come-first-served priority determination circuit that inputs the output of the carrier detection circuit 5-O1 or 6-O1 to 7-I1 or 7-I2, determines which is turned on first, and outputs it. 7-O1 is an output indicating a port that has arrived first, and it is assumed that the port A side arrives first when turned on, and the port B side arrives first when turned off. 7-O2 is the output of the carrier detection circuit 5-O1 or 6-O1 indicated by 7-O1.
[0012]
Reference numeral 8 denotes a DPLL circuit that extracts the reception clock 8-O1 and the synchronization establishment signal 8-O2 when the reception data 4-O1 is input to 8-I1. The synchronization establishment signal 8-O2 is phase-synchronized with each bit of the reception data 4-O1 and is turned on during the period in which the reception clock 8-O1 is being extracted. Turns off under conditions. At this time, the reception clock 8-O1 also stops.
[0013]
Reference numeral 9 denotes a retiming function, and a block diagram is shown in FIG. In FIG. 8, 9.1 is a delay circuit composed of an N-bit serial shift register, 9.1-I1 receives the synchronization establishment signal 8-O2, and 9.1-I2 is the retiming clock. Enter 3-O2. From 9.1-O1, a delay synchronization establishment signal obtained by delaying the synchronization establishment signal 9.1-I1 by N bits with the retiming clock 9.1-I2 is output.
[0014]
Reference numeral 9.2 denotes a read clock circuit for generating the number of clocks necessary for reading the FIFO circuit 9.0 described later. 9.2-I1 inputs the retiming clock 3-O2, 9.2- Using the delay synchronization establishment signal input from the delay circuit 9.1 to I2, a read clock is output from 9.2-O1.
[0015]
9.3 is a reset circuit, which uses the delay synchronization establishment signal input from the delay circuit 9.1 as 9.3-I1 to write a differentiated pulse signal at the time of a falling edge and write the differentiated pulse signal to a FIFO circuit 9.0 described later. Output from 9.3-O1 as a reset signal for initializing the read address pointer.
[0016]
9.0 is a FIFO circuit constituted by an asynchronous FIFO register, 9.0-I1 is an input of the reception data 4-O1, 9.0-WCK is an input of the reception clock 8-O1, 9.0. -RCK is a read clock input of the relay data, 9.0-On is a read relay data output, 9.0-IR is a reset input for writing a FIFO register and initializing a read address pointer, It has a retiming function to read out the relay data 9.0-On in synchronization with the rising transition point of the read clock 9.0-RCK at the start of relay transmission. When the reading of the relay data is completed, the data is initialized by a reset signal of 9.0-IR.
[0017]
The reason why the FIFO register 9.0 is used as the FIFO circuit is that the relay data is read with the read clock 3-O2 having a small jitter so that the waveform distortion of the transmission circuit and the frequency fluctuation due to the jitter of the DPLL can be absorbed. The write start and read start timings have a signal delay time of Td as shown in FIG. The value of Td absorbs the frequency fluctuations of 9.0-WCK and 9.0-RCK due to the frequency fluctuation of the transmission data, the waveform distortion of the transmission circuit, the jitter of the DPLL, and the like. The number N of delay bits is set so as to be determined by estimation and to be larger than the value of Td by the delay circuit 9.1.
[0018]
Reference numeral 10 denotes a transmission control circuit for controlling the outputs of the port A and port B transmitters. Reference numeral 10-I1 inputs the delay circuit output 9.1-O1, and reference numeral 10-I2 denotes the first-arrival priority discrimination circuit output 7-. Enter O1. The transmission control is performed by determining the input signal states of 10-I1 and 10-I2. When port A is in the receiving state, 10-I1 and 10-I2 are turned on, 10-O1 is turned on, and 10-O2 is turned off, so that the transmitter on port A cannot output and the transmitter on port B can output. It becomes. Also, when port B is in the receiving state, 10-I1 is ON, 10-I2 is OFF, 10-O1 is OFF, and 10-O2 is ON, so that the transmitter on the port A side can output and the port B side can output. The output of the transmitter is prohibited. When the reception is completed, 10-I1 is turned off after the delay time Td, and 10-O1 and 10-O2 are turned off, so that the transmitters of both ports cannot output.
[0019]
9 and 10 are timing charts for explaining the relay operation of the digital signal relay transmission device shown in FIG. Here, Ta is a transmission pause time between transmission frames when transmitting continuously from the same station. Ta requires several bits for the reception completion processing. Td is a signal delay time during a relay operation from port A (or B) of the digital signal relay transmission device to port B (or port A). FIG. 9 shows an example of the timing of the relay operation in a normal state, in the case of the condition of Ta> Td. FIG. 10 shows an example of the timing of the relay operation at the time of an abnormality, in a case where Ta <Td.
[0020]
Under the condition Ta> Td in FIG. 9, continuous transmission data from the station is normally relayed and transmitted from the digital signal relay transmission device 25, but under the condition Ta <Td in FIG. There is a disadvantage that relay transmission cannot be performed normally because a part of the data is lost.
[0021]
[Patent Document 1]
JP 2001-186200 A
[Problems to be solved by the invention]
As described above, in a digital signal repeater transmission device connected to a digital signal transmission system and incorporating the retiming function configured with an asynchronous FIFO circuit for relaying and transmitting a digital signal, continuous transmission from the same station is performed. In the case of relay transmission of data, if the next reception data is written while reading the relay data by the retiming function, the retiming function is initialized after the reading of the previous relay data is completed, and the next reception data being written is written. However, there is a disadvantage that it cannot be used in a digital signal transmission system in which writing of the next received data occurs faster than the signal delay time of the retiming function: Td.
[0023]
The present invention has been made in order to solve the above-mentioned problem, and it is possible to normally relay without losing a part of the relay data even if the next received data is continuously received while reading the previous relay data. It is an object of the present invention to provide a digital signal relay transmission device capable of performing the above.
[0024]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the present invention provides a digital signal relay transmission device that connects to a digital signal transmission system, relays received data, and transmits the data. The retiming function includes two asynchronous FIFO circuits, A switching function for alternately switching the write clock signal and the synchronization establishment signal extracted from the DPLL when each received data frame is completed and supplying the same to the two retiming functions, and a switching function for alternately outputting the two retiming functions. And a function of restoring the two relay data into one continuous relay data signal and a function of restoring the two synchronization establishment signals into one continuous synchronization establishment signal. As a result, it is possible to provide a digital signal relay transmission device that can relay normally without losing part of the relay data even if the next received data is continuously received while the previous relay data is being read.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
[0026]
FIG. 1 is a functional block diagram of a digital signal relay transmission device of the present invention, and FIG. 2 is a block diagram of a switching function 11. The same components as those of the prior art are denoted by the same reference numerals and the description thereof will be omitted, and only different points will be described. The differences between the present invention and the prior art are as follows.
[0027]
Reference numerals 9A and 9B denote independent retiming functions, which are the same as the retiming function 9 of the conventional example.
[0028]
Reference numeral 11 denotes a switching function, a block diagram of which is shown in FIG. 11.0 is a toggle F / F, which is set to 11.0-Q1 every time a falling transition point of the synchronization establishment signal 8-O2 input through 11-I2 at 11.0- / TG (release point) is generated. Output changes. 11.1 is a selector circuit, which inputs the received clock signal 8-O1 extracted from the DPLL to 11-I1 and inputs the synchronization establishment signal 8-O2 to 11-I2, and supplies it to the retiming function 9A from 11-OA1. A write clock output, a write clock output supplied from the 11-OB1 to the retiming function 9B, a synchronization establishment signal output supplied from the 11-OA2 to the retiming function 9A, and a synchronization establishment signal supplied from the 11-OB2 to the retiming function 9B In response to the output of 11.0-Q1 of the toggle F / F 11.0, the reception clock signal 11-I1 becomes 11-OA1 (or 11-OA1) when 11.0-Q1 is ON (or OFF). -OB1), and similarly, the synchronization establishment signal 11-I2 is output to 11-OA2 (or 11-OB2).
[0029]
Reference numeral 12 denotes an OR gate which has a function of restoring the two relay data of the retiming functions 9A and 9B into one relay data signal. 0-On and relay data 9B. 0-On is input, restored to one continuous relay data, and output.
[0030]
An OR gate 13 has a function of restoring the two synchronization establishment signals of the retiming functions 9A and 9B into one synchronization establishment signal. 1-O1 and relay data 9B. 1-O1 is input, restored to one continuous synchronization establishment signal, and output.
[0031]
FIG. 3 is an operation timing diagram of an internal signal for describing a relay operation in the case of the condition of Ta> Td of the present invention. In FIG. 2, when the toggle F / F 11.0-O1 is in the ON state, a write clock and a synchronization establishment signal are supplied to the retiming function 9A side to relay the received data 1, and the relay operation is performed. When the reception of the reception data 1 is completed, the toggle F / F 11.0-O1 changes to the OFF state at the time when the synchronization establishment signal is released. At this point, the retiming function 9B can perform the relay operation of the next received data 2.
[0032]
FIG. 4 is an operation timing diagram of an internal signal for explaining a relay operation in the case of Ta <Td according to the present invention. In FIG. 4, the same relay operation as in FIG. 3 is performed. While the retiming function 9A starts reading the relay data 1, the next received data 2 starts the relay operation on the retiming 9B side. Is normally relayed and transmitted without any data loss.
[0033]
【The invention's effect】
The digital signal relay transmission device of the present invention having the above-described functions is improved so that normal transmission can be performed without lowering the transmission efficiency between the station signals connected to the digital signal transmission system. is there.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of a digital signal relay transmission device of the present invention.
FIG. 2 is a block diagram illustrating a configuration of an embodiment of a switching function illustrated in FIG. 1;
FIG. 3 is a timing chart for explaining a relay operation according to the embodiment of the present invention.
FIG. 4 is another timing chart for explaining the relay operation of the embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a half-duplex transmission system to which a conventional digital signal transmission device is connected.
FIG. 6 is a timing chart for explaining a transmission operation of transmission data and relay data of the half-duplex transmission system shown in FIG.
FIG. 7 is a block diagram showing functions of the conventional digital signal relay transmission device shown in FIG.
8 is a block diagram showing the conventional retiming function shown in FIG.
FIG. 9 is a timing chart for explaining a normal relay operation of the conventional example.
FIG. 10 is a timing chart for explaining a relay operation at the time of abnormality in the conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Receiver 2 Transmitter 3 System clock circuit 4 Receive data selection circuit 5, 6 Carrier detection circuit 7 First-come-first-served priority discrimination circuit 8 DPLL
9, 9A, 9B Retiming function 9.0 FIFO circuit 9.1 Delay circuit 9.2 Read clock circuit 9.3 Reset circuit 10 Transmission control circuit 11 Switching function 11.0 Toggle F / F
11.1 Selector circuits 12 and 13 OR gates 21 to 24 Station 25 Digital signal relay transmission devices 26 and 27 Transmission line
