JP2004221097A

JP2004221097A - Method for manufacturing semiconductor device

Info

Publication number: JP2004221097A
Application number: JP2003002891A
Authority: JP
Inventors: Masaaki Ogino; 正明荻野
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-01-09
Filing date: 2003-01-09
Publication date: 2004-08-05

Abstract

<P>PROBLEM TO BE SOLVED: To suppress the variations of the recessing amount caused by etched back polysilicon filling the trench and to accordingly reduce the variations of the threshold voltages in a trenched semiconductor device. <P>SOLUTION: A substrate 1 where the trench 3 is formed is put in the reaction chamber of a low pressure CVD device. The trench is filled with polysilicon 6 by a low pressure CVD method. Thermal treatment is performed at 550°C to 600°C while the reaction chamber is continuously purged with nitrogen gas. The trench is filled with polysilicon 6 whose crystal grain size is small. Then, dispersion of the subsiding amount of polysilicon in the trench by etching back of polysilicon 6 is made small. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置の製造方法に関し、特にトレンチ内をゲートポリシリコンで埋めた構造のトレンチ型ＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳゲート電界効果トランジスタ）やＭＯＳサイリスタ（ＭＯＳゲートサイリスタ）などにおいて、オン特性やオン抵抗を改善するため、トレンチゲート構造が採用されることがある。従来のトレンチゲート構造部の形成手順について説明する。図９〜図１２は、従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。まず、シリコン基板１の表面層にｐチャネル領域２を形成する。その後、トレンチ３を形成し、トレンチ底部の角をエッチングにより丸めた後、犠牲酸化およびエッチングをおこない、さらにトレンチ内面およびトレンチ周囲の基板表面にわたってゲート酸化膜４を形成する（図９を参照）。
【０００３】
つづいて、減圧ＣＶＤ装置を用いて、基板表面およびトレンチ３内に、ｎ型不純物またはｐ型不純物をドープしたポリシリコン（ドープトポリシリコン）５を堆積する。これによって、トレンチ３はポリシリコン５により埋められる（図１０を参照）。つづいて、減圧ＣＶＤ装置の反応室内をおおよそ１時間ほど通常温度（５５０℃）で窒素ガスを流してパージした後、基板１を取り出し、熱処理炉を用いて９００℃程度の高温で１５分間熱処理をおこなう。この熱処理によって、ポリシリコン５中のドーパントが電気的に活性化されるとともに、ポリシリコン５の結晶粒５１が成長する（図１１を参照）。図１１では、ポリシリコン５の一部について結晶粒５１を誇張して示しているが、本発明者が調べたところ、この結晶粒５１の平均粒径は２００〜３００ｎｍであった。
【０００４】
つづいて、フォトリソグラフィによってパターニングをおこない、トレンチ周囲の基板表面を覆うゲート酸化膜４が露出するまでポリシリコン５をエッチバックする。このエッチバックによりトレンチ周囲の基板表面上のポリシリコン５はなくなる。また、トレンチ３内のポリシリコン５の表面はトレンチ周囲の基板表面を覆うゲート酸化膜４の表面よりも低くなる（図１２を参照）。ここで、本明細書中では、基板表面とエッチバック後のトレンチ３内のポリシリコン５の表面との高さの差をトレンチ内ポリシリコン落ち込み量と呼ぶ。
【０００５】
しかる後、Ａｓなどのイオン注入をおこなってソース領域やドレイン領域を形成し、層間絶縁膜を形成し、ソース、ドレイン、ゲートの各電極などを形成してＭＯＳＦＥＴが完成する。以上のようにして作製されたトレンチＭＯＳＦＥＴは、トレンチ３内のポリシリコン５、すなわちゲートポリシリコンに電気的に接続する図示しないゲート電極に適当な電圧を印加することによって、トレンチ３の内面に沿ってｐチャネル領域２の表面層に反転層（チャネル）が生じ、図示しないドレイン電極とソース電極とが導通して電流が流れる。なお、ドレイン電極は基板裏面に設けられる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来の製造方法では、完成したＭＯＳＦＥＴのしきい値電圧がばらつくという不具合がある。この不具合の原因について説明する。ポリシリコン５のエッチバック後におこなうＡｓのイオン注入の際には、トレンチ内の側壁からもｐチャネル領域２に微量のＡｓイオンが注入されるため、本来的には、図１３に示すようにトレンチ内ポリシリコン落ち込み量はトレンチ内のゲート酸化膜４と接する部分で均一になるのが理想である。
【０００７】
しかし、従来の製造方法にしたがうとポリシリコン５の結晶粒が大きくなるため、図１４に示すように、トレンチ内においてポリシリコン５のゲート酸化膜４と接する部分の結晶粒界の高さに大きなばらつきが生じる。そのため、エッチバックの際にポリシリコン５の結晶粒が粒界に沿って欠け落ちると、図１２に示すようにトレンチ内ポリシリコン落ち込み量に大きなばらつきが生じてしまう。図１２の例で具体的に説明すれば、ポリシリコン５の左端の高さが右端の高さよりも低くなってしまう。本発明者が調べたところ、トレンチ内ポリシリコン落ち込み量のばらつきが２０％を超える場合があるということがわかった。
【０００８】
このようにトレンチ内ポリシリコン落ち込み量がばらつくと、ｐチャネル領域２に注入されるＡｓの深さにばらつきが生じる。それによって、ｎソース領域の深さがばらつくことになる。ｐチャネル領域２の濃度は基板表面側から基板内部側へ向かって傾斜しているため、ｎソース領域が深くなるとｐチャネル領域２の最大濃度が低くなってしまう。つまり、トレンチ内ポリシリコン落ち込み量のばらつきによって、ｎソース領域の深さがばらつき、ｐチャネル領域２の最大濃度がばらつくことになる。
【０００９】
ｐチャネル領域２の濃度のばらつきとＭＯＳＦＥＴのしきい値電圧のばらつきとの関係について説明する。一般に、ＭＯＳＦＥＴのしきい値電圧Ｖ_ｔｈはつぎの（１）式で表される。ただし、ε_ｓはシリコンの比誘電率、ε_０は真空中の誘電率、ｑは電荷素量、Ｎ_Ａはｐチャネル領域２の最大濃度、Ｃ_０は酸化膜の容量、φ_ｆは基板のフェルミポテンシャル、φ_ＭＳはゲート電極と基板との仕事関数差、Ｑ_ｓｓは界面準位である。
【数１】

【００１０】
簡素化するため界面準位Ｑ_ｓｓがばらつかないと仮定すると、しきい値電圧のばらつきΔＶ_ｔｈはつぎの（２）式で表される。ただし、ｋはボルツマン定数、Ｔは絶対温度、ΔＮ_Ａはｐチャネル領域２の最大濃度のばらつき、ｔ_ｏｘは酸化膜厚、Δｔ_ｏｘは酸化膜厚のばらつきである。
【数２】

【００１１】
上記（２）式において、酸化膜厚ｔ_ｏｘをおおよそ１１００オングストローム（１．１×１０^−７ｍ）、ｐチャネル領域２の最大濃度Ｎ_Ａをおおよそ１×１０^１７ｃｍ^−３とすると、ΔＶ_ｔｈはつぎの（３）式となる。
【数３】

【００１２】
上記（３）式より、しきい値電圧のばらつきΔＶ_ｔｈはｐチャネル領域２の最大濃度のばらつきΔＮ_Ａと酸化膜厚のばらつきΔｔ_ｏｘとにより決定されることになる。酸化膜厚のばらつきΔｔ_ｏｘについては、たとえば縦型拡散炉を用い、酸化処理中にウエハを保持する石英ボートを１ｒｐｍ程度で回転させることによって１％以内に抑えることが可能である。ｐチャネル領域２の最大濃度のばらつきについては、上述したようにトレンチ内ポリシリコン落ち込み量がばらつくため、解消することができない。したがって、しきい値電圧がばらつくことになる。
【００１３】
図１５に、本発明者が調べたトレンチ内ポリシリコン落ち込み量としきい値電圧との関係を示す。上述したように、トレンチ内ポリシリコン落ち込み量のばらつきは２０％を超えることがわかっている。図１５より、トレンチ内ポリシリコン落ち込み量のばらつきをたとえば２３％とすると、しきい値のばらつきは１０％となり、したがって従来は良品率が低かった。
【００１４】
本発明は、上記問題点に鑑みてなされたものであって、トレンチ内に充填されるポリシリコンのエッチバックによる落ち込み量のばらつきを低く抑え、それによってしきい値電圧のばらつきの小さいトレンチ型半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、トレンチが刻まれた基板を減圧ＣＶＤ装置の反応室内に入れ、減圧ＣＶＤ法によりトレンチ内をポリシリコンで埋めた後、そのまま連続して反応室内を窒素ガスでパージしながら５５０℃以上６００℃以下の温度で熱処理をおこなうことを特徴とする。この発明によれば、減圧ＣＶＤ装置の反応室内でポリシリコンの成膜に連続して比較的低温で熱処理がおこなわれるため、トレンチ内が結晶粒径の小さいポリシリコンで充填される。したがって、ポリシリコンのエッチバックによるトレンチ内ポリシリコン落ち込み量のばらつきが小さくなり、ソース領域を形成するためのＡｓイオンの注入深さのばらつきが小さくなり、ｐチャネル領域の濃度のばらつきが抑えられる。
【００１６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１〜図８は、本発明にかかる製造方法の形成工程順にＭＯＳＦＥＴの要部を示す断面図であり、これらの図にしたがって本発明方法を説明する。なお、本発明方法により製造されるＭＯＳＦＥＴは、各図に示す要部以外に、主に周縁領域に耐圧を分担する構造を有しているが、その構造および製造プロセスに関しては本発明の趣旨からはずれるので、ここでは説明を省略する。
【００１７】
まず、シリコン基板１の表面層にｐチャネル領域２を形成し（図１を参照）、ついでトレンチ３を形成し（図２を参照）、トレンチ底部の角を丸め、犠牲酸化等をおこなった後、ゲート酸化膜４を形成する（図３を参照）。つづいて、減圧ＣＶＤ装置の反応室内に基板１を入れ、成膜温度５５０℃、圧力１００Ｐａの条件で、ＳｉＨ_４ガスを原料として基板表面およびトレンチ３内に、ドーパントとしてＰＨ３をドープしたポリシリコン（ドープトポリシリコン）６を８０００オングストロームの厚さまで堆積する。ここまでは従来方法と同様である。
【００１８】
つづいて、おおよそ１時間ほど反応室内に窒素ガスを流してパージをおこなう。その際、反応室内の温度を５５０〜６００℃の範囲内の温度に上げて熱処理を同時におこなう。つまり、ポリシリコン６の成膜とその熱処理を、減圧ＣＶＤ装置の反応室内に基板１を入れたまま連続しておこなう。パージ終了後、すなわち熱処理終了後、反応室内から基板１を取り出す（図４を参照）。この後、従来方法と同様に、ポリシリコン６をエッチバックし（図５を参照）、基板表面にマスク７を形成してＡｓのイオン注入をおこなう（図６を参照）。つづいて、マスク７の除去およびＡｓドライブによるソース領域８の形成をおこない（図７を参照）、層間絶縁膜９を形成し、コンタクト孔を開けて金属配線１０などを形成する（図８を参照）。さらに、図示しないが、基板裏面にドレイン電極を形成してＭＯＳＦＥＴが完成する。
【００１９】
ここで、ポリシリコン６の成膜および熱処理が済んで減圧ＣＶＤ装置の反応室から取り出した基板１について、本発明者がＸ線回折および断面のＴＥＭ観察をおこなったところ、ポリシリコン６の平均粒径は３０〜１００ｎｍであった。これは、従来方法による平均粒径（２００〜３００ｎｍ）よりも著しく小さい。その様子を図４に模式的に示すが、同図ではポリシリコン６の一部について結晶粒６１を誇張して示している。
【００２０】
比較として、ポリシリコンの成膜後に減圧ＣＶＤ装置の反応室内の温度を６５０℃以上にして窒素パージ中に熱処理をおこなったところ、ポリシリコンの平均粒径は１００ｎｍ以上であり、熱処理温度を５５０〜６００℃とする場合ほどには結晶粒は小さくならなかった。また、６５０℃以上の場合には、反応室の内面に付着したポリシリコン膜が熱収縮によって剥がれ落ちてパーティクル発生原因となり、製造歩留まりが低下することがあった。したがって、このときの熱処理温度は５５０℃以上６５０℃未満、好ましくは６００℃以下の温度であるのがよい。
【００２１】
また、ポリシリコン６をエッチバックした後に断面ＳＥＭ観察によりトレンチ内ポリシリコン落ち込み量を測定したところ、本発明方法によればそのばらつきは１０％であった。これは、従来方法によるばらつき（２０％以上）の半分以下である。また、しきい値電圧のばらつきを求めたところ、本発明にかかる方法によれば３％であり、従来方法でのばらつき１０％に対して著しく改善されている。
【００２２】
上述した実施の形態によれば、トレンチ３が刻まれた基板１を減圧ＣＶＤ装置の反応室内に入れ、減圧ＣＶＤ法によりトレンチ内をポリシリコン６で埋めた後、そのまま連続して反応室内を窒素ガスでパージしながら５５０℃以上６００℃以下の温度で熱処理をおこなうため、トレンチ内が結晶粒径の小さいポリシリコン６で充填される。したがって、ポリシリコン６のエッチバックによるトレンチ内ポリシリコン落ち込み量のばらつきが小さくなり、ソース領域８を形成するためのＡｓイオンの注入深さのばらつきが小さくなり、ｐチャネル領域２の濃度のばらつきが抑えられる。したがって、しきい値電圧のばらつきが小さくなり、完成した半導体装置の良品率が向上する。
【００２３】
また、上述した実施の形態によれば、減圧ＣＶＤ装置の反応室内を窒素ガスでパージしながらその反応室内で熱処理をおこなうので、従来方法と比べて工程を短縮することができるという利点がある。
【００２４】
以上において本発明は種々変更可能である。たとえば、ｐ型およびｎ型の導電タイプを逆転させてもよい。また、本発明はＭＯＳＦＥＴ以外にもＩＧＢＴやＭＯＳサイリスタなどのトレンチゲート構造を有する半導体装置に適用することができる。また、成膜に連続しておこなう熱処理によって結晶粒を成長させる対象は、ゲート電極となるポリシリコンに限らず、トレンチ内に充填された後にエッチバックされるものであればよい。また、ポリシリコン６の成膜後、一旦減圧ＣＶＤ装置の反応室から基板１を取り出してから５５０〜６００℃で熱処理をおこなう構成としてもよいのはもちろんである。
【００２５】
【発明の効果】
本発明によれば、減圧ＣＶＤ装置の反応室内でポリシリコンの成膜に連続して比較的低温で熱処理がおこなわれるため、トレンチ内が結晶粒径の小さいポリシリコンで充填されることになり、ポリシリコンのエッチバックによるトレンチ内ポリシリコン落ち込み量のばらつきが小さくなる。それによって、ソース領域を形成するためのＡｓイオンの注入深さのばらつきが小さくなるので、ｐチャネル領域の濃度のばらつきが抑えられる。したがって、しきい値電圧のばらつきが小さくなり、完成した半導体装置の良品率が向上する。
【図面の簡単な説明】
【図１】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図２】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図３】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図４】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図５】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図６】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図７】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図８】本発明にかかる製造方法の形成工程順に半導体装置の要部を示す断面図である。
【図９】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１０】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１１】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１２】従来のトレンチゲート構造部の形成工程順に半導体装置の要部を示す断面図である。
【図１３】従来の製造方法による不具合を説明するために半導体装置の要部を示す断面図である。
【図１４】従来の製造方法による不具合を説明するために半導体装置の要部を示す断面図である。
【図１５】従来の製造方法による不具合を説明するためにトレンチ内ポリシリコン落ち込み量としきい値電圧との関係を示す特性図である。
【符号の説明】
１基板
３トレンチ
６ポリシリコン（電極となる膜）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having a trench structure, and more particularly to a method for manufacturing a trench type MOS semiconductor device having a structure in which a trench is filled with gate polysilicon.
[0002]
[Prior art]
In recent years, a trench gate structure may be adopted in IGBTs (insulated gate bipolar transistors), MOSFETs (MOS gate field effect transistors), MOS thyristors (MOS gate thyristors), and the like in order to improve the ON characteristics and ON resistance. . A conventional procedure for forming a trench gate structure will be described. 9 to 12 are cross-sectional views showing main parts of a semiconductor device in the order of steps of forming a conventional trench gate structure. First, a p-channel region 2 is formed on a surface layer of a silicon substrate 1. Thereafter, a trench 3 is formed, the corner of the bottom of the trench is rounded by etching, sacrificial oxidation and etching are performed, and a gate oxide film 4 is formed over the inner surface of the trench and the substrate surface around the trench (see FIG. 9).
[0003]
Subsequently, polysilicon (doped polysilicon) 5 doped with an n-type impurity or a p-type impurity is deposited on the surface of the substrate and in the trench 3 using a low-pressure CVD apparatus. As a result, the trench 3 is filled with the polysilicon 5 (see FIG. 10). Subsequently, after purging by flowing a nitrogen gas at a normal temperature (550 ° C.) for about 1 hour in the reaction chamber of the reduced pressure CVD apparatus, the substrate 1 is taken out, and heat treated at a high temperature of about 900 ° C. for 15 minutes using a heat treatment furnace. Do it. By this heat treatment, the dopant in the polysilicon 5 is electrically activated, and the crystal grains 51 of the polysilicon 5 grow (see FIG. 11). In FIG. 11, the crystal grains 51 are exaggerated for a part of the polysilicon 5. However, when the present inventors investigated, the average grain size of the crystal grains 51 was 200 to 300 nm.
[0004]
Subsequently, patterning is performed by photolithography, and the polysilicon 5 is etched back until the gate oxide film 4 covering the substrate surface around the trench is exposed. Due to this etch back, the polysilicon 5 on the substrate surface around the trench disappears. The surface of the polysilicon 5 in the trench 3 is lower than the surface of the gate oxide film 4 covering the substrate surface around the trench (see FIG. 12). Here, in this specification, the difference in height between the substrate surface and the surface of the polysilicon 5 in the trench 3 after the etch-back is referred to as a trench polysilicon drop amount.
[0005]
Thereafter, ion implantation of As or the like is performed to form a source region and a drain region, an interlayer insulating film is formed, and respective electrodes of a source, a drain, and a gate are formed, thereby completing a MOSFET. The trench MOSFET manufactured as described above is formed along the inner surface of the trench 3 by applying an appropriate voltage to the polysilicon 5 in the trench 3, that is, a gate electrode (not shown) electrically connected to the gate polysilicon. As a result, an inversion layer (channel) is generated in the surface layer of the p-channel region 2, and a current flows due to conduction between a drain electrode and a source electrode (not shown). Note that the drain electrode is provided on the back surface of the substrate.
[0006]
[Problems to be solved by the invention]
However, the conventional manufacturing method described above has a disadvantage that the threshold voltage of the completed MOSFET varies. The cause of this defect will be described. At the time of As ion implantation performed after the polysilicon 5 is etched back, a small amount of As ions are implanted into the p-channel region 2 also from the side walls in the trench. Ideally, the amount of depression of the inner polysilicon becomes uniform at a portion in contact with the gate oxide film 4 in the trench.
[0007]
However, according to the conventional manufacturing method, the crystal grains of the polysilicon 5 become large. Therefore, as shown in FIG. 14, the height of the crystal grain boundary at the portion in contact with the gate oxide film 4 of the polysilicon 5 in the trench is large. Variations occur. For this reason, if the crystal grains of the polysilicon 5 are chipped off along the grain boundaries during the etch back, a large variation occurs in the polysilicon drop amount in the trench as shown in FIG. Specifically, referring to the example of FIG. 12, the height of the left end of the polysilicon 5 is lower than the height of the right end. Investigations by the present inventor have revealed that the variation in the amount of polysilicon drop in the trench may exceed 20%.
[0008]
When the amount of polysilicon drop in the trench varies, the depth of As implanted into p channel region 2 varies. As a result, the depth of the n source region varies. Since the concentration of the p-channel region 2 is inclined from the substrate surface side toward the inside of the substrate, the maximum concentration of the p-channel region 2 decreases as the n-source region becomes deeper. In other words, the depth of the n source region varies due to the variation in the polysilicon drop amount in the trench, and the maximum concentration of the p channel region 2 varies.
[0009]
The relationship between the variation in the concentration of the p-channel region 2 and the variation in the threshold voltage of the MOSFET will be described. Generally, the threshold voltage _Vth of a MOSFET is expressed by the following equation (1). However, epsilon _s is the dielectric constant of silicon, epsilon ₀ is the dielectric constant in vacuum, q is the elementary charge, the maximum concentration of N _A p-channel region 2, C ₀ is the capacitance of the oxide film, phi _f is the substrate Fermi potential, φ _MS is a work function difference between the gate electrode and the substrate, and Q _ss is an interface state.
(Equation 1)

[0010]
Assuming that the not vary interface state Q _ss order to simplify, it is expressed by equation (2) of the variation [Delta] V _th Hatsugi threshold voltage. Here, k is the Boltzmann constant, T is the absolute temperature, .DELTA.N _A is variation in the maximum concentration of the p-channel region _{2, t ox} is the oxide film thickness, Delta] t _ox is a variation in oxide thickness.
(Equation 2)

[0011]
In the above (2), approximately 1100 angstroms oxide thickness _{^{t ox (1.1 × 10 -7 m}} ), when approximately 1 × ¹⁰ 17 ^{cm -3 or} up to a concentration _{N A} of the p channel region 2, [Delta] V _th Is given by the following equation (3).
[Equation 3]

[0012]
From equation (3), the variation [Delta] V _th of the threshold voltage will be determined by the variation .DELTA.N _A and variation Delta] t _ox of the oxide film thickness of the maximum concentration of the p-channel region 2. The variation Δt _{ox in the} oxide film thickness can be suppressed to within 1% by, for example, using a vertical diffusion furnace and rotating the quartz boat holding the wafer during the oxidation process at about 1 rpm. The variation in the maximum concentration of the p-channel region 2 cannot be eliminated because the amount of polysilicon drop in the trench varies as described above. Therefore, the threshold voltage varies.
[0013]
FIG. 15 shows the relationship between the amount of polysilicon drop in the trench and the threshold voltage examined by the present inventors. As described above, it has been found that the variation in the polysilicon drop amount in the trench exceeds 20%. As shown in FIG. 15, when the variation in the amount of polysilicon drop in the trench is, for example, 23%, the variation in the threshold value is 10%, and thus the non-defective rate is low in the related art.
[0014]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and suppresses variation in the amount of drop due to etch back of polysilicon filled in a trench, thereby reducing the variation in threshold voltage. It is intended to provide a device.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention includes the steps of: placing a substrate having a trench formed therein in a reaction chamber of a low-pressure CVD apparatus; filling the trench with polysilicon by a low-pressure CVD method; Then, the heat treatment is performed at a temperature of 550 ° C. or more and 600 ° C. or less while purging the reaction chamber with nitrogen gas. According to the present invention, since the heat treatment is performed at a relatively low temperature in the reaction chamber of the low-pressure CVD apparatus in succession to the formation of polysilicon, the trench is filled with polysilicon having a small crystal grain size. Therefore, the variation in the polysilicon drop amount in the trench due to the polysilicon etch back is reduced, the variation in the implantation depth of As ions for forming the source region is reduced, and the variation in the concentration in the p-channel region is suppressed.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. 1 to 8 are cross-sectional views showing the main parts of a MOSFET in the order of the steps of the manufacturing method according to the present invention, and the method of the present invention will be described with reference to these drawings. In addition, the MOSFET manufactured by the method of the present invention has a structure in which the peripheral region is mainly responsible for the breakdown voltage in addition to the main part shown in each drawing. The description is omitted here.
[0017]
First, a p-channel region 2 is formed in a surface layer of a silicon substrate 1 (see FIG. 1), a trench 3 is formed (see FIG. 2), a corner of the bottom of the trench is rounded, and sacrificial oxidation is performed. Then, a gate oxide film 4 is formed (see FIG. 3). Subsequently, the substrate was placed 1 in a reaction chamber of the low pressure CVD apparatus, a film forming temperature 550 ° C., under a pressure of 100 Pa, a SiH ₄ gas substrate surface and the trench 3 as a raw material, polysilicon doped with PH3 as a dopant ( (Doped polysilicon) 6 is deposited to a thickness of 8000 Å. Up to this point, it is the same as the conventional method.
[0018]
Subsequently, purging is performed by flowing nitrogen gas into the reaction chamber for about one hour. At that time, the temperature in the reaction chamber is raised to a temperature in the range of 550 to 600 ° C., and the heat treatment is performed simultaneously. That is, the deposition of the polysilicon 6 and the heat treatment thereof are continuously performed while the substrate 1 is placed in the reaction chamber of the low pressure CVD apparatus. After the purging, that is, after the heat treatment, the substrate 1 is taken out of the reaction chamber (see FIG. 4). Thereafter, as in the conventional method, the polysilicon 6 is etched back (see FIG. 5), a mask 7 is formed on the substrate surface, and As ions are implanted (see FIG. 6). Subsequently, the mask 7 is removed and the source region 8 is formed by As drive (see FIG. 7), an interlayer insulating film 9 is formed, a contact hole is formed, and a metal wiring 10 and the like are formed (see FIG. 8). ). Further, although not shown, a drain electrode is formed on the back surface of the substrate to complete the MOSFET.
[0019]
Here, when the present inventor performed X-ray diffraction and TEM observation of the cross section of the substrate 1 taken out of the reaction chamber of the reduced pressure CVD apparatus after the formation of the polysilicon 6 and the heat treatment, the average grain size of the polysilicon 6 was determined. The diameter was 30-100 nm. This is significantly smaller than the average particle size (200-300 nm) according to the conventional method. FIG. 4 schematically shows the state, in which the crystal grains 61 are exaggerated for a part of the polysilicon 6.
[0020]
As a comparison, when the temperature in the reaction chamber of the reduced pressure CVD apparatus was increased to 650 ° C. or higher and the heat treatment was performed during the nitrogen purge after forming the polysilicon, the average grain size of the polysilicon was 100 nm or higher. The crystal grains did not become as small as at 600 ° C. If the temperature is 650 ° C. or higher, the polysilicon film adhered to the inner surface of the reaction chamber may be peeled off due to heat shrinkage, causing particles to be generated, and the production yield may be reduced. Therefore, the heat treatment temperature at this time is preferably 550 ° C. or more and less than 650 ° C., and more preferably 600 ° C. or less.
[0021]
When the polysilicon 6 was etched back, the amount of polysilicon drop in the trench was measured by cross-sectional SEM observation. According to the method of the present invention, the variation was 10%. This is less than half the variation (20% or more) by the conventional method. Further, when the variation of the threshold voltage was determined, it was 3% according to the method according to the present invention, which is remarkably improved from 10% according to the conventional method.
[0022]
According to the above-described embodiment, the substrate 1 in which the trench 3 is cut is put into the reaction chamber of the low-pressure CVD apparatus, and the inside of the trench is filled with the polysilicon 6 by the low-pressure CVD method. Since the heat treatment is performed at a temperature of 550 ° C. or more and 600 ° C. or less while purging with a gas, the inside of the trench is filled with polysilicon 6 having a small crystal grain size. Therefore, the variation in the polysilicon drop amount in the trench due to the etch back of the polysilicon 6 is reduced, the variation in the implantation depth of As ions for forming the source region 8 is reduced, and the variation in the concentration of the p-channel region 2 is reduced. Can be suppressed. Therefore, variation in threshold voltage is reduced, and the yield of completed semiconductor devices is improved.
[0023]
Further, according to the above-described embodiment, since the heat treatment is performed in the reaction chamber of the low pressure CVD apparatus while purging the reaction chamber with nitrogen gas, there is an advantage that the process can be shortened as compared with the conventional method.
[0024]
In the above, the present invention can be variously modified. For example, the p-type and n-type conductivity types may be reversed. Further, the present invention can be applied to a semiconductor device having a trench gate structure such as an IGBT or a MOS thyristor other than the MOSFET. The target for growing crystal grains by the heat treatment performed successively after the film formation is not limited to polysilicon serving as a gate electrode, but may be any material that is etched back after filling in a trench. In addition, after the polysilicon 6 is formed, the substrate 1 may be taken out of the reaction chamber of the low-pressure CVD apparatus and then heat-treated at 550 to 600 ° C.
[0025]
【The invention's effect】
According to the present invention, since the heat treatment is performed at a relatively low temperature in the reaction chamber of the low pressure CVD apparatus in succession to the deposition of polysilicon, the trench is filled with polysilicon having a small crystal grain size, Variations in the amount of polysilicon drop in the trench due to polysilicon etchback are reduced. This reduces the variation in the implantation depth of As ions for forming the source region, thereby suppressing the variation in the concentration of the p-channel region. Therefore, variation in threshold voltage is reduced, and the yield of completed semiconductor devices is improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a main part of a semiconductor device in the order of a forming step of a manufacturing method according to the present invention.
FIG. 2 is a cross-sectional view showing a main part of the semiconductor device in the order of the forming steps of the manufacturing method according to the present invention.
FIG. 3 is a cross-sectional view showing a main part of the semiconductor device in the order of the forming steps of the manufacturing method according to the present invention.
FIG. 4 is a cross-sectional view showing the main part of the semiconductor device in the order of the forming steps of the manufacturing method according to the present invention.
FIG. 5 is a cross-sectional view showing the main part of the semiconductor device in the order of the forming steps of the manufacturing method according to the present invention.
FIG. 6 is a cross-sectional view showing the main part of the semiconductor device in the order of the forming steps of the manufacturing method according to the present invention.
FIG. 7 is a cross-sectional view showing the main part of the semiconductor device in the order of the forming steps of the manufacturing method according to the present invention.
FIG. 8 is a cross-sectional view showing the main part of the semiconductor device in the order of the forming steps of the manufacturing method according to the present invention.
FIG. 9 is a cross-sectional view showing a main part of a semiconductor device in the order of steps of forming a conventional trench gate structure.
FIG. 10 is a cross-sectional view showing a main part of a semiconductor device in the order of steps of forming a conventional trench gate structure.
FIG. 11 is a cross-sectional view showing a main part of a semiconductor device in the order of steps of forming a conventional trench gate structure.
FIG. 12 is a cross-sectional view showing a main part of a semiconductor device in the order of steps of forming a conventional trench gate structure.
FIG. 13 is a cross-sectional view showing a main part of a semiconductor device for describing a defect due to a conventional manufacturing method.
FIG. 14 is a cross-sectional view showing a main part of a semiconductor device for describing a defect due to a conventional manufacturing method.
FIG. 15 is a characteristic diagram showing a relationship between a polysilicon drop amount in a trench and a threshold voltage in order to explain a problem caused by a conventional manufacturing method.
[Explanation of symbols]
1 substrate 3 trench 6 polysilicon (film to be an electrode)

Claims

In manufacturing a semiconductor device having a trench structure,
Forming a trench in the surface region of the substrate;
Placing the substrate in which the trench is formed in a reaction chamber of a low-pressure CVD apparatus, and filling the inside of the trench with a film serving as an electrode by a low-pressure CVD method;
Performing a heat treatment continuously with reduced pressure CVD while the substrate is placed in the reaction chamber;
Removing the substrate from the reaction chamber, and etching back the film;
A method for manufacturing a semiconductor device, comprising:

The method according to claim 1, wherein the film is a polysilicon film grown by vapor deposition using SiH ₄ gas as a raw material.

3. The method according to claim 2, wherein the heat treatment is performed while purging the reaction chamber with nitrogen gas.

The method according to claim 3, wherein the heat treatment is performed at a temperature of 550 ° C. or more and 600 ° C. or less.