JP2004219141A - 半導体試験装置 - Google Patents
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Abstract
【課題】電源が遮断された際にも、テストパターンメモリのデータを保持することができる半導体試験装置を提供する。
【解決手段】半導体集積回路の機能試験をするためのパターンメモリ回路１２を有する半導体試験装置１において、通常時にパターンメモリ回路１２に電源を供給する電源ユニット１１からの電源の供給が遮断されたとき、パターンメモリ回路１２に電源を供給するバックアップ電源１４を備えた。
【選択図】 図１
【解決手段】半導体集積回路の機能試験をするためのパターンメモリ回路１２を有する半導体試験装置１において、通常時にパターンメモリ回路１２に電源を供給する電源ユニット１１からの電源の供給が遮断されたとき、パターンメモリ回路１２に電源を供給するバックアップ電源１４を備えた。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置、および半導体試験方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の機能試験をするために、半導体試験装置ではテストプログラムとテストパターンを使用する。このテストプログラムは半導体試験装置のメインメモリ回路へロードされ、テストパターンはテストパターンメモリ回路にロードして使用される。テストプログラムのロードは数１０秒で完了するのに対し、昨今ではテストパターンの大容量化が進み、テストパターンのロード時間は数１０分にものぼる。
【０００３】
半導体試験装置において、半導体集積回路を試験する際に必用となるテストパターンの再ロードによる待ち時間を削減するための技術が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−１７１４９３号公報
【０００５】
【発明が解決しようとする課題】
一方、半導体試験装置では故障や修理等により電源を遮断する場合や、落雷などにより電源が遮断される場合が生じる。既存の半導体試験装置では、電源が遮断されたことにより、テストパターンメモリ回路の記憶素子の電源も遮断されるため、テストパターンメモリにロードしたテストパターン情報は破壊されてしまう。
【０００６】
この結果、半導体試験装置の電源を再供給した後に、半導体集積回路を再び試験するには、先程までテストパターンメモリにロードされていたテストパターンを再ロードすることが必要になり、その結果、数１０分のロード時間を待たなければならない。上記の従来例のように、テストパターンの再ロードによる待ち時間を削減するための技術は存在するものの、テストパターンの再ロードによる待ち時間をなくすことが要求されている。
【０００７】
本発明は、電源が遮断された際にも、テストパターンメモリのデータを保持することができる半導体試験装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、半導体集積回路の機能試験をするためのパターンメモリ回路を有する半導体試験装置において、通常時にパターンメモリ回路に電源を供給する電源ユニットからの電源の供給が遮断されたとき、パターンメモリ回路に電源を供給するバックアップ電源を備えた半導体試験装置を最も主要な特徴とする。
【０００９】
請求項２記載の発明は、請求項１に記載の半導体試験装置において、パターンメモリ回路の電源電圧供給ラインを他の回路と分離した半導体試験装置を主要な特徴とする。
【００１０】
請求項３記載の発明は、請求項１に記載の半導体試験装置において、パターンメモリ回路の電源電圧がバックアップ電源に切り替わる際、パターンメモリ回路の記憶素子に記憶されている情報が書き換わらぬように、必用な記憶素子入力信号にプルアップまたはプルダウン抵抗を接続する半導体試験装置を主要な特徴とする。
【００１１】
請求項４記載の発明は、請求項３に記載の半導体試験装置において、バックアップ電源で制御可能なリレーを、ＷＥ信号とプルアップまたはプルダウン抵抗との間に直列に挿入し、プルアップまたはプルダウン抵抗を切り離し可能にした半導体試験装置を主要な特徴とする。
【００１２】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に係るのブロック図である。本半導体試験装置１は工場電源供給口２に接続されており、電源ユニット１１、パターンメモリ回路１２、それ以外の通常回路１３を有し、さらにパターンメモリ回路１２をバックアップするバックアップ電源１４を有している。
【００１３】
パターンメモリ回路１２の電源電圧は、図１に示すように通常回路１３の電源供給ラインとは分離して配線されており、この電源供給ラインには供給電源遮断時の前記バックアップ電源１４が装着されている。
【００１４】
１つの半導体集積回路を試験するには、通常１つのメインプログラムと、数十〜数百本のテストパターンが使用される。このテストパターンのロードに３０分かかる半導体集積回路もある。
【００１５】
例えば、落雷などにより工場の電源供給能力が一時的に低下（瞬停など）した場合、半導体試験装置１の電源ユニット１１に供給されている電源は遮断される。しかしながら、パターンメモリ回路１２はバックアップ電源１４により電源が供給されつづけるので、これによりパターンメモリ回路１２内部の記憶データが破壊されることなく、データを保持しつづけることができる。また、この間、パターンメモリは動作する必要はなくデータを保持するだけであることから、電流消費は非常に少なく、従ってバックアップ電源１４の負荷を極力軽減できる。
【００１６】
図２はパターンメモリ回路がリレー回路を介してプルアップ抵抗素子と接続されている状態を示す図である。パターンメモリ回路１２がバックアップ電源１４によるバックアップ電圧に切り替わった際には、パターンメモリ回路１２のデータが保持されつづけるために、ＷＥ（ライトイネーブル）信号などは、ディスイネーブルの状態にする必要があるので、ＷＥＢ（ライトイネーブルバー）であれば、プルアップ抵抗素子２１でプルアップしておく。
【００１７】
このプルアップは、通常動作時のアクセススピードに影響しないよう、正常動作状態では切り離される構成になっており、パターンメモリ回路１２の電源がバックアップ電源１４に切り替わると同時に、リレー回路２２をオンさせて接続する。
【００１８】
工場の電源供給能力が復帰した後は、半導体試験装置１の電源ユニット１１に電力が供給され、半導体試験装置１は稼動可能な状況になるので、半導体試験装置１のメインメモリをイニシャライズした後に、テストプログラムのみを再ロード（数十秒）し、半導体集積回路の試験を続行できる。
【００１９】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、半導体試験装置のパターンメモリ回路の電源電圧供給にバックアップ電源を利用することで、半導体試験装置の電源が遮断された後に復帰した際の、テストパターンロード時間を不用とする効果がある。
【００２０】
請求項２記載の発明によれば、バックアップ電源の電力供給能力を最小限に抑えることができる。半導体試験装置全体をバックアップ電圧で賄うためには大容量のバックアップ電源が必要となり、多大なコストが必要となるため現実的ではない。バックアップ電源で電力供給する対象をパターンメモリ回路に限定することで電力消費量を抑えると共に、テストプログラム（パターン）のロード時間の大部分を占めるテストパターンのロード時間を削除し、結果的にテストプログラム（パターン）のロード時間を０に近づけることができる。
【００２１】
請求項３記載の発明によれば、保護回路によりパターンメモリ回路の保護を図ることができる。
【００２２】
請求項４記載の発明によれば、半導体試験装置が正常動作を行う際に、保護回路が支障にならないようにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るのブロック図である。
【図２】パターンメモリ回路がリレー回路を介してプルアップ抵抗素子と接続されている状態を示す図である。
【符号の説明】
１ 半導体試験装置
１１ 電源ユニット
１２ パターンメモリ回路
１３ 通常回路
１４ バックアップ電源
【発明の属する技術分野】
本発明は、半導体試験装置、および半導体試験方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路の機能試験をするために、半導体試験装置ではテストプログラムとテストパターンを使用する。このテストプログラムは半導体試験装置のメインメモリ回路へロードされ、テストパターンはテストパターンメモリ回路にロードして使用される。テストプログラムのロードは数１０秒で完了するのに対し、昨今ではテストパターンの大容量化が進み、テストパターンのロード時間は数１０分にものぼる。
【０００３】
半導体試験装置において、半導体集積回路を試験する際に必用となるテストパターンの再ロードによる待ち時間を削減するための技術が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−１７１４９３号公報
【０００５】
【発明が解決しようとする課題】
一方、半導体試験装置では故障や修理等により電源を遮断する場合や、落雷などにより電源が遮断される場合が生じる。既存の半導体試験装置では、電源が遮断されたことにより、テストパターンメモリ回路の記憶素子の電源も遮断されるため、テストパターンメモリにロードしたテストパターン情報は破壊されてしまう。
【０００６】
この結果、半導体試験装置の電源を再供給した後に、半導体集積回路を再び試験するには、先程までテストパターンメモリにロードされていたテストパターンを再ロードすることが必要になり、その結果、数１０分のロード時間を待たなければならない。上記の従来例のように、テストパターンの再ロードによる待ち時間を削減するための技術は存在するものの、テストパターンの再ロードによる待ち時間をなくすことが要求されている。
【０００７】
本発明は、電源が遮断された際にも、テストパターンメモリのデータを保持することができる半導体試験装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、半導体集積回路の機能試験をするためのパターンメモリ回路を有する半導体試験装置において、通常時にパターンメモリ回路に電源を供給する電源ユニットからの電源の供給が遮断されたとき、パターンメモリ回路に電源を供給するバックアップ電源を備えた半導体試験装置を最も主要な特徴とする。
【０００９】
請求項２記載の発明は、請求項１に記載の半導体試験装置において、パターンメモリ回路の電源電圧供給ラインを他の回路と分離した半導体試験装置を主要な特徴とする。
【００１０】
請求項３記載の発明は、請求項１に記載の半導体試験装置において、パターンメモリ回路の電源電圧がバックアップ電源に切り替わる際、パターンメモリ回路の記憶素子に記憶されている情報が書き換わらぬように、必用な記憶素子入力信号にプルアップまたはプルダウン抵抗を接続する半導体試験装置を主要な特徴とする。
【００１１】
請求項４記載の発明は、請求項３に記載の半導体試験装置において、バックアップ電源で制御可能なリレーを、ＷＥ信号とプルアップまたはプルダウン抵抗との間に直列に挿入し、プルアップまたはプルダウン抵抗を切り離し可能にした半導体試験装置を主要な特徴とする。
【００１２】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に係るのブロック図である。本半導体試験装置１は工場電源供給口２に接続されており、電源ユニット１１、パターンメモリ回路１２、それ以外の通常回路１３を有し、さらにパターンメモリ回路１２をバックアップするバックアップ電源１４を有している。
【００１３】
パターンメモリ回路１２の電源電圧は、図１に示すように通常回路１３の電源供給ラインとは分離して配線されており、この電源供給ラインには供給電源遮断時の前記バックアップ電源１４が装着されている。
【００１４】
１つの半導体集積回路を試験するには、通常１つのメインプログラムと、数十〜数百本のテストパターンが使用される。このテストパターンのロードに３０分かかる半導体集積回路もある。
【００１５】
例えば、落雷などにより工場の電源供給能力が一時的に低下（瞬停など）した場合、半導体試験装置１の電源ユニット１１に供給されている電源は遮断される。しかしながら、パターンメモリ回路１２はバックアップ電源１４により電源が供給されつづけるので、これによりパターンメモリ回路１２内部の記憶データが破壊されることなく、データを保持しつづけることができる。また、この間、パターンメモリは動作する必要はなくデータを保持するだけであることから、電流消費は非常に少なく、従ってバックアップ電源１４の負荷を極力軽減できる。
【００１６】
図２はパターンメモリ回路がリレー回路を介してプルアップ抵抗素子と接続されている状態を示す図である。パターンメモリ回路１２がバックアップ電源１４によるバックアップ電圧に切り替わった際には、パターンメモリ回路１２のデータが保持されつづけるために、ＷＥ（ライトイネーブル）信号などは、ディスイネーブルの状態にする必要があるので、ＷＥＢ（ライトイネーブルバー）であれば、プルアップ抵抗素子２１でプルアップしておく。
【００１７】
このプルアップは、通常動作時のアクセススピードに影響しないよう、正常動作状態では切り離される構成になっており、パターンメモリ回路１２の電源がバックアップ電源１４に切り替わると同時に、リレー回路２２をオンさせて接続する。
【００１８】
工場の電源供給能力が復帰した後は、半導体試験装置１の電源ユニット１１に電力が供給され、半導体試験装置１は稼動可能な状況になるので、半導体試験装置１のメインメモリをイニシャライズした後に、テストプログラムのみを再ロード（数十秒）し、半導体集積回路の試験を続行できる。
【００１９】
【発明の効果】
以上説明したように、請求項１記載の発明によれば、半導体試験装置のパターンメモリ回路の電源電圧供給にバックアップ電源を利用することで、半導体試験装置の電源が遮断された後に復帰した際の、テストパターンロード時間を不用とする効果がある。
【００２０】
請求項２記載の発明によれば、バックアップ電源の電力供給能力を最小限に抑えることができる。半導体試験装置全体をバックアップ電圧で賄うためには大容量のバックアップ電源が必要となり、多大なコストが必要となるため現実的ではない。バックアップ電源で電力供給する対象をパターンメモリ回路に限定することで電力消費量を抑えると共に、テストプログラム（パターン）のロード時間の大部分を占めるテストパターンのロード時間を削除し、結果的にテストプログラム（パターン）のロード時間を０に近づけることができる。
【００２１】
請求項３記載の発明によれば、保護回路によりパターンメモリ回路の保護を図ることができる。
【００２２】
請求項４記載の発明によれば、半導体試験装置が正常動作を行う際に、保護回路が支障にならないようにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るのブロック図である。
【図２】パターンメモリ回路がリレー回路を介してプルアップ抵抗素子と接続されている状態を示す図である。
【符号の説明】
１ 半導体試験装置
１１ 電源ユニット
１２ パターンメモリ回路
１３ 通常回路
１４ バックアップ電源
Claims (4)
- 半導体集積回路の機能試験をするためのパターンメモリ回路を有する半導体試験装置において、通常時にパターンメモリ回路に電源を供給する電源ユニットからの電源の供給が遮断されたとき、パターンメモリ回路に電源を供給するバックアップ電源を備えたことを特徴とする半導体試験装置。
- 請求項１に記載の半導体試験装置において、パターンメモリ回路の電源電圧供給ラインを他の回路と分離したことを特徴とする半導体試験装置。
- 請求項１に記載の半導体試験装置において、パターンメモリ回路の電源電圧がバックアップ電源に切り替わる際、パターンメモリ回路の記憶素子に記憶されている情報が書き換わらぬように、必用な記憶素子入力信号にプルアップまたはプルダウン抵抗を接続することを特徴とする半導体試験装置。
- 請求項３に記載の半導体試験装置において、バックアップ電源で制御可能なリレーを、ＷＥ信号とプルアップまたはプルダウン抵抗との間に直列に挿入し、プルアップまたはプルダウン抵抗を切り離し可能にしたことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003004265A JP2004219141A (ja) | 2003-01-10 | 2003-01-10 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003004265A JP2004219141A (ja) | 2003-01-10 | 2003-01-10 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004219141A true JP2004219141A (ja) | 2004-08-05 |
Family
ID=32895289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003004265A Pending JP2004219141A (ja) | 2003-01-10 | 2003-01-10 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004219141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101376125B1 (ko) * | 2005-11-25 | 2014-03-27 | 디에스엠 아이피 어셋츠 비.브이. | 폴리페놀-함유 조성물과 이소말툴로스를 포함하는 제형 |
-
2003
- 2003-01-10 JP JP2003004265A patent/JP2004219141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101376125B1 (ko) * | 2005-11-25 | 2014-03-27 | 디에스엠 아이피 어셋츠 비.브이. | 폴리페놀-함유 조성물과 이소말툴로스를 포함하는 제형 |
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