JP2004212951A - 液晶表示素子及びその製造方法 - Google Patents
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Abstract
【目的】 本発明の目的は、水平電界型液晶パネル内の残留直流成分を除去して画質を向上させることができる液晶表示素子及びその製造方法を提供することにある。
【解決手段】 本発明に係る液晶表示素子は、表示部と非表示部に定義された基板と、前記基板上に形成されたゲートラインと、前記ゲートラインと一直線に形成された共通ラインと、前記ゲートライン及び前記共通ラインと絶縁されるように交差して画素領域を決定するデータラインと、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタとを具備する。
【選択図】 図2
Description
図1を参照すると、TFTアレイが形成された下部基板(2)上には、共通電極に共通電圧(Vcom)を供給するための多数の共通ライン(CL1)〜(CLm)と、ゲート電極にゲート電圧を供給するための多数のゲートライン(GL1)〜(GLm)と、画素電極にデータ電圧を供給するための多数のデータライン(DL1)〜(DLn)を具備する。
図2は本発明に係るIPS(In-Plane Switching)モードの液晶表示素子を示す平面図である。
図2を参照すると、本発明に係るIPSモードの液晶表示素子は、共通電極に共通電圧(Vcom)を供給する多数の共通ライン(CL1)〜(CLm)と、ゲート電圧をTFTのゲート電極に供給する多数のゲートライン(GL1)〜(GLm)と、データ電圧をTFTのドレイン電極を通して画素電極に供給する多数のデータライン(DL1)〜(DLn)と、データライン(DL1)〜(DLn)の終端に形成される第1バイパスキャパシタ(C1)と、ゲートライン(GL1)〜(GLm)の終端に形成される第2バイパスキャパシタ(C2)を具備する。ここで、共通ライン(CL)、ゲートライン(GL)及びデータライン(DL)は表示部(62)に形成されていて、第1及び第2バイパスキャパシタ(C1、C2)は表示部(62)を除いた非表示部に形成される。
4,6,8,34,36,38:静電気防止回路
10,12,40,42:ショーティングバー
14、16:連結ライン
50、52:ダミーライン
54:ブラックマトリクス
Claims (28)
- 表示部と非表示部に定義された基板と、前記基板上に形成されたゲートラインと、前記ゲートラインと平行に形成された共通ラインと、前記ゲートライン及び共通ラインと絶縁されるように交差して画素領域を決定するデータラインと、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて、前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタを具備することを特徴とする液晶表示素子。
- 前記基板の表示部に形成されて前記共通ラインと接続された共通電極と、前記ゲートライン及び前記データラインの交差部に形成された薄膜トランジスタと、前記ゲートラインと前記データラインの間に形成されたゲート絶縁膜と、前記薄膜トランジスタを保護するために前記ゲート絶縁膜上に形成された保護膜と、前記薄膜トランジスタと接続されて前記共通電極と水平電界を生成する画素電極をさらに具備することを特徴とする請求項1記載の液晶表示素子。
- 前記キャパシタは、前記ゲートライン及び前記共通ラインのうちの少なくともいずれか一つと接続された第1キャパシタと、前記データラインと接続された第2キャパシタとを含むことを特徴とする請求項2記載の液晶表示素子。
- 前記基板の非表示部に形成されて前記第1キャパシタに接続された第1静電気防止手段と、前記基板の非表示部に形成されて前記第2キャパシタに接続された第2静電気防止手段とをさらに具備することを特徴とする請求項3記載の液晶表示素子。
- 前記第1キャパシタは、前記第1静電気防止手段と接続された第1ショーティングバーと、前記第1ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第1ショーティングバーと重畳するように形成された第1ダミーラインとを含むことを特徴とする請求項4記載の液晶表示素子。
- 前記第1ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項5記載の液晶表示素子。
- 前記第1ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項5記載の液晶表示素子。
- 前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項5記載の液晶表示素子。
- 前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項5記載の液晶表示素子。
- 前記第2キャパシタは、前記第2静電気防止手段と接続された第2ショーティングバーと、前記第2ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第2ショーティングバーと重畳するように形成された第2ダミーラインとを含むことを特徴とする請求項4記載の液晶表示素子。
- 前記第2ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項10記載の液晶表示素子。
- 前記第2ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項10記載の液晶表示素子。
- 前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項10記載の液晶表示素子。
- 前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項10記載の液晶表示素子。
- 表示部と非表示部に定義された基板を用意する段階と、前記基板上にゲートラインを形成する段階と、前記ゲートラインと平行に共通ラインを形成する段階と、前記ゲートライン及び前記共通ラインと絶縁されるように交差して画素領域を決定するデータラインを形成する段階と、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて、前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタを形成する段階とを含むことを特徴とする液晶表示素子の製造方法。
- 前記基板の表示部に前記共通ラインに接続された共通電極を形成する段階と、前記ゲートライン及び前記データラインの交差部に薄膜トランジスタを形成する段階と、前記ゲートラインと前記データラインの間にゲート絶縁膜を形成する段階と、前記薄膜トランジスタを保護するために前記ゲート絶縁膜上に保護膜を形成する段階と、前記薄膜トランジスタと接続されて前記共通電極と水平電界を生成する画素電極を形成する段階とをさらに含むことを特徴とする請求項15記載の液晶表示素子の製造方法。
- 前記少なくとも一つのキャパシタは、前記ゲートライン及び前記共通ラインのうちの少なくともいずれか一つと接続された第1キャパシタと、前記データラインと接続された第2キャパシタとを含むことを特徴とする請求項16記載の液晶表示素子の製造方法。
- 前記基板の非表示部に前記第1キャパシタに接続された第1静電気防止手段を形成する段階と、前記基板の非表示部に前記第2キャパシタに接続された第2静電気防止手段を形成する段階とをさらに含むことを特徴とする請求項17記載の液晶表示素子の製造方法。
- 前記第1キャパシタは、前記第1静電気防止手段と接続された第1ショーティングバーと、前記第1ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第1ショーティングバーと重畳するように形成された第1ダミーラインとを含むことを特徴とする請求項17記載の液晶表示素子の製造方法。
- 前記第1ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項19記載の液晶表示素子の製造方法。
- 前記第1ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項19記載の液晶表示素子の製造方法。
- 前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項19記載の液晶表示素子の製造方法。
- 前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項19記載の液晶表示素子の製造方法。
- 前記第2キャパシタは、前記第2静電気防止手段に接続された第2ショーティングバーと、前記第2ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第2ショーティングバーと重畳するように形成された第2ダミーラインとを含むことを特徴とする請求項17記載の液晶表示素子の製造方法。
- 前記第2ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項24記載の液晶表示素子の製造方法。
- 前記第2ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項24記載の液晶表示素子の製造方法。
- 前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項24記載の液晶表示素子の製造方法。
- 前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項24記載の液晶表示素子の製造方法。
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