JP2004207623A - 薄膜コンデンサ - Google Patents
薄膜コンデンサ Download PDFInfo
- Publication number
- JP2004207623A JP2004207623A JP2002377405A JP2002377405A JP2004207623A JP 2004207623 A JP2004207623 A JP 2004207623A JP 2002377405 A JP2002377405 A JP 2002377405A JP 2002377405 A JP2002377405 A JP 2002377405A JP 2004207623 A JP2004207623 A JP 2004207623A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- layer
- film capacitor
- thin
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
【課題】高湿度下において高い電界強度が印加された状況で使用されても、誘電体の還元による絶縁劣化が起きにくい薄膜コンデンサを提供する。
【解決手段】下部電極層２と上部電極層４との間に配置された薄膜誘電体層３を、ＢａXＳｒ1-XＴｉＯ3の中間層の薄膜誘電体層３ｂをＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の上下層の薄膜誘電体層３ａ、３ｃで挟んだ構造とした。
【選択図】図１
【解決手段】下部電極層２と上部電極層４との間に配置された薄膜誘電体層３を、ＢａXＳｒ1-XＴｉＯ3の中間層の薄膜誘電体層３ｂをＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の上下層の薄膜誘電体層３ａ、３ｃで挟んだ構造とした。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は下部電極層、薄膜誘電体層、上部電極層とを順次積層した薄膜コンデンサに関するものである。特に薄膜誘電体層が１μｍ以下の膜厚である薄膜コンデンサに関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩのダウンサイジングに伴い、ＬＳＩの電源ラインに接続するデカップリングコンデンサにおいても、小型化することが求められている。
【０００３】
小型化されたデカップリングコンデンサは、支持基板上に下部電極層、薄膜誘電体層、上部電極層をスパッタリング法等の薄膜製造プロセスにより形成した薄膜コンデンサが検討されている。
【０００４】
このような薄膜コンデンサでは、薄膜誘電体層の厚みが薄いため、このような薄膜コンデンサを、例えば、ＬＳＩパッケージやＬＳＩチップとマザーボードとの間隙に介在させて接続させることができ、高密度実装が可能となる。
【０００５】
薄膜コンデンサは、図１の断面構造図に示すように、支持基板１上に下部電極層２、薄膜誘電体層３、上部電極層４が順次被着形成されて容量発生領域が構成される。そして、下部電極層２の一分が容量発生領域から延出している。
そして、この延出部の一部及び上部電極層４の一部を露出するように保護膜５が形成されている。そして、この露出部分に、外部端子６、７が形成された構造となっている。
【０００６】
このような下部電極層２、薄膜誘電体層３、上部電極層４は、支持基板１上にスパッタリング法等の薄膜製造プロセスにより、順次被着形成される。上述したように、薄膜誘電体層３の厚みは、高密度実装を達成するために重要となるが、その反面、薄膜誘電体層３の膜厚が薄いと、印加電圧が低くても、非常に高い電界強度が薄膜誘電体層３にかかることになり、特に、高湿度下において高い電界強度が印加された状況で使用されると、容量発生領域であるコンデンサ形成部に水が浸入した際に、水が電気分解され、発生した水素が電極にて触媒反応によりラジカルを生成し、これが誘電体を還元するため、経時的な絶縁劣化が起こりやすくなるという課題があった。
【０００７】
誘電体の経時的な絶縁劣化を解決するために、薄膜誘電体層３を構成する誘電体にドナーを添加し、かつ、ドナー濃度が膜厚方向において中央に行くほど高くなるような層構成にすることも提案されている（非特許文献１参照）。
【０００８】
このような層構成にすることで、酸素欠陥の移動を抑制することができる。
【非特許文献１】
Applied Physics Letters, Volumu 79, Number 1, p.111-113, 2001
【０００９】
【発明が解決しようとする課題】
しかしながら、発明者の調査によれば、高湿度下において高い電界強度が印加された状況で使用されると、誘電体の還元は電極近傍から進行するため、ドナー濃度が膜厚方向において中央に行くほど高くなるような層構成は、低湿度下では有効であるものの、高湿度下における経時的な絶縁劣化を有効に抑制できないという問題があった。
【００１０】
本発明は上述の問題点に鑑みて案出されたものであり、その目的は、高湿度下において高い電界強度が印加された状況で使用されても、誘電体の還元による絶縁劣化が起きにくい薄膜コンデンサを提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次積層して成る薄膜コンデンサあって、
前記薄膜誘電体層は、ＢａXＳｒ1-XＴｉＯ3の中間層をＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層で挟んだ積層構造であることを特徴とする薄膜コンデンサである。
【００１２】
また、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層が１０ｎｍ以上の厚さを有することが望ましい。
【作用】
本発明の薄膜コンデンサによれば、上記構成にて薄膜誘電体層が形成され、特に、ＢａXＳｒ1-XＴｉＯ3の中間層をＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層で挟んだ積層構造としている。
【００１３】
したがって、電極近傍での誘電体の還元が起こりにくく、高湿度下で使用されても絶縁劣化を抑制できる。これは、ドナーを高密度に有する層が電極近傍に存在するため、電極近傍での還元が抑制できるためである。
【００１４】
尚、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層が１０ｎｍ以上の厚さを有すると、一般的な高周波スパッタリング法にて形成された場合にも連続膜となっているので、絶縁劣化を抑制する効果が確実に発揮され得る。
【００１５】
以上の通り、本発明の薄膜コンデンサは、高湿度下において高い電界強度が印加された状況で使用されても、誘電体の還元による絶縁劣化が起きにくいため、例えば、ＬＳＩ用の電源ラインに接続されるデカップリングコンデンサとして好適となる。
【００１６】
【発明の実施の形態】
以下、本発明の薄膜コンデンサを図面に基づいて詳細に説明する。
【００１７】
図１は本発明にかかる薄膜コンデンサを示す断面図であり、図２は、その平面図である。尚、図１は、図２中のＡ−Ａ線の断面構造を示す。
【００１８】
同図において、１は支持基板であり、支持基板１の上に下部電極層２を形成し、この下部電極層２の上に薄膜誘電体層３が形成されている。薄膜誘電体層３上には、上部電極層４、保護層５を順次積層する。ここで、下部電極層２と上部電極層４とに挟持された薄膜誘電体層３の領域が容量発生領域となる。そして、下部電極層２の一部は、容量発生領域から延出しており、この延出部の一部は、保護層５から露出している。また、上部電極層４の一部は、保護層５から露出している。そして、この保護層５から露出する下部電極層２の一部及び上部電極層４の一部には、はんだボールにより外部端子６、７が形成される。
【００１９】
支持基板１は、薄膜コンデンサを機械的に支持するためのものであり、材質、製法は特に制限されないが、サファイア単結晶などが例示できる。
【００２０】
下部電極層２は、薄膜誘電体層３に直流電圧を印加するために配置される。
【００２１】
この下部電極層２はニッケル、金、白金などの導電性の高い金属のうち少なくとも１種類で構成され、支持基板１上にＤＣスパッタリング法等により形成される。なお、基板との密着性を向上するためにチタニアやその他の金属酸化物の層を介する場合もある。
【００２２】
薄膜誘電体層３は、下部電極層２と上部電極層４との間にあって、両電極から直流電圧を印加されることにより電荷を蓄積し、最終的な使用形態において、電源ラインを通じてＬＳＩへ電流を供給するために配置される。
【００２３】
薄膜誘電体層３には、チタン酸ストロンチウムバリウム、およびチタン酸ストロンチウムバリウムのチタンサイトを、５〜２０％の範囲でドナーにより置換したものが用いられる。ドナーにはニオブ、およびタンタルなどがあり、また、ドナーを添加した場合にはＡサイト欠陥が生成するため、その分、バリウムとストロンチウムの量を減らしておく必要がある。Ａサイト欠陥には、酸素欠陥の生成と移動を抑制する効果がある。
【００２４】
一般的に知られているように、ドナーの添加量が少ない場合はＡサイト欠陥は生成されずに伝導電子が生成する。また、ドナーの添加量が多い場合には、酸素欠陥の移動を抑制する効果は高くなるが、誘電率は低下する。本発明者の薄膜コンデンサでは、ドナーの添加量を５〜２０％として、酸素欠陥の生成（すなわち還元）と移動を抑制し、誘電率の低下もある程度抑えている。
【００２５】
薄膜誘電体層３は高周波スパッタリング法等により形成される。まず、下部電極層２の上からＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａＹ＝０．０５〜０．２］の下層の薄膜誘電体層３ａが高周波スパッタリング法においては少なくとも１０ｎｍの厚さに形成され、続いて、ＢａXＳｒ1-XＴｉＯ3の中間層の薄膜誘電体層３ｂが使用される電圧と必要とされる静電容量とに合わせた任意の厚さに形成され、最後にＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の上層の薄膜誘電体層３ｃが、高周波スパッタリング法においては少なくとも１０ｎｍの厚さに形成される。このような積層構成にすることにより、薄膜誘電体層３と下部電極層２との界面、および、薄膜誘電体層３と上部電極層４との界面には、酸素欠陥の生成と移動を抑制できるドナー添加層が存在することになり、高湿度下においても絶縁劣化しにくくなる。尚、薄膜誘電体層３の符合について、単に符合３と記す場合には、下層の薄膜誘電体層３ａ、中間層の薄膜誘電体層３ｂ、上層の薄膜誘電体層３ｃを合わせた場合をいう。
【００２６】
ドナー添加層の厚さが厚いほうが絶縁劣化を抑制する効果は高くなるが、静電容量が低くなる。また、薄すぎると絶縁劣化を抑制する効果が不十分なものとなる。最低限必要な厚さは、成膜方法にも依存するが、一般的に用いられる高周波スパッタリング法においては、１０ｎｍ程度になる。これは、高周波スパッタリング法にて上記薄膜誘電体層３を形成する場合、１０ｎｍ以上の厚さがないと連続膜にならず、疎な膜になるためと考えられる。
【００２７】
上部電極層４は、下部電極層２と同じく、薄膜誘電体層３に直流電圧を印加するために配置される。この上部電極層４はニッケル、金、白金などの導電性の高い金属のうち少なくとも１種類で構成され、薄膜誘電体層３の上にＤＣスパッタリング法等により形成される。
【００２８】
保護層５は、下部電極層２、薄膜誘電体層３、上部電極層４からなる容量発生領域を外部の湿気から遮断するとともに、外部端子６、７の形成位置を特定するために配置される。この保護層５は、ポリイミド、ポリベンゾシクロブテン、シリカ、チッ化珪素などのうち少なくとも１種類で構成され、上部電極層４の上にスピンコーティング法、ＣＶＤ法などにより形成される。
【００２９】
外部端子６、７は、電源ラインと下部電極層２および上部電極層４とを接続するために配置される。この外部端子６、７は、錫を主成分とし、銀、銅などを副成分とするはんだで構成され、スクリーン印刷法などにより形成される。
【００３０】
上部電極層４の一部、即ち、保護膜５から露出する領域には、外部端子６が形成され、下部電極層２の一部、すなわち、保護膜５から露出する領域には、外部端子７が形成される。保護層５に各露出領域を形成するように、保護層５の成膜用マスクを制御して貫通孔を形成したり、必要に応じて薄膜誘電体層３、上部電極層４、および、保護層５にウエットエッチング法、または、ドライエッチング法により貫通孔を形成する。エッチングに用いられるエッチャントには、ウエットエッチングでは、種々の酸や、特に金をエッチングする場合にはシアン化カリウム水溶液などが用いられる。また、ドライエッチングでは、アルゴン、酸素、フレオンなどが用いられる。
【００３１】
かくして本発明の薄膜コンデンサによれば、薄膜誘電体層３は、中間層の薄膜誘電体層３ｂを、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の下層及び上層の薄膜誘電体層３ａ、３ｃで挟んだ構造とすることで、高湿度下で使用されても、電極近傍での還元が抑制できるため、これによって、絶縁劣化を抑制できる。
【００３２】
そして、かかる本発明の薄膜コンデンサはＬＳＩの電源ラインに接続されるデカップリング用の薄膜コンデンサに好適に用いることができる。
【００３３】
【実施例】
次に本発明の薄膜コンデンサについて具体例を説明する。
【００３４】
〔実施例１〕
サファイア単結晶からなる支持基板１（厚さ０．２５ｍｍ）上に、チタニア−白金層（厚さは、下から順に、チタニアが１０ｎｍ、白金が５０ｎｍ）からなる下部電極層２をＤＣスパッタリング法で成膜し、これをアルゴンでドライエッチングして所望の形状に加工した。
【００３５】
続いて、下部電極層２の上からＢａ0.5Ｓｒ0.5ＴｉＯ3のターゲット、および、Ｂａ0.475Ｓｒ0.475Ｔｉ0.9Ｎｂ0.1Ｏ3のターゲットを用いて、高周波スパッタリング法によって薄膜誘電体層３を形成した。
【００３６】
具体的には基板温度６４０℃で、Ｎｂを添加した厚さ１０ｎｍの下層の薄膜誘電体層３ａ、Ｎｂを添加しない厚さ３５０ｎｍの中間層の薄膜誘電体層３ｂ、Ｎｂを添加した厚さ１０ｎｍの上層の薄膜誘電体層３ｃを形成した。
【００３７】
次に、成膜された薄膜誘電体層３を市販のフッ硝酸でウエットエッチングして所望の形状に加工した。
【００３８】
続いて、薄膜誘電体層３上に、金―ニッケル−金の積層膜（厚さは、下から順に、金が３００ｎｍ、ニッケルが１０００ｎｍ、金が１００ｎｍ）からなる上部電極層４をＤＣスパッタリング法で成膜し、これを、市販のシアン化カリウム水溶液、希硝酸、シアン化カリウム水溶液の順にエッチャントを用いてウエットエッチングして所望の形状に加工した。
【００３９】
続いて、上部電極層４の上に、シリカ（厚さ２０００ｎｍ）およびポリベンゾシクロブテン（厚さ３０００ｎｍ）からなる保護層５を、シリカをＣＶＤ法で、ポリベンゾシクロブテンをスピンコーティング法で成膜して、これを酸素、フレオンで順次ドライエッチングして所望の形状に加工した。
【００４０】
最後に、露出した下部電極層２の一部、および、露出した上部電極層４の一部の上に、市販の錫系はんだペーストをスクリーン印刷し、リフロー炉中において３００℃で熱処理し、下部電極層２、または、上部電極層４に接した外部端子６、７を形成した。
【００４１】
かくして薄膜コンデンサＡを得た。
【００４２】
尚、この条件下で成膜した誘電体の１ｋＨｚにおける誘電率は６６１を示した。
〔比較例１〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｂａ0.5Ｓｒ0.5ＴｉＯ3のターゲットのみを用いて形成し、即ち、単層構造の薄膜誘電体層を形成し、その他の構成は同一にして、薄膜コンデンサＢを得た。尚、１ｋＨｚにおける誘電率は７００であった。
〔比較例２〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｎｂを添加しない厚さ１８０ｎｍの下層の薄膜誘電体層３ａ、Ｎｂを添加した厚さ１０ｎｍの中間層の薄膜誘電体層３ｂ、Ｎｂを添加しない厚さ１８０ｎｍの上層の薄膜誘電体層３ｃを形成し、その他の構成は同一にして、薄膜コンデンサＣを得た。尚、１ｋＨｚにおける誘電率は６９０であった。
〔比較例３〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｂａ0.5Ｓｒ0.5ＴｉＯ3のターゲット、および、Ｂａ0.4975Ｓｒ0.4975Ｔｉ0.99Ｎｂ0.01Ｏ3のターゲットを用いて形成し、その他の構成は同一にして、薄膜コンデンサＤを得た。尚、１ｋＨｚにおける誘電率は６９２であった。
〔比較例４〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｂａ0.5Ｓｒ0.5ＴｉＯ3のターゲット、および、Ｂａ0.425Ｓｒ0.425Ｔｉ0.7Ｎｂ0.3Ｏ3のターゲットを用いて形成し、その他の構成は同一にして、薄膜コンデンサＥを得た。尚、１ｋＨｚにおける誘電率は６１６であった。
〔比較例５〕
本例においては、前記薄膜コンデンサＡを作製するに当り、Ｎｂを添加した厚さ５ｎｍの下層の薄膜誘電体層３ａ、Ｎｂを添加しない厚さ３６０ｎｍの中間層の薄膜誘電体層３ｂ、Ｎｂを添加した厚さ５ｎｍの上層の薄膜誘電体層３ｃを形成し、その他の構成は同一にして、薄膜コンデンサＦを得た。尚、１ｋＨｚにおける誘電率は６８４であった。
【００４３】
これら薄膜コンデンサＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆに関し、１２１℃/８５％ＲＨ／２．５Ｖでのプレッシャー・クッカー・バイアステスト（以下ＰＣＢＴと略す。）を４８時間行った。試験前後での電流密度−電界強度特性（以下、Ｊ−Ｅ特性と略す。）を比較した結果を図３乃至図８に示す。
【００４４】
図３は、本発明の製造方法にかかる薄膜コンデンサＡの特性を示し、図４は比較例１の薄膜コンデンサＢの特性を示し、図５は比較例２の薄膜コンデンサＣの特性を示し、図６は比較例３の薄膜コンデンサＤの特性を示し、図７は比較例４の薄膜コンデンサＥの特性を示し、図８は比較例５の薄膜コンデンサＦの特性を示す。各特性図において、黒塗り四角印は、初期状態の薄膜コンデンサを示し、黒塗り三角印は、ＰＣＢＴ４８時間後良品（２．５Ｖにおける絶縁抵抗≧１０ＭΩ）の薄膜コンデンサを示し、バツ印は、ＰＣＢＴ４８時間後不良品（２．５Ｖにおける絶縁抵抗＜１０ＭΩ）の薄膜コンデンサを示す。
【００４５】
この図から明らかなとおり、図３に示す本発明の薄膜コンデンサＡは、比較例である薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＦと比較して、ＰＣＢＴ後における薄膜コンデンサの絶縁抵抗の劣化が十分に抑えられている。また、薄膜コンデンサＥは、薄膜コンデンサＡと同程度にＰＣＢＴ後における薄膜コンデンサの絶縁抵抗の劣化が抑えられているが、先に述べたように、誘電率の低下が問題となる。
【００４６】
表１に誘電率、および、ＰＣＢＴ結果の概要を示す。
【００４７】
【表１】
【００４８】
本発明者は、前記薄膜誘電体層３を、ＢａXＳｒ1-XＴｉＯ3の中間層の薄膜誘電体層３ｂを、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａＹ＝０．０５〜０．２］の上下層の薄膜誘電体層３ａ、３ｃで挟んだ構造とした。
【００４９】
その結果、ＰＣＢＴにおいて、酸素欠陥が上部電極層や下部電極層との界面に生成することを抑制でき、これによって、絶縁劣化を抑制できたと考える。
【００５０】
また、実施例中に述べたように、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層を極めて薄くしたことで、薄膜誘電体層３の誘電率低下を避けることができた。
【００５１】
なお、ドナーとして、Ｎｂの代わりにＴａを用いても同様の効果が見られた。
【００５２】
データ解析をする上での前提についてここで述べておく。
【００５３】
Ｊ−Ｅ特性は局所電界を補正したショットキー型伝導モデルに基づいて解析している。ショットキー型伝導モデルの式は以下のように導出される。金属からの真空中への熱電子放出による電流密度：Ｊは、次式にしたがう。
【００５４】
【数１】
【００５５】
金属から絶縁体中への電子放出による電流密度は、（１）式とのアナロジーから次式に従う。
【００５６】
【数２】
【００５７】
イメージフォースによりバリアハイトは低くなる。
【００５８】
【数３】
【００５９】
【数４】
【００６０】
さらに外部電界が加わることによりバリアハイトは低くなる。
【００６１】
【数５】
【００６２】
【数６】
【００６３】
ｄφ’／ｄｘ＝０よりφ’の極大値を求める。
【００６４】
【数７】
【００６５】
【数８】
【００６６】
【数９】
【００６７】
正味のバリアハイトは
【００６８】
【数１０】
【００６９】
【数１１】
【００７０】
よって、
【００７１】
【数１２】
【００７２】
これが通常のショットキー型伝導モデルの式である。
【００７３】
ここで、金属/誘電体界面から誘電体の還元が進んで、その結果生じた酸素欠陥により局所電界がかかると
【００７４】
【数１３】
【００７５】
となると考える。ｅφB≒βSE（Ｅ＋Ｅlocal,VO）1/2であると、バリアが消失し、ショットキー型の伝導モデルが有効でなくなり、ショットキー型の伝導モデルから外れるようになる。
【００７６】
さらに、外部電界：Ｅも、印加した電界がそのままかかっていると考えるのではなく、本発明の薄膜コンデンサは多結晶体であるため、バウンダリの電圧分担を補正する必要がある。
【００７７】
グレインとバウンダリの直列回路を考える。図９に示され、
ここで、
【００７８】
【数１４】
【００７９】
【数１５】
【００８０】
であるから、電界はバウンダリに集中していることになる。
【００８１】
Ｊ−Ｅ特性は、ＥBについてあらわす必要がある。
【００８２】
【数１６】
【００８３】
なお、直流印加において電圧を容量分担させるのは一般的なセオリーから外れているように感ずるむきもあるかと思われる。しかしながら、後述のように、絶縁性の非常に高い場合には直流印加でも電圧を容量分担するのがリーズナブルである。
二層誘電体の電圧分担は、一般的には
・衝撃波や高周波電圧の場合の場合・・・容量分担
【００８４】
【数１７】
【００８５】
・直流電圧における定常状態の場合・・・抵抗分担
【００８６】
【数１８】
【００８７】
になる。しかしながら、ＲG、ＲB共に高い場合には単なる容量の直列接続と考えたほうが自然であり、したがって、直流印加でも電圧は容量分担となる。
【００８８】
以上がデータ解析をする上での前提となる。
【００８９】
次に、結果についての解釈を詳細に行う。
局所電界がなければ（１６）式より
【００９０】
【数１９】
【００９１】
（１９）式に示すように、図３のスロープからβSE／ｋＴがわかり、（１２）式よりこのスロープがεdと関連付けられる。
【００９２】
薄膜コンデンサＡ、薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＥ、薄膜コンデンサＦのいずれも、ＰＣＢＴ良品は初期品とくらべてもスロープはさほど変化していない。にもかかわらず、電流密度は、ＰＣＢＴ良品のほうが初期品にくらべて高くなっている。これは、誘電体が電極間にて還元されており、沿面電流が増えているが、電極／誘電体界面からの誘電体の還元はほとんど進んでいないことを示していると推測される。
【００９３】
また、同じＰＣＢＴ良品でも、薄膜コンデンサＡのほうが、薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＦよりも、初期品との電流密度の差が小さくなっている。これは沿面における誘電体の還元が抑えられていることを示していると推測される。
【００９４】
さらに、薄膜コンデンサＡにおいては、ＰＣＢＴ不良品が発生しなかった。これに対し、薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＦにおいては、ＰＣＢＴ不良品が発生しており、低電界領域でショットキー型伝導モデルから外れている。これは、電極／誘電体界面から誘電体の還元が進行していることを示していると推測される。
【００９５】
【発明の効果】
以上の通り、本発明の薄膜コンデンサの製造方法によれば、薄膜誘電体層を、ＢａXＳｒ1-XＴｉＯ3の中間層をＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層で挟んだ構造としたことで、薄膜誘電体層の耐還元性を向上することができ、このため、酸素欠陥が電極との界面に生成してできる局所電界を有効に抑えることができる。これによって、ＰＣＢＴにおける絶縁劣化、通常利用の経時的な劣化を抑制できた。
【図面の簡単な説明】
【図１】本発明にかかる薄膜コンデンサの一例を示す概略断面図である。
【図２】図１に示す薄膜コンデンサの一例を示す平面図である。
【図３】本発明の薄膜コンデンサＡのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図４】比較品の薄膜コンデンサＢのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図５】比較品の薄膜コンデンサＣのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図６】比較品の薄膜コンデンサＤのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図７】比較品の薄膜コンデンサＥのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図８】比較品の薄膜コンデンサＦのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図９】本発明の薄膜コンデンサの電流密度−電界強度特性の解析を行う上で使用した、バウンダリの電圧分担に関する電界強度補正のための概念図である。
【符号の説明】
１：支持基板
２：下部電極層
３：薄膜誘電体層
４：上部電極層
５：保護層
６、７：外部端子
【発明の属する技術分野】
本発明は下部電極層、薄膜誘電体層、上部電極層とを順次積層した薄膜コンデンサに関するものである。特に薄膜誘電体層が１μｍ以下の膜厚である薄膜コンデンサに関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩのダウンサイジングに伴い、ＬＳＩの電源ラインに接続するデカップリングコンデンサにおいても、小型化することが求められている。
【０００３】
小型化されたデカップリングコンデンサは、支持基板上に下部電極層、薄膜誘電体層、上部電極層をスパッタリング法等の薄膜製造プロセスにより形成した薄膜コンデンサが検討されている。
【０００４】
このような薄膜コンデンサでは、薄膜誘電体層の厚みが薄いため、このような薄膜コンデンサを、例えば、ＬＳＩパッケージやＬＳＩチップとマザーボードとの間隙に介在させて接続させることができ、高密度実装が可能となる。
【０００５】
薄膜コンデンサは、図１の断面構造図に示すように、支持基板１上に下部電極層２、薄膜誘電体層３、上部電極層４が順次被着形成されて容量発生領域が構成される。そして、下部電極層２の一分が容量発生領域から延出している。
そして、この延出部の一部及び上部電極層４の一部を露出するように保護膜５が形成されている。そして、この露出部分に、外部端子６、７が形成された構造となっている。
【０００６】
このような下部電極層２、薄膜誘電体層３、上部電極層４は、支持基板１上にスパッタリング法等の薄膜製造プロセスにより、順次被着形成される。上述したように、薄膜誘電体層３の厚みは、高密度実装を達成するために重要となるが、その反面、薄膜誘電体層３の膜厚が薄いと、印加電圧が低くても、非常に高い電界強度が薄膜誘電体層３にかかることになり、特に、高湿度下において高い電界強度が印加された状況で使用されると、容量発生領域であるコンデンサ形成部に水が浸入した際に、水が電気分解され、発生した水素が電極にて触媒反応によりラジカルを生成し、これが誘電体を還元するため、経時的な絶縁劣化が起こりやすくなるという課題があった。
【０００７】
誘電体の経時的な絶縁劣化を解決するために、薄膜誘電体層３を構成する誘電体にドナーを添加し、かつ、ドナー濃度が膜厚方向において中央に行くほど高くなるような層構成にすることも提案されている（非特許文献１参照）。
【０００８】
このような層構成にすることで、酸素欠陥の移動を抑制することができる。
【非特許文献１】
Applied Physics Letters, Volumu 79, Number 1, p.111-113, 2001
【０００９】
【発明が解決しようとする課題】
しかしながら、発明者の調査によれば、高湿度下において高い電界強度が印加された状況で使用されると、誘電体の還元は電極近傍から進行するため、ドナー濃度が膜厚方向において中央に行くほど高くなるような層構成は、低湿度下では有効であるものの、高湿度下における経時的な絶縁劣化を有効に抑制できないという問題があった。
【００１０】
本発明は上述の問題点に鑑みて案出されたものであり、その目的は、高湿度下において高い電界強度が印加された状況で使用されても、誘電体の還元による絶縁劣化が起きにくい薄膜コンデンサを提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次積層して成る薄膜コンデンサあって、
前記薄膜誘電体層は、ＢａXＳｒ1-XＴｉＯ3の中間層をＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層で挟んだ積層構造であることを特徴とする薄膜コンデンサである。
【００１２】
また、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層が１０ｎｍ以上の厚さを有することが望ましい。
【作用】
本発明の薄膜コンデンサによれば、上記構成にて薄膜誘電体層が形成され、特に、ＢａXＳｒ1-XＴｉＯ3の中間層をＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層で挟んだ積層構造としている。
【００１３】
したがって、電極近傍での誘電体の還元が起こりにくく、高湿度下で使用されても絶縁劣化を抑制できる。これは、ドナーを高密度に有する層が電極近傍に存在するため、電極近傍での還元が抑制できるためである。
【００１４】
尚、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層が１０ｎｍ以上の厚さを有すると、一般的な高周波スパッタリング法にて形成された場合にも連続膜となっているので、絶縁劣化を抑制する効果が確実に発揮され得る。
【００１５】
以上の通り、本発明の薄膜コンデンサは、高湿度下において高い電界強度が印加された状況で使用されても、誘電体の還元による絶縁劣化が起きにくいため、例えば、ＬＳＩ用の電源ラインに接続されるデカップリングコンデンサとして好適となる。
【００１６】
【発明の実施の形態】
以下、本発明の薄膜コンデンサを図面に基づいて詳細に説明する。
【００１７】
図１は本発明にかかる薄膜コンデンサを示す断面図であり、図２は、その平面図である。尚、図１は、図２中のＡ−Ａ線の断面構造を示す。
【００１８】
同図において、１は支持基板であり、支持基板１の上に下部電極層２を形成し、この下部電極層２の上に薄膜誘電体層３が形成されている。薄膜誘電体層３上には、上部電極層４、保護層５を順次積層する。ここで、下部電極層２と上部電極層４とに挟持された薄膜誘電体層３の領域が容量発生領域となる。そして、下部電極層２の一部は、容量発生領域から延出しており、この延出部の一部は、保護層５から露出している。また、上部電極層４の一部は、保護層５から露出している。そして、この保護層５から露出する下部電極層２の一部及び上部電極層４の一部には、はんだボールにより外部端子６、７が形成される。
【００１９】
支持基板１は、薄膜コンデンサを機械的に支持するためのものであり、材質、製法は特に制限されないが、サファイア単結晶などが例示できる。
【００２０】
下部電極層２は、薄膜誘電体層３に直流電圧を印加するために配置される。
【００２１】
この下部電極層２はニッケル、金、白金などの導電性の高い金属のうち少なくとも１種類で構成され、支持基板１上にＤＣスパッタリング法等により形成される。なお、基板との密着性を向上するためにチタニアやその他の金属酸化物の層を介する場合もある。
【００２２】
薄膜誘電体層３は、下部電極層２と上部電極層４との間にあって、両電極から直流電圧を印加されることにより電荷を蓄積し、最終的な使用形態において、電源ラインを通じてＬＳＩへ電流を供給するために配置される。
【００２３】
薄膜誘電体層３には、チタン酸ストロンチウムバリウム、およびチタン酸ストロンチウムバリウムのチタンサイトを、５〜２０％の範囲でドナーにより置換したものが用いられる。ドナーにはニオブ、およびタンタルなどがあり、また、ドナーを添加した場合にはＡサイト欠陥が生成するため、その分、バリウムとストロンチウムの量を減らしておく必要がある。Ａサイト欠陥には、酸素欠陥の生成と移動を抑制する効果がある。
【００２４】
一般的に知られているように、ドナーの添加量が少ない場合はＡサイト欠陥は生成されずに伝導電子が生成する。また、ドナーの添加量が多い場合には、酸素欠陥の移動を抑制する効果は高くなるが、誘電率は低下する。本発明者の薄膜コンデンサでは、ドナーの添加量を５〜２０％として、酸素欠陥の生成（すなわち還元）と移動を抑制し、誘電率の低下もある程度抑えている。
【００２５】
薄膜誘電体層３は高周波スパッタリング法等により形成される。まず、下部電極層２の上からＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａＹ＝０．０５〜０．２］の下層の薄膜誘電体層３ａが高周波スパッタリング法においては少なくとも１０ｎｍの厚さに形成され、続いて、ＢａXＳｒ1-XＴｉＯ3の中間層の薄膜誘電体層３ｂが使用される電圧と必要とされる静電容量とに合わせた任意の厚さに形成され、最後にＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の上層の薄膜誘電体層３ｃが、高周波スパッタリング法においては少なくとも１０ｎｍの厚さに形成される。このような積層構成にすることにより、薄膜誘電体層３と下部電極層２との界面、および、薄膜誘電体層３と上部電極層４との界面には、酸素欠陥の生成と移動を抑制できるドナー添加層が存在することになり、高湿度下においても絶縁劣化しにくくなる。尚、薄膜誘電体層３の符合について、単に符合３と記す場合には、下層の薄膜誘電体層３ａ、中間層の薄膜誘電体層３ｂ、上層の薄膜誘電体層３ｃを合わせた場合をいう。
【００２６】
ドナー添加層の厚さが厚いほうが絶縁劣化を抑制する効果は高くなるが、静電容量が低くなる。また、薄すぎると絶縁劣化を抑制する効果が不十分なものとなる。最低限必要な厚さは、成膜方法にも依存するが、一般的に用いられる高周波スパッタリング法においては、１０ｎｍ程度になる。これは、高周波スパッタリング法にて上記薄膜誘電体層３を形成する場合、１０ｎｍ以上の厚さがないと連続膜にならず、疎な膜になるためと考えられる。
【００２７】
上部電極層４は、下部電極層２と同じく、薄膜誘電体層３に直流電圧を印加するために配置される。この上部電極層４はニッケル、金、白金などの導電性の高い金属のうち少なくとも１種類で構成され、薄膜誘電体層３の上にＤＣスパッタリング法等により形成される。
【００２８】
保護層５は、下部電極層２、薄膜誘電体層３、上部電極層４からなる容量発生領域を外部の湿気から遮断するとともに、外部端子６、７の形成位置を特定するために配置される。この保護層５は、ポリイミド、ポリベンゾシクロブテン、シリカ、チッ化珪素などのうち少なくとも１種類で構成され、上部電極層４の上にスピンコーティング法、ＣＶＤ法などにより形成される。
【００２９】
外部端子６、７は、電源ラインと下部電極層２および上部電極層４とを接続するために配置される。この外部端子６、７は、錫を主成分とし、銀、銅などを副成分とするはんだで構成され、スクリーン印刷法などにより形成される。
【００３０】
上部電極層４の一部、即ち、保護膜５から露出する領域には、外部端子６が形成され、下部電極層２の一部、すなわち、保護膜５から露出する領域には、外部端子７が形成される。保護層５に各露出領域を形成するように、保護層５の成膜用マスクを制御して貫通孔を形成したり、必要に応じて薄膜誘電体層３、上部電極層４、および、保護層５にウエットエッチング法、または、ドライエッチング法により貫通孔を形成する。エッチングに用いられるエッチャントには、ウエットエッチングでは、種々の酸や、特に金をエッチングする場合にはシアン化カリウム水溶液などが用いられる。また、ドライエッチングでは、アルゴン、酸素、フレオンなどが用いられる。
【００３１】
かくして本発明の薄膜コンデンサによれば、薄膜誘電体層３は、中間層の薄膜誘電体層３ｂを、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の下層及び上層の薄膜誘電体層３ａ、３ｃで挟んだ構造とすることで、高湿度下で使用されても、電極近傍での還元が抑制できるため、これによって、絶縁劣化を抑制できる。
【００３２】
そして、かかる本発明の薄膜コンデンサはＬＳＩの電源ラインに接続されるデカップリング用の薄膜コンデンサに好適に用いることができる。
【００３３】
【実施例】
次に本発明の薄膜コンデンサについて具体例を説明する。
【００３４】
〔実施例１〕
サファイア単結晶からなる支持基板１（厚さ０．２５ｍｍ）上に、チタニア−白金層（厚さは、下から順に、チタニアが１０ｎｍ、白金が５０ｎｍ）からなる下部電極層２をＤＣスパッタリング法で成膜し、これをアルゴンでドライエッチングして所望の形状に加工した。
【００３５】
続いて、下部電極層２の上からＢａ0.5Ｓｒ0.5ＴｉＯ3のターゲット、および、Ｂａ0.475Ｓｒ0.475Ｔｉ0.9Ｎｂ0.1Ｏ3のターゲットを用いて、高周波スパッタリング法によって薄膜誘電体層３を形成した。
【００３６】
具体的には基板温度６４０℃で、Ｎｂを添加した厚さ１０ｎｍの下層の薄膜誘電体層３ａ、Ｎｂを添加しない厚さ３５０ｎｍの中間層の薄膜誘電体層３ｂ、Ｎｂを添加した厚さ１０ｎｍの上層の薄膜誘電体層３ｃを形成した。
【００３７】
次に、成膜された薄膜誘電体層３を市販のフッ硝酸でウエットエッチングして所望の形状に加工した。
【００３８】
続いて、薄膜誘電体層３上に、金―ニッケル−金の積層膜（厚さは、下から順に、金が３００ｎｍ、ニッケルが１０００ｎｍ、金が１００ｎｍ）からなる上部電極層４をＤＣスパッタリング法で成膜し、これを、市販のシアン化カリウム水溶液、希硝酸、シアン化カリウム水溶液の順にエッチャントを用いてウエットエッチングして所望の形状に加工した。
【００３９】
続いて、上部電極層４の上に、シリカ（厚さ２０００ｎｍ）およびポリベンゾシクロブテン（厚さ３０００ｎｍ）からなる保護層５を、シリカをＣＶＤ法で、ポリベンゾシクロブテンをスピンコーティング法で成膜して、これを酸素、フレオンで順次ドライエッチングして所望の形状に加工した。
【００４０】
最後に、露出した下部電極層２の一部、および、露出した上部電極層４の一部の上に、市販の錫系はんだペーストをスクリーン印刷し、リフロー炉中において３００℃で熱処理し、下部電極層２、または、上部電極層４に接した外部端子６、７を形成した。
【００４１】
かくして薄膜コンデンサＡを得た。
【００４２】
尚、この条件下で成膜した誘電体の１ｋＨｚにおける誘電率は６６１を示した。
〔比較例１〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｂａ0.5Ｓｒ0.5ＴｉＯ3のターゲットのみを用いて形成し、即ち、単層構造の薄膜誘電体層を形成し、その他の構成は同一にして、薄膜コンデンサＢを得た。尚、１ｋＨｚにおける誘電率は７００であった。
〔比較例２〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｎｂを添加しない厚さ１８０ｎｍの下層の薄膜誘電体層３ａ、Ｎｂを添加した厚さ１０ｎｍの中間層の薄膜誘電体層３ｂ、Ｎｂを添加しない厚さ１８０ｎｍの上層の薄膜誘電体層３ｃを形成し、その他の構成は同一にして、薄膜コンデンサＣを得た。尚、１ｋＨｚにおける誘電率は６９０であった。
〔比較例３〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｂａ0.5Ｓｒ0.5ＴｉＯ3のターゲット、および、Ｂａ0.4975Ｓｒ0.4975Ｔｉ0.99Ｎｂ0.01Ｏ3のターゲットを用いて形成し、その他の構成は同一にして、薄膜コンデンサＤを得た。尚、１ｋＨｚにおける誘電率は６９２であった。
〔比較例４〕
本例においては、前記薄膜コンデンサＡを作製するに当り、薄膜誘電体層３を、Ｂａ0.5Ｓｒ0.5ＴｉＯ3のターゲット、および、Ｂａ0.425Ｓｒ0.425Ｔｉ0.7Ｎｂ0.3Ｏ3のターゲットを用いて形成し、その他の構成は同一にして、薄膜コンデンサＥを得た。尚、１ｋＨｚにおける誘電率は６１６であった。
〔比較例５〕
本例においては、前記薄膜コンデンサＡを作製するに当り、Ｎｂを添加した厚さ５ｎｍの下層の薄膜誘電体層３ａ、Ｎｂを添加しない厚さ３６０ｎｍの中間層の薄膜誘電体層３ｂ、Ｎｂを添加した厚さ５ｎｍの上層の薄膜誘電体層３ｃを形成し、その他の構成は同一にして、薄膜コンデンサＦを得た。尚、１ｋＨｚにおける誘電率は６８４であった。
【００４３】
これら薄膜コンデンサＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆに関し、１２１℃/８５％ＲＨ／２．５Ｖでのプレッシャー・クッカー・バイアステスト（以下ＰＣＢＴと略す。）を４８時間行った。試験前後での電流密度−電界強度特性（以下、Ｊ−Ｅ特性と略す。）を比較した結果を図３乃至図８に示す。
【００４４】
図３は、本発明の製造方法にかかる薄膜コンデンサＡの特性を示し、図４は比較例１の薄膜コンデンサＢの特性を示し、図５は比較例２の薄膜コンデンサＣの特性を示し、図６は比較例３の薄膜コンデンサＤの特性を示し、図７は比較例４の薄膜コンデンサＥの特性を示し、図８は比較例５の薄膜コンデンサＦの特性を示す。各特性図において、黒塗り四角印は、初期状態の薄膜コンデンサを示し、黒塗り三角印は、ＰＣＢＴ４８時間後良品（２．５Ｖにおける絶縁抵抗≧１０ＭΩ）の薄膜コンデンサを示し、バツ印は、ＰＣＢＴ４８時間後不良品（２．５Ｖにおける絶縁抵抗＜１０ＭΩ）の薄膜コンデンサを示す。
【００４５】
この図から明らかなとおり、図３に示す本発明の薄膜コンデンサＡは、比較例である薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＦと比較して、ＰＣＢＴ後における薄膜コンデンサの絶縁抵抗の劣化が十分に抑えられている。また、薄膜コンデンサＥは、薄膜コンデンサＡと同程度にＰＣＢＴ後における薄膜コンデンサの絶縁抵抗の劣化が抑えられているが、先に述べたように、誘電率の低下が問題となる。
【００４６】
表１に誘電率、および、ＰＣＢＴ結果の概要を示す。
【００４７】
【表１】
本発明者は、前記薄膜誘電体層３を、ＢａXＳｒ1-XＴｉＯ3の中間層の薄膜誘電体層３ｂを、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａＹ＝０．０５〜０．２］の上下層の薄膜誘電体層３ａ、３ｃで挟んだ構造とした。
【００４９】
その結果、ＰＣＢＴにおいて、酸素欠陥が上部電極層や下部電極層との界面に生成することを抑制でき、これによって、絶縁劣化を抑制できたと考える。
【００５０】
また、実施例中に述べたように、ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層を極めて薄くしたことで、薄膜誘電体層３の誘電率低下を避けることができた。
【００５１】
なお、ドナーとして、Ｎｂの代わりにＴａを用いても同様の効果が見られた。
【００５２】
データ解析をする上での前提についてここで述べておく。
【００５３】
Ｊ−Ｅ特性は局所電界を補正したショットキー型伝導モデルに基づいて解析している。ショットキー型伝導モデルの式は以下のように導出される。金属からの真空中への熱電子放出による電流密度：Ｊは、次式にしたがう。
【００５４】
【数１】
金属から絶縁体中への電子放出による電流密度は、（１）式とのアナロジーから次式に従う。
【００５６】
【数２】
イメージフォースによりバリアハイトは低くなる。
【００５８】
【数３】
【数４】
さらに外部電界が加わることによりバリアハイトは低くなる。
【００６１】
【数５】
【数６】
ｄφ’／ｄｘ＝０よりφ’の極大値を求める。
【００６４】
【数７】
【数８】
【数９】
正味のバリアハイトは
【００６８】
【数１０】
【数１１】
よって、
【００７１】
【数１２】
これが通常のショットキー型伝導モデルの式である。
【００７３】
ここで、金属/誘電体界面から誘電体の還元が進んで、その結果生じた酸素欠陥により局所電界がかかると
【００７４】
【数１３】
となると考える。ｅφB≒βSE（Ｅ＋Ｅlocal,VO）1/2であると、バリアが消失し、ショットキー型の伝導モデルが有効でなくなり、ショットキー型の伝導モデルから外れるようになる。
【００７６】
さらに、外部電界：Ｅも、印加した電界がそのままかかっていると考えるのではなく、本発明の薄膜コンデンサは多結晶体であるため、バウンダリの電圧分担を補正する必要がある。
【００７７】
グレインとバウンダリの直列回路を考える。図９に示され、
ここで、
【００７８】
【数１４】
【数１５】
であるから、電界はバウンダリに集中していることになる。
【００８１】
Ｊ−Ｅ特性は、ＥBについてあらわす必要がある。
【００８２】
【数１６】
なお、直流印加において電圧を容量分担させるのは一般的なセオリーから外れているように感ずるむきもあるかと思われる。しかしながら、後述のように、絶縁性の非常に高い場合には直流印加でも電圧を容量分担するのがリーズナブルである。
二層誘電体の電圧分担は、一般的には
・衝撃波や高周波電圧の場合の場合・・・容量分担
【００８４】
【数１７】
・直流電圧における定常状態の場合・・・抵抗分担
【００８６】
【数１８】
になる。しかしながら、ＲG、ＲB共に高い場合には単なる容量の直列接続と考えたほうが自然であり、したがって、直流印加でも電圧は容量分担となる。
【００８８】
以上がデータ解析をする上での前提となる。
【００８９】
次に、結果についての解釈を詳細に行う。
局所電界がなければ（１６）式より
【００９０】
【数１９】
（１９）式に示すように、図３のスロープからβSE／ｋＴがわかり、（１２）式よりこのスロープがεdと関連付けられる。
【００９２】
薄膜コンデンサＡ、薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＥ、薄膜コンデンサＦのいずれも、ＰＣＢＴ良品は初期品とくらべてもスロープはさほど変化していない。にもかかわらず、電流密度は、ＰＣＢＴ良品のほうが初期品にくらべて高くなっている。これは、誘電体が電極間にて還元されており、沿面電流が増えているが、電極／誘電体界面からの誘電体の還元はほとんど進んでいないことを示していると推測される。
【００９３】
また、同じＰＣＢＴ良品でも、薄膜コンデンサＡのほうが、薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＦよりも、初期品との電流密度の差が小さくなっている。これは沿面における誘電体の還元が抑えられていることを示していると推測される。
【００９４】
さらに、薄膜コンデンサＡにおいては、ＰＣＢＴ不良品が発生しなかった。これに対し、薄膜コンデンサＢ、薄膜コンデンサＣ、薄膜コンデンサＤ、薄膜コンデンサＦにおいては、ＰＣＢＴ不良品が発生しており、低電界領域でショットキー型伝導モデルから外れている。これは、電極／誘電体界面から誘電体の還元が進行していることを示していると推測される。
【００９５】
【発明の効果】
以上の通り、本発明の薄膜コンデンサの製造方法によれば、薄膜誘電体層を、ＢａXＳｒ1-XＴｉＯ3の中間層をＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層で挟んだ構造としたことで、薄膜誘電体層の耐還元性を向上することができ、このため、酸素欠陥が電極との界面に生成してできる局所電界を有効に抑えることができる。これによって、ＰＣＢＴにおける絶縁劣化、通常利用の経時的な劣化を抑制できた。
【図面の簡単な説明】
【図１】本発明にかかる薄膜コンデンサの一例を示す概略断面図である。
【図２】図１に示す薄膜コンデンサの一例を示す平面図である。
【図３】本発明の薄膜コンデンサＡのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図４】比較品の薄膜コンデンサＢのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図５】比較品の薄膜コンデンサＣのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図６】比較品の薄膜コンデンサＤのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図７】比較品の薄膜コンデンサＥのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図８】比較品の薄膜コンデンサＦのＰＣＢＴ前後での電流密度−電界強度特性を示す特性図である。
【図９】本発明の薄膜コンデンサの電流密度−電界強度特性の解析を行う上で使用した、バウンダリの電圧分担に関する電界強度補正のための概念図である。
【符号の説明】
１：支持基板
２：下部電極層
３：薄膜誘電体層
４：上部電極層
５：保護層
６、７：外部端子
Claims (2)
- 支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次積層して成る薄膜コンデンサであって、
前記薄膜誘電体層は、ＢａXＳｒ1-XＴｉＯ3の中間層をＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層で挟んだ積層構造であることを特徴とする薄膜コンデンサ。 - ＢａX-0.25YＳｒ1-X-0.25YＴｉ1-YＤYＯ3［Ｄ：ＮｂまたはＴａ Ｙ＝０．０５〜０．２］の層が１０ｎｍ以上の厚さを有することを特徴とする請求項１記載の薄膜コンデンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002377405A JP2004207623A (ja) | 2002-12-26 | 2002-12-26 | 薄膜コンデンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002377405A JP2004207623A (ja) | 2002-12-26 | 2002-12-26 | 薄膜コンデンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004207623A true JP2004207623A (ja) | 2004-07-22 |
Family
ID=32814589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002377405A Pending JP2004207623A (ja) | 2002-12-26 | 2002-12-26 | 薄膜コンデンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004207623A (ja) |
-
2002
- 2002-12-26 JP JP2002377405A patent/JP2004207623A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7793396B2 (en) | Manufacturing method of capacitor | |
| JP6102376B2 (ja) | 薄膜コンデンサ | |
| JP5159776B2 (ja) | キャパシタ，共振器、フィルタ装置，通信装置、並びに電気回路 | |
| JP4166013B2 (ja) | 薄膜キャパシタ製造方法 | |
| JP5482062B2 (ja) | 薄膜コンデンサ及び薄膜コンデンサの製造方法 | |
| JP2008252011A (ja) | 誘電体キャパシタ | |
| JP2009010114A (ja) | 誘電体薄膜キャパシタ | |
| JP2002222925A (ja) | キャパシタ及び半導体装置 | |
| JP5098422B2 (ja) | 薄膜電子部品 | |
| JP2010225849A (ja) | 薄膜キャパシタ | |
| JP2018133363A (ja) | 電子部品内蔵基板及び基板実装構造体 | |
| JP2004207623A (ja) | 薄膜コンデンサ | |
| JP5111745B2 (ja) | コンデンサ及びその製造方法 | |
| JP4604939B2 (ja) | 誘電体薄膜、薄膜誘電体素子およびその製造方法 | |
| JP6323005B2 (ja) | 薄膜キャパシタ | |
| JP2003347155A (ja) | 薄膜コンデンサ | |
| JP2004153026A (ja) | 薄膜コンデンサの製造方法 | |
| JP2007201158A (ja) | コンデンサ | |
| JP2004235359A (ja) | 薄膜コンデンサの製造方法 | |
| JP2004259892A (ja) | コンデンサのスクリーニング方法 | |
| US6730525B2 (en) | Method of manufacturing a electrode of capacitor | |
| JP2003282355A (ja) | 薄膜コンデンサ | |
| JP4183200B2 (ja) | 薄膜コンデンサの製造方法 | |
| JP2005136074A (ja) | コンデンサおよび直列コンデンサならびに可変コンデンサ | |
| JP3996765B2 (ja) | 薄膜コンデンサの製造方法 |