JP4183200B2

JP4183200B2 - 薄膜コンデンサの製造方法

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Publication number: JP4183200B2
Application number: JP2007008452A
Authority: JP
Inventors: 常雄見島
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2007-01-17
Filing date: 2007-01-17
Publication date: 2008-11-19
Anticipated expiration: 2021-12-26
Also published as: JP2007103972A

Description

本発明は、誘電体層を薄膜技法により形成した薄膜コンデンサに関するものであり、特に自己共振周波数が高く、高周波においても損失が小さい低容量の薄膜コンデンサの製造方法に関する。

コンデンサの一つにコンデンサの構成要素である電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層、誘電体層、上部電極層がこの順に積層している。このような薄膜コンデンサでは下部電極層、上部電極層が夫々スパッタ、真空蒸着などで形成されており、誘電体層もスパッタ、ゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチング又は、ドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層同様に、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。また、保護層やハンダバンプを形成することにより、表面実装が可能になる。また、薄膜誘電体層の材料として、（Ｂａ_ｘＳｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３から成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位を与えて、誘電体層の誘電率を変化させて、容量を制御するチューナブル薄膜コンデンサも同様な構造である。

薄膜コンデンサを、例えば、高周波回路でコンデンサとして用いるためには、自己共振周波数が使用される周波数よりも高周波側に位置する必要がある。このような薄膜コンデンサは下部電極層、上部電極層でのインダクタンスを小さくすることで可能であり、インダクタンスの小さな薄膜コンデンサは例えば特許文献１に開示されている。
特開平８−２４１８３０号公報

上述のように薄膜コンデンサを、高周波回路でコンデンサとして用いるためには、自己共振周波数が使用される周波数よりも高周波側に位置する必要があり、インダクタンスが小さいことが必要であるが、同時に下部電極層、上部電極層の損失も低い必要がある。これは、共振点がコンデンサを使用する周波数より高周波側にあっても、共振点近傍の周波数ではコンデンサに起因するインピーダンスが小さくなっているため、損失が大きいコンデンサでは抵抗成分が支配的になる。このため、下部電極層、上部電極層による損失を低減するためには、抵抗率の小さな金属を用い、且つ下部電極層、上部電極層をできる限り厚くする必要がある。

また、コンデンサの容量を小さくすることにより、自己共振周波数をさらに高周波側にずらすことが可能となり、共振の影響による損失の増加を低減できる。コンデンサの容量を小さくすることは、下部電極層と上部電極層に挟持された薄膜誘電体層からなる容量発生領域の平面積を小さくすることが必要となるが、コンデンサの平面積を小さくすることにより、コンデンサを構成する誘電体部分にリーク特性を劣化させる段差が生じ信頼性が低下したり、製造工程において位置合わせの精度が厳しくなったりする問題があり、結果として歩留の低下につながる。

また、前述の電極層による損失を低減させるために電極層を厚くすることは段差をさらに増大させることになる。

また、従来の薄膜コンデンサでは、低融点の金属が電極として用いられていたり、高融点の金属が用いられている場合でも微構造が考慮されていなかったりする問題があり、密着性が悪くなり、結果として信頼性、耐湿性に劣ることになっている。

本発明は上述の問題点に鑑みて案出されたものであり、その目的は、下部電極層、上部電極の電極損失が小さく、且つ容量発生領域の平面積を位置合わせの精度を必要とすることなく精度よく形成することができ、工程を簡略化した、薄膜コンデンサの製造方法を提供することにある。

さらに、段差をなくし、信頼性を向上し、基板、電極、誘電体の密着性を向上し、耐湿性を向上した、薄膜コンデンサの製造方法を提供することにある。

本発明の薄膜コンデンサの製造方法は、下部電極層、薄膜誘電体層、上部電極層を支持基板全面に形成した後、前記上部電極層上に所定形状のレジスト層を形成し、同一レジスト層を用いて、前記上部電極層、前記薄膜誘電体層の一部を順次エッチングを行なうことで前記薄膜誘電体層、前記上部電極層を平面積および形状の等しいものに形成する薄膜コンデンサの製造方法であって、前記上部電極層の最上面はＡｕであり、前記下部電極層、前記薄膜誘電体層、前記上部電極層を形成した後に、前記支持基板全面にＳｉＯ _ｘまたはＳｉＮ _ｘからなる絶縁層をスパッタで成膜する工程１と、前記上部電極層上の前記絶縁層とその周囲の前記絶縁層とが分断される時点まで前記支持基板の垂直方向にドライエッチングを行なう工程２と、前記上部電極層上の前記絶縁層を除去する工程３と、を有する。

また、前記工程２における前記ドライエッチングを、前記上部電極層よりも大きな窓を有するレジスト膜を用いて行なうことを特徴とする薄膜コンデンサの製造方法である。

本発明における薄膜コンデンサでは支持基板上に下部電極層、薄膜誘電体層、上部電極層を順次被着してなる薄膜コンデンサにおいて、薄膜誘電体層が上部電極層の直下にのみ存在し、薄膜誘電体層と上部電極層の形状および平面積が等しいことを特徴としている。

これにより上部電極、下部電極の厚みを厚くすることができ、電極による損失を小さくすることができる。また、薄膜誘電体層が上部電極層の直下にのみ存在し、薄膜誘電体層と上部電極層の形状および平面積が等しいことから、コンデンサ素子の容量を正確に制御することができる。

また、前記下部電極層の突起部、前記薄膜誘電体層、前記上部電極層の周囲に、絶縁体層が配置されていることにより、誘電体層が直接絶縁体層に取り囲まれることになる。これにより、誘電体側面が誘電体との密着性がよい絶縁体層に封止されることになり、誘電体側面の耐湿性が向上し、コンデンサ素子としての信頼性も向上する。

さらに、以上のような構造においては、下部電極層、薄膜誘電体層、上部電極層を支持基板全面に形成した後、上部電極層上に所定形状のレジスト層を形成し、同一レジスト層を用いて、上部電極層、薄膜誘電体層を順次アルゴンエッチング等により、物理的にエッチングを行なうことで平面積および形状の等しい下部電極層の突起部、薄膜誘電体層、上部電極層を形成することができ、下部電極層、誘電体層、上部電極層の形成が、１バッチでスパッタ成膜できることになる。

下部電極形成後、誘電体形成後も大気中に曝す必要が無いため、膜表面に水分、油脂等の付着が起こることがなくなり、電極、誘電体間の密着が大幅に改善することができ、密着が改善できることから耐湿性が向上し、コンデンサ素子としての信頼性も向上する。また、スパッタが１バッチになること、および上部電極層と薄膜誘電体層のエッチングに同一レジストを用いることができるので、薄膜コンデンサ製造工程が大幅に簡略化される。

そして、上部電極層の再上面には絶縁層との密着性が悪いＡｕを用いており、エッチング中に上部電極層上の絶縁層とその周囲の絶縁層が完全に分断された時点で上部電極層上の絶縁層が自動的に除去できる。何らかの原因で除去できない場合は超音波洗浄または３００℃程度の加熱で完全に除去することができる。

このような絶縁体層は所定形状の下部電極層、薄膜誘電体層、上部電極層を作製した後、基板全面に絶縁層をスパッタ等で成膜し、上部電極よりも大きな窓を有するレジスト膜を用いてエッチングを行なうことにより作製が可能である。

さらに、所定形状の下部電極層、薄膜誘電体層、上部電極層を作製した後、基板全面に絶縁層をスパッタ等で成膜し、物理的にエッチングを行なうことにより、レジスト層を用いずに所定形状の絶縁層を得ることによっても作製が可能である。

また、前記薄膜誘電体層が（Ｂａ_ｘＳｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３からなる薄膜コンデンサである場合には、誘電体自体の損失も低減できるようになり、さらに、外部電圧の印加によって誘電率を変化することができるチューナブル薄膜コンデンサとすることもできる。特に、下部電極層、上部電極層に直流バイアスを印加するが、容量発生領域部分での電極の厚みを厚くすることにより、バイアスの偏りがなく、安定した誘電率の制御が可能となる。

また、Ｄ１をＳｉＯ_ｘまたはＳｉＮ_ｘ、Ｄ２を（Ｂａ_ｘＳｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３としたときに、前記薄膜誘電体層として下部電極側からＤ１／Ｄ２／Ｄ１の３層構造を用いることにより、金属層よりもさらに密着性のよいＳｉＯ_ｘまたはＳｉＮ_ｘのような絶縁層により（Ｂａ_ｘＳｒ_１−ｘ）_ｙＴｉ_１−ｙＯ_３の上下を挟み込むことになり、さらに耐湿性が向上し、コンデンサ素子としての信頼性が向上できる。

また、前記絶縁体層がＳｉＯ_ｘまたはＳｉＮ_ｘからなることにより、薄膜誘電体層の耐湿性が向上し、さらに、これらの低誘電率の絶縁体層が薄膜誘電体層の側面に位置することから、浮遊容量の発生を小さく抑えることができる。

また、前記下部電極層として平坦なＰｔまたはＰｄを用いることにより、薄膜誘電体層との密着性が向上し、薄膜誘電体層の凹凸が小さくなるため、破壊電圧が高く、リーク電流が小さくなり、信頼性の向上に繋がる。また、これらの金属は高融点であることから直後に成膜を行なう薄膜誘電体層を高温で成膜できるようになり、緻密で、酸素欠陥が少なく、損失が小さな薄膜誘電体層を成膜することができる。さらに、チューナブル薄膜コンデンサの作製においては、誘電率の変化率の大きな薄膜誘電体を成膜することができる。

また、Ｍｅ１をＰｔまたはＰｄとし、Ｍｅ２をＡｕ、Ａｇ、Ｃｕのいずれかとしたときに、前記下部電極層として支持基板側からＭｅ１／Ｍｅ２／Ｍｅ１の３層構造を用いることとし、少なくとも薄膜誘電体側のＭｅ１層が平坦であることにより、緻密で、酸素欠陥が少なく、損失が小さな薄膜誘電体層を成膜することができ、チューナブル薄膜コンデンサの作製においては、誘電率の変化率の大きな薄膜誘電体を成膜することができることに加えて、支持基板、薄膜誘電体層と密着性が良く、しかも安価で、抵抗率が小さい電極層を作製することが可能になる。

また、ＭｅをＰｔまたはＰｄとしたときに、下部電極層として平坦なＭｅ−Ａｕ合金を用いることにより、より安定して、支持基板、薄膜誘電体層と密着性が良く、しかも安価で、抵抗率が小さい電極層を作製することが可能になる。

また、ＭｅをＰｔまたはＰｄとしたときに、前記上部電極層として薄膜誘電体層側からＭｅ／Ａｕの２層構造を用いることにより、薄膜誘電体層とは密着性が良く、絶縁体層とは密着性が悪い上部電極層を作製できる。上述の方法で絶縁層を作製する時に、密着性の悪い上部電極上の絶縁層は完全に除去できることになる。さらに、抵抗率の低い上部電極層を作製することができるため、薄膜コンデンサとしての損失を小さくすることができる。

また、Ｍｅ１をＰｔまたはＰｄ、Ｍｅ２をＣｕ、Ａｇとしたときに、上部電極層として誘電体側からＭｅ１／Ｍｅ２／Ａｕの３層構造を用いることにより、安価に抵抗率の低い上部電極層を作製することができる。

電極層を構成する金属層のうち、少なくともＰｔ、Ｐｄ層を薄膜誘電体層の成膜温度より低温で成膜した後に、薄膜誘電体薄層の成膜温度に加熱することにより、平坦な電極を得ることができるが、この方法では、いったん金属層を成膜したあとに、チャンバーから試料を取り出してアニールを行なうことが必要でなくなり、同一バッチで成膜、アニールが可能となる。

本発明の薄膜コンデンサの製造方法は、下部電極層、薄膜誘電体層、上部電極層を支持基板全面に形成した後、前記上部電極層上に所定形状のレジスト層を形成し、同一レジスト層を用いて、前記上部電極層、前記薄膜誘電体層の一部を順次エッチングを行なうことで前記薄膜誘電体層、前記上部電極層を平面積および形状の等しいものに形成する薄膜コンデンサの製造方法であって、前記上部電極層の最上面はＡｕであり、前記下部電極層、前記薄膜誘電体層、前記上部電極層を形成した後に、前記支持基板全面にＳｉＯ _ｘまたはＳｉＮ _ｘからなる絶縁層をスパッタで成膜する工程１と、前記上部電極層上の前記絶縁層とその周囲の前記絶縁層とが分断される時点まで前記支持基板の垂直方向にドライエッチングを行なう工程２と、前記上部電極層上の前記絶縁層を除去する工程３と、を有する。そして、薄膜誘電体層を取り囲むように絶縁層が形成されている。

これにより、薄膜誘電体層及び上部電極層で段切れがなく、また、容量発生領域の上部電極層、下部電極層の厚みを極力厚くすることが可能となり、電極損失を有効に抑えることができる薄膜コンデンサとなる。

特に、上部電極層の平面積によってコンデンサの容量がほぼ決定されるため、フォトリソグラフィの工程において位置合わせの精度を全く必要とせず、安定した容量特性を確実に得ることができる。

特に、下部電極層、上部電極に直流バイアスを印加して、薄膜誘電体層の誘電率を変化させるチューナブル薄膜コンデンサにおいては、電極内で電位バラツキを抑えることができる。

以下、本発明の製造方法に係る薄膜コンデンサを図面に基づいて詳説する。

図１は、本発明の製造方法に係る薄膜コンデンサの断面を示すものである。図２は図１中丸印部分の容量発生領域部分の拡大断面図であり、図３は保護膜を省略した状態の平面図である。

図において１は支持基板であり、２は下部電極層であり、３は薄膜誘電体層であり、４は上部電極層であり、６は上部引出し電極であり、７は保護層であり、８、９は端子部である。また、薄膜誘電体層３および上部電極層４の周囲には、絶縁体層５が配置される。

支持基板１はアルミナなどのセラミック基板、サファイアなどの単結晶基板などである。そして、支持基板１の表面には、下部電極層２が形成されている。下部電極層２、薄膜誘電体層３、上部電極層４は支持基板上の全面に同一バッチで形成され、全層のスパッタ終了後に、先ず薄膜誘電体層３および上部電極層４が所定形状のレジスト層を用いて同一形状に物理的にエッチングされ、その後に下部電極層２が所定形状のレジスト層を用いて物理的または化学的にエッチングされる。

下部電極層２は、薄膜誘電体層３の形成に高温スパッタが必要となるため、高融点でしかも貴金属であるＰｔなどである。この下部電極層２は、例えば、基板温度１５０℃から６００℃で形成されている。その後、薄膜誘電体層３のスパッタ温度である７００〜９００℃へ加熱され、スパッタ開始まで一定時間保持することにより平坦な薄膜となる。なお、図１中、符号２１は、下部電極層２の一部を端子部９が形成される部位にまで延出される端子配置部である。

この下部電極層２の厚みは、端子部９から容量発生領域までの抵抗成分、下部電極層２の連続性（いずれも厚みが厚い方が望ましい）及び支持基板１との密着性（厚みが相対的に薄い方が望ましい）を考慮して決定され、例えば、０．１〜１０μｍとなっている。例えば、０．１μｍよりも小さくなると、電極自身の抵抗が大きくなると同時に、電極の連続性がなくなり、信頼性が劣るようになる。一方、１０μｍ以上にすると支持基板１との密着信頼性が低下する。

なお、下部電極層２を構成する金属材料は、高融点の貴金属Ｐｔ、Ｐｄ以外に、Ａｕ、Ａｇ、Ｃｕなどを適用した３層構造とすることも可能である。

薄膜誘電体層３は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶から成る高誘電率の誘電体層である。この薄膜誘電体層３は、上述の下部電極層２の表面に形成されている。例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとして、スパッタリングを行なう。例えば、基板温度を８００℃として、厚みを考慮した時間だけ成膜を行う。高温でスパッタを行なうことにより、スパッタ後の熱処理を行なうこと無く、高誘電率で損失の低い薄膜誘電体層が得られる。

上部電極層４の材料としては電極の抵抗を下げるため、抵抗率の小さなＡｕが望ましく、その他に、Ａｇ、Ｃｕなども使用できるが、薄膜誘電体層との密着性向上のためにはＰｔ、Ｐｄなどの高融点貴金属が望ましい。この上部電極層４の厚みは０．１〜１０μｍとなっている。厚みの下限については下部電極層２と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。なお、図１中において、符号６１、６２は、上部電極層４の一部が延出または同一工程で形成されるものであり、端子部８、９が形成される部位にまで延出される端子配置部である。

本発明の製造方法に係る薄膜コンデンサにおいては、上述のように、下部電極層２、薄膜誘電体層３、上部電極層４を同一バッチでスパッタ成膜でき、大気に曝すこと無く上部電極層まで成膜できるので、下部電極層−薄膜誘電体層間、薄膜誘電体層−上部電極層間に油脂等の、余分な付着が起こらないので、密着性が大幅に改善され、下部電極層−薄膜誘電体層間、薄膜誘電体層−上部電極層間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができる。

絶縁層５は、下部電極層２の突起部、薄膜誘電体層３、上部電極層４の周囲に形成されるものであり、材料は、ＳｉＯ_２、Ｓｉ_３Ｎ_４等のセラミックスなどである。

このような絶縁層５は、例えば、下部電極層２、上部電極層４及び支持基板１上に形成され、上部電極層４の上面のみが露出するように、ドライエッチングで不要部分を除去する。成膜、エッチングの様子を図４に示す。絶縁層５をスパッタで成膜する場合、スパッタでは、ターゲットのある一点から色々な方向にターゲット構成物質が放出されるので、基板上のある一点には色々な方向から飛来したターゲット構成物質が堆積していくことになる。ところが、ドライエッチングでは平行に置かれたエッチング装置の電極間で加速されたイオンにより、エッチングが行なわれるため、膜に垂直方向にエッチングが進行する。

本発明においては上部電極層の再上面には絶縁層との密着性が悪いＡｕを用いており、エッチング中に上部電極層上の絶縁層とその周囲の絶縁層が完全に分断された時点で上部電極層上の絶縁層が自動的に除去できる。何らかの原因で除去できない場合は超音波洗浄または３００℃程度の加熱で完全に除去することができる。このような方法ではレジスト層のサイズ、位置合わせの精度は重要ではなく、上部電極よりも大きな窓を持つレジスト層を用いればよい。また、全くレジストを用いなくても同様の加工が可能である。エッチング時に上部電極層、および薄膜誘電体層の周囲の絶縁層もエッチングされ、浮遊容量発生の原因になるので初期の絶縁層の厚みは厚い方が望ましい。

なお、絶縁層５は、少なくとも端子部８、９が形成される端子配置部を露出するように形成されている。

上部引出し電極層６は上部電極層と端子配置部を連結させるために形成される。上部引出し電極には、Ａｇ、Ｃｕ、などの安価で低抵抗な金属を用いることができる。サイズは浮遊容量と抵抗を考慮して決定する。

また、保護膜７は、端子配置部６１、６２を露出するように形成されている。

保護膜としては、ＳｉＯ_２，ＳｉＮ，ＢＣＢ（ベンゾシクロブテン）、ポリイミドなどが好適である。また、これらの材料の多層構造にしても良い。この保護膜６は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品の汚染、酸化等を防止する役割を持っている。

また、端子部８、９は、半田ボールや金属バンプなどが例示できる。また、金属ワイヤーのファーストボンディングを行い、所定長さで切断することにより、金などのバンプを形成しても構わない。

以上のように、上述の薄膜コンデンサにおいて、容量発生領域は、下部電極層２と上部電極層４とに挟持された薄膜誘電体層３部分であり、同一レジスト層を用いて上部電極層と、薄膜誘電体層をエッチングすることで形成される。この時点では、支持基板１上には、下部電極層２、薄膜誘電体層３、上部電極層４が全面に形成されているだけであり、制約事項がない状態で精度よく下部電極層２の突起部、薄膜誘電体層３、上部電極層４を形成することができる。従って、容量発生領域の平面積を小さくすることも容易となり、高周波回路に用いるコンデンサを簡単に達成できることになる。

しかも、薄膜誘電体層３を平坦な下部電極層２の段差の全くない面に被着形成できるため、薄膜誘電体層３中に段切れが発生したり、また、上部電極層４中に段切れが発生したりすることが皆無となる。

なお、絶縁層５が存在するために、下部電極層２と上部電極層４との間で、不要な容量成分が発生する可能性があるものの、容量発生領域の下部電極層２と上部電極層４との間隔に比較して、容量発生領域の周囲の下部電極層２と上部引出し電極６との間隔が非常に広いため、ここで発生する容量は、容量発生領域の容量に比較して無視できる。仮に、容量発生領域の周囲に発生する不要な容量をさらに小さくするためには、絶縁層を厚くすればよいが、その為には上部電極層も厚くする必要がある。

特に、薄膜誘電体層３に（Ｂａ_ｘＳｒ_１−ｘ）ＴｉＯ_３などのように、下部電極層２と上部電極層４との間に直流バアイスを印加して、薄膜誘電体層３の誘電率を変化させ、もって、容量特性を調整できるチューナブル薄膜コンデンサにおいては、上部電極層４、下部電極層２での抵抗成分を小さくすることができるため、（薄膜誘電体層３中に段切れが発生することが皆無とすることができるため）薄膜誘電体層３にかかる電圧のバラツキを防止でき、安定したチューナビリティーが得られるものとなる。

支持基板１としてサファイアＲ基板上に、下部電極層２としてＰｔを、基板温度５００℃でスパッタ法により形成した。薄膜誘電体層３として（Ｂａ_０．５Ｓｒ_０．５）ＴｉＯ_３からなるターゲットを用いて同一バッチで成膜した。これは、基板温度は８００℃、成膜時間は１５分で成膜を行なった。成膜開始前にＰｔ電極の平坦化のためのアニールとして８００℃で１５分間保持した。その上に上部電極層４としてＰｔおよびＡｕ電極層を同一バッチで形成し、取り出し後１０μｍφのレジスト層を形成し、ＥＣＲ装置により上部電極層と薄膜誘電体層をエッチングし、再度下部電極用のレジスト層を形成し、ＥＣＲでエッチングし薄膜コンデンサを形成した。レジスト層剥離後、ＳｉＯ_２層をスパッタにより６００℃で成膜し、ＥＣＲで１５分程度エッチングし、上部電極層上のＳｉＯ_２層のみを除去した。部分的に除去されていない上部電極層上のＳｉＯ_２層については純水中で超音波洗浄することにより完全に除去した。最後に上部取り出し電極としてＡｕをスパッタ成膜し、不要部をエッチングで除去した。

インピーダンスアナライザによる測定の結果、容量は約１ｐＦであり、ピコアンペアメーターによる測定の結果、リーク電流は１０^−１２Ａのオーダーであり、容量が小さく、リーク特性の良い薄膜キャパシタが得られた。

即ち、各電極層、薄膜誘電体層で段切れがなく、また、電極部分の損失が低下し、高周波領域でも安定した容量素子として用いることができることを確認した。

本発明の製造方法に係る薄膜コンデンサの断面図である。本発明の製造方法に係る薄膜コンデンサの主要部分の断面図である。本発明の製造方法に係る、保護膜、端子部を省略した状態の薄膜コンデンサの平面図である。本発明の絶縁層の成膜、エッチング工程の説明図である。

符号の説明

１・・・支持基板
２・・・下部電極層
３・・・薄膜誘電体層
４・・・上部電極層
５・・・絶縁層
６・・・上部引出し電極

Claims

下部電極層、薄膜誘電体層、上部電極層を支持基板全面に形成した後、前記上部電極層上に所定形状のレジスト層を形成し、同一レジスト層を用いて、前記上部電極層、前記薄膜誘電体層の一部を順次エッチングを行なうことで前記薄膜誘電体層、前記上部電極層を平面積および形状の等しいものに形成する薄膜コンデンサの製造方法であって、
前記上部電極層の最上面はＡｕであり、
前記下部電極層、前記薄膜誘電体層、前記上部電極層を形成した後に、前記支持基板全面にＳｉＯ _ｘまたはＳｉＮ _ｘからなる絶縁層をスパッタで成膜する工程１と、
前記上部電極層上の前記絶縁層とその周囲の前記絶縁層とが分断される時点まで前記支持基板の垂直方向にドライエッチングを行なう工程２と、
前記上部電極層上の前記絶縁層を除去する工程３と、を有することを特徴とする薄膜コンデンサの製造方法。
前記工程２における前記ドライエッチングを、前記上部電極層よりも大きな窓を有するレジスト膜を用いて行なうことを特徴とする請求項１に記載の薄膜コンデンサの製造方法。